CN101286144A - 多路径可存取半导体存储器设备 - Google Patents

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CN101286144A CNA2008100911930A CN200810091193A CN101286144A CN 101286144 A CN101286144 A CN 101286144A CN A2008100911930 A CNA2008100911930 A CN A2008100911930A CN 200810091193 A CN200810091193 A CN 200810091193A CN 101286144 A CN101286144 A CN 101286144A
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Abstract

一种多路径可存取半导体存储器设备提供在间接控制闪存的多个处理器之间的接口连接功能。所述多路径可存取半导体存储器设备包括共享存储器区域、内部寄存器和控制单元。共享存储器区域由第一处理器和第二处理器经由不同的端口存取，并且被分配给存储器单元阵列的一部分。内部寄存器位于存储器单元阵列的外部并且由第一处理器和第二处理器存取。控制单元提供与共享存储器区域外部的闪存相关的地址映射数据的存储，从而即使当仅第二处理器耦接到所述闪存，第一处理器也通过使用共享存储器区域和内部寄存器来间接存取闪存。所述控制单元控制共享存储器区域与第一处理器和第二处理器之一之间的连接路径。处理器共享闪存，并且多处理器系统具有紧凑的大小，从而明显地减少了多处理器系统内利用的存储器的成本。

Description

多路径可存取半导体存储器设备
技术领域
本发明的实施例涉及半导体存储设备。更具体地，本发明的实施例涉及多个处理器之间可适用的多路径可存取(multipath accessible)半导体存储器设备。
背景技术
通常，具有多个存取端口的半导体存储器设备被称作多端口存储器。具有两个存取端口的存储器设备被称作双端口存储器。典型的双端口存储器被用作图像处理视频存储器，其具有以随机顺序可存取的RAM(随机存取存储器)端口和仅以连续顺序可存取的SAM(连续存取存储器)端口。动态随机存取存储器(DRAM)被配置成通过多个存取端口从存储器单元阵列中的共享存储器区域进行读取或者向存储器单元阵列中的共享存储器区域进行写入。不具有SAM端口的DRAM这里被称作多路径可存取半导体存储器设备，以便区分于多端口存储器设备。
多处理器系统已被利用于移动通信系统，包括例如便携式多媒体播放器、电话机和PDA，以便获取高速通信。这样的系统如图1所示，图1是移动通信设备中可适用的多处理器系统的方框图。第一处理器101和第二处理器201经由线路B3连接。第一存储器301和DRAM 401通过确定的系统总线B1与第一处理器101耦接。DRAM 402和闪存302通过确定的总线B2与第二处理器201耦接。第一处理器101可专用于提供用户应用功能，例如通信数据、游戏等。第二处理器201可具有用于调制和/或解调通信信号的MODEM功能。
闪存301和302可以是NOR型或NAND型。NOR闪存或NAND闪存是非易失性存储器，其具有包括浮动栅的晶体管存储器单元。非易失性存储器被适配来存储数据，而不管电源状态如何。DRAM 401和402充当用于相应处理器101和201的数据处理的主存储器。在多处理器系统中，DRAM必须被分配给每个处理器。尽管也可以使用UART、SPI和SRAM接口，但是它们只能适应低速传输。因此，难以确保令人满意的数据传输速度，而该令人满意的数据传输速度会增加相应存储器配置的大小和成本。
图2是减少DRAM存储器数量和整个存储器大小同时增加数据传输速度的多处理器配置。DRAM 403通过总线B1或B2连接到第一处理器101和第二处理器201。第一处理器101通过总线B4耦接到闪存303，并且第二处理器201通过总线B5耦接到闪存304以及通过线路B3连接到第一处理器101。在DRAM 403内适配两个端口，用于通过两条路径由第一处理器101和第二处理器201来存取，该两个端口中的每一个连接到总线B1、B2。这样的多端口配置不同于具有单个端口的一般DRAM。
US专利申请No.2003/0093628公开了一种具有共享存储器区域的多处理器系统。存储器阵列由第一部分、第二部分和第三部分构成。第一部分仅被第一处理器存取。第二部分仅被第二处理器存取，以及第三部分是被第一处理器和第二处理器存取的共享存储器区域。在这种配置中，需要用于存储器阵列的第一部分、第二部分和第三部分的读/写路径。典型地，对于传统的处理器(MODEM和应用处理器)之间的通信已经使用了UART、SPI或SRAM接口。这种接口损害了传输速度并增加了设备管脚数。共享所分配的DRAM之外的存储器区域的处理器需要例如通过线路B3的处理器之间的传输接口连接操作。另外，对于进一步复杂系统同时增加成本的每个处理器，采用闪存。又者，这种接口连接损害了传输速度并增加了设备管脚数。随着三维游戏或图像通信(HDPDA、wibro等)中数据通信的增加，需要多处理器之间的高速接口。因此，在多处理器系统中，需要共享一个DRAM和一个闪存，并且使用多路径可存取DRAM在特定处理器之间连接，所述多路径可存取DRAM不直接连接到闪存但是可以通过DRAM间接存取闪存。
发明内容
本发明的示例性实施例致力于一种能够间接控制闪存在多个处理器之间具有接口连接功能的半导体存储器设备。在示例性实施例中，所述半导体存储器设备包括由第一处理器和第二处理器经由不同的输入/输出端口存取的共享存储器区域。该共享存储器区域被分配给存储器单元阵列的一部分。闪存位于共享存储器区域的外部并且耦接到第二处理器。位于存储器单元阵列外部的内部寄存器由第一处理器和第二处理器存取。控制单元被配置成控制与闪存相关的地址映射数据的存储，从而即使当仅第二处理器耦接到所述闪存，第一处理器也通过使用共享存储器区域和内部寄存器来间接存取闪存。所述控制单元被进一步配置成将共享存储器区域操作性地连接到第一处理器和第二处理器之一。
附图说明
图1是根据传统技术的适用于移动通信设备的多处理器系统的方框图；
图2是根据传统技术的多处理器系统的方框图；
图3是根据本发明的具有多路径可存取DRAM的多处理器系统的方框图；
图4是图3所示的多路径可存取DRAM的方框图；
图5图解说明了对图4中所示的存储器区域和内部寄存器的地址分配；
图6是图解说明图3的闪存的逻辑地址与物理地址之间的匹配示例的地址映射表；
图7是与图4中所示的共享存储器区域和内部寄存器的多路径存取相关的电路的方框图；
图8图解说明了图7的详细电路；
图9是图解说明图4、图7和图8中所示的控制电路的示例电路图；
图9A是信号PA和PB的时序图；
图10是图解说明图7和图8所示的地址复用器的示例电路图；
图11是通过图4的多路径可存取DRAM将数据写入闪存的处理器的写操作的流程图；和
图12是通过图4的多路径可存取DRAM从闪存读取数据的处理器的读操作的流程图。
具体实施方式
现在在下文中将参考附图来更全面地描述本发明，附图中示出了本发明的优选实施例。然而，本发明能够以许多不同的方式来体现，而不应当被曲解为限于此处所阐述的实施例。相反，这些实施例被提供用来使得本公开透彻完整，并且将向本领域的普通技术人员完全地表达本发明的范围。附图中，相同的标号在全文表示相同的元件。
图3是根据本发明实施例的具有共享使用闪存的多路径可存取DRAM的多处理器系统的方框图。多路径可存取DRAM 400耦接在第一处理器100与第二处理器200之间。第一处理器100可用于应用处理，并且第二处理器200可以是ASIC(特定用途集成电路)。DRAM 400也可以是例如静态随机存取存储器或者非易失性存储器等。闪存300耦接到第二处理器200。第一处理器100经由总线B1耦接到DRAM 400，并且第二处理器200经由总线B2耦接到DRAM 400。在初始系统引导中，闪存的地址映射数据通过表格被存储在DRAM 400的共享存储器区域中。第一处理器100经由DRAM 400与第二处理器200进行通信，而不使用外部接口连接，从而间接存取闪存300。以这种方式，当第一处理器100耦接到DRAM 400时，第一处理器100间接存取与第二处理器200连接的闪存300。闪存的地址映射数据通过DRAM接口传递并且被存储在DRAM 400的共享存储器区域中。图3的多处理器系统可以是便携式计算设备或者移动通信设备，例如蜂窝电话、双向无线电通信系统、单向寻呼机、双向寻呼机等。尽管仅示出了第一处理器100和第二处理器200，但是采用的处理器的数量可以是三个或者更多个。处理器可以是CPU、ASIC、数字信号处理器、微控制器、简化命令集计算机、复杂命令集计算机或者它们的组合。
参考图4，内部寄存器50充当DRAM 400内的接口单元，以便允许处理器100与200之间的通信。内部寄存器50包括信号量(semaphore)和邮箱区域，并且适应通过共享存储器区域11的数据通信，所述共享存储器区域11被处理器100和200共同可存取。多路径可存取DRAM 400包括组成存储器单元阵列的四个存储器区域10、11、12和13以及位于存储器单元阵列外部的内部寄存器50。在存储器单元阵列外部还布置第一路径单元20和第二路径单元21、复用器40和41、以及控制单元30。DRAM 400可以具有两个独立的端口。例如，第一端口60连接到总线B1，第二端口61连接到总线B2。总线B1和B2可以是通用输入/输出(GIPO)线。
专用存储器区域A(10)经由第一端口60被第一处理器100存取。包括存储条(bank)C(12)和存储条D(13)的专用存储器区域B经由第二端口61被第二处理器200存取。另外，共享存储器区域11经由第一端口60和第二端口61被第一处理器100和第二处理器200存取。内存条(memory bank)B(11)被分配作为共享存储器区域，以及存储条A(10)、C(12)和D(13)被分配作为专用存储器区域，用于被每个相应处理器存取。四个存储器区域10-13中的每一个可以例如是64Mb、128Mb、256Mb、512Mb或者1024Mb。
存储表区域110被配置在共享存储器区域11之内，用于存储闪存300的地址映射数据。地址映射数据表示与物理地址对应的闪存300的逻辑地址的信息。内部寄存器50充当第一处理器100和第二处理器200之间的接口单元，并且可以是触发器、数据锁存器或者SRAM单元。内部寄存器50可被分为信号量区域51、第一邮箱区域(邮件邮箱A到B：52)、第二邮箱区域(邮件邮箱B到A：53)、检查(CHK)位区域54和预留区域55。区域51-55可以被专用行地址共同使能并且可以被应用的列地址单独存取。例如，当存取与共享存储器区域11的特定行区域121对应的行地址1FFF800h～1FFFFFFh时，共享存储器区域的区域121被禁止，内部寄存器50被使能。在信号量区域51中，写入对共享存储器区域11的控制许可。在第一邮箱区域52和第二邮箱区域53中，根据预定的传输方向写入给予计数器处理器的消息。该写入的消息可以例如是许可请求、指示闪存的逻辑/物理地址的数据的传输或者数据大小、或者存储数据的共享存储器的地址。
控制单元30启动一控制命令，用于将闪存300的地址映射数据存储在存储表区域110中。该控制命令允许第一处理器100通过利用共享存储器区域11和内部寄存器50间接存取闪存300。即使仅当第二处理器200耦接到闪存300并且提供将共享存储器区域11操作性地连接到第一处理器100和第二处理器200之一的路径时，也能够完成上述步骤。信号线R1从第一端口60连接到控制单元30，以便传递经由总线B1从第一处理器100施加的第一外部信号。信号线R2从第二端口61连接到控制单元30，以便传递经由总线B2从第二处理器200施加的第二外部信号。第一外部信号和第二外部信号可以包括行地址选通信号RASB、写使能信号WEB和存储条选择地址BA，它们经由第一端口60和第二端口61被单独施加。信号线C1和C2中的每一条传递路径决定信号，以便将共享存储器区域11操作性地连接到第一端口61或第二端口62。
图5提供了图4的存储器区域和内部寄存器相对应的地址分配。例如，当每个存储条10-13具有16兆位的容量时，存储条B中的2千位的存储器被确定为禁用区域。也就是，使能共享存储器区域11的一条可选行的特定行地址(1FFF800h～1FFFFFFh，2KB大小＝1行大小)可变地分配给内部寄存器50作为接口单元。当应用特定行地址(1FFF800h～1FFFFFFh)时，与共享存储器区域11对应的特定字线121被禁用，同时内部寄存器被使能。结果，信号量区域52和邮箱区域53被直接地址映射方法存取。通过解码与相应禁用地址相关的命令来执行对DRAM内部寄存器的映射。以这种方式，芯片组的存储器控制器通过对存取存储器单元使用的相同方法来产生对该区域的命令，从而防止与采用开放策略的控制器相关的预充电错误。信号量区域51、第一邮箱区域52和第二邮箱区域53中的每一个可以具有例如16位的存储器，并且检查(CHK)位区域54可以具有4位。
图6是图解说明闪存300的物理地址和逻辑地址的匹配的地址映射表。地址区域LA1-LA8表示以一对一为基础与物理地址区域PA1-PA10匹配的逻辑地址。如果坏扇区位于闪存中，则逻辑地址不匹配物理地址。例如，箭头AR4将逻辑地址区域LA4与物理地址区域PA4相连接。如果与所选地址对应的存储器单元有缺陷(BAD1)，则逻辑地址如箭头AR5所示地匹配到物理地址区域PA5。结果，当处理器存取具有逻辑地址0x0FFFFFFh的存储器区域时，处理器存取闪存的物理地址区域PA5。当第一处理器100存取闪存300的逻辑地址时，第一处理器可以将与逻辑地址对应的物理地址或者逻辑地址写入内部寄存器50。在前一种情况下，第一处理器100可以参考共享存储器区域11的存储表区域110。在后一种情况下，第二处理器200可以参考存储表区域110。闪存300的地址映射表被存储在表区域110中并且是在初始系统引导中被第二处理器200载入的数据。
图8详细地图解说明了图7的多路径存取电路。复用器40和41被对称放置并且连接到控制单元30。输入/输出读出放大器和驱动器22以及输入/输出读出放大器和驱动器23被对称放置并且分别连接到复用器40和41。在共享存储器区域11中，DRAM单元4由一个存取晶体管AT和存储电容器C构造来形成存储器单元。DRAM单元4耦接到多条字线和多条位线的交叉点，从而形成矩阵存储条阵列。字线WL置于存取晶体管AT的栅极与行解码器75之间。行解码器75响应于行地址复用器71的所选行地址SADD将行解码信号施加到字线WL和寄存器50。构成位线对的位线BLi耦接到存取晶体管AT的漏极和列选择晶体管T1。互补位线BLBi耦接到列选择晶体管T2。PMOS晶体管P1和P2以及NMOS晶体管N1和N2耦接到位线对BLI、BLBI并且定义位线读出放大器。读出放大器驱动晶体管PM1和NM1中的每一个接收驱动信号LAPG和LANG以便驱动位线读出放大器。由列选择晶体管T1和T2构成的列选择门6连接到列选择线CSL，以便传送列解码器74的列解码信号。列解码器74响应于列地址复用器70的列选择地址SCADD将列解码信号施加到列选择线和寄存器50。
局部输入/输出线LIO(如图7所示)对应于与晶体管T10连接的局部输入/输出线对LIO，类似于图8的线LIOB。晶体管T10和T11定义第一复用器7:F-MUX。当这些晶体管被局部输入/输出线控制信号LIOC导通时，局部输入/输出线对LIO、LIOB被逻辑连接到全局输入/输出线对GIO、GIOB。在数据读模式中，在局部输入/输出线对LIO、LIOB上出现的数据被传送到全局输入/输出线对GIO、GIOB。在数据写模式中，将施加到全局输入/输出线对GIO、GIOB的写数据传送到局部输入/输出线对LIO、LIOB。局部输入/输出线控制信号LIOC可以是响应于从行解码器75输出的解码信号而生成的信号。
当从控制单元30输出的路径决定信号MA具有激活状态时，经由第二复用器40将传递到全局输入/输出线对GIO、GIOB的读数据传送到输入/输出读出放大器和驱动器22。输入/输出读出放大器和驱动器22经由数据路径根据传送过程放大具有削弱电平的数据。从输入/输出读出放大器和驱动器22输出的读数据经由复用器和驱动器26被传送到第一端口60。这时，路径决定信号MB处于未激活状态，并且第二复用器41禁用。因此，截断了第二处理器200到共享存储器区域11的存取操作。以这种方式，第二处理器200可以经由第二端口61存取专用存储器区域12和13，但是不能存取共享存储器区域11。当从控制单元30输出的路径决定信号MA处于激活状态时，经由第一端口60施加的写数据通过复用器和驱动器26、输入/输出读出放大器和驱动器22以及第二复用器40被传送到全局输入/输出线对GIO、GIOB。当第一复用器7:F-MUX被激活时，写数据被传送到局部输入/输出线对LIO、LIOB并且被存储在所选存储器单元4中。输出缓冲器和驱动器60-1以及输入缓冲器60-2可以对应于或者被包含在第一端口60中。
两个输入/输出读出放大器和驱动器22和23被放置在共享存储器区域11中。复用器40和41具有相互互补的操作来防止两个处理器同时从共享存储器区域11中存取数据。第一处理器100和第二处理器200共同使用存在于全局输入/输出线对GIO、GIOB之间的电路设备和电路线来存取存储器单元4。特别地，局部输入/输出线对LIO、LIOB被操作性地连接到全局输入/输出线对GIO、GIOB。位线对BL、BLB经由列选择信号CSL操作性地连接到局部输入/输出线对LIO、LIOB。安装在位线对BL、BLB上的位线读出放大器5经由与位线BL连接的存取晶体管AT而读出并放大来自存储器单元4的数据。输入/输出读出放大器和驱动器24专用于存储器区域A(存储条A)10，输入/输出读出放大器和驱动器25专用于存储器区域B(存储条B)12。
如上所述，通过利用充当接口单元的内部寄存器50，处理器100和200通过共同地可存取的共享存储器区域11来执行数据通信。处理器100间接存取与处理器200连接的闪存300。以这种方式，可以通过共享存储器区域，而不是通过外部接口来执行处理器之间的数据通信，并且在多处理器系统中可以共同使用单个闪存。另外，当经由DRAM存储器的内部在处理器之间进行接口连接时，多个处理器可以高速存取所分配的共享存储器区域，从而改进数据传输并且减少系统大小。
图9图解说明了具有由多个逻辑门构成的门部件30a的控制单元30的示例。门部件30a接收通过第一端口60和第二端口61提供的行地址选通信号RASB_A、B、写使能信号WEB_A、B以及存储条选择地址BA_A、B。门部件30a生成具有如图9A所示的定时的门信号PA和PB。当门信号PA被输出为逻辑低时，路径决定信号MA被输出为逻辑低。当门信号PA被输出为逻辑低时，门信号PB被维持为逻辑高，并且路径决定信号MB被输出为逻辑高。当行地址选通信号RASB经由端口60或61之一输入时，门部件30a适应共享存储器区域11。如果行地址选通信号RASB通过端口60和61被同时施加时，在系统内具有优先级的处理器对共享存储器区域11进行存取。控制单元30包括反相器30b、30c、30h和30i、NAND门30d和30e、延迟器件30f和30g、以及NAND门30h和30i。路径决定信号MA开始门信号PA的延迟(特定时间)和锁存。类似地，路径决定信号MB开始门信号PB的延迟(特定时间)和锁存。
图10是图解说明取决于输入信号类型的图7和图8所示的行地址复用器71或列地址复用器70定义的地址复用器的示例电路图。列地址复用器70包括由PMOS晶体管P1-P4构成的计时(clocked)CMOS反相器、NMOS晶体管N1-N4、以及由反相器INV1和INV2构成的反相器锁存器LA1。两个列地址A_CADD和B_CADD通过两个输入端被提供给列地址复用器70，并且这两个输入之一通过路径决定信号MA、MB的逻辑状态来选择并且被输出为选择列地址SCADD。NMOS晶体管N5和NOR门NOR1被适配来形成反相器锁存器LA1的输入端与地之间的放电路径。反相器IN1和IN2适配来反相路径决定信号MA、MB的逻辑状态。
例如，当路径决定信号MA被施加逻辑低电平时，经由第一端口60施加的列地址A_CADD通过由PMOS晶体管P2和NMOS晶体管N1构成的反相器来反相。该信号再次被反相器INV1反相并且被输出为选择列地址SCADD。当路径决定信号MB被施加逻辑高电平时，可通过第二端口61施加的列地址B_CADD不能被提供给锁存器LA1的输入端，因为由PMOS晶体管P4和NMOS晶体管N3构成的反相器处于未激活状态。结果，列地址B_CADD未被输出为选择列地址SCADD。当NOR门NOR1的输出是逻辑高时，NMOS晶体管N5导通，并且被锁存到锁存器LA1的逻辑电平被重设为逻辑低。
图11是图解说明通过图4所示的多路径可存取DRAM 400的处理器100和200将数据写入闪存300的写操作的流程图。相反地，图12是图解说明通过图4的多路径可存取DRAM 400从闪存300读取数据的处理器100和200的读操作的流程图。尽管第一处理器100可被配置成在写操作中仅使用闪存的逻辑地址，但是它也可搜索与特定逻辑地址对应的物理地址。当第一处理器100仅处理闪存300的逻辑地址时，第二处理器200必须搜索与逻辑地址对应的物理地址。首先，在图3所示的多处理器系统的初始引导中，与闪存300的逻辑地址相关的地址映射数据(AMD)及其相应的物理地址通过使用第二处理器200被载入共享存储器区域的存储表区域110中。可以配置内部寄存器50内的信号量区域51和第二邮箱53，从而第二处理器200获得控制许可。该控制许可的获得对使用共享存储器区域11作为处理器的公共资源是必需的，而没有冲突。
通常，在典型DRAM存储器的初始化步骤中，执行两次自动刷新，然后设定模式寄存器设置(MRS)信号。然而，在该实施例中，MRS信号是在完成存储器的初始化之前设置的。这防止了执行自动刷新。为了执行自动刷新操作，共享存储器区域11的控制许可可被分配为对处理器200的默认。当处理器100尝试未经许可使用共享存储器区域11时，通过第一邮箱52将请求许可的信号发送到处理器200。第一处理器100周期性地监视信号量区域51，以便检查是否获得控制可许。当第二处理器200完成执行时，释放信号量区域51。因此，第一处理器100澄清信号量区域的释放，并且获取对共享存储器区域11的存取许可，作为如图11的步骤S10所示的公共资源。
在步骤S11，第一处理器100参考共享存储器区域11的存储表区域100，搜索与写数据将被写入的逻辑地址对应的物理地址。例如，通过如图6所示存取地址映射表，第一处理器100搜索与闪存300的逻辑地址对应的物理地址。在步骤S12，第一处理器100在第一邮箱区域52中写入闪存的物理地址、写数据大小、(写数据被存储的)共享存储器区域11的地址、和写命令。第一处理器100也将写数据写入共享存储器区域11。在步骤S13，第一处理器100发送中断信号INTb。在信号量区域51中出现为逻辑“1”的数据变为逻辑“0”，因此第二处理器200识别出第一处理器100提供存取许可。因为内部寄存器50的其他区域具有触发器或锁存型存储器单元，因此不需要预充电。
周期性地检查信号量区域51的第二处理器200确定在步骤S14是否接收到发送INTb信号。如果接收到INTB信号，则在步骤S15，第二处理器在读取信号量区域51的标志数据之后具有读取许可。在步骤16，第二处理器200获取对共享存储器区域11的使用优先级，并且读取被写入到第一邮箱区域52的内容。在步骤S17，被写入到共享存储器区域11的数据被读取并且所述数据基于从第一邮箱区域52读取的数据的内容被写入到闪存300的相应物理地址。通过将大约12伏到18伏的高压施加到具有浮动栅的存储器单元晶体管以生成F-N隧道操作，来执行步骤S17中的闪存300的写操作。该写操作典型用于NAND或者NOR闪存。
当第一处理器100在写操作中仅处理闪存的逻辑地址时，跳过步骤S11，并且在步骤S12，在第一邮箱区域52中写入闪存的逻辑地址。第二处理器200基于来自存储表区域110的信息搜索与逻辑地址对应的物理地址。第二处理器200直接搜索分配到闪存300的内部的地址映射表。
图12图解说明了通过第一处理器100从闪存300读取数据的操作。类似于写操作，第一处理器100可以在读操作期间处理闪存的逻辑地址，但是也可以搜索与逻辑地址对应的物理地址。第一处理器100在步骤S20获取对共享存储器区域11的存取许可。在步骤S21，第一处理器100参考共享存储器区域11的存储表区域110来搜索与逻辑地址对应的物理地址。在步骤S22，第一处理器100在第一邮箱区域52中写入闪存的物理地址、读数据大小、(读数据将要被存储到的)共享存储器区域11的地址、和读命令。在步骤S23，第一处理器100发送中断信号INTb。在信号量区域51中具有逻辑高“1”的数据变为逻辑低“0”，从而第二处理器200识别出第一处理器100已经给予对第二处理器的存取许可。
周期性地检查信号量区域51的第二处理器200确定在步骤S24是否接收到发送INTb信号。如果接收到INTb信号，则在步骤S25，第二处理器在读取信号量区域51的标志数据之后具有读取许可。在步骤S26，第二处理器200获取对共享存储器区域11的使用优先级，并且读取被写入到第一邮箱区域52的内容。在步骤S27，第二处理器200存取闪存300，并且基于从第一邮箱区域52读取的内容来读取用第一处理器100指定的相应物理地址存储的数据。然后，在步骤S28，将读取的数据写入共享存储器区域11的指定地址。在步骤S29，第二处理器200将信息写入第二邮箱区域53并且发送INTa信号。第一处理器100检查并澄清信号量区域51和第二邮箱区域53，并且读取闪存300的数据，所述闪存300的数据被ASIC(特定用途集成电路)200写入DRAM 400的共享存储器区域11。
通过将比写操作相关的电压要低的电压施加到存储器单元晶体管，来执行闪存300的读操作。电压电平的所述差提供了确定所选存储器单元是否是导通单元或者截止单元的方式。尽管参考图12描述的方法描述了第一处理器100作为对地址映射数据(AMD)的主搜索器，但是第一处理器100也可以被配置来处理逻辑地址操作，并且第二处理器200可被用来搜索物理地址。
闪存300也可以是非易失性半导体存储器，例如PRAM、RRAM或者MRAM等。另外，上述的四个存储器区域可被配置成具有作为共享存储器的两个存储器区域以及作为专用存储器的两个存储器区域，或者所有四个存储器区域可被配置为共享存储器区域。本实施例已被描述为包括两个处理器。然而，当采用三个或更多个处理器时，三个或更多个相应的端口可被适配在一个DRAM中，并且三个处理器之一可被指定来存取预定的共享存储器。而且，尽管DRAM如上述作为示例描述，但是并没有限制本发明的技术精神，并且本发明的技术精神可扩展到静态随机存取存储器或者非易失性存储器等。
尽管已经结合附图中描述的本发明的实施例描述了本发明，但是本发明不限于此。本领域的普通技术人员应当理解在不背离本发明的范畴和精神的情况下可以对其进行各种替换、修改和变化。
相关申请的交叉引用
本专利申请要求在于2007年4月11日提交的韩国专利申请No.10-2007-0035485的利益，其全部公开在此并入作为参考。

Claims (23)

1.一种半导体存储器设备，包括：
由第一处理器和第二处理器经由不同的输入/输出端口存取的共享存储器区域，所述共享存储器区域被分配到存储器单元阵列的一部分；
位于存储器单元阵列外部并且由第一处理器和第二处理器存取的内部寄存器；和
控制单元，被配置成控制与闪存相关的地址映射数据的存储，从而即使当仅第二处理器耦接到所述闪存，第一处理器也通过使用共享存储器区域和内部寄存器来间接存取闪存，所述控制单元进一步被配置成将共享存储器区域操作性地连接到第一处理器和第二处理器之一。
2.如权利要求1所述的设备，其中存储器单元阵列具有可由第一处理器或第二处理器排它地存取的专用存储器区域。
3.如权利要求1所述的设备，其中内部寄存器相应于共享存储器区域的特定地址而被替代地存取。
4.如权利要求1所述的设备，其中地址映射数据包括闪存的逻辑地址和映射到该逻辑地址的物理地址。
5.如权利要求3所述的设备，其中内部寄存器包括由列地址区分的信号量区域和邮箱区域。
6.如权利要求1所述的设备，其中共享存储器区域由DRAM单元形成，并且内部寄存器由触发器构成。
7.如权利要求4所述的设备，其中当存取闪存时，第一处理器将与闪存的逻辑地址对应的物理地址应用于内部寄存器。
8.如权利要求4所述的设备，其中当存取闪存时，第一处理器将闪存未经动过的逻辑地址应用于内部寄存器。
9.如权利要求5所述的设备，还包括所述邮箱区域内的传输邮箱区域，所述第一处理器被配置成将写数据写入共享存储器区域，第一处理器被进一步配置成将闪存的物理地址、与写数据相关的数据大小、写数据被写入的共享存储器区域的地址、和写命令存储到所述传输邮箱区域。
10.如权利要求9所述的设备，其中所述第二处理器获取对共享存储器区域的使用优先级，并且存取传输邮箱以便从共享存储器区域读取写数据，所述第二处理器将写数据写入闪存的物理地址。
11.一种第一处理器和第二处理器使用的半导体存储器，所述第二处理器耦接到第一闪存设备，所述半导体存储器包括：
由存储器单元阵列的内存条限定的共享存储器区域，所述共享存储器区域由第一处理器和第二处理器经由相应的输入/输出端口选择性地存取，所述共享存储器区域被配置成存储与所述闪存设备相关的地址映射数据；
位于存储器单元阵列外部并且由第一处理器和第二处理器选择性地存取的接口连接单元，所述接口连接单元被配置成提供共享存储器区域的特定地址，从而第一存储器通过共享存储器区域存取闪存；和
控制单元，被配置成响应从第一处理器和第二处理器施加的外部信号而形成所述输入端口的第一部分与共享存储器区域之间的数据存取路径。
12.如权利要求11所述的装置，其中接口连接单元包括：
信号量区域；和
由列地址区分的第一邮箱区域和第二邮箱区域。
13.如权利要求12所述的装置，其中存储器单元阵列包括由第一处理器和第二处理器单独存取的专用存储器区域。
14.如权利要求13所述的装置，其中地址映射数据包含与闪存相关的逻辑地址和映射到该逻辑地址的物理地址。
15.如权利要求12所述的装置，其中第一处理器被进一步配置成向第一邮箱区域写入闪存的物理地址、数据大小、读数据将要进入的共享存储器区域的指定地址和读命令。
16.如权利要求15所述的装置，其中所述第二处理器被配置成获取与共享存储器区域相关的使用优先级，所述第二处理器存取第一邮箱区域以便从闪存的物理地址读取数据，所述第二处理器被进一步配置成将读数据写入共享存储器区域的指定地址。
17.如权利要求12所述的装置，其中第一处理器被配置成将写数据写入共享存储器区域，所述第一处理器向第一邮箱区域写入闪存的逻辑地址、数据大小、写数据被写入的共享存储器区域的地址和写命令。
18.如权利要求17所述的装置，其中第二处理器被配置成获取与共享存储器区域相关的使用优先级，所述第二处理器被进一步配置成存取第一邮箱区域以便从共享存储器区域读取写数据，所述第二处理器从共享存储器区域中存储的地址映射数据中搜索与闪存的逻辑地址对应的物理地址，所述第二处理器将写数据写入闪存。
19.如权利要求12所述的装置，其中第一处理器向第一邮箱区域写入闪存的逻辑地址、数据大小、读数据将要进入的共享存储器区域的指定地址和读命令。
20.如权利要求19所述的装置，其中第二处理器被配置成获取对共享存储器区域的使用优先级，并且之后读取第一邮箱区域以便从共享存储器区域中搜索与闪存的逻辑地址对应的物理地址，所述第二处理器被进一步配置成从闪存中读取数据以及将读数据写入共享存储器区域的指定地址。
21.一种半导体存储器设备的驱动方法，该半导体存储器设备包括共享存储器区域和内部寄存器，共享存储器区域和内部寄存器中的每一个对第一处理器和第二处理器可存取，所述方法包括：
在共享存储器区域中存储与闪存相关的地址映射数据；和
将共享存储器区域操作性地连接到第一处理器和第二处理器之一，从而即使当仅第二处理器耦接到闪存时，第一处理器通过使用共享存储器区域和内部寄存器来间接存取闪存。
22.一种通过半导体存储器设备将数据写入闪存的方法，所述半导体存储器设备包括存储器单元阵列的共享存储器区域和内部寄存器，共享存储器区域和内部寄存器中的每一个对第一处理器和第二处理器可存取，所述方法包括：
在具有闪存的系统的初始引导期间，允许第二处理器将与闪存相关的地址映射数据从第二处理器载入到共享存储器区域；
允许第一处理器将写数据从第一处理器写入共享存储器区域；
允许第一处理器将闪存的物理地址、数据大小、写数据被写入的共享存储器区域的指定地址和写命令写入邮箱区域中包含的传输邮箱区域；
允许第二处理器存取传输邮箱区域，以便从共享存储器区域的指定地址读取写数据；和
允许第二处理器将写数据写入读取的闪存的物理地址。
23.一种移动通信系统，包括：
第一处理器，用于执行第一确定任务；
第二处理器，用于执行第二确定任务；
耦接到第二处理器的闪存；和
集成动态随机存取存储器，包括共享存储器区域、内部寄存器和控制单元，共享存储器区域由第一处理器和第二处理器经由不同的端口来存取并且被分配到存储器单元阵列的一部分，内部寄存器位于存储器单元阵列外部并且由第一处理器和第二处理器来存取，控制单元将闪存的地址映射数据存储在共享存储器区域中，从而第一处理器通过使用共享存储器区域和内部寄存器来间接存取闪存，所述控制单元被配置成控制通信路径来将共享存储器区域操作性地连接到第一处理器和第二处理器之一。
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PB01 Publication
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Open date: 20081015