CN111831216B - 包括镜像电路的存储器模块及其操作方法 - Google Patents

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Abstract

提供了一种包括镜像电路的存储器模块及其操作方法。所述存储器模块包括安装在电路板上的多个半导体存储器件。控制设备安装在所述电路板上，并且被配置为接收地址信号并将地址信号提供给所述多个半导体存储器件。第一组半导体存储器件设置在所述控制设备与所述电路板的第一边缘部分之间，第二组半导体存储器件设置在所述控制设备与所述电路板的第二边缘部分之间。控制设备还被配置为分别通过第一传输线和第二传输线将地址信号传输到所述第一组半导体存储器件和所述第二组半导体存储器件。所述第一传输线和所述第二传输线关于横穿所述控制设备的轴线物理对称。

Description

包括镜像电路的存储器模块及其操作方法
相关申请的交叉引用
本申请要求于2019年4月18日在韩国知识产权局提交的韩国专利申请No.10-2019-0045389和于2019年6月5日在韩国知识产权局提交的韩国专利申请No.10-2019-0066569的优先权，其公开内容通过引用整体合并于此。
技术领域
本发明构思涉及存储器模块，并且更具体地，涉及包括镜像电路的存储器模块以及操作该存储器模块的方法。
背景技术
可以使用诸如硅(Si)、锗(Ge)、砷化镓(GaAs)、磷化铟(InP)等半导体来实现存储器件。存储器件通常是易失性存储器件或非易失性存储器件。
易失性存储器件是在断电时丢失其中所存储的数据的存储器件。非易失性存储器件是即使在断电时也保留所存储的数据的存储器件。由于动态随机存取存储器(DRAM)作为一种易失性存储器件具有很高的存取速度，所以DRAM被广泛地用作计算系统的工作存储器、缓冲存储器、主存储器等。因为DRAM存储单元通常包括电容器和晶体管，所以单元尺寸的减小受到限制。因此，可能无法在有限的区域内实现大容量的DRAM。为了实现高容量，可以在存储器模块中提供多个DRAM。然而，地址信号可能无法在存储器模块中高效地传输。
发明内容
根据本发明构思的示例性实施例，提供了一种包括安装在电路板上的多个半导体存储器件的存储器模块。控制设备安装在所述电路板上，并且被配置为接收地址信号并将所述地址信号提供给所述多个半导体存储器件。所述多个半导体存储器件包括第一组半导体存储器件和第二组半导体存储器件，所述第一组半导体存储器件设置在所述控制设备与所述电路板的第一边缘部分之间，所述第二组半导体存储器件设置在所述控制设备与所述电路板的第二边缘部分之间。所述控制设备进一步被配置为分别通过第一传输线和第二传输线将所述地址信号传输到所述第一组半导体存储器件和所述第二组半导体存储器件。所述第一传输线和所述第二传输线关于横穿所述控制设备的轴线物理对称。
根据本发明构思的示例性实施例，所述第一边缘部分和所述第二边缘部分在第一方向上延伸。所述第一组半导体存储器件在所述控制设备与所述第一边缘部分之间沿与所述第一方向相交的第二方向设置。所述第二组半导体存储器件在所述控制设备与所述第二边缘部分之间沿所述第二方向设置。所述第一组半导体存储器件中的每个半导体存储器件和所述第二组半导体存储器件中的每个半导体存储器件沿着所述第一方向和所述第二方向具有相同的引脚配置。
根据本发明构思的示例性实施例，所述第一组半导体存储器件和所述第二组半导体存储器件中的选定部分(组)在镜像模式下接收所述地址信号，并且所述第一组半导体存储器件和所述第二组半导体存储器件中的未选定部分(组)在标准模式下接收所述地址信号。
根据本发明构思的示例性实施例，所述第一组半导体存储器件和所述第二组半导体存储器件中的选定部分的每个镜像引脚连接到电源电压。所述选定部分中的每个半导体存储器件在镜像模式下接收所述地址信号。所述第一组半导体存储器件和所述第二组半导体存储器件中的未选定部分的每个镜像引脚连接到接地电压，所述未选定部分中的每个半导体存储器件在标准模式下接收所述地址信号。
根据本发明构思的示例性实施例，所述选定部分中的每个半导体存储器件被配置为在所述镜像模式下交换所述地址信号的至少一些位。
根据本发明构思的示例性实施例，所述选定部分中的每个半导体存储器件被配置为在所述镜像模式下将所述地址信号的偶数编号的列地址与所述地址信号的下一个更高奇数编号的列地址进行交换。
根据本发明构思的示例性实施例，所述控制设备包括多个引脚。所述多个引脚关于沿所述第一方向横穿所述控制设备的所述轴线对称地设置。所述控制设备还被配置为通过所述多个引脚中的第一地址引脚和第二地址引脚将所述地址信号的相同位传输到所述第一组半导体存储器件和所述第二组半导体存储器件。所述第一地址引脚和所述第二地址引脚彼此相邻。
根据本发明构思的示例性实施例，所述第一组半导体存储器件和所述第二组半导体存储器件中的至少一个半导体存储器件包括选择性地址镜像电路。所述选择性地址镜像电路连接到镜像引脚，并且被配置为基于所述镜像引脚的电压电平选择性地将所述地址信号改变为对应的镜像地址信号。
根据本发明构思的示例性实施例，所述选择性地址镜像电路进一步被配置为当所述镜像引脚连接到电源电压时在镜像模式下操作，以将所述地址信号的一些位改变为对应的镜像地址位。
根据本发明构思的示例性实施例，所述选择性地址镜像电路还被配置为当所述镜像引脚连接到接地电压时在标准模式下操作，以保持所述地址信号的位。
根据本发明构思的示例性实施例，所述选择性地址镜像电路包括多个子地址镜像电路，并且所述多个子地址镜像电路中的每个子地址镜像电路以镜像对为单位接收所述地址信号的一些位。所述多个子地址镜像电路中的每个子地址镜像电路被配置为基于所述镜像引脚的电压电平来选择性地交换第一地址位和第二地址位。所述第一地址位和所述第二地址位构成所述镜像对。
根据本发明构思的示例性实施例，所述子地址镜像电路包括第一p沟道金属氧化物半导体(PMOS)晶体管。所述第一PMOS晶体管具有耦接到第一节点并接收所述第一地址位的第一电极、耦接到与所述镜像引脚耦接的第三节点的栅极、以及耦接到第四节点并提供第一内部地址位的第二电极。第二PMOS晶体管具有耦接到第二节点并接收所述第二地址位的第一电极、耦接到所述第三节点的栅极、以及耦接到第五节点并提供第二内部地址位的第二电极。第一n沟道金属氧化物半导体(NMOS)晶体管具有耦接到所述第二节点并接收所述第二地址位的第一电极、耦接到所述第三节点的栅极、以及耦接到所述第四节点的第二电极。第二NMOS晶体管具有耦接到所述第一节点并接收所述第一地址位的第一电极、耦接到所述第三节点的栅极、以及耦接到所述第五节点的第二电极。
根据本发明构思的示例性实施例，所述子地址镜像电路进一步被配置为：当所述镜像引脚连接到电源电压时，交换所述第一地址位和所述第二地址位，以分别将所述第二地址位和所述第一地址位提供为所述第一内部地址位和所述第二内部地址位。
根据本发明构思的示例性实施例，所述第一地址位对应于所述地址信号的偶数编号的列地址位；并且所述第二地址位对应于下一个更高奇数编号的列地址位。
根据本发明构思的示例性实施例，所述子地址镜像电路进一步被配置为：当所述镜像引脚连接到接地电压时，保持所述第一地址位和所述第二地址位，以分别将所述第一地址位和所述第二地址位提供为所述第一内部地址位和所述第二内部地址位。
根据本发明构思的示例性实施例，所述多个半导体存储器件中的每个半导体存储器件是双倍数据速率5(DDR5)同步动态随机存取存储器(SDRAM)。
根据本发明构思的示例性实施例，提供了一种操作存储器模块的方法，其中，所述存储器模块包括安装在电路板上的多个半导体存储器件以及控制所述多个半导体存储器件的控制设备。所述多个半导体存储器件包括设置在所述控制设备与所述电路板的第一边缘部分之间的第一组半导体存储器件以及设置在所述控制设备与所述电路板的第二边缘部分之间的第二组半导体存储器件。所述方法包括：由所述第一组半导体存储器件和所述第二组半导体存储器件通过所述控制设备接收地址信号；确定所述第一组半导体存储器件和所述第二组半导体存储器件中的一组半导体存储器件是否在镜像模式下操作。
当所述第一组半导体存储器件在所述镜像模式下操作时，在所述第一组半导体存储器件中的每个半导体存储器件中，将所述地址信号改变为对应的镜像地址信号。在所述第一组半导体存储器件的每个半导体存储器件中，基于所述镜像地址信号执行存储器访问。所述控制设备被配置为分别通过第一传输线和第二传输线将所述地址信号传输到所述第一组半导体存储器件和所述第二组半导体存储器件。所述第一传输线和所述第二传输线关于所述控制设备对称。
根据本发明构思的示例性实施例，确定所述第一组半导体存储器件和所述第二组半导体存储器件中的一组半导体存储器件是否在镜像模式下操作包括：确定所述第一组半导体存储器件的每个半导体存储器件的镜像引脚是否连接到电源电压。改变所述地址信号包括：将所述地址信号的偶数编号的列地址与所述地址信号的下一个更高奇数编号的列地址进行交换。
根据本发明构思的示例性实施例，多个半导体存储器件安装在电路板上。所述控制设备安装在所述电路板上，并且被配置为接收地址信号，并将所述地址信号提供给所述多个半导体存储器件。所述多个半导体存储器件包括设置在所述控制设备与所述电路板的第一边缘部分之间的第一组半导体存储器件以及设置在所述控制设备与所述电路板的第二边缘部分之间的第二组半导体存储器件。所述控制设备进一步被配置为分别通过第一传输线和第二传输线将所述地址信号传输到所述第一组半导体存储器件和所述第二组半导体存储器件。所述第一传输线和所述第二传输线关于横穿所述控制设备的轴线物理对称。所述第一组半导体存储器件中的每个半导体存储器件和所述第二组半导体存储器件中的每个半导体存储器件沿着第一方向和第二方向具有相同的引脚配置。所述控制设备包括多个引脚。所述多个引脚关于沿所述第一方向横穿所述控制设备的中心线对称地设置。所述控制设备还被配置为分别通过所述多个引脚中的第一地址引脚和第二地址引脚将所述地址信号的相同位传输到所述第一组半导体存储器件和所述第二组半导体存储器件，其中，所述第一地址引脚和所述第二地址引脚彼此相对。
根据本发明构思的示例性实施例，所述第一组半导体存储器件和所述第二组半导体存储器件中的每个半导体存储器件包括选择性地址镜像电路。所述选择性地址镜像电路连接到镜像引脚，并被配置为基于所述镜像引脚的电压电平选择性地将所述地址信号改变为对应的镜像地址信号。所述选择性地址镜像电路进一步被配置为当所述镜像引脚连接到电源电压时在镜像模式下操作，以将所述地址信号的一些位改变为对应的镜像地址位。
附图说明
通过参考附图详细描述本发明构思的示例性实施例，本发明构思的上述和其他特征将变得更加明显，其中：
图1是示出了根据本发明构思的示例性实施例的存储系统的框图；
图2是示出了根据本发明构思的示例性实施例的图1中的存储器模块的框图；
图3是示出了根据本发明构思的示例性实施例的图2的存储器模块中的一个半导体存储器件的框图；
图4示出了根据本发明构思的示例性实施例的图3的半导体存储器件的第一存储体阵列；
图5和图6是示出了根据本发明构思的示例性实施例的图2中的每个半导体存储器件的封装球分配(package ball assignment)的示图；
图7示出了根据本发明构思的示例性实施例的图2的存储器模块；
图8示出了根据本发明构思的示例性实施例的图7的存储器模块中的控制设备的引脚(球)配置；
图9示出了在根据本发明构思的示例性实施例的图7的存储器模块中以镜像模式操作的第一组半导体存储器件；
图10示出了在根据本发明构思的示例性实施例的图7的存储器模块中以镜像模式操作的第二组半导体存储器件；
图11示出了在根据本发明构思的示例性实施例的图7的存储器模块中以标准模式操作的第一组半导体存储器件和第二组半导体存储器件；
图12是示出了根据本发明构思的示例性实施例的图3的半导体存储器件中的选择性地址镜像电路(SAMC)的框图；
图13示出了根据本发明构思的示例性实施例的当镜像引脚的电压电平为高电平时图12中的SAMC中的第一子地址镜像电路(SMC1)的操作；
图14示出了根据本发明构思的示例性实施例的当镜像引脚的电压电平为低电平时SMC1的操作；
图15是示出了根据本发明构思的示例性实施例的操作存储器模块的方法的流程图；
图16是示出了根据本发明构思的示例性实施例的用于确定第一组半导体存储器件和第二组半导体存储器件中的一组是否以镜像模式操作的操作的流程图；
图17是示出了根据本发明构思的示例性实施例的图15中的在以镜像模式操作的每个半导体存储器件中改变地址信号的操作的流程图；
图18是示出了根据本发明构思的示例性实施例的图1中的存储器模块的框图；
图19是示出了根据本发明构思的示例性实施例的具有四区块存储器模块的存储系统的框图；
图20是示出了根据本发明构思的示例性实施例的包括存储器模块的移动系统的框图。
具体实施方式
在下文中，将参考附图更全面地描述本发明构思的示例性实施例。贯穿本申请，相似的附图标记可以指代相似的元件。
图1是示出了根据本发明构思的示例性实施例的存储系统的框图。
参照图1，存储系统10包括主机20和存储器模块100。主机20可以包括存储器控制器25。主机20可以通过存储器控制器25连接到存储器模块100。例如，存储器控制器25可以连接到控制设备500和多个半导体存储器件200。
存储器模块100可以包括控制设备500、串行存在检测(SPD)芯片180、电源管理集成电路(PMIC)185和半导体存储器件200。控制设备500可以是寄存时钟驱动器(RCD)。
控制设备500可以在存储器控制器25的控制下控制半导体存储器件200和PMIC185。例如，控制设备500可以从存储器控制器25接收地址ADDR、命令CMD和时钟信号CK。
响应于所接收到的信号，控制设备500可以控制半导体存储器件200，使得通过数据信号DQ和数据选通信号DQS接收到的数据被写入半导体存储器件200中，或者使得存储在半导体存储器件200中的数据通过数据信号DQ和数据选通信号DQS输出。
例如，控制设备500可以将从存储器控制器25接收到的地址ADDR、命令CMD和时钟信号CK发送至半导体存储器件200。
半导体存储器件200可以在控制设备500的控制下写入通过数据信号DQ和数据选通信号DQS接收到的数据。半导体存储器件200可以在控制设备500的控制下通过数据信号DQ和数据选通信号DQS输出所写入的数据。
例如，半导体存储器件200可以包括易失性存储器件，诸如动态随机存取存储器(DRAM)、静态RAM(SRAM)或同步DRAM(SDRAM)。例如，半导体存储器件200可以是基于DRAM的易失性存储器件。半导体存储器件200可以包括双倍数据速率5(DDR5)SDRAM。
SPD芯片180可以是可编程只读存储器(例如，EEPROM)。SPD芯片180可以包括存储器模块100的初始化信息或设备信息DI。在本发明构思的示例性实施例中，SPD芯片180可以包括诸如存储器模块100的模块形式、模块配置、存储容量、模块类型、执行环境等的初始化信息或设备信息DI。
当启动包括存储器模块100的存储系统10时，主机20可以从SPD芯片180读取设备信息DI，并且可以基于设备信息DI识别存储器模块100。主机20可以基于来自SPD芯片180的设备信息DI来控制存储器模块100。例如，主机20可以基于来自SPD芯片180的设备信息DI识别包括在存储器模块100中的半导体存储器件200的类型。
在本发明构思的示例性实施例中，SPD芯片180可以通过串行总线与主机20通信。例如，主机20可以通过串行总线与SPD芯片180交换信号。SPD芯片180还可以通过串行总线与控制设备500通信。串行总线可以包括诸如内部集成电路(I2C)、系统管理总线(SMBus)、电源管理总线(PMBus)、智能平台管理接口(IPMI)、管理组件传输协议(MCTP)等的2线式(2-line)串行总线中的至少一种。
控制设备500可以通过第一控制信号CTL1控制PMIC 185，并且可以通过第二控制信号CTL2控制半导体存储器件200。第二控制信号CTL2可以包括地址ADDR、命令CMD和时钟信号CK。
PMIC 185接收输入电压VIN，基于输入电压VIN产生电源电压VDD，并将电源电压VDD提供给半导体存储器件200。半导体存储器件200基于电源电压VDD进行操作。
图2是详细地示出了根据本发明构思的示例性实施例的图1中的存储器模块的框图。
参照图2，存储器模块100包括：设置在电路板101中或安装在电路板101上的控制设备500；多个半导体存储器件201、202、203和204(每一者均可以设置为多个)；多个数据缓存器(DB)141、142、143、144、145和151、152、153、154、155；模块电阻单元160和170；SPD芯片180以及PMIC 185。
作为印刷电路板的电路板101可以在由第二方向(例如，D2方向)和第一方向(例如，D1方向)限定的平面中延伸。第二方向(例如，D2方向)和第一方向(例如，D1方向)可以是垂直轴线。电路板101可以在第二方向(例如，D2方向)上从第一边缘部分103延伸到第二边缘部分105。第一边缘部分103和第二边缘部分105可以在第一方向(例如，D1方向)上延伸。
控制设备500可以设置在电路板101的中心。半导体存储器件201和半导体存储器件202可以分别具有布置在沿第一方向(例如，D1方向)间隔开的多个行中的多个半导体存储器件201a、201b、201c、201d、201e和202a、202b、202c、202d、202e。例如，半导体存储器件201的单元和半导体存储器件202的单元可以分别设置在第一行和第二行中。第一行和第二行均可以在第二方向(例如，D2方向)上延伸。另外，第一行和第二行可以与控制设备500的同一第一侧面交叠，并且可以被布置在控制设备500与第一边缘部分103之间。
半导体存储器件203和半导体存储器件204可以分别具有多个半导体存储器件203a、203b、203c、203d、203e和204a、204b、204c、204d、204e。半导体存储器件203和半导体存储器件204可以设置在分开的第三行和第四行中，第三行和第四行可以分别具有与第一行和第二行对称的布置。第三行和第四行可以设置在控制设备500与第二边缘部分105之间。
在这种情况下，半导体存储器件201和半导体存储器件202可以在控制设备500与第一边缘部分103之间沿多个行布置。半导体存储器件203和204可以在控制设备500与第二边缘部分105之间沿多个行布置。半导体存储器件201和202可以被称为第一组半导体存储器件或第一通道半导体存储器件，半导体存储器件203和204可以被称为第二组半导体存储器件或第二通道半导体存储器件。
半导体存储器件201和半导体存储器件202中的一部分可以是纠错码(ECC)存储器件。ECC存储器件可以执行ECC编码操作和ECC解码操作，ECC编码操作用于生成关于将要被写入多个半导体存储器件201、202、203和204中的至少一个半导体存储器件的数据的奇偶校验位，ECC解码操作用于对从半导体存储器件读取的数据中发生的错误进行校正。
多个半导体存储器件201、202、203和204中的每一者可以通过用于接收/发送数据信号DQ和数据选通信号DQS的数据传输线耦接到数据缓存器141、142、143、144、145和151、152、153、154、155中的相应的数据缓存器。
控制设备500可以通过命令/地址传输线161向半导体存储器件201提供命令/地址信号CMD/ADDR，并且可以通过命令/地址传输线163向半导体存储器件202提供命令/地址信号CMD/ADDR。
另外，控制设备500可以通过命令/地址传输线171向半导体存储器件203提供命令/地址信号CMD/ADDR，并且可以通过命令/地址传输线173向半导体存储器件204提供命令/地址信号CMD/ADDR。
命令/地址传输线161和命令/地址传输线163可以共同连接到与第一边缘部分103相邻设置的模块电阻单元160。例如，模块电阻单元160可以设置在第一边缘部分103与第一行和第二行之间。命令/地址传输线171和命令/地址传输线173可以共同连接到与第二边缘部分105相邻设置的模块电阻单元170。例如，模块电阻单元170可以设置在第二边缘部分105与第三行和第四行之间。
根据本发明构思的示例性实施例，命令/地址传输线161和命令/地址传输线163可以关于平行于第二方向(例如，D2方向)的轴线对称。另外，命令/地址传输线171和命令/地址传输线173可以关于平行于第二方向(例如，D2方向)的轴线对称。
模块电阻单元160和模块电阻单元170中的每一者可以包括连接到端接电压Vtt的端接电阻器Rtt/2。在这种情况下，模块电阻单元160和模块电阻单元170的布置可以减少模块电阻单元的数目，从而减小设置端接电阻器的面积。
另外，多个半导体存储器件201、202、203和204中的每一者可以是DDR5 SDRAM。
SPD芯片180被设置为与控制设备500相邻。例如，SPD芯片180可以在第一方向(例如，D1方向)上与控制设备500对准并且被设置在第一组半导体存储器件与第二组半导体存储器件之间。PMIC 185可以设置在第三行的最外面的半导体存储器件(例如，半导体存储器件203e)与第二边缘部分105之间。PMIC 185可以基于输入电压VIN产生电源电压VDD，并且可以将电源电压VDD提供给半导体存储器件201、202、203和204。
尽管在图2中示出了PMIC 185与第二边缘部分105相邻设置，但是本发明构思不限于此。例如，PMIC 185可以设置在电路板101的中心部分中，以与控制设备500和/或SPD芯片180相邻。
半导体存储器件201、202、203和204中的每一者可以包括镜像引脚。当镜像引脚连接到电源电压VDD时，半导体存储器件201、202、203和204中的每一者以镜像模式操作。当镜像引脚接地时，半导体存储器件201、202、203和204中的每一者以标准模式操作。
半导体存储器件201、202、203和204中的每一者可以在镜像模式下将从外部设备接收的地址信号ADDR更改为对应的镜像地址信号，并且可以在半导体存储器件201、202、203和204中的每一者的内部提供相同的镜像地址信号。半导体存储器件201、202、203和204中的每一者可以在镜像模式下将地址信号ADDR的一些位与对应的镜像地址位进行交换(swap)。针对设置在控制设备500与第一边缘部分103之间的第一组半导体存储器件201和202的布线(routing)以及针对设置在控制设备500与第二边缘部分105之间的第二组半导体存储器件203和204的布线可以关于控制设备500物理对称。
控制设备500可以分别通过第一传输线和第二传输线将地址信号ADDR传输到第一组半导体存储器件201和202以及第二组半导体存储器件203和204，其中，第一传输线和第二传输线关于控制设备500物理对称。例如，第一传输线(例如，命令/地址传输线161或163)和第二传输线(例如，命令/地址传输线171或173)可以关于在第一方向(例如，D1方向)上延伸并将控制设备500平分的假想线对称。
根据本发明的示例性实施例，第一命令/地址传输线161和163可以关于在第二方向(例如，D2方向)上将控制设备500平分的轴线对称。另外，第二命令/地址传输线171和173可以关于在第二方向(例如，D2方向)上将控制设备500平分的轴线对称。
图3是示出了根据本发明构思的示例性实施例的图2的存储器模块100中的半导体存储器件201a的框图。然而，尽管图3示出了半导体存储器件201a的结构，但是参照图3描述的结构也可适用于其他半导体存储器件202、203和204。
参照图3，半导体存储器件201a可以包括控制逻辑电路210、地址寄存器220、存储体控制逻辑电路230、行地址复用器(RA MUX)240、列地址锁存器250、行译码器260、列译码器270、存储单元阵列300、读出放大器单元285、输入/输出(I/O)选通电路290、数据输入/输出(I/O)缓存器295、刷新计数器245和ECC引擎297。
存储单元阵列300可以包括第一至第八存储体阵列310、320、330、340、350、360、370和380。
存储单元阵列300可以基于电源电压VDD进行操作。
行译码器260可以包括分别耦接到第一至第八存储体阵列310、320、330、340、350、360、370和380的第一至第八存储体行译码器260a、260b、260c、260d、260e、260f、260g和260h，列译码器270可以包括分别耦接到第一至第八存储体阵列310、320、330、340、350、360、370和380的第一至第八存储体列译码器270a、270b、270c、270d、270e、270f、270g和270h，读出放大器单元285可以包括分别耦接到第一至第八存储体阵列310、320、330、340、350、360、370和380的第一至第八存储体读出放大器285a、285b、285c、285d、285e、285f、285g和285h。
第一至第八存储体阵列310、320、330、340、350、360、370和380，第一至第八存储体行译码器260a、260b、260c、260d、260e、260f、260g和260h，第一至第八存储体列译码器270a、270b、270c、270d、270e、270f、270g和270h，以及第一至第八存储体读出放大器285a、285b、285c、285d、285e、285f、285g和285h可以形成第一至第八存储体。第一至第八存储体阵列310、320、330、340、350、360、370和380中的每一者可以包括多条字线WL、多条位线BTL和形成在字线WL与位线BTL的交点处的多个存储单元MC。
尽管在图3中示出了半导体存储器件201a包括八个存储体，但是半导体存储器件201a也可以包括任何数目的存储体。
地址寄存器220可以从控制设备500接收包括存储体地址BANK_ADDR、行地址ROW_ADDR和列地址COL_ADDR的地址ADDR。地址寄存器220可以将所接收到的存储体地址BANK_ADDR提供给存储体控制逻辑230，可以将所接收到的行地址ROW_ADDR提供给行地址复用器240，并且可以将所接收到的列地址COL_ADDR提供给列地址(CA)锁存器250。
地址寄存器220可以包括选择性地址镜像电路(selective address mirroringcircuit，SAMC)400。
SAMC 400连接到镜像引脚MIR，并且可以基于镜像引脚MIR的电压电平MIRL以镜像模式或标准模式操作。如果镜像引脚MIR连接到电源电压VDD，则SAMC 400以镜像模式操作，并且将地址信号ADDR的一些未用于设置命令的位改变为对应的镜像地址位。如果镜像引脚MIR连接到接地电压，则SAMC 400以标准模式操作，并保持地址信号ADDR的位。
存储体控制逻辑230可以响应于存储体地址BANK_ADDR产生存储体控制信号。可以响应于存储体控制信号激活第一至第八存储体行译码器260a、260b、260c、260d、260e、260f、260g和260h中的与存储体地址BANK_ADDR相对应的存储体行译码器，并且可以响应于存储体控制信号激活第一至第八存储体列译码器270a、270b、270c、270d、270e、270f、270g和270h中的与存储体地址BANK_ADDR相对应的存储体列译码器。
行地址复用器240可以从地址寄存器220接收行地址ROW_ADDR，并且可以从刷新计数器245接收刷新行地址REF_ADDR。行地址复用器240可以选择性地将行地址ROW_ADDR或刷新行地址REF_ADDR输出为行地址RA。从行地址复用器240输出的行地址RA可以被应用于第一至第八存储体行译码器260a、260b、260c、260d、260e、260f、260g和260h。
第一至第八存储体行译码器260a、260b、260c、260d、260e、260f、260g和260h中被激活的存储体行译码器可以对从行地址复用器240输出的行地址RA进行译码，并且可以激活与行地址RA相对应的字线WL。例如，激活的存储体行译码器可以基于电源电压VDD生成字线驱动电压，并且可以将字线驱动电压施加到与行地址RA相对应的字线WL。
列地址锁存器250可以从地址寄存器220接收列地址COL_ADDR，并且可以临时存储接收到的列地址COL_ADDR。在本发明构思的示例性实施例中，在突发模式下，列地址锁存器250可以生成从接收到的列地址COL_ADDR开始递增的列地址。列地址锁存器250可以将临时存储或生成的列地址应用于第一至第八存储体列译码器270a、270b、270c、270d、270e、270f、270g和270h。
第一至第八存储体列译码器270a、270b、270c、270d、270e、270f、270g和270h中被激活的存储体行译码器可以对从列地址锁存器250输出的列地址COL_ADDR进行译码，并且可以控制I/O选通电路290输出与列地址COL_ADDR相对应的数据。
I/O选通电路290可以包括用于选通输入/输出数据的电路。I/O选通电路290还可以包括：读数据锁存器，其用于存储从第一至第八存储体阵列310、320、330、340、350、360、370和380输出的数据；以及控制设备，其用于将数据写入到第一至第八存储体阵列310、320、330、340、350、360、370和380。
可以通过耦接到第一至第八存储体阵列310、320、330、340、350、360、370和380中的将要从中读取数据的存储体阵列的读出放大器来感测从该存储体阵列读取的数据，并可以将该数据存储在读数据锁存器中。
在ECC引擎297对数据(例如，码字CW)执行ECC解码之后，可以经由数据I/O缓存器295将存储在读数据锁存器中的数据提供给存储器控制器25。可以从存储器控制器25将要写入第一至第八存储体阵列310、320、330、340、350、360、370和380中的一个存储体阵列的数据提供给数据I/O缓存器295。ECC引擎297对提供给数据I/O缓存器295的数据执行ECC编码，并且ECC引擎297将编码后的数据(例如，码字CW)提供给I/O选通电路290。
在写操作中，数据I/O缓存器295将数据信号DQ提供给ECC引擎297。在读操作中，数据I/O缓存器295从ECC引擎297接收数据信号DQ并将数据信号DQ和数据选通信号DQS提供给存储器控制器25。
控制逻辑电路210可以控制半导体存储器件201a的操作。例如，控制逻辑电路210可以生成用于半导体存储器件201a的控制信号，以执行写操作或读操作。控制逻辑电路210可以包括：命令译码器211，其对通过控制设备500从存储器控制器25接收的命令CMD进行译码；以及模式寄存器212，其设置半导体存储器件201a的操作模式。
例如，命令译码器211可以通过对写使能信号、行地址选通信号、列地址选通信号、芯片选择信号等进行译码来生成与命令CMD相对应的控制信号。
图4示出了根据本发明构思的示例性实施例的图3的半导体存储器件的第一存储体阵列。
参照图4，第一存储体阵列310包括多条字线WL、多条位线BTL以及设置在字线WL与位线BTL之间的交点附近的多个存储单元MC。字线WL可以包括字线WL1、WL2、……、WL2m-1和WL2m(其中，m是大于2的正整数)。位线BTL可以包括位线BTL1、BTL2、……、BTL2n-1和BTL2n(其中，n是大于2的正整数)。在本发明构思的示例性实施例中，多个存储单元MC中的每个存储单元可以包括DRAM单元结构。可以将与多个存储单元MC连接的多条字线WL称为第一存储体阵列310的行，并且可以将与多个存储单元MC连接的多条位线BL称为第一存储体阵列310的列。
图5和图6是示出了根据本发明构思的示例性实施例的图2中的半导体存储器件201、202、203和204中的每一者的封装球分配(例如，引脚分配)的示图。
参照图5和图6，半导体存储器件201、202、203和204中的每一者具有以均沿第二方向(例如，D2方向)延伸的十三个行A、B、C、D、E、F、G、H、J、K、L、M、N和均沿第一方向(例，如D1方向)延伸的六个列1、2、3、7、8、9(以三列为一集合设置)布置的球(例如，引脚配置)。例如，列1、2和3可以是第一集合。列4、5和6可以是第二集合。列7、8和9可以是第三集合。无输入的列(non-populated column)4、5和6设置在两个列集合之间。例如，第二集合可以设置在第一集合与第三集合之间。球被电输入电源电压、接地电压、命令CMD、地址ADDR、时钟信号CK、控制信号和数据输入/输出信号。
例如，位于行G和列2的球MIR可以对应于镜像功能，位于行K和列3的球可以对应于地址A2，位于行K和列7的球可以对应于地址A3。如果位于行G和列2的球MIR连接到电源电压，则相应的半导体存储器件以镜像模式操作，如果位于行G和列2的球MIR连接到接地电压，则相应的存储器件以标准模式操作。另外，位于行A和列3的球VPP可以对应于存储器激活电源，位于行A和列7的球ZQ可以对应于用于阻抗校准的参考引脚，位于行C和列3的球DQS_t和位于行D和列3的球DQS_c可以对应于数据选通。另外，位于行H和列1的球ALERT_n可以对应于警报功能，位于行H和列3的球CS_n可以对应于芯片选择功能，位于行G和列7的球CK_t和位于行H和列7的球CK_c可以对应于差分时钟输入。另外，位于行G和列9的球TEN可以对应于测试模式启用功能，位于行M和列9的球RESET_n可以对应于复位功能。
可以在多个球之中提供地址球460的区域。地址球460的区域可以包括与地址A0、A1、A2、A3、A4、A5、A6、A7、A8、A9、A10、A11、A12和A13相对应的球。偶数编号的球和奇数编号的球可以设置在地址球460的区域的分开的部分中，在分开的部分之间设置有列4、5和6。例如，对应于偶数编号的地址A0、A2、A4、A6、A8、A10和A12的球中的每个球可以与对应于奇数编号的地址A1、A3、A5、A7、A9、A11和A13的球中的相应的球具有对称(镜像)分配。换句话说，在镜像模式下，SAMC400可以将偶数编号的地址A0、A2、A4、A6、A8、A10和A12中的每个地址分别交换到对称的奇数编号的地址A1、A3、A5、A7、A9、A11和A13中的对应地址。
在图5中，“RFU”表示“保留以备将来使用”并表示未分配的球。
图7示出了根据本发明构思的示例性实施例的图2的存储器模块。
在图7中，设置在控制设备500与第一边缘部分103之间的半导体存储器件201称为第一组GR1半导体存储器件，并且设置在控制设备500与第二边缘部分105之间的半导体存储器件203称为第二组GR2半导体存储器件。第一组GR1和第二组GR2中的每个半导体存储器件具有镜像引脚MIR以及彼此相对并且具有镜像配置的一对地址引脚P1和P2。例如，设置在第一组GR1中的半导体存储器件201的地址引脚P1可以对应于设置在第二组GR2中的半导体存储器件203的地址引脚P2，反之亦然。同一半导体存储器件201或203的地址引脚P1和P2可以在第二方向(例如，D2方向)上相邻并且间隔开，并且可以设置在同一半导体存储器件201或203的相对边缘处。另外，地址引脚P1和P2可以连续交替地设置在第一组GR1半导体存储器件201和第二组GR2半导体存储器件203两者上。例如，半导体存储器件203a的地址引脚P2和半导体存储器件201a的地址引脚P1可以是与控制设备500最邻近的地址引脚。半导体存储器件201和203可以具有多对具有镜像配置的地址引脚P1和P2。下面将详细描述设置在第一组GR1与第二组GR2之间的虚拟中心线CL。
图8示出了根据本发明构思的示例性实施例的图7的存储器模块100中的控制设备RCD 500的引脚(例如，球)分配。
参照图8，控制设备500可以包括关于在第一方向(例如，D1方向)上横穿控制设备500的虚拟中心线CL对称地设置的多个引脚。例如，虚拟中心线CL可以指的是在第一方向(例如，D1方向)上延伸的将存储器模块100和控制设备500一分为二的轴线。
引脚BP11、BP12和BP13关于虚拟中心线CL分别与引脚BP21、BP22和BP23对称地设置，并且一对引脚BP11和BP21分别将相同的地址信号传输到第一组GR1半导体存储器件201和第二组GR2半导体存储器件203。类似的描述可以应用于成对的引脚BP12和BP22以及BP13和BP23。引脚BP14、BP15和BP16关于虚拟中心线CL分别与引脚BP24、BP25和BP26对称设置，并且每对引脚将相同的信号传输到第一组GR1半导体存储器件201和第二组GR2半导体存储器件203。
引脚BP17关于虚拟中心线CL与引脚BP27对称设置，并且引脚BP18关于虚拟中心线CL与引脚BP28对称设置。在本文中，因为引脚BP11、BP12、BP13、BP14、BP15、BP16、BP17和BP18将信号传输到第一组GR1半导体存储器件201，所以引脚BP11、BP12、BP13、BP14、BP15、BP16、BP17和BP18可以称为第一组引脚GR1_P。因为引脚BP21、BP22、BP23、BP24、BP25、BP26、BP27和BP28将信号传输到第二组GR2半导体存储器件203，所以引脚BP21、BP22、BP23、BP24、BP25、BP26、BP27和BP28被称为第二组引脚GR2_P。
图9示出了在根据本发明构思的示例性实施例的图7的存储器模块中第一组GR1半导体存储器件201和第二组GR2半导体存储器件203，其中第一组GR1半导体存储器件201以镜像模式操作。
参照图9，第一组GR1半导体存储器件201的每个镜像引脚MIR连接到电源电压VDDQ，因此第一组GR1半导体存储器件201以镜像模式操作，第二组GR2半导体存储器件203的每个镜像引脚MIR连接到接地电压VSS，因此第二组GR2半导体存储器件203以标准模式操作。第一组GR1半导体存储器件201可以被称为选定组半导体存储器件，并且第二组GR2半导体存储器件203可以被称为未选定组半导体存储器件。
控制设备500通过命令/地址传输线1611将第一地址位施加到第一组GR1半导体存储器件201中的每个半导体存储器件的地址引脚P1，并且通过命令/地址传输线1711将第一地址位施加到第二组GR2半导体存储器203中的每个半导体存储器件的地址引脚P2。由于第一组GR1半导体存储器件201中的每个半导体存储器件以镜像模式操作，所以第一组GR1半导体存储器201中的每个半导体存储器件将施加到地址引脚P1的第一地址位改变为对应的镜像地址位，并将镜像地址位提供给第一组GR1半导体存储器件201中的每个半导体存储器件。
由于第二组GR2半导体存储器件203中的每个半导体存储器件以标准模式操作，所以第二组GR2半导体存储器件203中的每个半导体存储器件保持施加到地址引脚P2的地址位，并将所保持的地址位提供给第二组GR2半导体存储器件203中的每个半导体存储器件。
在图9中，命令/地址传输线1611和1711关于虚拟中心线CL对称地布线。换句话说，控制设备500可以通过关于虚拟中心线CL物理对称的第一传输线(例如，命令/地址传输线1611)和第二传输线(例如，命令/地址传输线1711)将地址信号ADDR分别传输到第一组GR1半导体存储器件201和第二组GR2半导体存储器件203。
图10示出了在根据本发明构思的示例性实施例的图7的存储器模块中以镜像模式操作的第二组半导体存储器件203。
参照图10，第一组GR1半导体存储器件201的每个镜像引脚MIR连接到接地电压VSS，因此第一组GR1半导体存储器件201以标准模式操作，第二组GR2半导体存储器件203的每个镜像引脚MIR连接到电源电压VDDQ，因此第二组GR2半导体存储器件203以镜像模式操作。
控制设备500通过命令/地址传输线1612将第二地址位施加到第一组GR1半导体存储器件201中的每个半导体存储器件的地址引脚P2，并且通过命令/地址传输线1712将第二地址位施加到第二组GR2半导体存储器件203中的每个半导体存储器件的地址引脚P1。由于第二组GR2半导体存储器件203中的每个半导体存储器件以镜像模式操作，所以第二组GR2半导体存储器件203中的每个半导体存储器件将施加到地址引脚P1的第二地址位改变为对应的镜像地址位，并将该镜像地址位提供给第二组GR2半导体存储器件203中的每个半导体存储器件。由于第一组GR1半导体存储器件201中的每个半导体存储器件以标准模式操作，所以第一组GR1半导体存储器件201中的每个半导体存储器件保持施加到地址引脚P2的地址位，并且将所保持的地址位提供给第一组GR1半导体存储器件201中的每个半导体存储器件。
在图10中，命令/地址传输线1612和1712关于虚拟中心线CL对称地布线。
图11示出了在根据本发明构思的示例性实施例的图7的存储器模块100中以标准模式操作的第一组GR1半导体存储器件和第二组GR2半导体存储器件。
参照图11，第一组GR1半导体存储器件201的每个镜像引脚MIR连接到接地电压VSS，因此第一组GR1半导体存储器件201以标准模式操作，第二组GR2半导体存储器件203的每个镜像引脚MIR连接到接地电压VSS，因此第二组GR2半导体存储器件203也以标准模式操作。
控制设备500通过命令/地址传输线1613将第二地址位施加到第一组GR1半导体存储器件201中的每个半导体存储器件的地址引脚P1，并且通过命令/地址传输线1713将第一地址位施加第二组GR2半导体存储器件203中的每个半导体存储器件的地址引脚P1。
第一组GR1半导体存储器件201中的每个半导体存储器件以标准模式操作，并且第二组GR2半导体存储器件203中的每个半导体存储器件以标准模式操作。因此，命令/地址传输线1613和1713关于虚拟中心线CL非对称地布线。例如，传输线1713可以比传输线1613更长。另外，传输线1713可以在第一端连接到BP21并且在第二端连接到半导体存储器件203a的地址引脚P1。传输线1613可以在第一端连接到BP11并且在第二端连接到半导体存储器件201a的地址引脚P1。图11是比较示例。
图12是示出了根据本发明构思的示例性实施例的图3的半导体存储器件201a中的选择性地址镜像电路(SAMC)的框图。然而，本发明构思不限于此。例如，半导体存储器件200的第一组GR1和第二组GR2中的每一组中的至少一个半导体器件可以包括选择性地址镜像电路(SAMC)。
参照图12，SAMC 400可以包括多个子地址镜像电路SMC1、SMC2和SMCk，在本文中，子地址镜像电路SMC1、SMC2和SMCk也称为子地址镜像电路410、420和470。
SMC1 410接收包括构成镜像对的地址位CA0和CA1的地址位CA，基于镜像引脚MIR的电压电平MIRL交换或保持地址位CA0和CA1，并输出包括地址位ICA0和ICA1的内部地址位ICA。SMC1 410通过在镜像模式下交换地址位CA0和CA1或在标准模式下保持地址位CA0和CA1来输出内部地址位ICA0和ICA1。例如，当镜像引脚MIR连接到电源电压VDDQ时，子地址镜像电路SMC1 410被配置为交换第一地址位CA0和第二地址位CA1，以将第二地址位CA1和第一地址位CA0分别提供为第一内部地址位ICA0(CA1)和第二内部地址位ICA1(CA0)。第一地址位CA0对应于地址信号ADDR的列地址的偶数编号的位，第二地址位CA1对应于列地址的下一个更高奇数编号的位。
SMC2 420接收构成镜像对的地址位CA2和CA3，基于镜像引脚MIR的电压电平MIRL交换或保持地址位CA2和CA3，并输出内部地址位ICA2和ICA3。
SMCk 470接收构成镜像对的地址位CA12和CA13，基于镜像引脚MIR的电压电平MIRL交换或保持地址位CA12和CA13，并输出内部地址位ICA12和ICA13。
图13示出了根据本发明构思的示例性实施例的当镜像引脚MIR的电压电平为高电平时图12中的SAMC中的第一子地址镜像电路(SMC1)的操作。
SMC2和SMCk(420和470)的配置均可以与SMC1 410的配置基本相同。在图13中，假设镜像引脚的电压电平MIRL为高电平。
参照图13，SMC1(410)包括p沟道金属氧化物半导体(PMOS)晶体管411和412以及n沟道金属氧化物半导体(NMOS)晶体管413和414。
PMOS晶体管411具有连接到第一节点N11并接收地址位CA0的第一电极、连接到第三节点N13并接收镜像引脚MIR的电压电平MIRL的栅极、以及连接到第四节点N14并提供与地址位CA1相对应的内部地址位ICA0的第二电极。PMOS晶体管412具有连接到第二节点N12并接收地址位CA1的第一电极、连接到第三节点N13并接收镜像引脚MIR的电压电平MIRL的栅极、以及连接到第五节点N15并提供与地址位CA0相对应的内部地址位ICA1的第二电极。
NMOS晶体管413具有连接到第二节点N12并接收地址位CA1的第一电极、连接到第三节点N13并接收镜像引脚MIR的电压电平MIRL的栅极、以及连接到第四节点N14的第二电极。NMOS晶体管414具有连接到第一节点N11并接收地址位CA0的第一电极、连接到第三节点N13并接收镜像引脚MIR的电压电平MIRL的栅极、以及连接到第五节点N15的第二电极。
如果镜像引脚MIR的电压电平MIRL为高电平“H”，则PMOS晶体管411和412关断，并且NMOS晶体管413和414导通。因此，SMC1410交换构成镜像对的地址位CA0和CA1，将地址位CA1输出为内部地址位ICA0，并且将地址位CA0输出为内部地址位ICA1。镜像引脚MIR的电压电平MIRL表示镜像引脚MIR的电压电平。
图14示出了根据本发明构思的示例性实施例的当镜像引脚MIR的电压电平为低电平时SMC1的操作。
参照图14，如果镜像引脚的电压电平MIRL为低电平“L”，则PMOS晶体管411和412导通，而NMOS晶体管413和414关断。因此，SMC1410保持构成镜像对的地址位CA0和CA1，将地址位CA0输出为内部地址位ICA0，并且将地址位CA1输出为内部地址位ICA1。
图15是示出了根据本发明构思的示例性实施例的操作存储器模块100的方法的流程图。
参照图15，提供了一种根据本发明构思的示例性实施例的操作存储器模块100的方法。存储器模块100包括安装在电路板101上的多个半导体存储器件200以及用于控制半导体存储器件200的控制设备500。控制设备500设置在电路板101的中心。半导体存储器件200包括设置在控制设备500与电路板101的第一边缘部分103之间的第一组半导体存储器件201和/或202以及设置在控制设备500与电路板101的第二边缘部分105之间的第二组半导体存储器件203和/或204。
在操作S105中，第一组半导体存储器件201和/或202以及第二组半导体存储器件203和/或204通过控制设备500接收地址信号ADDR。
在操作S110中，确定第一组半导体存储器件201和/或202以及第二组半导体存储器件203和/或204中的一组是否以镜像模式进行操作。
如果第一组半导体存储器件201和/或202中的每个半导体存储器件的镜像引脚MIR连接到电源电压VDDQ，并且第一组半导体存储器件201和/或202中的每个半导体存储器件以镜像模式操作(S110中为“是”)，则在操作S120中，第一半导体存储器件201和/或202中的每个半导体存储器件将地址信号ADDR改变为对应的镜像地址信号。换句话说，第一组半导体存储器件201和/或202中的每个半导体存储器件中的SAMC 400交换地址位对CA以输出内部地址位ICA。
在操作S130中，第一组半导体存储器件201和/或202中的每个半导体存储器件基于镜像地址信号(即，更改后的地址位)对存储单元阵列300执行存储器访问操作。
如果第二组半导体存储器件203和/或204的每个半导体存储器件的镜像引脚MIR连接到接地电压VSS，并且第二组半导体存储器件203和/或204的每个半导体存储器件以标准方式操作(S110中为“否”)，则在操作S140中第二组半导体存储器件203和/或204中的每个半导体存储器件保持地址信号ADDR以输出所保持的地址信号。
在操作S150中，第二组半导体存储器件203和/或204中的每个半导体存储器件基于所保持的地址信号(即，未改变的地址位)对存储单元阵列300执行存储器访问操作。
图16是示出了确定第一组半导体存储器件201和/或202以及第二组半导体存储器件203和/或204中的一组是否以镜像模式操作的操作的流程图。
参照用于确定第一组半导体存储器件201和/或202以及第二组半导体存储器件203和/或204中的一组是否以镜像模式进行操作(S110)的图16，在操作S112中，确定第一组半导体存储器件201和/或202以及第二组半导体存储器件203和/或204的每个镜像引脚MIR是否连接到电源电压VDDQ。
如果第一组半导体存储器件201和/或202的每个镜像引脚MIR连接到电源电压VDDQ(S112中为“是”)，则第一组半导体存储器件201和/或202中的每个半导体存储器件以镜像模式操作。如果第二组半导体存储器件的每个镜像引脚MIR连接到接地电压VSS(S112中为“否”)，则第二组半导体存储器件203和/或204中的每个半导体存储器件以标准模式操作。
图17是示出了图15中的改变以镜像模式操作的半导体存储器件200中的每个半导体存储器件的地址信号ADDR的操作的流程图。
参照图17，为了将地址信号ADDR改变为对应的镜像地址信号(S120)，在操作S122中，以镜像模式操作的每个半导体存储器件200中的SAMC400将地址信号ADDR的偶数编号的列地址与地址信号ADDR的下一个更高奇数编号的列地址进行交换。
图18是示出了根据本发明构思的示例性实施例的图1中的存储器模块100的框图。
图18的存储器模块100a与图2的存储器模块100不同之处在于，存储器模块100a不包括从多个半导体存储器件201、202、203和204接收数据信号DQ和数据选通信号DQS或者向多个半导体存储器件201、202、203和204发送数据信号DQ和数据选通信号DQS的数据缓存器DB。存储器模块100a可以通过控制设备500从存储器控制器25接收数据信号DQ和数据选通信号DQS或者向存储器控制器25发送数据信号DQ和数据选通信号DQS。
如参照图2所描述的，以镜像模式操作的第一组GR1半导体存储器件201和/或202以及第二组GR2半导体存储器件203和/或204中的一组(即，选定组)中的每个半导体存储器件200将地址信号ADDR的偶数编号的列地址与地址信号ADDR的下一个更高奇数编号的列地址进行交换。
因此，在存储器模块100a中，连接到第一组GR1半导体存储器件201和/或202的第一命令/地址传输线以及连接到第二组GR2半导体存储器件203和/或204的第二命令/地址传输线可以关于控制设备500对称地布线。换句话说，在存储器模块100a中，第一命令/地址传输线和第二命令/地址传输线可以具有关于控制设备500物理对称的配置。因此，可以在存储器模块100a中增强信号传输的完整性。
图19是示出了根据本发明构思的示例性实施例的具有四区块存储器模块的存储系统的框图。
参照图19，存储系统700可以包括存储器控制器710以及至少一个或多个存储器模块720和730。
存储器控制器710可以控制存储器模块720和/或730，以执行从处理器或主机提供的命令CMD。存储器控制器710可以被实现在处理器或主机中，或者可以利用应用处理器或片上系统(SoC)来实现。为了信号完整性，可以利用存储器控制器710的总线740上的电阻器RTT来实现源端接。电阻器RTT可以耦接到电源电压VDDQ。存储器控制器710可以包括：发送器711，用于将信号发送到至少一个或多个存储器模块720和730；以及接收器713，用于从至少一个或多个存储器模块720和730接收信号。
至少一个或多个存储器模块720和730可以分别被称为第一存储器模块720和第二存储器模块730。第一存储器模块720和第二存储器模块730可以通过总线740耦接到存储器控制器710。第一存储器模块720和第二存储器模块730均可以对应于图2的存储器模块100或图18的存储器模块100a。第一存储器模块720可以包括至少一个或多个存储体R1和R2，第二存储器模块730可以包括一个或多个存储体R3和R4。
第一存储器模块720和第二存储器模块730均可以包括：诸如设置在电路板(例如电路板101)的中心的控制设备500的控制设备；设置在控制设备与第一边缘部分(例如，电路板的第一边缘部分103)之间的第一组半导体存储器件；以及设置在控制设备与电路板的第二边缘部分之间的第二组半导体存储器件。
当来自第一组半导体存储器件和第二组半导体存储器件中的选定部分(组)中的半导体存储器件的每个镜像引脚连接到电源电压(例如，电源电压VDDQ)时，选定组中的每个半导体存储器件以镜像模式操作，来将地址位对进行交换，从而输出内部地址位。当第一组半导体存储器件和第二组半导体存储器件中的未选定部分(组)的每个镜像引脚连接到接地电压时，未选定组中的每个半导体存储器件以标准模式操作，以保持地址位对。因此，在第一存储器模块720和第二存储器模块730中的每个存储器模块中，第一传输线(例如，第一传输线161或163)以及第二传输线(例如，第二地址/传输线171或173)可以关于控制设备对称地布线。
图20是示出了根据本发明构思的示例性实施例的包括存储器模块950的移动系统900的框图。
参照图20，移动系统900可以包括应用处理器910、连接模块920、存储器模块950、非易失性存储器件(NVM)940、用户接口930和电源970。应用处理器910可以包括存储器控制器(MCT)911。
应用处理器910可以执行诸如网络浏览器、游戏应用、视频播放器等的应用。连接模块920可以与外部设备执行有线或无线通信。
存储器模块(MM)950可以存储由应用处理器910处理的数据或用作工作存储器。存储器模块950可以包括多个半导体存储器件(MD)951、952、953、……、95q(其中q是大于三的正整数)以及控制设备961。控制设备961可以设置在电路板(例如，电路板101)的中心，半导体存储器件951、952、953、……、95q可以包括设置在控制设备961与电路板的第一边缘部分(例如，电路板101的第一边缘部分103)之间的第一组半导体存储器件、以及设置在控制设备961与电路板的第二边缘部分(例如，电路板101的第二边缘部分105)之间的第二组半导体存储器件。
当第一组半导体存储器件和第二组半导体存储器件中的选定组中的半导体存储器件的每个镜像引脚(例如，镜像引脚MIR)连接到电源电压(例如，电源电压VDDQ)时，选定部分(组)中的每个半导体存储器件以镜像模式操作，以将地址位对(例如，地址位对CA)交换为内部地址位(例如，内部地址位ICA)。当第一组半导体存储器件和第二组半导体存储器件GR2中的未选定部分(组)中的半导体存储器件的每个镜像引脚连接到接地电压(例如，接地电压VSS)时，未选定组中的每个半导体存储器件以标准模式操作，以保持地址位对(例如，地址位对CA)。因此，在存储器模块950中，第一地址传输线(例如，第一地址传输线161和163)以及第二地址传输线(例如，第二地址传输线171和173)可以关于控制设备961对称地布线。
非易失性存储器件940可以存储用于启动移动系统900的引导映像(boot image)。用户接口930可以包括至少一个输入设备(诸如键盘、触摸屏等)以及至少一个输出设备(诸如扬声器、显示设备等)。电源970可以将操作电压提供给移动系统900。
在本发明构思的示例性实施例中，移动系统900和/或移动系统900的组件可以以各种形式封装。
如上所述的本发明构思可以应用于使用半导体存储器模块的系统。
至此描述的本发明构思的示例性实施例提供了一种能够对称地传输地址信号的存储器模块，并且还提供了一种操作能够对称地传输地址信号的存储器模块的方法。
尽管上面已经示出和描述了本发明构思的示例性实施例，但是本领域普通技术人员将理解，在不脱离如所附权利要求定义的本发明构思的精神和范围的情况下，可以在形式和细节上进行各种改变。

Claims (19)

1.一种存储器模块，包括：
多个半导体存储器件，所述多个半导体存储器件安装在电路板上；以及
寄存时钟驱动器，所述寄存时钟驱动器安装在所述电路板上，并且所述寄存时钟驱动器被配置为接收地址信号并将所述地址信号提供给所述多个半导体存储器件，
其中，所述多个半导体存储器件包括第一组半导体存储器件和第二组半导体存储器件，所述第一组半导体存储器件设置在所述寄存时钟驱动器与所述电路板的第一边缘部分之间，所述第二组半导体存储器件设置在所述寄存时钟驱动器与所述电路板的第二边缘部分之间，
其中，所述寄存时钟驱动器进一步被配置为分别通过第一传输线和第二传输线将所述地址信号传输到所述第一组半导体存储器件和所述第二组半导体存储器件，
其中，所述第一边缘部分和所述第二边缘部分在第一方向上延伸，
其中，所述第一传输线和所述第二传输线关于沿所述第一方向横穿所述寄存时钟驱动器的轴线物理对称，
其中，所述第一组半导体存储器件在所述寄存时钟驱动器与所述第一边缘部分之间沿与所述第一方向相交的第二方向设置，
所述第二组半导体存储器件在所述寄存时钟驱动器与所述第二边缘部分之间沿所述第二方向设置，并且
所述第一组半导体存储器件中的每个半导体存储器件和所述第二组半导体存储器件中的每个半导体存储器件沿着所述第一方向和所述第二方向具有相同的引脚配置。
2.根据权利要求1所述的存储器模块，其中：
所述第一组半导体存储器件和所述第二组半导体存储器件中的选定部分在镜像模式下接收所述地址信号，并且
所述第一组半导体存储器件和所述第二组半导体存储器件中的未选定部分在标准模式下接收所述地址信号。
3.根据权利要求1所述的存储器模块，其中：
所述第一组半导体存储器件和所述第二组半导体存储器件中的选定部分的每个镜像引脚连接到电源电压，所述选定部分中的每个半导体存储器件在镜像模式下接收所述地址信号，并且
所述第一组半导体存储器件和所述第二组半导体存储器件中的未选定部分的每个镜像引脚连接到接地电压，所述未选定部分中的每个半导体存储器件在标准模式下接收所述地址信号。
4.根据权利要求3所述的存储器模块，其中，所述选定部分中的每个半导体存储器件被配置为在所述镜像模式下交换所述地址信号的至少一些位。
5.根据权利要求3所述的存储器模块，其中，所述选定部分中的每个半导体存储器件被配置为在所述镜像模式下将所述地址信号的偶数编号的列地址与所述地址信号的下一个更高奇数编号的列地址进行交换。
6.根据权利要求1所述的存储器模块，其中：
所述寄存时钟驱动器包括多个引脚；
所述多个引脚关于沿所述第一方向横穿所述寄存时钟驱动器的所述轴线对称地设置；并且
所述寄存时钟驱动器还被配置为通过所述多个引脚中的第一地址引脚和第二地址引脚将所述地址信号的相同位传输到所述第一组半导体存储器件和所述第二组半导体存储器件，其中，所述第一地址引脚和所述第二地址引脚彼此相邻。
7.根据权利要求1所述的存储器模块，其中：
所述第一组半导体存储器件和所述第二组半导体存储器件中的至少一个半导体存储器件包括选择性地址镜像电路；并且
所述选择性地址镜像电路连接到镜像引脚，并且被配置为基于所述镜像引脚的电压电平选择性地将所述地址信号改变为对应的镜像地址信号。
8.根据权利要求7所述的存储器模块，其中，所述选择性地址镜像电路进一步被配置为：当所述镜像引脚连接到电源电压时在镜像模式下操作，以将所述地址信号的一些位改变为对应的镜像地址位。
9.根据权利要求7所述的存储器模块，其中，所述选择性地址镜像电路还被配置为：当所述镜像引脚连接到接地电压时在标准模式下操作，以保持所述地址信号的位。
10.根据权利要求7所述的存储器模块，其中，所述选择性地址镜像电路包括多个子地址镜像电路，并且所述多个子地址镜像电路中的每个子地址镜像电路以镜像对为单位接收所述地址信号的一些位，
其中，所述多个子地址镜像电路中的每个子地址镜像电路被配置为基于所述镜像引脚的电压电平来选择性地交换第一地址位和第二地址位，并且
其中，所述第一地址位和所述第二地址位构成所述镜像对。
11.根据权利要求10所述的存储器模块，其中，所述子地址镜像电路包括：
第一PMOS晶体管，所述第一PMOS晶体管具有耦接到第一节点并接收所述第一地址位的第一电极、耦接到与所述镜像引脚耦接的第三节点的栅极、以及耦接到第四节点并提供第一内部地址位的第二电极；
第二PMOS晶体管，所述第二PMOS晶体管具有耦接到第二节点并接收所述第二地址位的第一电极、耦接到所述第三节点的栅极、以及耦接到第五节点并提供第二内部地址位的第二电极；
第一NMOS晶体管，所述第一NMOS晶体管具有耦接到所述第二节点并接收所述第二地址位的第一电极、耦接到所述第三节点的栅极、以及耦接到所述第四节点的第二电极；以及
第二NMOS晶体管，所述第二NMOS晶体管具有耦接到所述第一节点并接收所述第一地址位的第一电极、耦接到所述第三节点的栅极、以及耦接到所述第五节点的第二电极。
12.根据权利要求11所述的存储器模块，其中，所述子地址镜像电路进一步被配置为：当所述镜像引脚连接到电源电压时，交换所述第一地址位和所述第二地址位，以分别将所述第二地址位和所述第一地址位提供为所述第一内部地址位和所述第二内部地址位。
13.根据权利要求12所述的存储器模块，其中，
所述第一地址位对应于所述地址信号的偶数编号的列地址位；并且
所述第二地址位对应于下一个更高奇数编号的列地址位。
14.根据权利要求11所述的存储器模块，其中，所述子地址镜像电路进一步被配置为：当所述镜像引脚连接到接地电压时，保持所述第一地址位和所述第二地址位，以分别将所述第一地址位和所述第二地址位提供为所述第一内部地址位和所述第二内部地址位。
15.根据权利要求1所述的存储器模块，其中，所述多个半导体存储器件中的每个半导体存储器件是双倍数据速率5同步动态随机存取存储器。
16.一种操作存储器模块的方法，其中，所述存储器模块包括安装在电路板上的多个半导体存储器件以及控制所述多个半导体存储器件的寄存时钟驱动器，其中，所述多个半导体存储器件包括设置在所述寄存时钟驱动器与所述电路板的第一边缘部分之间的第一组半导体存储器件以及设置在所述寄存时钟驱动器与所述电路板的第二边缘部分之间的第二组半导体存储器件，所述方法包括：
由所述第一组半导体存储器件和所述第二组半导体存储器件通过所述寄存时钟驱动器接收地址信号；
确定所述第一组半导体存储器件和所述第二组半导体存储器件中的一组半导体存储器件是否在镜像模式下操作；
当所述第一组半导体存储器件在所述镜像模式下操作时，在所述第一组半导体存储器件中的每个半导体存储器件中，将所述地址信号改变为对应的镜像地址信号；以及
在所述第一组半导体存储器件的每个半导体存储器件中，基于所述镜像地址信号执行存储器访问，
其中，所述寄存时钟驱动器被配置为分别通过第一传输线和第二传输线将所述地址信号传输到所述第一组半导体存储器件和所述第二组半导体存储器件，
其中，所述第一传输线和所述第二传输线关于所述寄存时钟驱动器对称。
17.根据权利要求16所述的方法，其中，确定所述第一组半导体存储器件和所述第二组半导体存储器件中的一组半导体存储器件是否在镜像模式下操作包括：
确定所述第一组半导体存储器件的每个半导体存储器件的镜像引脚是否连接到电源电压，
其中，改变所述地址信号包括：
将所述地址信号的偶数编号的列地址与所述地址信号的下一个更高奇数编号的列地址进行交换。
18.一种存储器模块，包括：
多个半导体存储器件，所述多个半导体存储器件安装在电路板上；以及
寄存时钟驱动器，所述寄存时钟驱动器安装在所述电路板上，并且被配置为接收地址信号，并将所述地址信号提供给所述多个半导体存储器件，
其中，所述多个半导体存储器件包括设置在所述寄存时钟驱动器与所述电路板的第一边缘部分之间的第一组半导体存储器件以及设置在所述寄存时钟驱动器与所述电路板的第二边缘部分之间的第二组半导体存储器件，
其中，所述寄存时钟驱动器进一步被配置为分别通过第一传输线和第二传输线将所述地址信号传输到所述第一组半导体存储器件和所述第二组半导体存储器件，
其中，所述第一传输线和所述第二传输线关于横穿所述寄存时钟驱动器的轴线物理对称，
其中，所述第一组半导体存储器件中的每个半导体存储器件和所述第二组半导体存储器件中的每个半导体存储器件沿着第一方向和第二方向具有相同的引脚配置，其中：
所述寄存时钟驱动器包括多个引脚；
所述多个引脚关于沿所述第一方向横穿所述寄存时钟驱动器的中心线对称地设置；并且
所述寄存时钟驱动器还被配置为分别通过所述多个引脚中的第一地址引脚和第二地址引脚将所述地址信号的相同位传输到所述第一组半导体存储器件和所述第二组半导体存储器件，其中，所述第一地址引脚和所述第二地址引脚彼此相对。
19.根据权利要求18所述存储器模块，其中，
所述第一组半导体存储器件和所述第二组半导体存储器件中的每个半导体存储器件包括选择性地址镜像电路；
所述选择性地址镜像电路连接到镜像引脚，并被配置为基于所述镜像引脚的电压电平选择性地将所述地址信号改变为对应的镜像地址信号；并且
所述选择性地址镜像电路进一步被配置为当所述镜像引脚连接到电源电压时在镜像模式下操作，以将所述地址信号的一些位改变为对应的镜像地址位。
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