CN103425621A - 提供对共享存储器的存取的片上系统及其操作方法和系统 - Google Patents

提供对共享存储器的存取的片上系统及其操作方法和系统 Download PDF

Info

Publication number
CN103425621A
CN103425621A CN2013101813279A CN201310181327A CN103425621A CN 103425621 A CN103425621 A CN 103425621A CN 2013101813279 A CN2013101813279 A CN 2013101813279A CN 201310181327 A CN201310181327 A CN 201310181327A CN 103425621 A CN103425621 A CN 103425621A
Authority
CN
China
Prior art keywords
semiconductor devices
memory
interface
cpu
access path
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2013101813279A
Other languages
English (en)
Other versions
CN103425621B (zh
Inventor
许祯训
金载烈
李宰坤
赵南泌
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN103425621A publication Critical patent/CN103425621A/zh
Application granted granted Critical
Publication of CN103425621B publication Critical patent/CN103425621B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/14—Protection against unauthorised use of memory or access to memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/325—Power saving in peripheral device
    • G06F1/3253—Power saving in bus
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/325—Power saving in peripheral device
    • G06F1/3275—Power saving in memory, e.g. RAM, cache
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
    • G06F13/1652—Handling requests for interconnection or transfer for access to memory bus based on arbitration in a multiprocessor architecture
    • G06F13/1663—Access to shared memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2213/00—Indexing scheme relating to interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F2213/0038—System on Chip
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D30/00—Reducing energy consumption in communication networks
    • Y02D30/50—Reducing energy consumption in communication networks in wire-line communication networks, e.g. low power modes or reduced link rate

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Security & Cryptography (AREA)
  • Human Computer Interaction (AREA)
  • Power Sources (AREA)
  • Memory System (AREA)

Abstract

提供了包括经由芯片对芯片链接提供对共享存储器的存取的片上系统（SoC）的电子系统。该电子系统包括存储器设备、第一半导体器件、以及第二半导体器件。第一半导体器件包括第一中央处理单元（CPU）和存储器存取路径，该存储器存储路径被配置为启用对存储器设备的存取。第二半导体器件被配置为经由第一半导体器件的存储器存取路径对存储器设备进行存取。当存储器存取路径激活并且第一CPU未激活时，第二半导体器件被准许对存储器设备进行存取，并且存储器存取路径被配置为变为激活而无需第一CPU的介入。

Description

提供对共享存储器的存取的片上系统及其操作方法和系统
相关申请的交叉引用
本申请要求于2012年5月16日提交的韩国专利申请No.10-2012-0052087的优先权，其公开通过引用以其整体结合于此。
技术领域
本发明构思的示范性实施例涉及片上系统（SoC），并且更加具体地，涉及用于经由芯片对芯片链接提供对共享存储器的存取的SoC、该SoC的操作方法、以及包括该SoC的电子系统。
背景技术
在某些电子系统中，至少两个芯片可以互相共享单一存储器。例如，在电子系统中，存储器可以连接到第一芯片，而第二芯片可以经由第一芯片对存储器进行存取。在这个系统中，第一芯片保持激活（例如，处于电源开启状态）以便使第二芯片能够对存储器进行存取。然而，无止境地将第一芯片保持在电源开启状态以允许第二芯片存取存储器导致了增加的功率消耗。
而且，如果第一芯片未激活（例如，处于电源关闭状态），并且第二芯片请求对存储器的存取，则第一芯片必须切换到激活状态，这需要一定量的时间，从而导致了响应速度的下降。
发明内容
根据本发明构思的示范性实施例，一种电子系统，包括：存储器设备；第一半导体器件，包括中央处理单元（CPU）和存储器存取路径，该存储器存取路径启用对存储器设备的存取；以及第二半导体器件，被配置为经由第一半导体器件的存储器存取路径对存储器设备进行存取。
当第一半导体器件的CPU未激活时，存储器存取路径可以变为激活而无需CPU的介入，以允许第二半导体器件存取存储器设备。
根据本发明构思的示范性实施例，与外部半导体器件和存储器设备相连接的片上系统（SoC）包括CPU和被配置为允许外部半导体器件存取存储器设备的存储器存取路径。
CPU和存储器存取路径可以被选择性地开启电源或关闭电源。当CPU未激活时，存储器存取路径可以变为激活而无需CPU的介入，从而外部半导体器件存取存储器设备。
根据本发明构思的示范性实施例，提供一种电子系统的操作方法，电子系统包括：存储器设备；第一半导体器件，存取存储器设备；以及第二半导体器件，经由第一半导体器件存取存储器设备。该操作方法包括：在第一半导体器件和第二半导体器件激活的状态下，对除了存储器存取路径以外的第一半导体器件关闭电源，第二半导体器件通过存储器存取路径对存储器设备进行存取；第二半导体器件断开与第一半导体器件的接口，对第一半导体器件的存储器接口关闭电源；第二半导体器件请求第一半导体器件连接接口，在除了存储器存取路径以外的第一半导体器件被关闭电源的状态下，对存储器存取路径开启电源而无需中央处理单元的介入；物理接口控制器将用于开启延迟锁定环（DLL）锁定的锁定开始信号施加到物理接口，当响应于锁定开始信号完成DLL锁定时启用与第二半导体器件的接口，以及向第二半导体器件发送对接口连接请求的响应。
根据本发明构思的示范性实施例，提供一种半导体器件的操作方法，该半导体器件连接到存储器设备，并且被连接到经由半导体器件对存储器设备进行存取的远程半导体器件。该操作方法包括：在半导体器件未激活的状态下，从远程半导体器件接收接口连接请求；在半导体器件的中央处理单元（CPU）未激活的状态下，开始延迟锁定环（DLL）锁定以生成与存储器设备的接口所需的时钟信号；以及当DLL锁定完成时，向远程半导体器件发送对于接口连接请求的响应。
在半导体器件的CPU未激活的状态下，存储器存取路径可以被开启电源，远程半导体器件通过存储器存取路径对存储器设备进行存取。
根据本发明构思的示范性实施例，电子系统包括：存储器设备；第一半导体器件，包括第一中央处理单元（CPU）和被配置为启用对存储器设备的存取的存储器存取路径；以及第二半导体器件，被配置为经由第一半导体器件的存储器存取路径对存储器设备进行存取。当存储器存取路径激活并且第一CPU未激活时，第二半导体器件被准许对存储器设备进行存取，并且存储器存取路径被配置为变为激活而无需第一CPU的介入。
根据本发明构思的示范性实施例，半导体器件包括中央处理单元（CPU）和存储器存取路径。存储器存取路径被连接到存储器设备，被配置为当存储器存取路径处于激活状态并且CPU处于未激活状态时启用由另一个半导体器件对存储器设备的存取，并且被配置为进入激活状态而无需CPU的介入。
根据本发明构思的示范性实施例，提供对共享存储器的存取的方法包括：当第一半导体器件和第二半导体器件激活时，对除了形成存储器存取路径的组件的集合的子集以外的第一半导体器件的组件的集合关闭电源，其中，存储器存取路径是第二半导体器件通过其、经由第一半导体器件对存储器设备进行存取的路径；当在第一半导体器件未激活的同时、第二半导体器件变为未激活时，断开第一半导体器件和第二半导体器件之间的接口；当第二半导体器件变为激活时，从第二半导体器件向第一半导体器件发送接口连接请求，以便连接接口；当对除了形成存储器存取路径的组件的集合的子集以外的第一半导体器件的组件的集合被关闭电源时，对存储器存取路径开启电源而无需中央处理单元的介入；在存储器存取路径中将被配置为开始延迟锁定环（DLL）锁定的锁定开始控制信号施加到物理接口；在响应于锁定开始控制信号完成DLL锁定时启用在第一半导体器件和第二半导体器件之间的接口；以及响应于接口连接请求向第二半导体器件发送响应。
根据本发明构思的示范性实施例，提供对共享存储器的存取的方法包括：当第二半导体器件处于未激活状态时，从第一半导体器件接收接口连接请求；当第二半导体器件的中央处理单元（CPU）未激活时，开始延迟锁定环（DLL）锁定以生成用来与共享存储器设备接口的时钟信号；以及当完成DLL锁定时，向第一半导体器件发送对接口连接请求的响应。
附图说明
通过参考附图详细描述本发明构思的示范性实施例，本发明构思的上述及其他特征将变得更加清楚，在附图中：
图1是根据本发明构思的示范性实施例的电子系统的框图；
图2是根据本发明构思的示范性实施例，在图1中示出的第一半导体器件和第二半导体器件的示意结构框图；
图3是示出根据本发明构思的示范性实施例，当第一半导体器件未激活时电子系统的操作的示图；
图4是示出根据本发明构思的示范性实施例，全部第一半导体器件和第二半导体器件都未激活的状态的示图；
图5是根据本发明构思的示范性实施例，在图2中示出的存储器接口的结构框图；
图6是示出根据本发明构思的示范性实施例的延迟锁定环（DLL）控制操作的定时图；
图7是存储器接口的结构框图；
图8是根据本发明构思的示范性实施例的电子系统的操作方法的流程图；
图9是根据本发明构思的示范性实施例的电子系统的功能框图；
图10是根据本发明构思的示范性实施例的电子系统的功能框图；以及
图11是根据本发明构思的示范性实施例的电子系统的功能框图。
具体实施方式
以下将参考附图更加全面地描述本发明构思的示范性实施例。相似的参考标号可以在附图中始终指代相似的元素。
应当理解，当元素被称为“连接”或“耦合”到另一个元素时，其可以直接连接或耦合到另一个元素，或者也可以存在插入其间的元素。
应当理解，虽然术语第一、第二等可以在这里用来描述各种元素，但是这些元素不应被这些术语所限制。这些术语只有用来区分一个元素与另一个元素。例如，第一信号可以被称为第二信号，并且类似地，第二信号也可以被称为第一信号，而不脱离本公开的教导。
图1是根据本发明构思的示范性实施例的电子系统1的框图。电子系统1包括第一半导体器件10、第二半导体器件20、共享存储器设备30、以及功率单元40。
第一半导体器件10可以是电子系统1的系统处理器。第一半导体器件10包括被配置为存取共享存储器设备30的存储器接口。第一半导体器件10能够直接存取共享存储器设备30。
第二半导体器件20经由第一半导体器件10存取共享存储器设备30。例如，第二半导体器件20可以不包括内置存储器，并且可以共享连接到第一半导体器件10的共享存储器设备30。
功率单元40将电力供应给第一半导体器件10和第二半导体器件20以及共享存储器设备30。
除了图1中示出的元件10到40，电子系统1可以包括，例如，输入设备、时钟单位、和/或输出设备。输入设备可以是，例如，小键盘、按钮、或触摸屏。输出设备可以是，例如，显示器或音频输出单元。
电子系统1可以是，例如，移动设备、手持设备、或手持计算机，诸如移动电话、智能电话、平板个人计算机（PC）、个人数字助理（PDA）、便携式多媒体播放器（PMP）、MP3播放器、或自动导航系统，但是电子系统1不限于此。
第一半导体器件10可以使用片上系统（SoC），例如，应用处理器来实现。第二半导体器件20可以是，例如，诸如调制解调器的网络设备，但是第二半导体器件20不限于此。
图2是根据示范性实施例的在图1中示出的第一半导体器件10和第二半导体器件20的示意结构框图。第一半导体器件10包括中央处理单元（CPU）11、被配置为与第二半导体器件20接口的第一设备接口13、第一总线14、以及被配置为存取存储器设备30的存储器接口15。
CPU 11可以控制第一半导体器件10的总体操作。第一设备接口13是被配置为与第二半导体器件20接口的功能块。第一设备接口13可以经由布置在第二半导体器件20的第二设备接口23与第二半导体器件20接口。虽然第一设备接口13和第二设备接口23被示出为动态随机存取存储器（DRAM）接口，并且存储器设备30被示出为DRAM，但是示范性实施例不限于此。在第一半导体器件10中，第一总线14将第一设备接口13与CPU 11和存储器接口15的存储器控制器16相连接。
存储器接口15包括存储器控制器16、物理接口控制器17、以及物理接口18。存储器控制器16控制存储器设备30的操作。物理接口18根据存储器控制器16的控制，控制在存储器设备30和存储器控制器16之间传递的信号的定时。物理接口控制器17响应于第二半导体器件20的接口连接请求控制物理接口18的延迟锁定环（DLL）操作。在示范性实施例中，物理接口控制器17控制DLL操作而无需CPU 11的介入。
第二半导体器件20包括CPU 21、第二设备接口23、以及第二总线24。CPU 21可以控制第二半导体器件20的总体操作。第二设备接口23是被配置为经由第一设备接口13与第一半导体器件10接口的功能块。在第二半导体器件20中，第二总线24将第二设备接口23与CPU 21相连接。
在示范性实施例中，存储器设备30可以是同步动态随机存取存储器（SDRAM），但是存储器设备30不限于此。当存储器设备30是SDRAM时，物理接口18可以是双倍数据速率（DDR）物理接口。第一设备接口13和第二设备接口23可以根据DRAM接口彼此接口。
图3是示出根据示范性实施例，当第一半导体器件10未激活时电子系统1的操作的示图。参考图3，第一半导体器件10可以在预定条件下进入断电模式（power-down mode），以便降低功率消耗。预定条件可以是，例如，其中在预定时段期间没有接收到用户输入的情况，但是预定条件不限于此。当处于断电模式时，第一半导体器件10的CPU 11未激活。然而，当第二半导体器件20处于激活状态时，第一半导体器件10的存储器存取路径处于电源开启状态，这允许第二半导体器件20经由第一半导体器件10存取共享存储器（例如，存储器设备30），即使在第一半导体器件10的CPU 11未激活时。存储器存取路径是第一半导体器件10中第二半导体器件20通过其存取存储器设备30的路径。存储器存取路径可以包括第一设备接口13、第一总线14、以及存储器接口15，如图3中所示。
当在第一半导体器件10未激活的同时、第二半导体器件20激活时，如图3中所示，在第一半导体器件10中，只有第一设备接口13、第一总线14、以及存储器接口15处于电源开启状态（例如，激活状态），而CPU 11处于电源关闭状态（例如，未激活状态）。
图4是示出全部第一半导体器件10和第二半导体器件20都未激活的状态的示图。当在第一半导体器件10未激活的同时、第二半导体器件20变为未激活时，第一半导体器件10的第一设备接口13从第二半导体器件20的第二设备接口23断开。此外，第一半导体器件10的存储器存取路径被去激活（例如，第一设备接口13、第一总线14、以及存储器接口15被关闭电源）。
当第二半导体器件20从未激活状态转换到激活状态时，在第一半导体器件10之内只有第一半导体器件10的存储器存取路径被开启电源，这允许第二半导体器件20存取存储器设备30而无需对整个第一半导体器件10开启电源。例如，由于在第一半导体器件10处于未激活状态的同时、第二半导体器件20可以在激活状态和未激活状态之间重复地切换，第一半导体器件10可以根据第二半导体器件20的状态只对存储器存取路径重复地开启电源或关闭电源，而无需对其所有的元件都开启电源。参考图2和图3，虽然CPU 11是被示出为在未激活状态期间被关闭电源的第一半导体器件10的唯一元件，但是示范性实施例不限于此。例如，根据示范性实施例，当处于未激活状态时，只有第一半导体器件10的存储器存取路径中的元件被开启电源，而不是存储器存取路径的一部分的所有其它元件都被关闭电源。也就是说，第一半导体器件10中的元件的集合的子集，即形成存储器存取路径的子集，可以被开启电源，而第一半导体器件10的所有其它元件被关闭电源。
如上所述，当在第一半导体器件10的CPU 11未激活的同时、第二半导体器件20变为激活时，只有包括元件13、14和15的存储器存取路径变为激活而无需CPU 11的介入，以允许第二半导体器件20经由第一半导体器件10存取存储器设备30。
图5是根据本发明构思的示范性实施例，在图2中示出的存储器接口15的结构框图。存储器接口15包括存储器控制器16、物理接口控制器17、以及物理接口18。存储器控制器16控制存储器设备30。物理接口18根据存储器控制器16的控制，控制在存储器设备30和存储器控制器16之间传递的信号的定时。物理接口18包括控制定时的DLL。
物理接口控制器17响应于第二半导体器件20的接口连接请求控制物理接口18的DLL的锁定操作。例如，物理接口控制器17控制DLL的操作而无需CPU 11的介入。
图6是示出根据示范性实施例的DLL控制操作的定时图。在第一操作时段OP1，第一半导体器件10通电（powered up）并且锁相环（PLL）操作。DLL锁定启用信号ctrl_dll_on被从存储器控制器16传送到物理接口18，启用DLL。在第二操作时段OP2，执行DLL的锁定操作。为了开始DLL的锁定操作，存储器控制器16将锁定开始信号lock_start施加到物理接口控制器17。响应于锁定开始信号lock_start，物理接口控制器17将锁定开始控制信号lock_start_ctrl施加到物理接口18。响应于锁定开始控制信号lock_start_ctrl，物理接口18的DLL可以开始锁定操作。当锁定操作开始时，在物理接口18中生成锁定值lock_value。当在预定时段之后完成DLL的锁定操作时，物理接口18向物理接口控制器17发送DLL锁定完成信号dll_locked_ctrl，该DLL锁定完成信号dll_locked_ctrl指示DLL的锁定操作已经完成。物理接口控制器17将DLL锁定完成信号dll_locked_ctrl传送到存储器控制器16。当DLL的锁定操作完成时，第三操作时段OP3开始。在第三操作时段OP3，存储器设备30被初始化。当存储器设备30的初始化完成时，在第四操作时段OP4执行存储器存取。
在第五操作时段OP5，包括第一设备接口13、第一总线14、以及存储器接口15的存储器存取路径被关闭电源，如图4中所示。此时，存储器设备30以自更新模式（self-refresh mode）操作。在第六操作时段OP6，在第一半导体器件10中只有包括第一设备接口13、第一总线14、以及存储器接口15的存储器存取路径变为激活，而CPU 11保持未激活，如图3中所示。
在第六操作时段OP6，物理接口控制器17将锁定开始控制信号lock_start_ctrl施加到物理接口18，以便开始物理接口18的DLL的锁定操作。此时，物理接口控制器17可以驱动锁定开始控制信号lock_start_ctrl到逻辑低电平，然后在经过预定时段之后将其改变为逻辑高电平。
DLL可以响应于锁定开始控制信号lock_start_ctrl开始锁定操作。当DLL开始锁定操作时，在物理接口18生成锁定值lock_value。当在已经经过预定时段之后完成DLL的锁定操作时，物理接口18向物理接口控制器17发送DLL锁定完成信号dll_locked_ctrl，该DLL锁定完成信号dll_locked_ctrl指示锁定操作的完成。物理接口控制器17将DLL锁定完成信号dll_locked_ctrl传送到存储器控制器16。此后，第一半导体器件10启用在第一半导体器件10和第二半导体器件20之间的接口，并且向第二半导体器件20发送对第二半导体器件20的接口连接请求的响应。结果，使得第二半导体器件20能够经由第一半导体器件10存取存储器设备30。
当电源关闭时，存储器控制器16被配置为进入断电模式（例如，低功率模式）。当在断电模式中时，保持存储器控制器16的每个内部状态。因此，当存储器控制器16随后被通电时，控制信号保持与进入断电模式之前它们所处于的状态相同的状态。当存储器控制器16被关闭电源时，物理接口18可以被持续地供应电力，并且时钟可以停止。因此，在电源开启之后，可能再次需要DLL的锁定操作。根据示范性实施例，物理接口控制器17在存储器存取路径被开启电源之后在物理接口18中开始DLL的锁定操作。结果，DLL锁定可以执行而无需CPU 11的介入。
图7是存储器接口35的结构框图。参考图7，不同于图5的存储器接口15，存储器接口35包括存储器控制器36和物理接口38，并且不包括物理接口控制器。在这种情况下，CPU 31在每次开启电源过程之后配置存储器接口35，以便锁定物理接口38的DLL。因此，在每次开启电源过程之后，CPU 31被再次开启电源，并且经历再启动过程，所述再启动过程花费时间并消耗电力。
根据如图5中所示的本发明构思的示范性实施例，当电源关闭状态转换到电源开启状态时，物理接口控制器17控制用于DLL锁定的信号。结果，DLL锁定被执行而无需CPU 11的介入，并且可以降低时间和电力消耗。
图8是根据本发明构思的示范性实施例的电子系统的操作方法的流程图。在操作S10，当全部第一半导体器件和第二半导体器件都激活时，接口被连接在第一半导体器件（在图8中被称为UNIT1）和第二半导体器件（在图8中被称为UNIT2）之间。
在操作S12，第一半导体器件可以变为未激活。当第一半导体器件未激活时，在操作S14，除了属于用来存取存储器设备的存储器存取路径的元件的第一半导体器件的元件被关闭电源。此后，当第二半导体器件也变为未激活时，在操作S16，第二半导体器件断开在第一半导体器件和第二半导体器件之间建立的接口。在操作S18，先前被开启电源以允许由第二半导体器件存取存储器设备的、在第一半导体器件之内的存储器存取路径被关闭电源。
当第二半导体器件从未激活状态转换到激活状态时，在操作S20，第二半导体器件向第一半导体器件发送请求在第一半导体器件和第二半导体器件之间的接口被再次建立的请求。在操作S22，只有第一半导体器件中的存储器存取路径被开启电源而无需CPU的介入。
在操作S24，物理接口控制器将锁定开始控制信号施加到物理接口以开始DLL锁定。此时，物理接口控制器可以在预定时段期间驱动锁定开始控制信号到逻辑低电平。
当在操作S26完成DLL锁定时，在操作S30，第一半导体器件启用与第二半导体器件的接口。当在操作S26未完成DLL锁定时，第一半导体器件等待DLL锁定完成。
在启用与第二半导体器件的接口之后，在操作S32，第一半导体器件向第二半导体器件发送对接口连接请求的响应。然后在操作S34，第二半导体器件经由第一半导体器件存取存储器设备。
图9是根据本发明构思的示范性实施例的电子系统200的功能框图。参考图9，电子系统200可以实现为，例如，蜂窝电话、智能电话、平板个人计算机（PC）、个人数字助理（PDA）或无线电通信系统，但是电子系统200不限于此。
电子系统200可以包括，例如，处理器210、显示器220、无线电收发机230、输入设备240、以及存储器250。
无线电收发机230通过天线ANT传送或接收无线电信号。无线电收发机230可以将通过天线ANT接收的无线电信号转换为能够由处理器210处理的信号。因此，处理器210可以处理从无线电收发机230输出的信号，并且将处理后的信号传送到存储器250或显示器220。
输入设备240启用用于控制处理器210的操作的控制信号或要由处理器210处理的数据。输入设备240可以由指定设备来实现，诸如，例如触摸板或计算机鼠标、小键盘、或键盘，但是输入设备240不限于此。
处理器210可以控制显示器220的操作以便显示从存储器250输出的数据、从无线电收发机230输出的数据、或者从输入设备240输出的数据。处理器210、无线电收发机230、以及存储器250可以分别对应于第一半导体器件10、第二半导体器件20、以及存储器设备30。
图10是根据本发明构思的示范性实施例的电子系统300的功能框图。参考图10，电子系统300可以实现为，例如，个人电脑（PC）、平板PC、上网本、电子阅读器、个人数字助理（PDA）、便携式多媒体播放器（PMP）、MP3播放器，或MP4播放器，但是电子系统300不限于此。
电子系统300可以包括，例如，处理器310、输入设备320、显示器330、存储器340、和/或网络设备（例如，调制解调器350）。
处理器310可以根据通过输入设备320输入的数据，将存储在存储器340中的数据显示在显示器330上。输入设备320可以由例如指定设备来实现，诸如，触摸板或计算机鼠标、小键盘、或键盘，但是输入设备320不限于此。处理器310可以控制电子系统300的总体操作，并且控制存储器340的操作。
调制解调器350是经由处理器310存取存储器340的设备。调制解调器350允许电子系统300被连接到通信网络，从而电子系统300可以与另一个电子系统（例如，PC）进行通信。处理器310、调制解调器350、以及存储器340可以分别对应于第一半导体器件10、第二半导体器件20、以及存储器设备30。
图11是根据本发明构思的示范性实施例的电子系统500的功能框图。参考图11，电子系统500可以实现为图像处理设备，诸如，例如，数字相机、配备数字相机的蜂窝电话、配备数字相机的智能电话、或配备数字相机的平板PC，但是，电子系统500的示范性实施例不限于此。
电子系统500可以包括处理器510、图像传感器520、显示器530、存储器540、和/或集成电路（IC）550。
图像传感器520将光学图像转换为数字信号，并且将数字信号输出到处理器510或存储器540。数字信号可以由处理器510控制以便通过显示器530显示或存储在存储器540中。
IC 550是经由处理器510存取存储器540的设备。IC550允许电子系统500被连接到通信网络，从而电子系统500能够与另一个电子系统（例如，PC）进行通信。处理器510、IC 550、以及存储器540可以分别对应于第一半导体器件10、第二半导体器件20、以及存储器设备30。
本发明构思的示范性实施例可以体现为计算机可读存储介质上的计算机可读代码。计算机可读存储介质是能够储存数据的任何数据存储设备，所述数据作为能够之后由计算机系统读取的程序被储存。计算机可读存储介质的示例包括只读存储器（ROM）、随机存取存储器（RAM）、CD-ROM、磁带、软盘、以及光学数据存储设备。
计算机可读存储介质还能够分布在网络耦合的计算机系统上，从而计算机可读代码以分布式方式被存储和运行。
应当理解，本发明构思的示范性实施例可以以各种硬件、软件、固件、专用处理器、或它们的组合的形式来实现。在一个实施例中，根据上述示范性实施例的方法可以以软件实现为有形地体现在计算机可读存储介质上的应用程序或计算机程序产品。同样地，应用程序体现在非瞬时有形介质上。应用程序可以上载到包括任何适当的体系结构的处理器，并由包括任何适当的体系结构的处理器运行。
还应当理解，这里描述的任何方法可以包括提供包括体现在计算机可读存储介质上的独特软件模块的系统的额外步骤。然后方法步骤可以使用独特软件模块和/或系统的子模块，如上所述，在一个或多个硬件处理器上运行来执行。而且，计算机程序产品可以包括具有代码的计算机可读存储介质，该代码适合被实现以执行一个或多个这里描述的方法步骤，包括提供具有独特软件模块的系统。
如上所述，根据本发明构思的示范性实施例，可以在经由芯片对芯片链接提供对共享存储器的存取的系统中降低功率消耗。此外，连接到存储器的半导体器件能够响应于远程半导体器件的存储器存取请求迅速地唤醒而无需CPU的介入，由此迅速地响应所述请求。结果，系统的操作速度可以被提高。
虽然已经参考本发明构思的示范性实施例具体地示出和描述了本发明构思，本领域普通技术人员将理解，可以在这里进行各种形式和细节上的改变，而不脱离如通过以下权利要求定义的本发明构思的精神和范围。

Claims (20)

1.一种电子系统，包括：
存储器设备；
第一半导体器件，包括第一中央处理单元（CPU）和存储器存取路径，该存储器存取路径被配置为启用对存储器设备的存取；以及
第二半导体器件，被配置为经由第一半导体器件的存储器存取路径对存储器设备进行存取，
其中，当存储器存取路径激活并且第一CPU未激活时，第二半导体器件被准许对存储器设备进行存取，并且存储器存取路径被配置为变为激活而无需第一CPU的介入。
2.如权利要求1所述的电子系统，其中，所述存储器存取路径包括：
第一设备接口，被配置为与第二半导体器件接口；
存储器接口，被配置为与存储器设备接口；以及
第一总线，被配置为将第一设备接口与第一CPU和存储器接口相连接。
3.如权利要求2所述的电子系统，其中，所述存储器接口包括：
存储器控制器，被配置为控制存储器设备；
物理接口，被配置为在存储器控制器的控制下控制在存储器设备和存储器控制器之间传递的信号的定时；以及
物理接口控制器，被配置为控制物理接口的延迟锁定环（DLL）锁定。
4.如权利要求3所述的电子系统，其中，当第一CPU未激活并且第二半导体器件激活时，第一CPU被配置为关闭电源并且存储器存取路径被配置为开启电源。
5.如权利要求4所述的电子系统，其中，当第一CPU和第二半导体器件未激活时，存储器存取路径被配置为关闭电源。
6.如权利要求5所述的电子系统，其中，当在存储器存取路径被关闭电源并且第二半导体器件激活的同时、从第二半导体器件接收与第一半导体器件接口的请求时，所述存储器存取路径被配置为开启电源而无需第一CPU的介入。
7.如权利要求6所述的电子系统，其中，所述物理接口控制器被配置为当存储器存取路径被开启电源时，将锁定开始控制信号施加到物理接口，该锁定开始控制信号被配置为开始DLL锁定，并且
所述物理接口控制器被配置为当完成DLL锁定时将锁定完成信号从物理接口传送到存储器控制器。
8.如权利要求7所述的电子系统，其中，第一半导体器件被配置为当完成DLL锁定时与第二半导体器件接口，并且向第二半导体器件发送对从第二半导体器件接收的接口请求的响应。
9.如权利要求2所述的电子系统，其中，所述第二半导体器件包括：
第二CPU；
第二设备接口，被配置为与第一半导体器件接口；以及
第二总线，被配置为将第二设备接口与第二CPU相连接。
10.如权利要求1所述的电子系统，其中，第一半导体器件是片上系统，而第二半导体器件是网络设备。
11.一种半导体器件，包括：
中央处理单元（CPU）；以及
存储器存取路径，其中，存储器存取路径连接到存储器设备，被配置为在存储器存取路径处于激活状态并且CPU处于未激活状态时启用由另一个半导体器件对存储器设备的存取，并且被配置为进入激活状态而无需CPU的介入。
12.如权利要求11所述的半导体器件，其中，所述存储器存取路径包括：
第一设备接口，被配置为与另一个半导体器件接口；
存储器接口，被配置为与存储器设备接口；以及
第一总线，被配置为将第一设备接口与CPU和存储器接口相连接。
13.如权利要求12所述的半导体器件，其中，所述存储器接口包括：
存储器控制器，被配置为控制存储器设备；
物理接口，被配置为在存储器控制器的控制下控制在存储器设备和存储器控制器之间传递的信号的定时；以及
物理接口控制器，被配置为控制物理接口的延迟锁定环（DLL）锁定。
14.如权利要求11所述的半导体器件，其中，当所述CPU未激活并且另一个半导体器件激活时，所述CPU被配置为关闭电源并且存储器存取路径被配置为开启电源。
15.一种提供对共享存储器的存取的方法，包括：
当第一半导体器件和第二半导体器件激活时，对除了形成存储器存取路径的组件的集合的子集以外的第一半导体器件的组件的集合关闭电源，其中，存储器存取路径是第二半导体器件通过其、经由第一半导体器件对存储器设备进行存取的路径；
当在第一半导体器件未激活的同时、第二半导体器件变为未激活时，断开在第一半导体器件和第二半导体器件之间的接口；
当第二半导体器件变为激活时，从第二半导体器件向第一半导体器件发送接口连接请求，以连接所述接口；
当除了形成存储器存取路径的组件的集合的子集以外的第一半导体器件的组件的集合被关闭电源时，对存储器存取路径开启电源而无需中央处理单元的介入；
将被配置为开始延迟锁定环（DLL）锁定的锁定开始控制信号施加到存储器存取路径中的物理接口；
响应于锁定开始控制信号，当完成DLL锁定时启用在第一半导体器件和第二半导体器件之间的接口；以及
响应于接口连接请求将响应发送到第二半导体器件。
16.如权利要求15所述的方法，其中，启用在第一半导体器件和第二半导体器件之间的接口包括当完成DLL锁定时生成锁定完成信号。
17.一种提供对共享存储器设备的存取的方法，包括：
当第二半导体器件处于未激活状态时，从第一半导体器件接收接口连接请求；
当第二半导体器件的中央处理单元（CPU）未激活时，开始延迟锁定环（DLL）锁定以生成用来与共享存储器设备接口的时钟信号；以及
当完成DLL锁定时，向第一半导体器件发送对接口连接请求的响应。
18.如权利要求17所述的方法，还包括：当CPU未激活时，对第二半导体器件的存储器存取路径开启电源，第一半导体器件通过所述存储器存取路径存取共享存储器设备。
19.如权利要求18所述的方法，其中，开始DLL锁定包括：
在存储器存取路径中的物理接口控制器处生成锁定开始控制信号；以及
将锁定开始控制信号施加到存储器存取路径中的物理接口。
20.如权利要求17所述的方法，其中，第一半导体器件是与第二半导体器件和共享存储器设备位置分开的远程半导体器件，并且第二半导体器件被连接到所述共享存储器设备。
CN201310181327.9A 2012-05-16 2013-05-16 提供对共享存储器的存取的片上系统及其操作方法和系统 Active CN103425621B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020120052087A KR101965125B1 (ko) 2012-05-16 2012-05-16 칩-투-칩 링크를 통해 공유 메모리로의 억세스를 지원하는 시스템 온칩, 상기 시스템온칩의 동작 방법, 및 상기 시스템온칩을 포함하는 전자 시스템
KR10-2012-0052087 2012-05-16

Publications (2)

Publication Number Publication Date
CN103425621A true CN103425621A (zh) 2013-12-04
CN103425621B CN103425621B (zh) 2018-02-16

Family

ID=49622502

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310181327.9A Active CN103425621B (zh) 2012-05-16 2013-05-16 提供对共享存储器的存取的片上系统及其操作方法和系统

Country Status (6)

Country Link
US (1) US9146880B2 (zh)
JP (1) JP6143546B2 (zh)
KR (1) KR101965125B1 (zh)
CN (1) CN103425621B (zh)
DE (1) DE102013104703A1 (zh)
TW (1) TWI574160B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105302765A (zh) * 2014-07-22 2016-02-03 电信科学技术研究院 一种系统级芯片及其内存访问管理方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102611839B1 (ko) * 2017-01-04 2023-12-07 삼성전자주식회사 반도체 칩 및 이를 포함하는 전자 장치
KR102285084B1 (ko) * 2019-12-24 2021-08-03 주식회사 텔레칩스 이종의 멀티 cpu를 운용하는 시스템-온-칩 및 그 동작 방법
US11636054B2 (en) * 2021-03-31 2023-04-25 Advanced Micro Devices, Inc. Memory controller power states

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101114271A (zh) * 2006-07-28 2008-01-30 三星电子株式会社 在处理器之间具有主接口的可多路径访问的半导体存储器
CN101286144A (zh) * 2007-04-11 2008-10-15 三星电子株式会社 多路径可存取半导体存储器设备
CN102226895A (zh) * 2011-06-01 2011-10-26 展讯通信（上海）有限公司 协处理器和主处理器共享存储器的系统及访问方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6650594B1 (en) 2002-07-12 2003-11-18 Samsung Electronics Co., Ltd. Device and method for selecting power down exit
JP4661134B2 (ja) 2004-08-25 2011-03-30 富士ゼロックス株式会社 メモリ制御方法および装置
US20060090016A1 (en) * 2004-10-27 2006-04-27 Edirisooriya Samantha J Mechanism to pull data into a processor cache
US7366862B2 (en) 2004-11-12 2008-04-29 Lsi Logic Corporation Method and apparatus for self-adjusting input delay in DDR-based memory systems
US7437500B2 (en) 2005-08-05 2008-10-14 Lsi Corporation Configurable high-speed memory interface subsystem
JP4463216B2 (ja) * 2006-02-09 2010-05-19 日本電気株式会社 省電力機能を備えた無線通信端末
US7975164B2 (en) 2008-06-06 2011-07-05 Uniquify, Incorporated DDR memory controller
JP4517312B2 (ja) 2008-07-08 2010-08-04 ソニー株式会社 メモリアクセス制御装置および撮像装置
CN102216993A (zh) 2008-09-09 2011-10-12 维尔基逻辑公司 存储器控制器
US8307270B2 (en) * 2009-09-03 2012-11-06 International Business Machines Corporation Advanced memory device having improved performance, reduced power and increased reliability
US8856458B2 (en) 2009-12-15 2014-10-07 Advanced Micro Devices, Inc. Polymorphous signal interface between processing units
US8392650B2 (en) 2010-04-01 2013-03-05 Intel Corporation Fast exit from self-refresh state of a memory device
KR101657952B1 (ko) 2010-11-15 2016-09-20 주식회사 고영테크놀러지 기판 검사방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101114271A (zh) * 2006-07-28 2008-01-30 三星电子株式会社 在处理器之间具有主接口的可多路径访问的半导体存储器
CN101286144A (zh) * 2007-04-11 2008-10-15 三星电子株式会社 多路径可存取半导体存储器设备
CN102226895A (zh) * 2011-06-01 2011-10-26 展讯通信（上海）有限公司 协处理器和主处理器共享存储器的系统及访问方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105302765A (zh) * 2014-07-22 2016-02-03 电信科学技术研究院 一种系统级芯片及其内存访问管理方法

Also Published As

Publication number Publication date
CN103425621B (zh) 2018-02-16
US20130318311A1 (en) 2013-11-28
JP2013239179A (ja) 2013-11-28
US9146880B2 (en) 2015-09-29
TWI574160B (zh) 2017-03-11
JP6143546B2 (ja) 2017-06-07
TW201348972A (zh) 2013-12-01
KR101965125B1 (ko) 2019-08-28
KR20130128208A (ko) 2013-11-26
DE102013104703A1 (de) 2013-12-12

Similar Documents

Publication Publication Date Title
US9396787B2 (en) Memory operations using system thermal sensor data
KR101832953B1 (ko) 모바일 디바이스의 어플리케이션 프로세서의 원격 시동
TWI525638B (zh) 用於記憶體輸入輸出(i/o)介面之測試的設備、方法與系統及電腦可讀儲存媒體
KR101642208B1 (ko) 동적 메모리 성능 스로틀링
US8160645B2 (en) Apparatus and method for supporting SIM card in mobile communication terminal having multiple modems
US11763774B2 (en) Combined panel self-refresh (PSR) and adaptive synchronization systems and methods
US11314278B2 (en) Semiconductor device, semiconductor system and method for operating semiconductor device
WO2014148174A1 (ja) 電子機器
TW201403465A (zh) 多ｃｐｕ系統以及具有該多ｃｐｕ系統的計算系統
US9652170B2 (en) Memory device responding to device commands for operational controls
KR102151178B1 (ko) 직렬 통신 장치 및 그 방법
US10928849B2 (en) Semiconductor device, semiconductor system and method for operating semiconductor device
CN103425621A (zh) 提供对共享存储器的存取的片上系统及其操作方法和系统
EP2889719B1 (en) Method and apparatus to manage power usage in a processor
US10209734B2 (en) Semiconductor device, semiconductor system, and method of operating the semiconductor device
US10248155B2 (en) Semiconductor device including clock generating circuit and channel management circuit
CN216901481U (zh) 基于ft2000-4 cpu的工控主板
CN101751355A (zh) 能够启动事务的非易失性存储设备
CN108319326B (zh) 半导体装置
KR20130008301A (ko) 저전력 소모 낸드 플래시 메모리 장치 및 시스템

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant