CN102226895A - 协处理器和主处理器共享存储器的系统及访问方法 - Google Patents

协处理器和主处理器共享存储器的系统及访问方法 Download PDF

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Abstract

一种协处理器和主处理器共享存储器的系统，包括协处理器、主处理器及存储器，协处理器设有一个支持NOR/SRAM主动访问的接口，主处理器设有一个支持DDR/SDR主动访问的接口和一个支持NOR/SRAM被动访问的接口，协处理器支持NOR/SRAM主动访问的接口和主处理器支持NOR/SRAM被动访问的接口连接，协处理器通过此二接口访问主处理器的DDR/SDR主动访问接口控制的SDRAM或者DDR存储器。如此协处理器就不需要单独的外部存储器，从而降低了系统的成本。

Description

协处理器和主处理器共享存储器的系统及访问方法
技术领域
本发明涉及存储器的共享，尤其是一种协处理器和主处理器共享存储器的系统及访问方法。
背景技术
目前不少智能手机，其通信子系统和应用处理器（AP，Application Processor）子系统采用的是独立的存储器方案。随着技术的发展，AP芯片的速率越来越快，并且所配置的双倍数据速率/同步动态随机存储器(DDR/SDR memory)的容量越来越大，速度越来越快。而对于通信子系统来说，其存储器的容量和带宽基本上是固定，因此，可以将AP子系统的DDR/SDR的带宽分出一部分给通信子系统使用。而目前一些AP子系统和通信子系统（Modem）共享存储器的方案需要采用特殊的接口（例如C2C接口），这些接口在目前大多数Modem芯片上是不支持的；而实际上绝大部分的2.5G/3G 芯片是支持NOR/SRAM接口的，特别是对于GSM、GPRS、TD-SCDMA、T-DMB, CMMB芯片，对外部存储器的带宽的要求不是很高，采用突发（BURST）模式的NOR/SRAM接口是可以满足其系统要求的。
发明内容
本发明的目的在于提供一种通过NOR/SRAM接口实现主处理器（例如AP芯片）和协处理器（例如通信芯片）之间的存储器共享的系统与相应的协处理器通过主处理器访问存储器的方法。
为了实现本发明的目的，本发明提供了一种协处理器和主处理器共享存储器的系统，包括协处理器、主处理器及存储器；协处理器设有一个支持NOR/SRAM 主动访问的接口，主处理器设有一个支持DDR/SDR 主动访问的接口和一个支持NOR/SRAM 被动访问的接口，协处理器支持NOR/SRAM 主动访问的接口和主处理器支持NOR/SRAM被动访问的接口连接，协处理器通过此二接口访问主处理器的 DDR/SDR主动访问接口控制的SDRAM或者DDR存储器。
在上述系统中，主处理器和协处理器通过下述信号及模式实现通信及控制：
（1）主处理器通过Power on 信号控制协处理器的开机或者关机；主处理器通过AP wakeup 信号通知协处理器进入或者退出睡眠模式；协处理器通过MDM wakeup 信号通知主处理器进入或者退出睡眠模式。
（2）支持NOR/SRAM的接口采用地址数据多路复用模式。
（3）协处理器通过SRAM接口访问DDR/SDR存储器，采用SRAM接口中的 WAIT/RDY信号控制延迟不确定性。
（4）SRAM接口采用突发模式以及长的突发长度。
（5）NOR/SRAM接口具有片选功能。
进一步地，为了实现本发明的目的，本发明提供了一种协处理器通过主处理器访问存储器的方法，包括如下步骤：
步骤一，协处理器采用NOR/SRAM时序操作主处理器的NOR/SRAM 被动访问接口；
步骤二，主处理器根据接收到的信号，提取要访问的地址信号等，并通过WAIT/RDY指示信号让协处理器的NOR/SRAM主动访问接口进入等待状态；
步骤三，主处理器将提取的地址信号转换成DDR/SDR的物理地址，并且发送命令给主处理器的DDR/SDR 主动访问接口；
步骤四，主处理器通过DDR/SDR 主动访问接口读取相应地址空间的内容，并且把它发送给被动访问接口；
步骤五，主处理器的被动访问接口通过WAIT/RDY指示信号让协处理器读走所要的数据。
进一步地，为了实现本发明的目的，本发明提供了另一种协处理器通过主处理器访问存储器的方法，包括如下步骤：
步骤一，协处理器采用NOR/SRAM时序操作主处理器的NOR/SRAM 被动访问接口；
步骤二，主处理器的被动访问接口收集协处理器写过来的地址和数据；
步骤三，主处理器将收集到的地址信号转换成DDR/SDR的物理地址，并且发送命令给主处理器的DDR/SDR 主动访问接口，向SDR/DDR指定的地址写数据；
步骤四，主处理器通过DDR/SDR 主动访问接口将数据写到指定的DDR/SDR地址空间。
与现有技术相比较，本发明通过协处理器支持NOR/SRAM 主动访问的接口和主处理器支持NOR/SRAM被动访问的接口连接，协处理器通过此二接口访问主处理器的 DDR/SDR主动访问接口控制的SDRAM或者DDR存储器，这样协处理器就不需要单独的外部存储器，从而降低了系统的成本。
附图说明
图1是实施本发明的协处理器和主处理器共享存储器的系统的连接示意图。
图2是实施本发明的系统中的协处理器通过主处理器访问存储器的一种方法的流程图。
图3是实施本发明的系统中的协处理器通过主处理器访问存储器的另一种方法的流程图。
具体实施方式
以下结合附图对本发明具体实施方式进行说明。
请参阅图1所示，是实施本发明的协处理器和主处理器共享存储器的系统的连接示意图。该系统需要协处理器拥有一个支持NOR/SRAM 主动（ Master）访问的接口，主处理器拥有一个支持DDR/SDR 主动（ Master）访问的接口和一个支持NOR/SRAM 被动（ Slave）访问的接口；协处理器支持NOR/SRAM 主动访问的接口和主处理器支持NOR/SRAM被动访问的接口连接，协处理器通过此二接口访问主处理器的 DDR/SDR主动访问接口控制的SDRAM或者DDR存储器。主处理器和协处理器通过下述信号及模式实现通信及控制：
1.主处理器通过Power on 信号控制协处理器的开机（Power On）或者关机（Power Down）；主处理器进入或者退出睡眠模式通过AP wakeup 信号通知协处理器；协处理器进入或者退出睡眠模式通过MDM wakeup 信号通知主处理器。
2.为了减少主处理器和协处理器之间的连接，NOR/SRAM接口可以采用地址数据多路复用（Address Data Multiplexing） 模式。
3.由于协处理器需要通过NOR/SRAM接口访问DDR /SDR存储器，访问延迟可能具有不确定性，可以采用NOR/SRAM接口中的 WAIT/RDY信号支持这种延迟不确定性。
4.可以采用NOR/SRAM接口的突发（burst）模式，以及较长的突发（burst）长度提高NOR/SRAM接口的效率。
5.NOR/SRAM接口具有片选功能，可以支持多个片选，即NOR/SRAM接口的使用非常灵活，可以用于模拟单个NOR Flash，或者单个SRAM，或者若干个NOR Flash，或者若干个SRAM，或者若干个NOR Flash与若干个SRAM的组合。
请参阅图2所示，是实施本发明的系统中的协处理器通过主处理器访问存储器的一种方法的流程图。在上述的系统中，协处理器通过主处理器访问存储器的方法包括如下步骤：
步骤201，协处理器采用NOR/SRAM时序操作主处理器的NOR/SRAM 被动访问接口；
步骤202，主处理器根据接收到的信号，提取要访问的地址信号等，并通过WAIT/RDY指示信号让协处理器的NOR/SRAM主动访问接口进入等待状态；
步骤203，主处理器将提取的地址信号转换成DDR/SDR的物理地址，并且发送命令给主处理器的DDR/SDR 主动访问接口；
步骤204，主处理器通过DDR/SDR 主动访问接口读取相应地址空间的内容，并且把它发送给被动访问接口；
步骤205，主处理器的被动访问接口通过WAIT/RDY指示信号让协处理器可以读走所要的数据。
请参阅图3所示，是实施本发明的系统中的协处理器通过主处理器访问存储器的另一种方法的流程图。在上述的系统中，协处理器通过主处理器访问存储器的另一种方法包括如下步骤：
步骤301，协处理器采用NOR/SRAM时序操作主处理器的NOR/SRAM 被动访问接口；
步骤302，主处理器的被动访问接口收集协处理器写过来的地址和数据；
步骤303，主处理器将收集的地址信号转换成DDR/SDR的物理地址，并且发送命令给主处理器的DDR/SDR 主动访问接口，向SDR/DDR指定的地址写数据；
步骤304，主处理器通过DDR/SDR 主动访问接口将数据写到指定的DDR/SDR地址空间。
与现有技术相比较，本发明通过协处理器支持NOR/SRAM 主动访问的接口和主处理器支持NOR/SRAM被动访问的接口连接，协处理器通过此二接口访问主处理器的 DDR/SDR主动访问接口控制的SDRAM或者DDR存储器，这样协处理芯片就不需要单独的外部存储芯片，从而减少了系统方案的成本；同时由于绝大部分通信芯片都支持NOR/SRAM连接，因此有利于该系统及方法在通信领域的推广。
值得注意的是：本发明中的DDR包括：DDR1和DDR2以及低功耗(Low power)的DDR2。
可以理解的是，对本领域普通技术人员来说，可以根据本发明的技术方案及其发明构思加以等同替换或改变，而所有这些改变或替换都应属于本发明所附的权利要求的保护范围。

Claims (8)

1.一种协处理器和主处理器共享存储器的系统，包括协处理器、主处理器及存储器，其特征在于：协处理器设有一个支持NOR/SRAM 主动访问的接口，主处理器设有一个支持DDR/SDR 主动访问的接口和一个支持NOR/SRAM 被动访问的接口，协处理器支持NOR/SRAM 主动访问的接口和主处理器支持NOR/SRAM被动访问的接口连接，协处理器通过此二接口访问主处理器的 DDR/SDR主动访问接口控制的SDRAM或者DDR存储器。
2.如权利要求1所述的协处理器和主处理器共享存储器的系统，其特征在于，所述主处理器通过Power on 信号控制协处理器的开机或者关机；主处理器进入或者退出睡眠模式通过AP wakeup 信号通知协处理器；协处理器进入或者退出睡眠模式通过MDM wakeup 信号通知主处理器。
3.如权利要求1所述的协处理器和主处理器共享存储器的系统，其特征在于，所述支持NOR/SRAM的接口采用地址数据多路复用模式。
4.如权利要求1所述的协处理器和主处理器共享存储器的系统，其特征在于，所述协处理器通过NOR/SRAM接口访问DDR/SDR存储器，采用NOR/SRAM接口中的 WAIT/RDY信号控制延迟不确定性。
5.如权利要求1所述的协处理器和主处理器共享存储器的系统，其特征在于，所述NOR/SRAM接口采用突发模式以及长的突发长度。
6.如权利要求1所述的协处理器和主处理器共享存储器的系统，其特征在于，所述NOR/SRAM接口具有片选功能。
7.一种权利要求1所述的系统中的协处理器通过主处理器访问存储器的方法，包括如下步骤：
步骤一，协处理器采用NOR/SRAM时序操作主处理器的NOR/SRAM 被动访问接口；
步骤二，主处理器根据接收到的信号，提取要访问的地址信号等，并通过WAIT/RDY指示信号让协处理器的NOR/SRAM主动访问接口进入等待状态；
步骤三，主处理器将提取的地址信号转换成DDR/SDR的物理地址，并且发送命令给主处理器的DDR/SDR 主动访问接口；
步骤四，主处理器通过DDR/SDR 主动访问接口读取相应地址空间的内容，并且把它发送给被动访问接口；
步骤五，主处理器的被动访问接口通过WAIT/RDY指示信号让协处理器读走所要的数据。
8.一种权利要求1所述的系统中的协处理器通过主处理器访问存储器的方法，包括如下步骤：
步骤一，协处理器采用NOR/SRAM时序操作主处理器的NOR/SRAM 被动访问接口；
步骤二，主处理器的被动访问接口收集协处理器写过来的地址和数据；
步骤三，主处理器将收集到的地址信号转换成DDR/SDR的物理地址，并且发送命令给主处理器的DDR/SDR 主动访问接口，向SDR/DDR指定的地址写数据；
步骤四，主处理器通过DDR/SDR 主动访问接口将数据写到指定的DDR/SDR地址空间。
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