JP2013239179A - チップ・ツー・チップリンクを通じて共有メモリへのアクセスを支援するシステムオンチップ、その動作方法、及び該システムオンチップを含む電子システム - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 15
- 239000004065 semiconductor Substances 0.000 claims abstract description 153
- 230000004044 response Effects 0.000 claims abstract description 13
- 238000012545 processing Methods 0.000 claims abstract description 4
- 238000010586 diagram Methods 0.000 description 17
- 238000004891 communication Methods 0.000 description 3
- 230000000052 comparative effect Effects 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 230000008859 change Effects 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 238000013500 data storage Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000011017 operating method Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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- G06F1/32—Means for saving power
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- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
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Abstract
【解決手段】本発明の電子システムは、メモリ装置と、CPUと、メモリ装置にアクセスするためのメモリアクセス経路部を含む第1半導体装置と、第1半導体装置のメモリアクセス経路部を通じてメモリ装置にアクセスする第2半導体装置と、を含み、第1半導体装置のCPUが、イナクティブ状態である時、CPUの介入なしにメモリアクセス経路部をアクティブして、第2半導体装置が、メモリ装置をアクセス可能にすることによって、電力消費を減らしながらも、遠隔半導体装置の要請に迅速に反応することができる。
【選択図】 図1
Description
このようなシステムで、第2チップがメモリにアクセスするためには、第1チップは、常にアクティブ状態(または、パワーオン状態)でなければならない。しかし、第1チップがイナクティブ状態に入ることができるにも拘わらず、第2チップのメモリアクセスのためには、第1チップを常にパワーオン状態に保持することは、電力消費が大きい。
一方、第1チップがイナクティブ(パワーオフ)である状態で、第2チップがメモリにアクセスしようとすれば、第1チップはアクティブ状態に切替えられなければならない。この際、第2チップがメモリにアクセスできるように、第1チップは完全なアクティブ状態になる必要があるが、このためにはある程度の時間がかかり、この時間が長くなれば、応答速度が遅くなる。
前記第1半導体装置の前記CPUが、イナクティブ状態である時、前記CPUの介入なしに前記メモリアクセス経路部をアクティブにして、前記第2半導体装置が、前記メモリ装置をアクセス可能にする。
前記CPU及び前記メモリアクセス経路部は、それぞれ選択的に電源供給または電源遮断がなされ、前記CPUが、イナクティブ状態である時、前記CPUの介入なしに前記メモリアクセス経路部をアクティブして、前記外部半導体装置が、前記メモリ装置をアクセス可能にする。
一実施形態によれば、前記半導体装置のCPUはイナクティブされた状態で、前記遠隔半導体装置が、前記メモリ装置にアクセスするための経路であるメモリアクセス経路部は、パワーオンになりうる。
また、遠隔半導体装置のメモリアクセス要請時に、メモリに連結されている半導体装置が、CPUの介入なしに迅速にアウェイクすることによって、遠隔半導体装置の要請に迅速に反応することができる。したがって、チップ・ツー・チップリンクを通じて共有メモリへのアクセスを支援するシステムで動作速度が向上する。
図1は、本発明の一実施形態による電子システムの概略的なブロック図である。
電子システム1は、第1半導体装置10、第2半導体装置20、共有メモリ装置30、及びパワーユニット40を含む。
第1半導体装置10は、電子システムのシステムプロセッサであり得る。第1半導体装置10は、共有メモリ装置30にアクセスするためのメモリインターフェースを備えて、共有メモリ装置30に直接アクセスすることができる。
第2半導体装置20は、第1半導体装置10を通じてメモリ装置30にアクセスすることができる。すなわち、第2半導体装置20は、自体にはメモリを有さず、第1半導体装置10に連結されたメモリ装置30を共有する。
電子システム1は、図示された構成要素以外に、入力装置、クロックユニット、出力装置などをさらに含みうることはいうまでもない。入力装置は、キーパッド、ボタン、タッチスクリーンなどであり、出力装置は、ディスプレイ装置、オーディオ出力装置などであり得る。
第1半導体装置10は、システムオンチップ(SoC)として具現可能であり、一例として、アプリケーションプロセッサとして具現可能である。第2半導体装置20は、モデムであり得るが、これに限定されるものではない。
CPU11は、第1半導体装置10の動作を全般的に制御することができる。
第1装置インターフェース部13は、第2半導体装置20とインターフェースするための機能ブロックである。バス14は、第1装置インターフェース部13を第1半導体装置10のCPU11及びメモリコントローラ16に接続する。
物理的インターフェースコントローラ17は、第2半導体装置20のインターフェース連結要請に応答して、物理的インターフェース部18のDLLロッキング動作を制御する。さらに具体的には、物理的インターフェースコントローラ17は、CPU11の介入なしにDLLの動作を制御する。
第2バス24は、第2装置インターフェース部23を第2半導体装置20のCPU21と接続する。
図3は、第1半導体装置のイナクティブ状態での電子システムの動作を説明する図である。図3を参照して、第1半導体装置のイナクティブ状態での電子システムの動作を説明すれば、次の通りである。
図3に示したように、第1半導体装置10が、イナクティブである状態で第2半導体装置20がアクティブである場合、第1装置インターフェース部13、バス14及びメモリインターフェース部15のみパワーオン(すなわち、アクティブ状態)になって、残り(例えば、CPU)は、パワーオフになることが分かる。
第2半導体装置20が、イナクティブ状態から再びアクティブ状態になれば、第1半導体装置10の全体をパワーオンせず、メモリアクセス経路部のみをパワーオンして、第2半導体装置20が、メモリ装置30をアクセス可能にする。
前述したように、本発明の実施形態によれば、第1半導体装置10のCPU11が、イナクティブ状態である時、第2半導体装置20が、アクティブ状態になれば、CPU11の介入なしにメモリアクセス経路部13、14、15のみをアクティブして、第2半導体装置20が、メモリ装置30をアクセス可能にする。
メモリインターフェース部15は、メモリコントローラ16、物理的インターフェース部18、及び物理的インターフェースコントローラ17を含む。メモリコントローラ16は、メモリ装置30をコントロールする。物理的インターフェース部18は、メモリコントローラ16の制御によって、メモリ装置30とメモリコントローラ16との間に交換される信号のタイミングを調節する。タイミング調節のために、物理的インターフェース部18は、DLLを含む。
物理的インターフェースコントローラ17は、第2半導体装置20のインターフェース連結要請に応答して、物理的インターフェース部18のDLLロッキング動作を制御する。さらに具体的には、物理的インターフェースコントローラ17は、CPU11の介入なしにDLLの動作を制御する。
第1動作区間OP1は、第1半導体装置10がパワーアップされて、PLL(Phase−Locked Loop、図示せず)が動作する区間である。第2動作区間OP2では、DLLロックキング動作がなされる。メモリコントローラ16が、DLLのロックキング動作を開始するために、ロックスタート信号lock_startを物理的インターフェースコントローラ17に印加され、これに応答して、物理的インターフェースコントローラ17は、ロックスタート信号lock_start_ctrlを物理的インターフェース18に印加する。そうすると、ロックスタート信号lock_start_ctrlに応答して、物理的インターフェース18のDLLは、ロックキング動作を開始できる。
第6区間OP6で、物理的インターフェースコントローラ17が、物理的インターフェース18のDLLのロッキング動作を開始させるためのロックスタート信号lock_start_ctrlを印加する。例えば、物理的インターフェースコントローラ17は、所定時間ロックスタート信号lock_strat_ctrlを“ロジックロー”レベルに駆動した後、再び“ロジックハイ”レベルに遷移させることができる。
メモリコントローラ16は、パワーオフになる場合に、パワーダウンモード(または、ローパワーモード)に入り、あらゆる内部状態を保有するようになっている。したがって、メモリコントローラ16が、再びパワーオンになれば、制御信号は、元の状態を保持する。メモリコントローラ16が、パワーオフになる場合、物理的インターフェース18は、引き続きパワー供給がなされうるが、クロックは中止される。したがって、パワーオン後に、再びDLLロックキングさせなければならない。本発明の実施形態によれば、メモリアクセス経路部のパワーオン後、物理的インターフェースコントローラ17が、物理的インターフェースのDLLロックキングを開始させることによって、CPU11の介入なしにDLLロックキングがなされうる。
この場合、パワーオン後に、再び物理的インターフェース38のDLLをロックキングさせるために、CPU31が、メモリコントローラ35を再び構成(configuration)しなければならない。すなわち、CPU31を再びパワーオンして、リブーティング(re−booting)過程を経なければならないために、長時間が必要であり、パワー消費も大きい。
ところが、本発明の実施形態によれば、前述したように、パワーオフ状態で再びパワーオンになった後、物理的インターフェースコントローラ17が、DLLロックキングに必要な信号を制御することによって、CPU11の介入なしにDLLロックキングがなされうる。これにより、所要時間及び電力消費を減らしうる。
第1及び第2半導体装置が、いずれもアクティブ状態で第1半導体装置がイナクティブ状態になりうる(ステップS12)。第1半導体装置がイナクティブ状態になれば、第1半導体装置でメモリ装置30にアクセスするためのメモリアクセス経路部を除き、他の構成要素はパワーオフになる(ステップS14)。
そうすると、第2半導体装置のためにパワーオンになっていた第1半導体装置のメモリアクセス経路部さえパワーオフになる(ステップS18)。
第2半導体装置が、イナクティブ状態からアクティブ状態になれば、第1半導体装置にインターフェース連結を要請する(ステップS20)。
そうすると、第1半導体装置のメモリアクセス経路部を除いた他の構成要素は、パワーオフになった状態でCPUの介入なしにメモリアクセス経路部がパワーオンになる(ステップS22)。
ロックスタート信号に応答して、DLLのロッキングが完了すれば(ステップS26で、YES)、第1半導体装置は、第2半導体装置とのインターフェースをイネーブルする(ステップS30)。S26段階で、DLLのロッキングが完了しなければ(ステップS26で、NO)、DLLのロッキングが完了するまで待機する。
第1半導体装置は、第2半導体装置とのインターフェースをイネーブルした後、第2半導体装置のインターフェース連結要請に対する応答を第2半導体装置に伝送する(ステップS32)。そうすると、第2半導体装置は、第1半導体装置を通じてメモリにアクセスする(ステップS34)。
図9を参照すると、電子システム200は、携帯電話、スマートフォン、タブレットPC、PDA、または無線通信装置として具現可能であるが、これらに限定されるものではない。
電子システム200は、プロセッサ210、ディスプレイ装置220、無線送受信器230、入力装置240及びメモリ250を含みうる。
したがって、プロセッサ210は、無線送受信器230から出力された信号を処理し、該処理された信号をメモリ250またはディスプレイ220に伝送しうる。また、無線送受信器230は、プロセッサ210から出力された信号を無線信号に変更し、該変更された無線信号をアンテナANTを通じて外部装置に出力することができる。
プロセッサ210は、メモリ250から出力されたデータ、無線送受信器230から出力されたデータ、または入力装置240から出力されたデータが、ディスプレイ220を通じてディスプレイされるように、ディスプレイ220の動作を制御することができる。
電子システム300は、プロセッサ310、入力装置320、ディスプレイ装置330、メモリ340及びモデム350を含みうる。
プロセッサ310は、電子システム300の全般的な動作を制御し、メモリ340の動作を制御することができる。
本実施形態で、プロセッサ310は、前述した第1半導体装置10、モデム350は、前述した第2半導体装置20に、そして、メモリ340は、前述したメモリ30にそれぞれ対応させることができる。
図11を参照すると、電子システム500は、イメージ処理装置、例えば、デジタルカメラ、デジタルカメラ付き携帯電話、デジタルカメラ付きスマートフォン、またはデジタルカメラ付きタブレットPCとして具現可能であるが、これらに限定されるものではない。
電子システム500は、プロセッサ510、イメージセンサ520、ディスプレイ装置530、メモリ340及び集積回路チップ(IC)550を含みうる。
また、メモリ540′に保存されたデータは、プロセッサ510の制御によって、ディスプレイ530を通じてディスプレイされる。
ICモデム550は、プロセッサ510を通じてメモリ540にアクセスする装置であって、電子システム500を通信ネットワーク(図示せず)に接続可能にするチップであり得るが、これに限定されるものではない。
本発明は、またコンピュータで読み取り可能な記録媒体にコンピュータで読み取り可能なコードとして具現することが可能である。コンピュータで読み取り可能な記録媒体は、コンピュータシステムによって読み取れるデータが保存されるあらゆる種類の記録装置を含む。
コンピュータで読み取り可能な記録媒体の例としては、ROM、RAM、CD−ROM、磁気テープ、フロッピー(登録商標)ディスク、光データ保存装置などがある。
10、20:半導体装置
30、250、340、540:メモリ
40:パワーユニット
11、21:CPU
13、23:装置インターフェース部
Claims (10)
- メモリ装置と、
中央処理装置と、
前記メモリ装置にアクセスするためのメモリアクセス経路部を含む第1半導体装置と、
前記第1半導体装置の前記メモリアクセス経路部を通じて前記メモリ装置にアクセスする第2半導体装置と、を含み、
前記第1半導体装置の前記CPUが、イナクティブ状態である時、前記CPUの介入なしに前記メモリアクセス経路部をアクティブにして、前記第2半導体装置が、前記メモリ装置をアクセス可能にする電子システム。 - 前記メモリアクセス経路部は、
前記第2半導体装置とインターフェースするための第1装置インターフェース部と、
前記メモリ装置とインターフェースするためのメモリインターフェース部と、
前記第1装置インターフェース部を前記第1半導体装置のCPU及び前記メモリインターフェース部と接続するための第1バスと、
を含む請求項1に記載の電子システム。 - 前記メモリインターフェース部は、
前記メモリ装置をコントロールするためのメモリコントローラと、
前記メモリコントローラの制御によって、前記メモリと前記メモリコントローラとの間に交換される信号のタイミングを調節する物理的インターフェース部と、
前記物理的インターフェースのDLLロッキング動作を制御するための物理的インターフェースコントローラと、
を含む請求項2に記載の電子システム。 - 前記第1半導体装置のCPUがイナクティブ状態であり、前記第2半導体装置がアクティブ状態である場合、前記第1半導体装置の前記CPUは、パワーオフになるが、前記メモリアクセス経路部は、パワーオンになって、前記第2半導体装置が、前記メモリ装置にアクセスすることができる請求項3に記載の電子システム。
- 前記第1半導体装置の前記CPUがイナクティブ状態で、前記第2半導体装置がイナクティブ状態になれば、前記第1半導体装置の前記メモリアクセス経路部もパワーオフになる請求項4に記載の電子システム。
- 前記第1半導体装置の前記メモリアクセス経路部がパワーオフになっている状態で、前記第2半導体装置がアクティブ状態になって、前記第1半導体装置にインターフェース連結要請を行えば、前記第1半導体装置のCPUの介入なしに、前記第1半導体装置の前記メモリアクセス経路部がパワーオンされて、
前記メモリアクセス経路部がパワーオンになれば、
前記物理的インターフェースコントローラは、前記物理的インターフェースの前記DLLロッキング動作を開始させるためのロックスタート信号を印加し、前記ロックスタート信号に応答して、前記DLLロッキングが完了した時、前記物理的インターフェースから出力されるロックキング完了信号を受信して、前記メモリコントローラに送る請求項5に記載の電子システム。 - 前記DLLロッキングが完了すれば、
前記第1半導体装置は、前記第2半導体装置とのインターフェースをイネーブルし、前記インターフェース連結要請に対する応答を前記第2半導体装置に伝送する請求項6に記載の電子システム。 - 外部半導体装置及びメモリ装置に接続されるシステムオンチップ(SOC)において、
中央処理装置(CPU)と、
前記外部半導体装置が、前記メモリ装置にアクセス可能にするメモリアクセス経路部と、を含み、
前記CPU及び前記メモリアクセス経路部は、それぞれ選択的に電源供給または電源遮断がなされ、
前記CPUが、イナクティブ状態である時、前記CPUの介入なしに前記メモリアクセス経路部をアクティブして、前記外部半導体装置が、前記メモリ装置をアクセス可能にするシステムオンチップ(SOC)。 - メモリ装置に連結された半導体装置−前記半導体装置は、前記半導体装置を通じて前記メモリ装置にアクセスできる遠隔半導体装置にも連結される−の動作方法において、
前記半導体装置がイナクティブされた状態で、前記遠隔半導体装置からインターフェース連結要請を受信する段階と、
前記半導体装置のCPUはイナクティブされた状態で、前記メモリ装置とのインターフェースに必要なクロック信号の生成のために、DLLのロッキング動作を始める段階と、
前記DLLのロッキング動作が完了すれば、前記遠隔半導体装置に前記インターフェース連結要請に対する応答を伝送する段階と、
を含む半導体装置の動作方法。 - 前記半導体装置のCPUはイナクティブされた状態で、前記遠隔半導体装置が、前記メモリ装置にアクセスするための経路であるメモリアクセス経路部は、パワーオンになることを特徴とする請求項9に記載の半導体装置の動作方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020120052087A KR101965125B1 (ko) | 2012-05-16 | 2012-05-16 | 칩-투-칩 링크를 통해 공유 메모리로의 억세스를 지원하는 시스템 온칩, 상기 시스템온칩의 동작 방법, 및 상기 시스템온칩을 포함하는 전자 시스템 |
KR10-2012-0052087 | 2012-05-16 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013239179A true JP2013239179A (ja) | 2013-11-28 |
JP6143546B2 JP6143546B2 (ja) | 2017-06-07 |
Family
ID=49622502
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013103321A Active JP6143546B2 (ja) | 2012-05-16 | 2013-05-15 | チップ・ツー・チップリンクを通じて共有メモリへのアクセスを支援するシステムオンチップ、その動作方法、及び該システムオンチップを含む電子システム |
Country Status (6)
Country | Link |
---|---|
US (1) | US9146880B2 (ja) |
JP (1) | JP6143546B2 (ja) |
KR (1) | KR101965125B1 (ja) |
CN (1) | CN103425621B (ja) |
DE (1) | DE102013104703A1 (ja) |
TW (1) | TWI574160B (ja) |
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US20130318311A1 (en) | 2013-11-28 |
CN103425621A (zh) | 2013-12-04 |
DE102013104703A1 (de) | 2013-12-12 |
KR20130128208A (ko) | 2013-11-26 |
US9146880B2 (en) | 2015-09-29 |
CN103425621B (zh) | 2018-02-16 |
TW201348972A (zh) | 2013-12-01 |
JP6143546B2 (ja) | 2017-06-07 |
KR101965125B1 (ko) | 2019-08-28 |
TWI574160B (zh) | 2017-03-11 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20160509 |
|
RD02 | Notification of acceptance of power of attorney |
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|
A131 | Notification of reasons for refusal |
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|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20161227 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20161228 |
|
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|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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R150 | Certificate of patent or registration of utility model |
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R250 | Receipt of annual fees |
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R250 | Receipt of annual fees |
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R250 | Receipt of annual fees |
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R250 | Receipt of annual fees |
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