JP2023510131A - 異種のマルチｃｐｕを運用するシステムオンチップおよびその動作方法 - Google Patents

Abstract

互いに異なる複数の中央処理装置を運用するシステムオンチップ（System-On-Chip、ＳｏＣ）およびその動作方法が提供される。システムオンチップ（ＳｏＣ）は、それぞれのソフトウェアプログラムを互いに独立的に実行する複数の中央処理装置（Central Processing Unit、ＣＰＵ）、前記複数の中央処理装置を連結するバスインターコネクタ、そして前記バスインターコネクタに連結され、前記複数の中央処理装置が前記バスインターコネクタを通じて共有する物理的資源に対して中央処理装置別にそれぞれのアクセスを制御する少なくとも一つのアクセス制御装置を含む。

Description

本発明は、異種のマルチＣＰＵを運用するシステムオンチップおよびその動作方法に関する。

単一のシステムオンチップ（System-on-Chip、ＳｏＣ）上に多数の中央処理装置（Central Processing Unit、以下、「ＣＰＵ」と通称する）を支援する場合が増加している。このようなシステムは、同一のＣＰＵが多数個存在する対称型多重処理（Symmetric Multi-Processinｇ、ＳＭＰ）と多数の異機種（Heterogeneous）ＣＰＵから構成された非対称型多重処理（Asymmetric Multi-Processing、ＡＭＰ）に区分される。

対称型多重処理（ＳＭＰ）の場合、主に一つのオペレーティングシステム（Operating System、ＯＳ）がシステムオンチップ（ＳｏＣ）上の全てのＣＰＵを占有して各ＣＰＵに作業を分散させて処理するため、一般的な作業に対して全般的な処理性能を向上させることができる。

反面、非対称型多重処理（ＡＭＰ）の場合、それぞれのＣＰＵが互いに異なる特定作業を専担して処理する。例えば、特定ＣＰＵにグラフィック処理（graphic processing）やデジタル信号処理（digital signal processing）のような作業を専担させて汎用作業に使用されるＣＰＵの負荷を減らすことができる。

一つのシステムオンチップ（ＳｏＣ）上の多数の異種ＣＰＵが互いに異なる特定作業を専担するためには、それぞれのＣＰＵが独立的にオペレーティングシステムを運用可能でなければならない。このように、一つのシステムオンチップ（ＳｏＣ）上の多数の異種ＣＰＵがそれぞれ独立的にオペレーティングシステム（ＯＳ）を運用する場合、それぞれのオペレーティングシステムは互いに異なる目的のために独立的に動作する。したがって、共有物理的資源接近に対する競争状態（race condition）が発生することがある。

物理的資源を共有する多重オペレーティングシステムを運用する状況で従来は仮想化技術を利用している。

仮想化技術は、一つの物理的資源を多数の仮想の論理的資源に抽象化する技術であって、このような仮想化を遂行するソフトウェアをハイパーバイザー（Hypervisor）という。ハイパーバイザーは、オペレーティングシステムよりも高い物理的資源接近権限を基盤として、オペレーティングシステムの物理的資源接近を統制し、物理的資源を抽象化して管理する。これによって多数のオペレーティングシステムは一つの物理的資源を競争状態なしに接近して利用することができる。

しかし、オペレーティングシステムの物理的資源接近を統制し、仮想の論理的資源を管理するためにハイパーバイザーが消耗する時間が発生し、ハイパーバイザーが動作するためのメモリ領域も追加で割当が必要になることがある。

このような追加的な時間消耗は、システムオンチップ（ＳｏＣ）上に動作する多数のオペレーティングシステムが処理する作業に遅延時間として作用することがある。特に、リアルタイム性を要求する作業の場合、このような遅延時間は大きい制約事項として作用することがある。

本発明が解決しようとする課題は、互いに独立的なソフトウェアプログラムを実行する異種のマルチＣＰＵが競争状態なしに物理的資源を共有し、保護が必要な物理的資源に対しては他のＣＰＵの接近を遮断する異種のマルチＣＰＵを運用するシステムオンチップ（ＳｏＣ）およびその動作方法を提供することにある。

本発明の一実施例によれば、システムオンチップ（System-On-Chip、ＳｏＣ）であって、それぞれのソフトウェアプログラムを互いに独立的に実行する複数の中央処理装置（Central Processing Unit、ＣＰＵ）、前記複数の中央処理装置を連結するバスインターコネクタ、そして前記バスインターコネクタに連結され、前記複数の中央処理装置が前記バスインターコネクタを通じて共有する物理的資源に対して中央処理装置別にそれぞれのアクセスを制御する少なくとも一つのアクセス制御装置を含む。

前記少なくとも一つのアクセス制御装置は、物理的資源に対する共有要請、物理的資源に対する接近要請、中央処理装置の状態情報伝達を含む中央処理装置間の通信のうちの少なくとも一つのためのアクセスを制御することができる。

前記複数の中央処理装置は、第１バスインターフェースを通じてメモリを含む物理的資源を共有する少なくとも二つの中央処理装置を含み、前記共有する物理的資源のうちで前記少なくとも二つの中央処理装置間に排他的に使用する物理的資源に対するアクセスを制御するリソース共有制御装置をさらに含むことができる。

前記少なくとも二つの中央処理装置は、第１ソフトウェアプログラムを実行する第１中央処理装置、そして前記第１ソフトウェアプログラムと異なる第２ソフトウェアプログラムを実行する第２中央処理装置を含み、前記リソース共有制御装置は、前記少なくとも二つの中央処理装置間に排他的に使用する物理的資源のうちで前記第１ソフトウェアプログラムがローディングされるメモリ領域を物理的に分離し、分離されたメモリ領域に対して前記第２中央処理装置の接近を遮断することができる。

前記リソース共有制御装置は、前記第１ソフトウェアプログラムおよび前記第２ソフトウェアプログラムよりも権限レベルが高いファームウェアを運用し、前記ファームウェアを通じて前記排他的に使用する物理的資源に対する接近を制御することができる。

前記複数の中央処理装置は、第２バスインターフェースを通じてスタティックラム（ＲＡＭ、Random Access Memory）および複数のデバイスと連結され、第３ソフトウェアプログラムを実行する第３中央処理装置を含み、前記少なくとも一つのアクセス制御装置は、前記第２バスインターフェースと前記バスインターコネクタとの間に位置して、前記スタティックラムおよび前記複数のデバイスに対する他の中央処理装置のアクセスを制御する第１アクセス制御装置を含むことができる。

前記複数の中央処理装置は、ブートコードを含むプログラムコードがローディングされるコードラムおよびユーザーデータがローディングされるデータラムと第３バスインターフェースを通じて連結され、第４ソフトウェアプログラムを実行する第４中央処理装置を含み、前記少なくとも一つのアクセス制御装置は、前記第３バスインターフェースと前記バスインターコネクタとの間に位置して、前記コードラムおよび前記データラムに対する他の中央処理装置のアクセスを制御する第２アクセス制御装置をさらに含むことができる。

前記第１中央処理装置は、クアッドコアを含み、前記第２中央処理装置、前記第３中央処理装置および前記第４中央処理装置は、シングルコアを含むことができる。

前記複数の中央処理装置は、前記第３中央処理装置、前記第１中央処理装置、前記第４中央処理装置および前記第２中央処理装置の順序に段階的にブーティングされた後、それぞれのソフトウェアプログラムを独立的に実行することができる。

本発明の他の実施例によれば、単一のシステムオンチップ（System-On-Chip、ＳｏＣ）に搭載された複数の中央処理装置（Central Processing Unit、ＣＰＵ）の動作方法であって、第１中央処理装置（Central Processing Unit、ＣＰＵ）で前記システムオンチップ（ＳｏＣ）のブートコードを実行する段階、そして前記第１中央処理装置で前記ブートコードにより呼出される１次ブートローダーを実行する段階を含み、前記１次ブートローダーは、前記第１中央処理装置の第１ソフトウェアプログラムを実行し、第２中央処理装置で実行する２次ブートローダーを呼出し、前記２次ブートローダーは、前記第２中央処理装置の第２ソフトウェアプログラムを実行する３次ブートローダーを呼出し、第３中央処理装置の第３ソフトウェアプログラムを実行し、前記３次ブートローダーは、第４中央処理装置の第４ソフトウェアプログラムを実行することができる。

前記第１ソフトウェアプログラムは、オペレーティングシステム（Operating System、ＯＳ）を含み、前記第２ソフトウェアプログラムは、リナックスカーネルを含み、前記第３ソフトウェアプログラムは、リアルタイムオペレーティングシステム（ＲＴＯＳ、real-time Operating System）を含み、前記第４ソフトウェアプログラムは、ファームウェアを含むことができる。

前記２次ブートローダーの第３ソフトウェアプログラムの実行は、前記第２中央処理装置と前記第３中央処理装置を連結するバスインターコネクタに連結された第１アクセス制御装置が前記第２中央処理装置の前記第３中央処理装置に対する接近を許容した場合に遂行され得る。

前記３次ブートローダーの第４ソフトウェアプログラムの実行は、前記第２中央処理装置と前記第４中央処理装置を連結するバスインターコネクタに連結された第２アクセス制御装置が前記第２中央処理装置の前記第４中央処理装置に対する接近を許容した場合に遂行され得る。

本発明の実施例によれば、異種のマルチＣＰＵを運用するシステムオンチップ（ＳｏＣ）で、従来のような仮想化技術を使用せずに、各ＣＰＵ間に競争状態なしに物理的資源を共有することができ、一部の共有資源に対するＣＰＵ接近を統制することができる。したがって、仮想化技術の使用による追加遅延時間の発生がないだけでなく、オーバーヘッドによる性能低下の問題を解決することができる。

また、リアルタイム作業処理を要求する応用においてリアルタイム性を満たすことができる環境を提供することができる。

本発明の実施例によるシステムオンチップ（ＳｏＣ）の構成図である。 図１のシステムオンチップ（ＳｏＣ）上に２種類のコントロールドメインを説明する図面である。 本発明の実施例によるブーティング順序をメモリ観点で示した図面である。 本発明の実施例によるシステムオンチップ（ＳｏＣ）のブーティング動作を説明する図面である。

以下、添付した図面を参照して本発明の実施例について本発明が属する技術分野における通常の知識を有する者が容易に実施することができるように詳しく説明する。しかし、本発明は、多様な異なる形態に実現することができ、ここで説明する実施例に限定されない。そして、図面において、本発明を明確に説明するために説明上不要な部分は省略し、明細書全体にわたって類似の部分については類似の図面符号を付した。

明細書全体において、ある部分がある構成要素を「含む」という時、これは特に反対になる記載がない限り、他の構成要素を除外せず、他の構成要素をさらに含むことができることを意味する。

また、明細書に記載された「・・・部」、「・・・器」、「・・・モジュール」などの用語は、少なくとも一つの機能がや動作を処理する単位を意味し、これはハードウェアやソフトウェアまたはハードウェアおよびソフトウェアの結合で実現され得る。

本明細書で「伝送または提供」は、直接的な伝送または提供することだけでなく、他の装置を通じてまたは迂回経路を利用して間接的に伝送または提供することも含むことができる。

本明細書で、単数で記載された表現は「一つ」または「単一」などの明示的な表現を使用しない以上、単数または複数に解釈され得る。

本明細書で、図面に関係なしに同一の図面番号は同一の構成要素を指し、「および／または」は、言及された構成要素のそれぞれおよび一つ以上の全ての組み合わせを含む。

本明細書で、第１、第２などのように序数を含む用語は、多様な構成要素を説明することに使用され得るが、前記構成要素は前記用語により限定されない。前記用語は一つの構成要素を他の構成要素から区別する目的のみで使用される。例えば、本開示の権利範囲を逸脱せずに第１構成要素は第２構成要素と命名されることができ、類似して第２構成要素も第１構成要素と命名され得る。

本明細書で、「ブートローダー（Bootloader）」は、電子装置をブーティングしたり始動させる時、使用者が電子装置を使用できるようにソフトウェアプログラムを特定の保存媒体（例えば、外部記憶装置）から読み取って主記憶装置（例えば、ＲＡＭ）に設置するプログラムをいう。

図１は本発明の実施例によるシステムオンチップ（System-On-Chip、ＳｏＣ）の構成図であり、図２は図１のシステムオンチップ（ＳｏＣ）上に２種類のコントロールドメインを説明する図面である。

図１を参照すれば、単一のシステムオンチップ（ＳｏＣ）１００は、４個の中央処理装置（Central Processing Unit、以下、「ＣＰＵ」と通称する）１０１，１０３，１０５，１０７を含む。

システムオンチップ（ＳｏＣ）１００は、ＣＰＵ＿１ １０１、ＣＰＵ＿２ １０３、ＣＰＵ＿３ １０５およびＣＰＵ＿４ １０７を含む。この時、ＣＰＵ＿１ １０１、ＣＰＵ＿２ １０３、ＣＰＵ＿３ １０５およびＣＰＵ＿４ １０７は、異種のＣＰＵであって、独立した作業を遂行するそれぞれのソフトウェアプログラムを実行する。

この時、ＣＰＵ＿１ １０１は、システムオペレーティングシステム（Operating System、ＯＳ）を実行することができる。システムオペレーティングシステムは、使用者との相互作用を含む汎用作業を実行し、例えば、アンドロイド（Android）オペレーティングシステムであり得る。

ＣＰＵ＿２ １０３は、使用者との相互作用なしに速い処理が必要な特殊作業を処理するソフトウェアプログラムを実行することができる。例えば、ＣＰＵ＿２ １０３は、リナックスカーネルを実行することができる。

ＣＰＵ＿３ １０５は、リアルタイム処理が必要な作業を処理するソフトウェアプログラムを実行することができる。例えば、ＣＰＵ＿３ １０５は、リアルタイムオペレーティングシステム（Real Time Operating System、ＲＴＯＳ）を実行することができる。

ＣＰＵ＿４ １０７は、他のＣＰＵ１０１，１０３，１０５に比べて低仕様プロセッサーを含むことができる。ＣＰＵ＿４ １０７は、無欠性検査などのような暗／復号化作業を処理するセキュリティファームウェア（Security Firmware）を実行することができる。

ＣＰＵ＿１ １０１は、クアッド（Quard）コアプロセッサーを含むことができる。ＣＰＵ＿２ １０３、ＣＰＵ＿３ １０５およびＣＰＵ＿４ １０７は、シングル（Single）コアプロセッサーを含むことができる。

このように、ＣＰＵ＿１ １０１、ＣＰＵ＿２ １０３、ＣＰＵ＿３ １０５およびＣＰＵ＿４ １０７が互いに独立したソフトウェアプログラムを実行することによって、例えばＣＰＵ＿１ １０１のソフトウェアプログラムは４個のコアプロセッサーを全て使用できるようになる。特に、ＣＰＵ＿１ １０１のソフトウェアプログラムがシステムオペレーティングシステムである場合、４個のコアプロセッサーを全て占有できるようになるため、システムオンチップ（ＳｏＣ）１００全体の性能が向上することができる。

ＣＰＵ＿１ １０１およびＣＰＵ＿２ １０３は、バス１０９を通じてＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）１１１、専用デバイス１１３および複数の共有デバイス１１５に連結される。ここで、専用デバイス１１３および複数の共有デバイス１１５は、ＵＡＲＴ（Universal asynchronous receiver/transmitter）、Ｉ２Ｃ（Inter-Integrated Circuit）、ＧＰＳＢ、ｅＭＭＣ（embedded Multi-Media Card）などを含むことができる。

この時、ＣＰＵ＿１ １０１およびＣＰＵ＿２ １０３とバス１０９との間にはリソース共有制御装置１１７が位置する。

リソース共有制御装置１１７は、ＣＰＵ＿１ １０１およびＣＰＵ＿２ １０３が共有する物理的資源のうちで排他的に使用する物理的資源に対するアクセスを制御する。

ＣＰＵ＿３ １０５は、バス１１９を通じてＳＲＡＭ（Static Random-Access Memory）１２１、専用デバイス１２３および複数の共有デバイス１２５に連結される。ここで、専用デバイス１２３および複数の共有デバイス１２５は、ＵＡＲＴ、ＩＣＴＣ（Input Capture Timer Counter）、直列フラッシュメモリ（Serial Flash Memory）、ＧＰＳＢなどを含むことができる。

この時、ＵＡＲＴ、ＧＰＳＢなどは共有されないＣＰＵ専用資源であり得る。

ＣＰＵ＿４ １０７は バス１２７を通じてコードラム（ＣＯＤＥ ＲＡＭ）１２９およびデータラム（ＤＡＴＡ ＲＡＭ）１３１に連結される。コードラム１２９およびデータラム１３１は、ＣＰＵ＿４ １０７のソフトウェアプログラム（ｅｘ．セキュリティファームウェア）をローディングする。この時、データラム１３１は共有されず、ＣＰＵ＿４ １０７のみにより占有される専用物理的資源であり得る。したがって、データラム１３１への接近はアクセス制御装置＿２ １３７により遮断され得る。

バス１０９，１１９，１２７は、バス－インターコネクタ１３３を通じて連結されて各バス１０９，１１９，１２７に連結された物理的資源１１１，１１５，１２１，１２５，１２９，１３１に連結される。したがって、ＣＰＵ＿１ １０１，ＣＰＵ＿２ １０３，ＣＰＵ＿３ １０５およびＣＰＵ＿４ １０７は、物理的資源１１１，１１５，１２１，１２５，１２９，１３１を共有することができる。例えば、ＣＰＵ＿１ １０１は、ＣＰＵ＿３ １０５のバス１１９に連結された物理的資源１２１，１２５に接近することができる。ここで、データラム１３１は、アクセス制御装置＿２ １３７により選択的に共有され得る。

この時、ＣＰＵ＿１ １０１およびＣＰＵ＿２ １０３は、プロセッサーを除いた全ての物理的資源１１１，１１３，１１５を共有する。

しかし、このように全ての物理的資源１１１，１１５，１２１，１２５，１２９，１３１が全てのＣＰＵ１０１，１０３，１０５，１０７により共有される場合、物理的資源１１１，１１５，１２１，１２５，１２９，１３１に対する接近において競争状態が発生することがある。このような競争状態なしにそれぞれの全てのＣＰＵ１０１，１０３，１０５，１０７が物理的資源１１１，１１５，１２１，１２５，１２９，１３１を共有するために本発明の実施例は２種類のコントロールドメインＰ１，Ｐ３を定義する。

図２を参照すれば、トラストゾーンコントロールドメイン（Trustzone Contro Domain）Ｐ１は、リソース共有制御装置１１７により制御される。

ＣＰＵ＿１ １０１およびＣＰＵ＿２ １０３は、バス－インターコネクタ１３３を通せずに、メモリを含む全ての物理的資源１１１，１１３，１１５を共有する。この時、リソース共有制御装置１１７は、共有される物理的資源のうちで排他的に使用しなければならない物理的資源に対しては物理的に区分して接近を遮断する。

リソース共有制御装置１１７は、ARM Trustzone Technologyを利用して物理的資源の使用を分離する。具体的にリソース共有制御装置１１７は、ARM Trustzone Techonolgyを利用してオペレーティングシステムよりも高い権限を有するファームウェア（firmware）をリソース共有制御装置１１７を通じて運用することができる。

リソース共有制御装置１１７は、ＣＰＵ＿１ １０１およびＣＰＵ＿２ １０３が互いに共有する物理的資源のうちで一部の物理的資源をＣＰＵ＿１ １０１にのみ排他的な接近権限を設定することができる。ＣＰＵ＿２ １０３は、ＣＰＵ＿１ １０１にのみ排他的な接近権限が設定された物理的資源に対してはリソース共有制御装置１１７により接近が遮断される。

アクセスコントロールドメインＰ３は、バス－インターコネクタ１３３に連結されたアクセス制御装置＿１ １３５およびアクセス制御装置＿２ １３７により制御される。

アクセス制御装置＿１ １３５は、バス１１９とバス－インターコネクタ１３３との間に連結される。

アクセス制御装置＿１ １３５は、バス１１９を通じて連結された物理的資源１２１、１２３、１２５に対する別途の接近権限を設定する。この接近権限はＣＰＵ＿３ １０５または物理的資源１２１、１２３、１２５に対する他のＣＰＵ１０１，１０３，１０７の接近遮断設定を含むことができる。アクセス制御装置＿１ １３５は、バス－インターコネクタ１３３を通じてバス１１９に向かうトラフィックを遮断することができる。

アクセス制御装置＿２ １３７は、バス１２７とバス－インターコネクタ１３３との間に連結される。

アクセス制御装置＿２ １３７は、バス１２７を通じて連結された物理的資源１２９，１３１に対する別途の接近権限を設定する。この接近権限はＣＰＵ＿４ １０７または物理的資源１２９，１３１に対する他のＣＰＵ１０１，１０３，１０５の接近遮断設定を含むことができる。

アクセス制御装置＿２ １３７は、バス－インターコネクタ１３３を通じてバス１２７に向かうトラフィックを遮断することができる。

ここで、アクセス制御装置＿１ １３５、アクセス制御装置＿２ １３７により遮断されるトラフィックは、物理的資源の共有要請、物理的資源に対する接近要請、ＣＰＵ間の通信要請などを含むことができる。

ＣＰＵ間の通信要請には、各ＣＰＵ１０１，１０３，１０５，１０７の正常でない状態情報の伝達要請が含まれ得る。ここで、正常でない状態情報は、リセット（reset）、再スタート（restart）、再ブーティング（reboot）、クラッシュ（crash）のうちの少なくとも一つを含むことができる。

このように、アクセス制御装置１３５，１３７を利用してＣＰＵ＿３ １０５またはＣＰＵ＿４ １０７に連結された物理的資源を共有したり保護することができる。

図１および図２で説明したように、本発明の実施例によれば、それぞれのＣＰＵ１０１，１０３，１０５，１０７が独立的にソフトウェアプログラムを実行し、競争状態なしに物理的資源を共有することができる。

この時、各ＣＰＵ１０１，１０３，１０５，１０７を動作可能な状態に転換するためのブーティング方法について説明する。ブーティング順序は各ＣＰＵ１０１，１０３，１０５，１０７間の動作環境とソフトウェアプログラムを運用する過程を含む。

単一のシステムオンチップ（ＳｏＣ）１００上の４個の異種ＣＰＵ１０１，１０３，１０５，１０７は、独立的なソフトウェアプログラムを運用し、それぞれ異なる目的の作業を遂行する。各ＣＰＵ１０１，１０３，１０５，１０７は、先に説明したように、自体的な物理的資源を所有すると同時に、これらを他のＣＰＵ１０１，１０３，１０５，１０７と共有して使用する。したがって、物理的資源の初期化がなされるブーティング段階を単一化して競争状態の発生なしに資源を初期化する。

図３は本発明の実施例によるブーティング順序をメモリの観点で示した図面である。

図３を参照すれば、競争状態の発生がない資源初期化をするブーティング順序をメモリ使用の観点で示した。

システムオンチップ（ＳｏＣ）１００上の電源が印加されると、ＣＰＵ＿３（図１の１０５）は、ＲＯＭに保存されているチップブートコード（Chipboot ROM Code）をＳＲＡＭ（図１，２の１２１）にローディングして実行する。チップブートコードは１次ブートローダーを呼出し、ＣＰＵ＿３ １０５は呼出された１次ブートローダーをＳＲＡＭ（図１，２の１２１）にローディングして実行する。

１次ブートローダーは、ＣＰＵ＿１（図１，２の１０１）の２次ブートローダーを呼出す。ＣＰＵ＿１ １０１は、呼出された２次ブートローダーをＳＲＡＭ１２１にローディングして実行する。２次ブートローダーは３次ブートローダーを呼出す。

ＣＰＵ＿１ １０１は、呼出された３次ブートローダーをＳＤＲＡＭ（図１，２の１１１）にローディングして実行する。

１次ブートローダーは、ＣＰＵ＿３ １０５のリアルタイムオペレーティングシステム（ＲＴＯＳ）を呼出し、呼出されたリアルタイムオペレーティングシステム（ＲＴＯＳ）は、ＣＰＵ＿３ １０５のＳＮＯＲ（Serial NOR Flash Memory）にＸＩＰ（eXecution In Place）を利用して実行され得る。ここで、ＳＮＯＲは、非揮発性メモリであって、物理的特性によりＳＲＡＭ１２１、ＳＤＲＡＭ１１１とは異なり非揮発性メモリである。ＳＮＯＲは、他の揮発性メモリとは異なり、Byte Accessが可能であるため、リアルタイムオペレーティングシステム（ＲＴＯＳ）をＳＤＲＡＭ１１１のようなメモリにローディングせず、直接ＳＮＯＲ上で実行することができる。

２次ブートローダーはＣＰＵ＿４（図１，２の１０７）のファームウェアを呼出し、呼出されたファームウェアはＣＰＵ＿４ １０７のコードラム（図１，２の１２９）にローディングされる。

３次ブートローダーは、ＣＰＵ＿１ １０１のアンドロイドＯＳとＣＰＵ＿２（図１，２の１０３）のリナックスカーネルを呼出し、呼出されたアンドロイドＯＳとリナックスカーネルはＳＤＲＡＭ１１１にローディングされる。

このように、４個の異種ＣＰＵ１０１，１０３，１０５，１０７は、電源が印加された時点に並列的に動作する。異種ＣＰＵ１０１，１０３，１０５，１０７は、ＣＰＵ＿３ １０５→ＣＰＵ＿１ １０１→ＣＰＵ＿２ １０３→ＣＰＵ＿４ １０７の順序に段階的に駆動された後、それぞれのソフトウェアプログラムを独立的に実行する。

図４は本発明の実施例によるシステムオンチップ（ＳｏＣ）のブーティング動作を説明する図面である。

図４を参照すれば、システムオンチップ（ＳｏＣ）１００上の異種ＣＰＵ１０１，１０３，１０５，１０７に電源がオン（Ｓ１０１）されると、最初に動作するＣＰＵはＣＰＵ＿３（図１，２の１０５）である。

ＣＰＵ＿３ １０５は、初期化（またはリセット）（Ｓ１０３）後、ロム（ＲＯＭ）に予め搭載されたチップブートコード（Chipboot ROM Code）を実行してブーティングのための基本作業を遂行する（Ｓ１０５）。

ＣＰＵ＿３ １０５は、チップブートコードによりストレージデバイス（１１５または１２３または１２５）から呼出された１次ブートローダーを実行（Ｓ１０７）する。ＣＰＵ＿３ １０５は、１次ブートローダーの実行でＣＰＵ＿３ １０５のソフトウェアプログラムを動作させるための基本作業を遂行し、ＣＰＵ＿１（図１，２の１０１）を動作させるための準備を進行する。このような準備は２次ブートローダーの呼出およびＣＰＵ＿１ １０１を駆動させる作業を含む。

ＣＰＵ＿３ １０５は、ＣＰＵ＿１ １０１に２次ブートローダーの呼出を伝達する（Ｓ１０９）。

ＣＰＵ＿３ １０５は、独立的なオペレーティングシステムであるＲＴＯＳを実行する（Ｓ１１１）。

ＣＰＵ＿１ １０１は、ＣＰＵ＿３ １０５により呼出された２次ブートローダーを実行する（Ｓ１１３）。ここで、２次ブートローダーは、ARM Trusted Firmwareであり得る。

２次ブートローダーは、ＣＰＵ＿４（図１，２の１０７）を動作させるための準備をし、３次ブートローダーを呼出す。つまり、ＣＰＵ＿１ １０１は、２次ブートローダーを実行してＣＰＵ＿４ １０７のファームウェア実行を要請する（Ｓ１１５）。

ＣＰＵ＿１ １０１は、２次ブートローダーにより呼出された３次ブートローダーを実行（Ｓ１１７）する。

このように、２次ブートローダーは、ブートローダーとしての役割だけでなく、物理的資源を多くの独立的なソフトウェアプログラムが安全に共有することができるようにセキュリティファームウェア（secure firmware）としての役割も共に遂行する。このために２次ブートローダーはブーティング段階以降にもセキュリティファームウェアとして遂行される一部のコードをＳＤＲＡＭ（図１，２の１１１）に維持する。

セキュリティファームウェアとしての２次ブートローダーは、ＣＰＵ＿１ １０１およびＣＰＵ＿２（図１，２の１０３）が共有する物理的資源を相互排他的に使用できるようにする。具体的に、２次ブートローダーは、ＣＰＵ＿１ １０１で最も高い権限の実行モードで作動される。２次ブートローダーは、ＣＰＵ＿１ １０１およびＣＰＵ＿２ １０３のそれぞれで実行されるソフトウェアプログラムの物理的資源接近を制限してＣＰＵ＿１ １０１およびＣＰＵ＿２ １０３間に発生し得る競争状態を除去する。

２次ブートローダーの実行によりＣＰＵ＿１ １０１はＣＰＵ＿３ １０５との従属関係から独立する。これによって、ＣＰＵ＿３ １０５は、自己を除いた残りのＣＰＵ１０１，１０３，１０７に対する始動と終了に対する権限を失う。

ＣＰＵ＿１ １０１の３次ブートローダーは、ＣＰＵ＿２（図１，２の１０３）のリナックスカーネルを呼出してＣＰＵ＿２ １０３を駆動する（Ｓ１１９）。次に、ＣＰＵ＿１ １０１の３次ブートローダーはアンドロイドＯＳを実行する（Ｓ１２１）。

全てのブーティング手続を完了すると、最終的に４個の異種ＣＰＵ１０１，１０３，１０５，１０７は、それぞれ異なる目的の作業を遂行する独立したソフトウェアプログラムを運用するようになる。したがって、仮想化技術を使用する従来の技術とは異なり、いずれか一つのソフトウェアプログラムが全体ＣＰＵを占有しない。したがって、ソフトウェアプログラムまたはＣＰＵ上の正常でないことが発生しても、仮想化技術を使用する場合とは異なり、全体システム１００の駆動なしに一部の問題になるソフトウェアプログラムまたはＣＰＵのみを再駆動するように設計することができる。

また、デバイス共有の観点で、仮想化技術を使用する場合、中央の制御プログラムがデバイス接近を制御するため、全てのＣＰＵがこの制御プログラムを経なければならないことによるオーバーヘッドが発生する。したがって、リアルタイム作業（Time critical）の場合、仮想化技術を使用することができない。しかし、本発明の実施例によれば、ＲＴＯＳのようなリアルタイム作業を遂行するＣＰＵ＿３ １０５が専用デバイス１２３を独占して使用するため、別途のオーバーヘッドの問題がない。

以上で説明した本発明の実施例は、装置および方法のみを通じて実現されるのではなく、本発明の実施例の構成に対応する機能を実現するプログラムまたはそのプログラムが記録された記録媒体を通じて具現されることもできる。

以上で本発明の実施例について詳細に説明したが、本発明の権利範囲はこれに限定されず、特許請求の範囲で定義している本発明の基本概念を利用した当業者の多様な変形および改良形態も本発明の権利範囲に属する。

Claims (13)

1. システムオンチップ（System-On-Chip、ＳｏＣ）であって、
   それぞれのソフトウェアプログラムを互いに独立的に実行する複数の中央処理装置（Central Processing Unit、ＣＰＵ）、
   前記複数の中央処理装置を連結するバスインターコネクタ、そして
   前記バスインターコネクタに連結され、前記複数の中央処理装置が前記バスインターコネクタを通じて共有する物理的資源に対して中央処理装置別にそれぞれのアクセスを制御する少なくとも一つのアクセス制御装置、を含む、システムオンチップ（ＳｏＣ）。
2. 前記少なくとも一つのアクセス制御装置は、物理的資源に対する共有要請、物理的資源に対する接近要請、中央処理装置の状態情報伝達を含む中央処理装置間の通信のうちの少なくとも一つを含むアクセス制御を遂行する、請求項１に記載のシステムオンチップ（ＳｏＣ）。
3. 前記複数の中央処理装置は、第１バスインターフェースを通じてメモリを含む物理的資源を共有する少なくとも二つの中央処理装置を含み、
   前記共有する物理的資源のうちで前記少なくとも二つの中央処理装置間に排他的に使用する物理的資源に対するアクセスを制御するリソース共有制御装置をさらに含む、請求項１に記載のシステムオンチップ（ＳｏＣ）。
4. 前記少なくとも二つの中央処理装置は、第１ソフトウェアプログラムを実行する第１中央処理装置、そして
   前記第１ソフトウェアプログラムと異なる第２ソフトウェアプログラムを実行する第２中央処理装置を含み、
   前記リソース共有制御装置は、前記少なくとも二つの中央処理装置間に排他的に使用する物理的資源のうちで前記第１ソフトウェアプログラムがローディングされるメモリ領域を物理的に分離し、分離されたメモリ領域に対して前記第２中央処理装置の接近を遮断する、請求項３に記載のシステムオンチップ（ＳｏＣ）。
5. 前記リソース共有制御装置は、前記第１ソフトウェアプログラムおよび前記第２ソフトウェアプログラムよりも権限レベルが高いファームウェアを運用し、前記ファームウェアを通じて前記排他的に使用する物理的資源に対する接近を制御する、請求項４に記載のシステムオンチップ（ＳｏＣ）。
6. 前記複数の中央処理装置は、第２バスインターフェースを通じてスタティックラム（ＲＡＭ、Random Access Memory）および複数のデバイスと連結され、第３ソフトウェアプログラムを実行する第３中央処理装置を含み、
   前記少なくとも一つのアクセス制御装置は、前記第２バスインターフェースと前記バスインターコネクタとの間に位置して、前記スタティックラムおよび前記複数のデバイスに対する他の中央処理装置のアクセスを制御する第１アクセス制御装置を含む、請求項４に記載のシステムオンチップ（ＳｏＣ）。
7. 前記複数の中央処理装置は、ブートコードを含むプログラムコードがローディングされるコードラムおよびユーザーデータがローディングされるデータラムと第３バスインターフェースを通じて連結され、第４ソフトウェアプログラムを実行する第４中央処理装置を含み、
   前記少なくとも一つのアクセス制御装置は、前記第３バスインターフェースと前記バスインターコネクタとの間に位置して、前記コードラムおよび前記データラムに対する他の中央処理装置のアクセスを制御する第２アクセス制御装置をさらに含む、請求項６に記載のシステムオンチップ（ＳｏＣ）。
8. 前記第１中央処理装置は、クアッドコアを含み、
   前記第２中央処理装置、前記第３中央処理装置および前記第４中央処理装置は、シングルコアを含む、請求項７に記載のシステムオンチップ（ＳｏＣ）。
9. 前記複数の中央処理装置は、前記第３中央処理装置、前記第１中央処理装置、前記第４中央処理装置および前記第２中央処理装置の順序に段階的にブーティングされた後、それぞれのソフトウェアプログラムを独立的に実行する、請求項７に記載のシステムオンチップ（ＳｏＣ）。
10. 単一のシステムオンチップ（System-On-Chip、ＳｏＣ）に搭載された複数の中央処理装置（Central Processing Unit、ＣＰＵ）の動作方法であって、
    第１中央処理装置（Central Processing Unit、ＣＰＵ）で前記システムオンチップ（ＳｏＣ）のブートコードを実行する段階、そして
    前記第１中央処理装置で前記ブートコードにより呼出される１次ブートローダーを実行する段階を含み、
    前記１次ブートローダーは、前記第１中央処理装置の第１ソフトウェアプログラムを実行し、第２中央処理装置で実行する２次ブートローダーを呼出し、
    前記２次ブートローダーは、前記第２中央処理装置の第２ソフトウェアプログラムを実行する３次ブートローダーを呼出し、第３中央処理装置の第３ソフトウェアプログラムを実行し、
    前記３次ブートローダーは、第４中央処理装置の第４ソフトウェアプログラムを実行する、動作方法。
11. 前記第１ソフトウェアプログラムは、オペレーティングシステム（Operating System、ＯＳ）を含み、
    前記第２ソフトウェアプログラムは、リナックスカーネルを含み、
    前記第３ソフトウェアプログラムは、リアルタイムオペレーティングシステム（ＲＴＯＳ、real-time Operating System）を含み、
    前記第４ソフトウェアプログラムは、ファームウェアを含む、請求項１０に記載の動作方法。
12. 前記２次ブートローダーの第３ソフトウェアプログラムの実行は、前記第２中央処理装置と前記第３中央処理装置を連結するバスインターコネクタに連結された第１アクセス制御装置が前記第２中央処理装置の前記第３中央処理装置に対する接近を許容した場合に遂行される、請求項１０に記載の動作方法。
13. 前記３次ブートローダーの第４ソフトウェアプログラムの実行は、前記第２中央処理装置と前記第４中央処理装置を連結するバスインターコネクタに連結された第２アクセス制御装置が前記第２中央処理装置の前記第４中央処理装置に対する接近を許容した場合に遂行される、請求項１０に記載の動作方法。

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