TWI574160B - 電子系統以及半導體裝置 - Google Patents

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TWI574160B
TWI574160B TW102115335A TW102115335A TWI574160B TW I574160 B TWI574160 B TW I574160B TW 102115335 A TW102115335 A TW 102115335A TW 102115335 A TW102115335 A TW 102115335A TW I574160 B TWI574160 B TW I574160B
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許禎訓
金載烈
李宰坤
趙南泌
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Description

電子系統以及半導體裝置 【相關申請案之交叉引用】
本申請案主張2012年5月16日申請之韓國專利申請案第10-2012-0052087號之優先權，所述申請案之全部揭示內容特此以引用之方式併入。
本發明概念之例示性實施例是有關於系統單晶片(system-on-chip，SoC)，且更特定而言，是有關於用於經由晶片至晶片連結提供對共用記憶體之存取的SoC、其操作方法以及包含上述之電子系統。
在某些電子系統中，至少兩個晶片可在彼此間共用單一記憶體。舉例而言，在電子系統中，記憶體可連接至第一晶片，且第二晶片可經由所述第一晶片存取所述記憶體。在此系統中，第一晶片保持在作用中(例如，在電力開啟狀態下)以使第二晶片能夠存取記憶體。然而，無限期地使第一晶片保持在電力開啟 狀態下以允許第二晶片存取記憶體會導致增大之功率消耗。
另外，若第一晶片為非作用中(例如，在電力關閉狀態下)，且第二晶片請求對記憶體之存取，則第一晶片必須切換至作用中狀態，此需要特定量之時間，進而導致回應速度之減小。
根據本發明概念之例示性實施例，一種電子系統包含：記憶體裝置；第一半導體裝置，其包含中央處理單元(central processing unit，CPU)及使得能夠對所述記憶體裝置進行存取的記憶體存取路徑；以及第二半導體裝置，其經組態以經由所述第一半導體裝置之所述記憶體存取路徑來存取所述記憶體裝置。
當所述第一半導體裝置之所述CPU為非作用中時，所述記憶體存取路徑可在無所述CPU之干預的情況下變為在作用中，以允許所述第二半導體裝置存取所述記憶體裝置。
根據本發明概念之例示性實施例，一種與外部半導體裝置及記憶體裝置連接的系統單晶片(SoC)包含CPU及經組態以允許所述外部半導體裝置存取所述記憶體裝置的記憶體存取路徑。
所述CPU及所述記憶體存取路徑可被選擇性地電力開啟或電力關閉。當所述CPU為非作用中時，所述記憶體存取路徑可在無所述CPU之干預的情況下變為在作用中，以使得所述外部半導體裝置存取所述記憶體裝置。
根據本發明概念之例示性實施例，提供電子系統之一種操作方法，所述電子系統包含記憶體裝置、存取所述記憶體裝置 之第一半導體裝置，以及經由所述第一半導體裝置存取所述記憶體裝置之第二半導體裝置。所述操作方法包含：在所述第一半導體裝置及所述第二半導體裝置在作用中的狀態下使除記憶體存取路徑以外的所述第一半導體裝置電力關閉，所述第二半導體裝置經由所述記憶體存取路徑存取所述記憶體裝置；所述第二半導體裝置斷開與所述第一半導體裝置之介面；使所述第一半導體裝置之記憶體介面電力關閉；所述第二半導體裝置請求所述第一半導體裝置連接所述介面；在除所述記憶體存取路徑以外所述第一半導體裝置電力關閉的狀態下在無中央處理單元之干預的情況下使所述記憶體存取路徑電力開啟；實體介面控制器將用於開始延遲鎖定迴路(delay-locked loop，DLL)鎖定之鎖定開始信號施加至實體介面；當回應於所述鎖定開始信號而完成所述DLL鎖定時啟用與所述第二半導體裝置之所述介面；以及向所述第二半導體裝置發送對所述介面連接請求之回應。
根據本發明概念之例示性實施例，提供連接至記憶體裝置且連接至遠端半導體裝置之半導體裝置的一種操作方法，所述遠端半導體裝置經由所述半導體裝置存取所述記憶體裝置。所述操作方法包含：在所述半導體裝置為非作用中之狀態下自所述遠端半導體裝置接收介面連接請求；在所述半導體裝置之中央處理單元(CPU)為非作用中的狀態下開始延遲鎖定迴路(DLL)鎖定以產生與所述記憶體裝置介接所需的時脈信號；以及當所述DLL鎖定完成時，向所述遠端半導體裝置發送對所述介面連接請求之回應。
在所述半導體裝置之所述CPU為非作用中的狀態下，可 使記憶體存取路徑電力開啟，所述遠端半導體裝置經由所述記憶體存取路徑存取所述記憶體裝置。
根據本發明概念之例示性實施例，一種電子系統包含：記憶體裝置；第一半導體裝置，其包含第一中央處理單元(CPU)及經組態以使得能夠對所述記憶體裝置進行存取的記憶體存取路徑；以及第二半導體裝置，其經組態以經由所述第一半導體裝置之所述記憶體存取路徑來存取所述記憶體裝置。當所述記憶體存取路徑在作用中且所述第一CPU為非作用中時，所述第二半導體裝置被准許存取所述記憶體裝置，且所述記憶體存取路徑經組態以在無所述第一CPU之干預的情況下變為在作用中。
根據本發明概念之例示性實施例，一種半導體裝置包含中央處理單元(CPU)及記憶體存取路徑。所述記憶體存取路徑連接至記憶體裝置，經組態以當所述記憶體存取路徑在作用中狀態下且所述CPU在非作用中狀態下時，使得另一半導體裝置能夠存取所述記憶體裝置，且經組態以在無所述CPU之干預的情況下進入所述作用中狀態。
根據本發明概念之例示性實施例，一種提供對共用記憶體之存取的方法包含：當第一半導體裝置及第二半導體裝置在作用中時，使所述第一半導體裝置的除了組件集合之形成記憶體存取路徑之子集以外的所述組件集合電力關閉，其中所述記憶體存取路徑為所述第二半導體裝置經由所述第一半導體裝置存取記憶體裝置的路徑；當所述第一半導體裝置為非作用中時，在所述第二半導體裝置變為非作用中之後即刻斷開所述第一半導體裝置與所述第二半導體裝置之間的介面；在所述第二半導體裝置變為在 作用中之後即刻將介面連接請求自所述第二半導體裝置發送至所述第一半導體裝置以連接所述介面；當所述第一半導體裝置的除了組件集合之形成所述記憶體存取路徑之所述子集以外的所述組件集合電力關閉時，在無中央處理單元之干預的情況下使所述記憶體存取路徑電力開啟；將經組態以開始延遲鎖定迴路(DLL)鎖定的鎖定開始控制信號施加至所述記憶體存取路徑中之實體介面；在所述DLL鎖定回應於所述鎖定開始控制信號完成之後即刻啟用所述第一半導體裝置與所述第二半導體裝置之間的所述介面；以及回應於所述介面連接請求將回應發送至所述第二半導體裝置。
根據本發明概念之例示性實施例，一種提供對共用記憶體裝置之存取的方法包含：當第二半導體裝置在非作用中狀態下時，自第一半導體裝置接收介面連接請求；當所述第二半導體裝置之中央處理單元(CPU)為非作用中時，開始延遲鎖定迴路(DLL)鎖定以產生用以與所述共用記憶體裝置介接的時脈信號；以及在所述DLL鎖定完成之後即刻向所述第一半導體裝置發送對所述介面連接請求之回應。
本發明概念之以上及其他特徵將藉由參看隨附圖式詳細描述本發明概念之例示性實施例而變得更顯而易見。
1‧‧‧電子系統
10‧‧‧第一半導體裝置
11‧‧‧中央處理單元
13‧‧‧第一裝置介面
14‧‧‧第一匯流排
15‧‧‧記憶體介面
16‧‧‧記憶體控制器
17‧‧‧實體介面控制器
18‧‧‧實體介面
20‧‧‧第二半導體裝置
21‧‧‧中央處理單元
23‧‧‧第二裝置介面
24‧‧‧第二匯流排
30‧‧‧(共用)記憶體裝置
31‧‧‧中央處理單元
35‧‧‧記憶體介面
36‧‧‧記憶體控制器
38‧‧‧實體介面
40‧‧‧電力單元
200‧‧‧電子系統
210‧‧‧處理器
220‧‧‧顯示器
230‧‧‧無線電收發器
240‧‧‧輸入裝置
250‧‧‧記憶體
300‧‧‧電子系統
310‧‧‧處理器
320‧‧‧輸入裝置
330‧‧‧顯示器
340‧‧‧記憶體
350‧‧‧數據機
500‧‧‧電子系統
510‧‧‧處理器
520‧‧‧影像感測器
530‧‧‧顯示器
540‧‧‧記憶體
550‧‧‧積體電路
ANT‧‧‧天線
ctrl_dll_on‧‧‧鎖定啟用信號
dll_locked_ctrl‧‧‧DLL鎖定完成信號
lock_start‧‧‧鎖定開始信號
lock_start_ctrl‧‧‧鎖定開始控制信號
lock_value‧‧‧鎖定值
OP1‧‧‧第一操作週期
OP2‧‧‧第二操作週期
OP3‧‧‧第三操作週期
OP4‧‧‧第四操作週期
OP5‧‧‧第五操作週期
OP6‧‧‧第六操作週期
S10~S34‧‧‧操作
圖1為根據本發明概念之例示性實施例之電子系統的方塊圖。
圖2為根據本發明概念之例示性實施例的說明於圖1中之第一半導體裝置及第二半導體裝置的示意性結構方塊圖。
圖3為根據本發明概念之例示性實施例的說明在第一半導體裝置為非作用中時電子系統之操作的圖。
圖4為根據本發明概念之例示性實施例的說明第一及第二半導體裝置皆為非作用中時之狀態的圖。
圖5為根據本發明概念之例示性實施例的在圖2中所說明之記憶體介面的結構方塊圖。
圖6為根據本發明概念之例示性實施例的圖示顯示延遲鎖定迴路(DLL)控制操作的時序圖。
圖7為記憶體介面之結構方塊圖。
圖8為根據本發明概念之例示性實施例之電子系統之操作方法的流程圖。
圖9為根據本發明概念之例示性實施例之電子系統的功能方塊圖。
圖10為根據本發明概念之例示性實施例之電子系統的功能方塊圖。
圖11為根據本發明概念之例示性實施例之電子系統的功能方塊圖。
後文中將參看隨附圖式更全面地描述本發明概念的例示性實施例。貫穿隨附圖式，相似參考數字可指代相似元件。
應理解，當元件被稱作「連接」或「耦接」至另一元件 時，其可直接連接或耦接至另一元件或者可存在介入元件。
應理解，儘管術語第一、第二等可在本文中用以描述各種元件，但此等元件不應受此等術語限制。此等術語僅用以將一個元件與另一元件進行區分。舉例而言，在不脫離本發明之教示的情況下，第一信號可稱為第二信號，且類似地，第二信號可稱為第一信號。
圖1為根據本發明概念之例示性實施例之電子系統1的方塊圖。電子系統1包含第一半導體裝置10、第二半導體裝置20、共用記憶體裝置(shared memory device)30及電力單元40。
第一半導體裝置10可為電子系統1之系統處理器。第一半導體裝置10包含經組態以存取共用記憶體裝置30的記憶體介面。第一半導體裝置10可直接存取共用記憶體裝置30。
第二半導體裝置20經由第一半導體裝置10存取共用記憶體裝置30。舉例而言，第二半導體裝置20可不包含內建式記憶體，且可共用連接至第一半導體裝置10之共用記憶體裝置30。
電力單元40將電力供應至第一半導體裝置10及第二半導體裝置20以及共用記憶體裝置30。
除了說明於圖1中之第一半導體裝置10、第二半導體裝置20、共用記憶體裝置30以及電力單元40以外，電子系統1亦可包含(例如)輸入裝置、時脈單元及/或輸出裝置。舉例而言，所述輸入裝置可為小鍵盤、按鈕或觸控式螢幕。舉例而言，所述輸出裝置可為顯示器或音訊輸出單元。
舉例而言，電子系統1可為行動裝置、手持型裝置，或手持型電腦，諸如行動電話(mobile phone)、智慧型手機(smart phone)、平板個人電腦(personal computer，PC)、個人數位助理(personal digital assistant，PDA)、攜帶型多媒體播放器(portable multimedia player，PMP)、MP3播放器，或自動導航系統，然而，電子系統1並不限於此。
第一半導體裝置10可使用例如應用程式處理器之系統單晶片(system-on-chip，SoC)來實施。舉例而言，第二半導體裝置20可為諸如數據機之網路裝置，然而，第二半導體裝置20並不限於此。
圖2為根據例示性實施例的說明於圖1中之第一半導體裝置10及第二半導體裝置20的示意性結構方塊圖。第一半導體裝置10包含中央處理單元(central processing unit，CPU)11、經組態以與第二半導體裝置20介接之第一裝置介面13、第一匯流排14，以及經組態以存取記憶體裝置30之記憶體介面15。
CPU 11可控制第一半導體裝置10之總體操作。第一裝置介面13為經組態以與第二半導體裝置20介接之功能區塊。第一裝置介面13可經由安置於第二半導體裝置20中之第二裝置介面23而與第二半導體裝置20介接。儘管第一裝置介面13及第二裝置介面23被說明為動態隨機存取記憶體(dynamic random access memory，DRAM)介面，而記憶體裝置30可為DRAM，但例示性實施例並不限於此。在第一半導體裝置10中，第一匯流排14將第一裝置介面13與CPU 11及記憶體介面15之記憶體控制器16連接。
記憶體介面15包含所述記憶體控制器16、實體介面控制器17及實體介面18。記憶體控制器16控制記憶體裝置30之操 作。實體介面18根據記憶體控制器16之控制來控制在記憶體裝置30與記憶體控制器16之間傳送的信號之時序。實體介面控制器17回應於第二半導體裝置20之介面連接請求而控制實體介面18之延遲鎖定迴路(delay-locked loop，DLL)操作。在例示性實施例中，實體介面控制器17在無CPU 11之干預的情況下控制DLL操作。
第二半導體裝置20包含CPU 21、所述第二裝置介面23及第二匯流排24。CPU 21可控制第二半導體裝置20之總體操作。第二裝置介面23為經組態以經由第一裝置介面13而與第一半導體裝置10介接之功能區塊。在第二半導體裝置20中，第二匯流排24連接第二裝置介面23與CPU 21。
在例示性實施例中，記憶體裝置30可為同步動態隨機存取記憶體(synchronous dynamic random access memory，SDRAM)，然而，記憶體裝置30並不限於此。當記憶體裝置30為SDRAM時，實體介面18可為雙資料速率(double data rate，DDR)實體介面。第一裝置介面13及第二裝置介面23可根據DRAM介面彼此介接。
圖3為根據例示性實施例的說明在第一半導體裝置10為非作用中(inactive)時電子系統1之操作的圖。參看圖3，第一半導體裝置10可在預定條件下進入電力關閉模式以便減少功率消耗。舉例而言，所述預定條件可為在預定時間週期期間未接收到使用者輸入的情形，然而，預定條件並不限於此。當在電力關閉模式(power-down mode)下時，第一半導體裝置10之CPU 11為非作用中。然而，當第二半導體裝置20在作用中(active)狀態 下時，第一半導體裝置10之記憶體存取路徑在電力開啟狀態(power-on state)下，此允許甚至是在第一半導體裝置10之CPU 11為非作用中時，第二半導體裝置20亦能經由第一半導體裝置10存取共用記憶體(例如，記憶體裝置30)。所述記憶體存取路徑為第一半導體裝置10中之路徑，第二半導體裝置20經由所述路徑存取記憶體裝置30。所述記憶體存取路徑可包含第一裝置介面13、第一匯流排14及記憶體介面15，如圖3中所說明。
如圖3中所說明，當第二半導體裝置20在作用中而同時第一半導體裝置10為非作用中時，在第一半導體裝置10中僅第一裝置介面13、第一匯流排14及記憶體介面15在電力開啟狀態下(例如，作用中狀態)，且CPU 11在電力關閉狀態(power-off state)下(例如，非作用中狀態)。
圖4為說明第一半導體裝置10及第二半導體裝置20皆為非作用中時之狀態的圖。當在第一半導體裝置10為非作用中，第二半導體裝置20變為非作用中時，第一半導體裝置10之第一裝置介面13與第二半導體裝置20之第二裝置介面23斷開。另外，撤銷啟動(deactivate)第一半導體裝置10之記憶體存取路徑(例如，使第一裝置介面13、第一匯流排14及記憶體介面15電力關閉)。
當第二半導體裝置20自非作用中狀態轉變為作用中狀態時，在第一半導體裝置10內僅第一半導體裝置10之記憶體存取路徑被電力開啟，此允許在不使整個第一半導體裝置10電力開啟的情況下第二半導體裝置20存取記憶體裝置30。舉例而言，因為在第一半導體裝置10在非作用中狀態下的同時，第二半導體裝置 20可重複地在作用中狀態與非作用中狀態之間切換，所以第一半導體裝置10可在不電力開啟其所有元件的情況下根據第二半導體裝置20之狀態僅重複地電力開啟或電力關閉記憶體存取路徑。參看圖2及圖3，儘管CPU 11是第一半導體裝置10之被圖示顯示為在非作用中狀態期間電力關閉之唯一元件，但例示性實施例並不限於此。舉例而言，根據例示性實施例，當在非作用中狀態時，僅第一半導體裝置10之記憶體存取路徑中的元件被電力開啟，且並非記憶體存取路徑之一部分的所有其他元件皆被電力關閉。亦即，第一半導體裝置10中之元件集合的子集(所述子集形成記憶體存取路徑)可被電力開啟而同時第一半導體裝置10之所有其他元件被電力關閉。
如以上所描述，當第二半導體裝置20變為在作用中而同時第一半導體裝置10之CPU 11為非作用中時，在無CPU 11之干預的情況下，僅包含第一裝置介面13、第一匯流排14及記憶體介面15之記憶體存取路徑變為在作用中以允許第二半導體裝置20經由第一半導體裝置10存取記憶體裝置30。
圖5為根據本發明概念之例示性實施例的在圖2中所說明之記憶體介面15的結構方塊圖。記憶體介面15包含記憶體控制器16、實體介面控制器17及實體介面18。記憶體控制器16控制記憶體裝置30。實體介面18根據記憶體控制器16之控制來控制在記憶體裝置30與記憶體控制器16之間傳送的信號之時序。實體介面18包含控制所述時序之DLL。
實體介面控制器17回應於第二半導體裝置20之介面連接請求而控制實體介面18之DLL的鎖定操作。舉例而言，實體 介面控制器17在無CPU 11之干預的情況下控制DLL之操作。
圖6為根據例示性實施例之圖示顯示DLL控制操作的時序圖。在第一操作週期OP1中，第一半導體裝置10被電力開啟且鎖相迴路(phase-locked loop，PLL)進行操作。將DLL鎖定啟用信號ctrl_dll_on自記憶體控制器16傳輸至實體介面18，從而啟用DLL。在第二操作週期OP2中，執行DLL之鎖定操作。為了開始DLL之鎖定操作，記憶體控制器16將鎖定開始信號lock_start施加至實體介面控制器17。回應於鎖定開始信號lock_start，實體介面控制器17將鎖定開始控制信號lock_start_ctrl施加至實體介面18。回應於鎖定開始控制信號lock_start_ctrl，實體介面18之DLL可開始鎖定操作。當鎖定操作開始時，在實體介面18中產生鎖定值lock_value。當DLL之鎖定操作在預定時間週期之後完成時，實體介面18向實體介面控制器17發送DLL鎖定完成信號dll_locked_ctrl，其指示DLL之鎖定操作已完成。實體介面控制器17將DLL鎖定完成信號dll_locked_ctrl傳輸至記憶體控制器16。當DLL之鎖定操作完成時，第三操作週期OP3開始。在第三操作週期OP3中，記憶體裝置30經初始化。當記憶體裝置30之初始化完成時，在第四操作週期OP4中執行記憶體存取。
在第五操作週期OP5中，如圖4中所圖示顯示，包含第一裝置介面13、第一匯流排14及記憶體介面15之記憶體存取路徑被電力關閉。此時，記憶體裝置30在自我再新模式(self-refresh mode)下操作。在第六操作週期OP6中，如圖3中所圖示顯示，在第一半導體裝置10中僅包含第一裝置介面13、第一匯流排14及記憶體介面15之記憶體存取路徑變為在作用中而同時CPU 11 保持為非作用中。
在第六操作週期OP6中，實體介面控制器17將鎖定開始控制信號lock_start_ctrl施加至實體介面18以開始實體介面18之DLL的鎖定操作。此時，實體介面控制器17可將鎖定開始控制信號lock_start_ctrl驅動至邏輯低位準，且接著在預定時間週期過去之後將其改變為邏輯高位準。
DLL可回應於鎖定開始控制信號lock_start_ctrl而開始鎖定操作。當DLL開始鎖定操作時，在實體介面18中產生鎖定值lock_value。當DLL之鎖定操作在預定時間週期已過去之後完成時，實體介面18向實體介面控制器17發送DLL鎖定完成信號dll_locked_ctrl，其指示鎖定操作完成。實體介面控制器17將DLL鎖定完成信號dll_locked_ctrl傳輸至記憶體控制器16。其後，第一半導體裝置10啟用第一半導體裝置10與第二半導體裝置20之間的介面，且將對第二半導體裝置20之介面連接請求的回應發送至第二半導體裝置20。因此，第二半導體裝置20能夠經由第一半導體裝置10存取記憶體裝置30。
當電力被關閉時，記憶體控制器16經組態以進入電力關閉模式(例如，低功率模式)。當在電力關閉模式下時，記憶體控制器16之每一內部狀態皆被保持。因此，當記憶體控制器16隨後被電力開啟時，控制信號保持於其在進入電力關閉模式之前的相同狀態下。當記憶體控制器16被電力關閉時，可連續地向實體介面18供應電力，且時脈可停止。因此，在再次電力開啟之後可再次需要DLL之鎖定操作。根據例示性實施例，在記憶體存取路徑被電力開啟之後，實體介面控制器17開始實體介面18中之DLL 的鎖定操作。因此，可在無CPU 11之干預的情況下執行DLL的鎖定。
圖7為記憶體介面35之結構方塊圖。參看圖7，不同於圖5之記憶體介面15，記憶體介面35包含記憶體控制器36及實體介面38，且不包含實體介面控制器。在此情形下，CPU 31在每一電力開啟程序之後組態記憶體介面35以便鎖定實體介面38之DLL。因此，在每一電力開啟程序之後，CPU 31被再次電力開啟，且經過重新開機程序，此耗費時間且消耗電力。
根據如圖5中所圖示顯示之本發明概念之例示性實施例，當電力關閉狀態轉變為電力開啟狀態時，實體介面控制器17控制用於DLL的鎖定(DLL locking)的多個信號。因此，在無CPU 11之干預的情況下執行DLL的鎖定，且時間及功率消耗可減少。
圖8為根據本發明概念之例示性實施例之電子系統之操作方法的流程圖。在操作S10中，當第一半導體裝置(在圖8中稱作UNIT1)及第二半導體裝置(在圖8中稱作UNIT2)兩者在作用中時，介面連接於所述第一半導體裝置與所述第二半導體裝置之間。
第一半導體裝置可在操作S12中變為非作用中。當第一半導體裝置為非作用中時，在操作S14中，第一半導體裝置之除了屬於用於存取記憶體裝置之記憶體存取路徑之元件以外的元件被電力關閉。其後，當第二半導體裝置亦變為非作用中時，在操作S16中，第二半導體裝置斷開在第一及第二半導體裝置之間建立的介面。在操作S18中，第一半導體裝置內之記憶體存取路徑 被電力關閉，所述記憶體存取路徑早先被電力開啟以准許由第二半導體裝置存取記憶體裝置。
當第二半導體裝置自非作用中狀態轉變為作用中狀態時，在操作S20中，第二半導體裝置將請求再次建立第一及第二半導體裝置之間的介面之請求發送至第一半導體裝置。在操作S22中，在無CPU之干預的情況下僅第一半導體裝置中之記憶體存取路徑被電力開啟。
在操作S24中，實體介面控制器將鎖定開始控制信號施加至實體介面以開始DLL的鎖定。此時，實體介面控制器可在預定週期期間將鎖定開始控制信號驅動至邏輯低位準。
當在操作S26中DLL的鎖定完成時，在操作S30中，第一半導體裝置啟用與第二半導體裝置之介面。當在操作S26中DLL的鎖定未完成時，第一半導體裝置等候DLL的鎖定完成。
在啟用了與第二半導體裝置之介面之後，在操作S32中，第一半導體裝置向第二半導體裝置發送對介面連接請求之回應。在操作S34中，第二半導體裝置接著經由第一半導體裝置存取記憶體裝置。
圖9為根據本發明概念之例示性實施例之電子系統200的功能方塊圖。參看圖9，電子系統200可實施為(例如)蜂巢式電話(cellular phone)、智慧型手機、平板個人電腦(PC)、個人數位助理(PDA)或無線電通信系統，然而，電子系統200並不限於此。
舉例而言，電子系統200可包含處理器210、顯示器220、無線電收發器230、輸入裝置240及記憶體250。
所述無線電收發器230經由天線ANT傳輸或接收無線電信號。無線電收發器230可將經由天線ANT接收之無線電信號轉換為可由處理器210處理之信號。因此，處理器210可處理自無線電收發器230輸出之信號且將所述經處理之信號傳輸至記憶體250或顯示器220。
輸入裝置240允許實現用於控制處理器210之操作的控制信號或待由處理器210處理之資料。輸入裝置240可由諸如觸控板或電腦滑鼠之指標裝置、小鍵盤或鍵盤實施，然而，輸入裝置240並不限於此。
處理器210可控制顯示器220之操作以顯示自記憶體250輸出之資料、自無線電收發器230輸出之資料或自輸入裝置240輸出之資料。處理器210、無線電收發器230及記憶體250可分別對應於第一半導體裝置10、第二半導體裝置20及記憶體裝置30。
圖10為根據本發明概念之例示性實施例之電子系統300的功能方塊圖。參看圖10，電子系統300可實施為(例如)個人電腦(PC)、平板PC、迷你筆記型電腦、電子閱讀器、個人數位助理(PDA)、攜帶型多媒體播放器(PMP)、MP3播放器或MP4播放器，然而，電子系統300並不限於此。
舉例而言，電子系統300可包含處理器310、輸入裝置320、顯示器330、記憶體340及/或網路裝置(例如，數據機350)。
處理器310可根據經由輸入裝置320輸入之資料將儲存於記憶體340中之資料顯示於顯示器330上。舉例而言，輸入裝置320可由諸如觸控板或電腦滑鼠之指標裝置、小鍵盤或鍵盤實施，然而，輸入裝置320並不限於此。處理器310可控制電子系 統300之總體操作且控制記憶體340之操作。
數據機350為經由處理器310存取記憶體340之裝置。數據機350允許電子系統300連接至通信網路，以使得電子系統300可與另一電子系統(例如，PC)通信。處理器310、數據機350及記憶體340可分別對應於第一半導體裝置10、第二半導體裝置20及記憶體裝置30。
圖11為根據本發明概念之例示性實施例之電子系統500的功能方塊圖。參看圖11，電子系統500可實施為諸如數位相機、配備數位相機之蜂巢式電話、配備數位相機之智慧型手機或配備數位相機之平板PC的影像處理裝置，然而，電子系統500之例示性實施例並不限於此。
電子系統500可包含處理器510、影像感測器520、顯示器530、記憶體540及/或積體電路(integrated circuit，IC)550。
影像感測器520將光學影像轉換為數位信號且將所述數位信號輸出至處理器510或記憶體540。數位信號可受處理器510控制以經由顯示器530顯示或儲存於記憶體540中。
IC 550為經由處理器510存取記憶體540之裝置。IC 550允許電子系統500連接至通信網路，以使得電子系統500可與另一電子系統(例如，PC)通信。處理器510、IC 550及記憶體540可分別對應於第一半導體裝置10、第二半導體裝置20及記憶體裝置30。
本發明概念之例示性實施例可體現為在電腦可讀儲存媒體上之電腦可讀程式碼。電腦可讀儲存媒體是可將資料儲存為其後可由電腦系統讀取之程式的任何資料儲存裝置。電腦可讀儲存 媒體之實例包含唯讀記憶體(read-only memory，ROM)、隨機存取記憶體(random-access memory，RAM)、CD-ROM、磁帶、軟性磁碟及光學資料儲存裝置。
電腦可讀儲存媒體亦可分散於網路耦接之電腦系統上，以使得以分散方式儲存且執行電腦可讀程式碼。
應理解，本發明概念之例示性實施例可以硬體、軟體、韌體、專用處理器或其組合之各種形式來實施。在一個實施例中，根據以上所描述之例示性實施例的方法可以軟體形式實施為有形地體現於電腦可讀儲存媒體或電腦程式產品上的應用程式。因而，所述應用程式體現於非暫時性有形媒體上。應用程式可被上載至包括任何合適架構之處理器且由所述處理器執行。
應進一步理解，本文中所描述之方法中的任一者可包含額外步驟：提供包括體現於電腦可讀儲存媒體上之相異軟體模組之系統。可接著使用在一或多個硬體處理器上執行的如以上所描述之系統之相異軟體模組及/或子模組來執行所述方法步驟。另外，電腦程式產品可包含具有程式碼的電腦可讀儲存媒體，所述程式碼用以經實施以便執行本文中所描述之一或多個方法步驟，包含向系統提供相異軟體模組。
如以上所描述，根據本發明概念之例示性實施例，在經由晶片至晶片連結提供對共用記憶體之存取的系統中，功率消耗可得以減少。另外，連接至記憶體之半導體裝置可能能夠回應於遠端半導體裝置之記憶體存取請求而在無CPU之干預的情況下迅速喚醒，藉此迅速對所述請求做出回應。因此，系統之操作速度可增大。
雖然已參考本發明概念之例示性實施例特定地圖示顯示且描述了本發明概念，但一般熟習此項技術者應理解，在不脫離如由以下申請專利範圍所界定之本發明概念的精神及範疇之情況下可作出形式及細節上之各種改變。
1‧‧‧電子系統
10‧‧‧第一半導體裝置
11‧‧‧中央處理單元
13‧‧‧第一裝置介面
14‧‧‧第一匯流排
15‧‧‧記憶體介面
16‧‧‧記憶體控制器
17‧‧‧實體介面控制器
18‧‧‧實體介面
20‧‧‧第二半導體裝置
21‧‧‧中央處理單元
23‧‧‧第二裝置介面
24‧‧‧第二匯流排
30‧‧‧記憶體裝置

Claims (10)

  1. 一種電子系統，其包括：記憶體裝置；第一半導體裝置，其包括第一中央處理單元及經組態以使得能夠對所述記憶體裝置進行存取的記憶體存取路徑；以及第二半導體裝置，其經組態以經由所述第一半導體裝置之所述記憶體存取路徑來存取所述記憶體裝置，其中當所述記憶體存取路徑在作用中且所述第一中央處理單元為非作用中時，所述第二半導體裝置被准許存取所述記憶體裝置，且所述記憶體存取路徑經組態以在無所述第一中央處理單元之干預的情況下變為在作用中。
  2. 如申請專利範圍第1項所述之電子系統，其中所述記憶體存取路徑包括：第一裝置介面，其經組態以與所述第二半導體裝置介接；記憶體介面，其經組態以與所述記憶體裝置介接；以及第一匯流排，其經組態以將所述第一裝置介面與所述第一中央處理單元及所述記憶體介面連接。
  3. 如申請專利範圍第2項所述之電子系統，其中所述記憶體介面包括：記憶體控制器，其經組態以控制所述記憶體裝置；實體介面，其經組態以在所述記憶體控制器之控制下控制在所述記憶體裝置與所述記憶體控制器之間傳送的信號之時序；以及實體介面控制器，其經組態以控制所述實體介面之延遲鎖定 迴路的鎖定。
  4. 如申請專利範圍第3項所述之電子系統，其中當所述第一中央處理單元為非作用中且所述第二半導體裝置在作用中時，所述第一中央處理單元經組態以被電力關閉且所述記憶體存取路徑經組態以被電力開啟。
  5. 如申請專利範圍第4項所述之電子系統，其中當所述第一中央處理單元及所述第二半導體裝置為非作用中時，所述記憶體存取路徑經組態以被電力關閉，而當所述記憶體存取路徑被電力關閉且所述第二半導體裝置在作用中時，所述記憶體存取路徑經組態以在自所述第二半導體裝置接收到用以與所述第一半導體裝置介接的請求之後即刻在無所述第一中央處理單元之干預的情況下被電力開啟。
  6. 如申請專利範圍第5項所述之電子系統，其中所述實體介面控制器經組態以當所述記憶體存取路徑被電力開啟時，將鎖定開始控制信號施加至所述實體介面，所述鎖定開始控制信號經組態以開始所述延遲鎖定迴路的鎖定，以及所述實體介面控制器經組態以在所述延遲鎖定迴路的鎖定完成之後即刻將鎖定完成信號自所述實體介面傳輸至所述記憶體控制器。
  7. 如申請專利範圍第2項所述之電子系統，其中所述第二半導體裝置包括：第二中央處理單元；第二裝置介面，其經組態以與所述第一半導體裝置介接；以及 第二匯流排，其經組態以將所述第二裝置介面與所述第二中央處理單元連接。
  8. 一種半導體裝置，其包括：中央處理單元；以及記憶體存取路徑，其中所述記憶體存取路徑連接至記憶體裝置，經組態以當所述記憶體存取路徑在作用中狀態下且所述中央處理單元在非作用中狀態下時，使得能夠由另一半導體裝置存取所述記憶體裝置，且經組態以在無所述中央處理單元之干預的情況下進入所述作用中狀態。
  9. 如申請專利範圍第8項所述之半導體裝置，其中所述記憶體存取路徑包括：第一裝置介面，其經組態以與所述另一半導體裝置介接；記憶體介面，其經組態以與所述記憶體裝置介接；以及第一匯流排，其經組態以將所述第一裝置介面與所述中央處理單元及所述記憶體介面連接。
  10. 如申請專利範圍第8項所述之半導體裝置，其中當所述中央處理單元為非作用中且所述另一半導體裝置在作用中時，所述中央處理單元經組態以被電力關閉且所述記憶體存取路徑經組態以被電力開啟。
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