JP6143546B2 - チップ・ツー・チップリンクを通じて共有メモリへのアクセスを支援するシステムオンチップ、その動作方法、及び該システムオンチップを含む電子システム - Google Patents

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Description

本発明は、システムオンチップ（ＳｏＣ：Ｓｙｓｔｅｍ−ｏｎ−Ｃｈｉｐ）に係り、特に、チップ・ツー・チップリンクを通じて共有メモリへのアクセスを提供するＳｏＣ、その動作方法、及び該ＳｏＣを含む電子システムに関する。
一部の電子システムで、２つ以上のチップが１つのメモリを共有する場合がある。例えば、１つのチップ（説明の便宜上、第１チップと称する）にメモリが連結されており、他のチップ（説明の便宜上、遠隔チップまたは第２チップと称する）は、第１チップを通じてメモリにアクセスする。
このようなシステムで、第２チップがメモリにアクセスするためには、第１チップは、常にアクティブ状態（または、パワーオン状態）でなければならない。しかし、第１チップがイナクティブ状態に入ることができるにも拘わらず、第２チップのメモリアクセスのためには、第１チップを常にパワーオン状態に保持することは、電力消費が大きい。
一方、第１チップがイナクティブ（パワーオフ）である状態で、第２チップがメモリにアクセスしようとすれば、第１チップはアクティブ状態に切替えられなければならない。この際、第２チップがメモリにアクセスできるように、第１チップは完全なアクティブ状態になる必要があるが、このためにはある程度の時間がかかり、この時間が長くなれば、応答速度が遅くなる。
特開２００６−０６５４０７号公報 韓国特許第０５２１３６５号公報 米国特許出願公開２０１１−１７９２２０号明細書 米国特許第７，３６６，８６２号公報 米国特許第７，４３７，５００号公報 米国特許第７，９７５，１６４号公報 米国特許出願公開２０１０−００７７７０号明細書 米国特許出願公開２０１１−１４５４９２号明細書 米国特許出願公開２０１１−２４６７１３号明細書
本発明が解決しようとする技術的な課題は、チップ・ツー・チップリンクを通じて共有メモリへのアクセスを支援するシステムで電力消費を減らしうるＳｏＣ、それを含む電子システム及びその動作方法を提供することにある。
本発明の実施形態による電子システムは、メモリ装置と、ＣＰＵと、前記メモリ装置にアクセスするためのメモリアクセス経路部とを含む第１半導体装置と、前記第１半導体装置の前記メモリアクセス経路部を通じて前記メモリ装置にアクセスする第２半導体装置と、を含む。
前記第１半導体装置の前記ＣＰＵが、イナクティブ状態である時、前記ＣＰＵの介入なしに前記メモリアクセス経路部をアクティブにして、前記第２半導体装置が、前記メモリ装置をアクセス可能にする。
本発明の一実施形態によるシステムオンチップ（ＳＯＣ）は、外部半導体装置及びメモリ装置に接続され、ＣＰＵと、前記外部半導体装置が、前記メモリ装置にアクセス可能にするメモリアクセス経路部と、を含む。
前記ＣＰＵ及び前記メモリアクセス経路部は、それぞれ選択的に電源供給または電源遮断がなされ、前記ＣＰＵが、イナクティブ状態である時、前記ＣＰＵの介入なしに前記メモリアクセス経路部をアクティブして、前記外部半導体装置が、前記メモリ装置をアクセス可能にする。
本発明の実施形態による半導体装置の動作方法は、メモリ装置に連結された半導体装置−前記半導体装置は、前記半導体装置を通じて前記メモリ装置にアクセスできる遠隔半導体装置にも連結される−の動作方法であって、前記半導体装置がイナクティブされた状態で、前記遠隔半導体装置からインターフェース連結要請を受信する段階と、前記半導体装置のＣＰＵはイナクティブされた状態で、前記メモリ装置とのインターフェースに必要なクロック信号の生成のために、ＤＬＬのロッキング動作を始める段階と、前記ＤＬＬのロッキング動作が完了すれば、前記遠隔半導体装置に前記インターフェース連結要請に対する応答を伝送する段階と、を含む。
一実施形態によれば、前記半導体装置のＣＰＵはイナクティブされた状態で、前記遠隔半導体装置が、前記メモリ装置にアクセスするための経路であるメモリアクセス経路部は、パワーオンになりうる。
本発明の実施形態による装置とその動作方法とによれば、チップ・ツー・チップリンクを通じて共有メモリへのアクセスを支援するシステムで電力消費を減らしうる。
また、遠隔半導体装置のメモリアクセス要請時に、メモリに連結されている半導体装置が、ＣＰＵの介入なしに迅速にアウェイクすることによって、遠隔半導体装置の要請に迅速に反応することができる。したがって、チップ・ツー・チップリンクを通じて共有メモリへのアクセスを支援するシステムで動作速度が向上する。
本発明の一実施形態による電子システムの概略的なブロック図。 図１に示された第１及び第２半導体装置の概略的な構成ブロック図。 第１半導体装置のイナクティブ状態での電子システムの動作を説明する図。 第１及び第２半導体装置のいずれもがイナクティブ状態であることを説明する図。 図２に示されたメモリインターフェース部の一実施形態を示す構成ブロック図。 ＤＬＬ制御動作を説明するタイミング図。 本発明の比較例によるメモリインターフェース部の一例を示す構成ブロック図。 本発明の実施形態による電子システムの動作方法を示すフローチャート。 本発明の他の実施形態による電子システムを示す機能ブロック図。 本発明のさらに他の実施形態による電子システムを示す機能ブロック図。 本発明のさらに他の実施形態による電子システムを示す機能ブロック図。
以下、本明細書に添付した図面を参照して、本発明の実施形態を詳しく説明する。
図１は、本発明の一実施形態による電子システムの概略的なブロック図である。
電子システム１は、第１半導体装置１０、第２半導体装置２０、共有メモリ装置３０、及びパワーユニット４０を含む。
第１半導体装置１０は、電子システムのシステムプロセッサであり得る。第１半導体装置１０は、共有メモリ装置３０にアクセスするためのメモリインターフェースを備えて、共有メモリ装置３０に直接アクセスすることができる。
第２半導体装置２０は、第１半導体装置１０を通じてメモリ装置３０にアクセスすることができる。すなわち、第２半導体装置２０は、自体にはメモリを有さず、第１半導体装置１０に連結されたメモリ装置３０を共有する。
パワーユニット４０は、第１及び第２半導体装置１０、２０及び共有メモリ装置３０に電源を供給する。
電子システム１は、図示された構成要素以外に、入力装置、クロックユニット、出力装置などをさらに含みうることはいうまでもない。入力装置は、キーパッド、ボタン、タッチスクリーンなどであり、出力装置は、ディスプレイ装置、オーディオ出力装置などであり得る。
電子システム１は、携帯電話（ｍｏｂｉｌｅ ｐｈｏｎｅ）、スマートフォン（ｓｍａｒｔｐｈｏｎｅ）、タブレットＰＣ（Ｔａｂｌｅｔ Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ）、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ）、またはＰＭＰ（Ｐｏｅｔａｂｌｅ Ｍｕｌｔｉｍｅｄｉａ Ｐｌａｙｅｒ）、ＭＰ３プレーヤ、またはカーナビゲーション（ａｕｔｏｍｏｔｉｖｅ ｎａｖｉｇａｔｉｏｎ ｓｙｓｔｅｍ）のような移動型の装置（ｍｏｂｉｌｅ ｄｅｖｉｃｅ）、小型機器（Ｈａｎｄｈｅｌｄ Ｄｅｖｉｃｅ）または小型コンピュータ（Ｈａｎｄｈｅｌｄ Ｃｏｍｐｕｔｅｒ）を意味する。
第１半導体装置１０は、システムオンチップ（ＳｏＣ）として具現可能であり、一例として、アプリケーションプロセッサとして具現可能である。第２半導体装置２０は、モデムであり得るが、これに限定されるものではない。
図２は、図１に示された第１及び第２半導体装置の概略的な構成ブロック図である。図２を参照すると、第１半導体装置１０は、ＣＰＵ１１、第２半導体装置２０とインターフェースするための第１装置インターフェース部１３、バス１４及びメモリ装置３０にアクセスするためのメモリインターフェース部１５を含む。
ＣＰＵ１１は、第１半導体装置１０の動作を全般的に制御することができる。
第１装置インターフェース部１３は、第２半導体装置２０とインターフェースするための機能ブロックである。バス１４は、第１装置インターフェース部１３を第１半導体装置１０のＣＰＵ１１及びメモリコントローラ１６に接続する。
メモリインターフェース部１５は、メモリコントローラ１６、物理的インターフェースコントローラ１７及び物理的インターフェース部１８を含む。メモリコントローラ１６は、メモリ装置３０の動作を制御する。物理的インターフェース部１８は、メモリコントローラ１６の制御によって、メモリ装置３０とメモリコントローラ１６との間に交換される信号のタイミングを調節する。
物理的インターフェースコントローラ１７は、第２半導体装置２０のインターフェース連結要請に応答して、物理的インターフェース部１８のＤＬＬロッキング動作を制御する。さらに具体的には、物理的インターフェースコントローラ１７は、ＣＰＵ１１の介入なしにＤＬＬの動作を制御する。
第２半導体装置２０は、ＣＰＵ２１、第２装置インターフェース部２３、及びバス２４を含む。ＣＰＵ２１は、第２半導体装置２０の動作を全般的に制御することができる。第２装置インターフェース部２３は、第１半導体装置１０とインターフェースするための機能ブロックである。
第２バス２４は、第２装置インターフェース部２３を第２半導体装置２０のＣＰＵ２１と接続する。
本発明の一実施形態で、メモリ装置３０は、ＳＤＲＡＭであり得る。これにより、物理的インターフェース部１８は、ＤＤＲ物理的インターフェース部であり得る。また、第１装置インターフェース部１３と第２装置インターフェース部２３は、ＤＲＡＭインターフェースによって相互インターフェースすることができる。
図３は、第１半導体装置のイナクティブ状態での電子システムの動作を説明する図である。図３を参照して、第１半導体装置のイナクティブ状態での電子システムの動作を説明すれば、次の通りである。
第１半導体装置１０は、電力消費を減らすために、既定の条件によってパワーダウンモードに入ることができる。既定の条件とは、例えば、一定時間ユーザの入力がない場合であり得るが、これに限定されるものではない。パワーダウンモードで第１半導体装置１０のＣＰＵ１１は、イナクティブ状態になる。しかし、第２半導体装置２０がアクティブ状態であれば、第２半導体装置２０が、第１半導体装置１０を通じて共有メモリ３０にアクセスできるように、第１半導体装置１０のメモリアクセス経路部は、パワーオン状態である。メモリアクセス経路部は、第２半導体装置２０がメモリ３０にアクセス時に経由する第１半導体装置１０の経路であって、第１装置インターフェース部１３、バス１４及びメモリインターフェース部１５を含みうる。
図３に示したように、第１半導体装置１０が、イナクティブである状態で第２半導体装置２０がアクティブである場合、第１装置インターフェース部１３、バス１４及びメモリインターフェース部１５のみパワーオン（すなわち、アクティブ状態）になって、残り（例えば、ＣＰＵ）は、パワーオフになることが分かる。
図４は、第１及び第２半導体装置いずれもイナクティブ状態を説明する図である。第１半導体装置１０が、イナクティブ状態で第２半導体装置２０もイナクティブ状態になれば、まず、第１及び第２半導体装置１０、２０間の第１装置インターフェース１３、２３の連結が終了（ｄｉｓｃｏｎｎｅｃｔ）した後、第１半導体装置１０のメモリアクセス経路部、すなわち、第１装置インターフェース部１３、バス１４及びメモリインターフェース部１５さえもパワーオフになる。
第２半導体装置２０が、イナクティブ状態から再びアクティブ状態になれば、第１半導体装置１０の全体をパワーオンせず、メモリアクセス経路部のみをパワーオンして、第２半導体装置２０が、メモリ装置３０をアクセス可能にする。
すなわち、第１半導体装置１０が、イナクティブ状態で第２半導体装置２０は、反復的にアクティブ、イナクティブされることができるために、第１半導体装置１０は、システムの全体をパワーオンせず、第２半導体装置２０の状態によって、メモリアクセス経路部のみを反復的にパワーオン（ｐｏｗｅｒ−ｏｎ）／オフ（ｏｆｆ）することができる。
前述したように、本発明の実施形態によれば、第１半導体装置１０のＣＰＵ１１が、イナクティブ状態である時、第２半導体装置２０が、アクティブ状態になれば、ＣＰＵ１１の介入なしにメモリアクセス経路部１３、１４、１５のみをアクティブして、第２半導体装置２０が、メモリ装置３０をアクセス可能にする。
図５は、図２に示されたメモリインターフェース部の一実施形態を示す構成ブロック図である。
メモリインターフェース部１５は、メモリコントローラ１６、物理的インターフェース部１８、及び物理的インターフェースコントローラ１７を含む。メモリコントローラ１６は、メモリ装置３０をコントロールする。物理的インターフェース部１８は、メモリコントローラ１６の制御によって、メモリ装置３０とメモリコントローラ１６との間に交換される信号のタイミングを調節する。タイミング調節のために、物理的インターフェース部１８は、ＤＬＬを含む。
物理的インターフェースコントローラ１７は、第２半導体装置２０のインターフェース連結要請に応答して、物理的インターフェース部１８のＤＬＬロッキング動作を制御する。さらに具体的には、物理的インターフェースコントローラ１７は、ＣＰＵ１１の介入なしにＤＬＬの動作を制御する。
図６は、ＤＬＬ制御動作を説明するタイミング図である。
第１動作区間ＯＰ１は、第１半導体装置１０がパワーアップされて、ＰＬＬ（Ｐｈａｓｅ−Ｌｏｃｋｅｄ Ｌｏｏｐ、図示せず）が動作する区間である。第２動作区間ＯＰ２では、ＤＬＬロックキング動作がなされる。メモリコントローラ１６が、ＤＬＬのロックキング動作を開始するために、ロックスタート信号ｌｏｃｋ＿ｓｔａｒｔを物理的インターフェースコントローラ１７に印加され、これに応答して、物理的インターフェースコントローラ１７は、ロックスタート信号ｌｏｃｋ＿ｓｔａｒｔ＿ｃｔｒｌを物理的インターフェース１８に印加する。そうすると、ロックスタート信号ｌｏｃｋ＿ｓｔａｒｔ＿ｃｔｒｌに応答して、物理的インターフェース１８のＤＬＬは、ロックキング動作を開始できる。
ＤＬＬロックキング動作が始まることによって、物理的インターフェース１８の内部的にロックキング値ｌｏｃｋ＿ｖａｌｕｅが発生する。所定時間後、ＤＬＬのロックキングがなされば、物理的インターフェース１８は、ＤＬＬのロックキングが完了したことを表わすＤＬＬロックキング完了信号ｄｌｌ＿ｌｏｃｋｅｄ＿ｃｔｒｌを物理的インターフェースコントローラ１７に送り、物理的インターフェースコントローラ１７は、これをメモリコントローラ１６に送る。ＤＬＬのロックキングが完了すれば、第３動作区間ＯＰ３に進入する。第３動作区間ＯＰ３では、メモリ３０の初期化がなされる。メモリ３０の初期化が完了すれば、第４区間ＯＰ４でメモリアクセスがなされうる。
第５区間ＯＰ５は、メモリアクセス経路部１３、１４、１５がパワーオフになる区間である。この区間ＯＰ５では、メモリ３０は、セルフリフレッシュモードで動作する。第６区間ＯＰ６で、第１半導体装置１０のメモリアクセス経路部１３、１４、１５のみアクティブにされる。ＣＰＵ１１は、イナクティブ状態に保持される。
第６区間ＯＰ６で、物理的インターフェースコントローラ１７が、物理的インターフェース１８のＤＬＬのロッキング動作を開始させるためのロックスタート信号ｌｏｃｋ＿ｓｔａｒｔ＿ｃｔｒｌを印加する。例えば、物理的インターフェースコントローラ１７は、所定時間ロックスタート信号ｌｏｃｋ＿ｓｔｒａｔ＿ｃｔｒｌを“ロジックロー”レベルに駆動した後、再び“ロジックハイ”レベルに遷移させることができる。
ロックスタート信号ｌｏｃｋ＿ｓｔｒａｔ＿ｃｔｒｌに応答して、ＤＬＬは、ロックキング動作を開始できる。ＤＬＬは、ロックキング動作が始まることによって、物理的インターフェース１８の内部的にロックキング値ｌｏｃｋ＿ｖａｌｕｅが発生する。所定時間後、ＤＬＬのロックキングがなされば、物理的インターフェース１８は、ＤＬＬのロックキングが完了したことを表わすＤＬＬロックキング完了信号ｄｌｌ＿ｌｏｃｋｅｄ＿ｃｔｒｌを物理的インターフェースコントローラ１７に送り、物理的インターフェースコントローラ１７は、これをメモリコントローラ１６に送る。
次いで、図示されていないが、第１半導体装置１０は、第２半導体装置２０とのインターフェースをイネーブルし、第２半導体装置２０のインターフェース連結要請に対する応答を第２半導体装置２０に伝送することによって、第２半導体装置２０が、第１半導体装置１０を通じてメモリ装置３０にアクセス可能となる。
メモリコントローラ１６は、パワーオフになる場合に、パワーダウンモード（または、ローパワーモード）に入り、あらゆる内部状態を保有するようになっている。したがって、メモリコントローラ１６が、再びパワーオンになれば、制御信号は、元の状態を保持する。メモリコントローラ１６が、パワーオフになる場合、物理的インターフェース１８は、引き続きパワー供給がなされうるが、クロックは中止される。したがって、パワーオン後に、再びＤＬＬロックキングさせなければならない。本発明の実施形態によれば、メモリアクセス経路部のパワーオン後、物理的インターフェースコントローラ１７が、物理的インターフェースのＤＬＬロックキングを開始させることによって、ＣＰＵ１１の介入なしにＤＬＬロックキングがなされうる。
図７は、本発明の比較例によるメモリインターフェース部の一例を示す構成ブロック図である。図７を参照すると、本発明の比較例に他のメモリインターフェース部３５は、物理的インターフェースコントローラなしにメモリコントローラ３６及び物理的インターフェース３８を含みうる。
この場合、パワーオン後に、再び物理的インターフェース３８のＤＬＬをロックキングさせるために、ＣＰＵ３１が、メモリコントローラ３５を再び構成（ｃｏｎｆｉｇｕｒａｔｉｏｎ）しなければならない。すなわち、ＣＰＵ３１を再びパワーオンして、リブーティング（ｒｅ−ｂｏｏｔｉｎｇ）過程を経なければならないために、長時間が必要であり、パワー消費も大きい。
ところが、本発明の実施形態によれば、前述したように、パワーオフ状態で再びパワーオンになった後、物理的インターフェースコントローラ１７が、ＤＬＬロックキングに必要な信号を制御することによって、ＣＰＵ１１の介入なしにＤＬＬロックキングがなされうる。これにより、所要時間及び電力消費を減らしうる。
図８は、本発明の実施形態による電子システムの動作方法を示すフローチャートである。図８を参照すると、第１及び第２半導体装置がいずれもアクティブ状態では、装置間のインターフェース（ｉｎｔｅｒ−ｕｎｉｔ ｉｎｔｅｒｆａｃｅ）は連結される（ステップＳ１０）。
第１及び第２半導体装置が、いずれもアクティブ状態で第１半導体装置がイナクティブ状態になりうる（ステップＳ１２）。第１半導体装置がイナクティブ状態になれば、第１半導体装置でメモリ装置３０にアクセスするためのメモリアクセス経路部を除き、他の構成要素はパワーオフになる（ステップＳ１４）。
次いで、第２半導体装置もイナクティブ状態になれば、第２半導体装置は、第１半導体装置とのインターフェースを切る（ステップＳ１６）。
そうすると、第２半導体装置のためにパワーオンになっていた第１半導体装置のメモリアクセス経路部さえパワーオフになる（ステップＳ１８）。
第２半導体装置が、イナクティブ状態からアクティブ状態になれば、第１半導体装置にインターフェース連結を要請する（ステップＳ２０）。
そうすると、第１半導体装置のメモリアクセス経路部を除いた他の構成要素は、パワーオフになった状態でＣＰＵの介入なしにメモリアクセス経路部がパワーオンになる（ステップＳ２２）。
物理的インターフェースコントローラ１７が、物理的インターフェースのＤＬＬのロッキング動作を開始させるためのロックスタート信号を印加する（ステップＳ２４）。例えば、物理的インターフェースコントローラ１７は、所定時間ロックスタート信号を“ロジックロー”レベルに駆動することができる。
ロックスタート信号に応答して、ＤＬＬのロッキングが完了すれば（ステップＳ２６で、ＹＥＳ）、第１半導体装置は、第２半導体装置とのインターフェースをイネーブルする（ステップＳ３０）。Ｓ２６段階で、ＤＬＬのロッキングが完了しなければ（ステップＳ２６で、ＮＯ）、ＤＬＬのロッキングが完了するまで待機する。
第１半導体装置は、第２半導体装置とのインターフェースをイネーブルした後、第２半導体装置のインターフェース連結要請に対する応答を第２半導体装置に伝送する（ステップＳ３２）。そうすると、第２半導体装置は、第１半導体装置を通じてメモリにアクセスする（ステップＳ３４）。
図９は、本発明の他の実施形態による電子システムを示す機能ブロック図である。
図９を参照すると、電子システム２００は、携帯電話、スマートフォン、タブレットＰＣ、ＰＤＡ、または無線通信装置として具現可能であるが、これらに限定されるものではない。
電子システム２００は、プロセッサ２１０、ディスプレイ装置２２０、無線送受信器２３０、入力装置２４０及びメモリ２５０を含みうる。
無線送受信器２３０は、アンテナＡＮＴを通じて無線信号を送受信することができる。例えば、無線送受信器２３０は、アンテナＡＮＴを通じて受信された無線信号をプロセッサ２１０で処理される信号に変更することができる。
したがって、プロセッサ２１０は、無線送受信器２３０から出力された信号を処理し、該処理された信号をメモリ２５０またはディスプレイ２２０に伝送しうる。また、無線送受信器２３０は、プロセッサ２１０から出力された信号を無線信号に変更し、該変更された無線信号をアンテナＡＮＴを通じて外部装置に出力することができる。
入力装置２４０は、プロセッサ２１０の動作を制御するための制御信号またはプロセッサ２１０によって処理されるデータを入力することができる装置であって、タッチパッド（ｔｏｕｃｈ ｐａｄ）とコンピュータマウス（ｃｏｍｐｕｔｅｒ ｍｏｕｓｅ）のようなポインティング装置（ｐｏｉｎｔｉｎｇ ｄｅｖｉｃｅ）、キーパッド（ｋｅｙｐａｄ）、またはキーボードとして具現可能である。
プロセッサ２１０は、メモリ２５０から出力されたデータ、無線送受信器２３０から出力されたデータ、または入力装置２４０から出力されたデータが、ディスプレイ２２０を通じてディスプレイされるように、ディスプレイ２２０の動作を制御することができる。
本実施形態で、プロセッサ２１０は、前述した第１半導体装置１０、無線送受信器２３０は、前述した第２半導体装置２０に、そして、メモリ２５０は、前述したメモリ３０にそれぞれ対応させることができる。
図１０は、本発明のさらに他の実施形態による電子システムを示す機能ブロック図である。図１０を参照すると、電子システム３００は、ＰＣ（Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ）、タブレットＰＣ、ネットブック（ｎｅｔ−ｂｏｏｋ）、ｅリーダ（ｅ−ｒｅａｄｅｒ）、ＰＤＡ、ＰＭＰ、ＭＰ３プレーヤ、またはＭＰ４プレーヤとして具現可能であるが、これらに限定されるものではない。
電子システム３００は、プロセッサ３１０、入力装置３２０、ディスプレイ装置３３０、メモリ３４０及びモデム３５０を含みうる。
プロセッサ３１０は、入力装置３２０を通じて入力されたデータによって、メモリ３４０に保存されたデータをディスプレイ３３０を通じてディスプレイすることができる。例えば、入力装置３２０は、タッチパッドまたはコンピュータマウスのようなポインティング装置、キーパッド、またはキーボードとして具現可能である。
プロセッサ３１０は、電子システム３００の全般的な動作を制御し、メモリ３４０の動作を制御することができる。
モデム３５０は、プロセッサ３１０を通じてメモリ３４０にアクセスする装置であって、電子システム３００を通信ネットワーク（図示せず）に連結して、他の電子システム（例えば、ＰＣなど）と通信可能にする。
本実施形態で、プロセッサ３１０は、前述した第１半導体装置１０、モデム３５０は、前述した第２半導体装置２０に、そして、メモリ３４０は、前述したメモリ３０にそれぞれ対応させることができる。
図１１は、本発明のさらに他の実施形態による電子システムを示す機能ブロック図である。
図１１を参照すると、電子システム５００は、イメージ処理装置、例えば、デジタルカメラ、デジタルカメラ付き携帯電話、デジタルカメラ付きスマートフォン、またはデジタルカメラ付きタブレットＰＣとして具現可能であるが、これらに限定されるものではない。
電子システム５００は、プロセッサ５１０、イメージセンサ５２０、ディスプレイ装置５３０、メモリ３４０及び集積回路チップ（ＩＣ）５５０を含みうる。
イメージセンサ５２０は、光学イメージをデジタル信号に変換し、該変換されたデジタル信号は、プロセッサ５１０またはメモリ５４０に伝送される。プロセッサ５１０の制御によって、変換されたデジタル信号は、ディスプレイ５３０を通じてディスプレイされるか、またはメモリ５４０に保存することができる。
また、メモリ５４０′に保存されたデータは、プロセッサ５１０の制御によって、ディスプレイ５３０を通じてディスプレイされる。
ＩＣモデム５５０は、プロセッサ５１０を通じてメモリ５４０にアクセスする装置であって、電子システム５００を通信ネットワーク（図示せず）に接続可能にするチップであり得るが、これに限定されるものではない。
本実施形態で、プロセッサ５１０は、前述した第１半導体装置１０に、ＩＣ５５０は、前述した第２半導体装置２０に、そして、メモリ５４０は、前述したメモリ３０にそれぞれ対応させることができる。
本発明は、またコンピュータで読み取り可能な記録媒体にコンピュータで読み取り可能なコードとして具現することが可能である。コンピュータで読み取り可能な記録媒体は、コンピュータシステムによって読み取れるデータが保存されるあらゆる種類の記録装置を含む。
コンピュータで読み取り可能な記録媒体の例としては、ＲＯＭ、ＲＡＭ、ＣＤ−ＲＯＭ、磁気テープ、フロッピー（登録商標）ディスク、光データ保存装置などがある。
また、コンピュータで読み取り可能な記録媒体は、ネットワークで連結されたコンピュータシステムに分散されて、分散方式でコンピュータで読み取り可能なコードとして保存されて実行可能である。そして、本発明を具現するための機能的な（ｆｕｎｃｔｉｏｎａｌ）プログラム、コード及びコードセグメントは、本発明が属する技術分野のプログラマーによって容易に推論されうる。
本発明は、図面に示された一実施形態を参考にして説明されたが、これは例示的なものに過ぎず、当業者ならば、これより多様な変形及び均等な他実施形態が可能であるという点を理解できるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決定されるべきである。
本発明は、チップ・ツー・チップリンクを通じて共有メモリへのアクセスを支援するシステムオンチップ、該システムオンチップの動作方法、及び該システムオンチップを含む電子システム関連の技術分野に適用可能である。
１、２００、３００、５００：電子システム
１０、２０：半導体装置
３０、２５０、３４０、５４０：メモリ
４０：パワーユニット
１１、２１：ＣＰＵ
１３、２３：装置インターフェース部

Claims (8)

  1. メモリ装置と、
    前記メモリ装置にアクセスするためのメモリアクセス経路部、及び中央処理装置（ＣＰＵ）を含む第１半導体装置と、
    前記第１半導体装置の前記メモリアクセス経路部を通じて前記メモリ装置にアクセスする第２半導体装置と、を含み、
    前記第１半導体装置の前記ＣＰＵが、イナクティブ状態である時、前記ＣＰＵの介入なしに前記メモリアクセス経路部をアクティブにして、前記第２半導体装置が、前記メモリ装置をアクセス可能にし、
    前記メモリアクセス経路部は、
    前記第２半導体装置とインターフェースするための第１装置インターフェース部と、
    前記メモリ装置とインターフェースするためのメモリインターフェース部と、
    前記第１装置インターフェース部を前記第１半導体装置の前記ＣＰＵ及び前記メモリインターフェース部と接続するための第１バスと、を含み、
    前記メモリインターフェース部は、
    前記メモリ装置をコントロールするためのメモリコントローラと、
    前記メモリコントローラの制御によって、前記メモリ装置と前記メモリコントローラとの間に交換される信号のタイミングを調節する物理的インターフェース部と、
    前記物理的インターフェース部のＤＬＬロッキング動作を制御するための物理的インターフェースコントローラと、を含む電子システム。
  2. 前記第１半導体装置のＣＰＵがイナクティブ状態であり、前記第２半導体装置がアクティブ状態である場合、前記第１半導体装置の前記ＣＰＵは、パワーオフになるが、前記メモリアクセス経路部は、パワーオンになって、前記第２半導体装置が、前記メモリ装置にアクセスすることができる請求項１に記載の電子システム。
  3. 前記第１半導体装置の前記ＣＰＵがイナクティブ状態で、前記第２半導体装置がイナクティブ状態になれば、前記第１半導体装置の前記メモリアクセス経路部もパワーオフになる請求項２に記載の電子システム。
  4. 前記第１半導体装置の前記メモリアクセス経路部がパワーオフになっている状態で、前記第２半導体装置がアクティブ状態になって、前記第１半導体装置にインターフェース連結要請を行えば、前記第１半導体装置のＣＰＵの介入なしに、前記第１半導体装置の前記メモリアクセス経路部がパワーオンされて、
    前記メモリアクセス経路部がパワーオンになれば、
    前記物理的インターフェースコントローラは、前記物理的インターフェース部の前記ＤＬＬロッキング動作を開始させるためのロックスタート信号を印加し、前記ロックスタート信号に応答して、前記ＤＬＬロッキング動作が完了した時、前記物理的インターフェース部から出力されるロックキング完了信号を受信して、前記メモリコントローラに送る請求項３に記載の電子システム。
  5. 前記ＤＬＬロッキング動作が完了すれば、
    前記第１半導体装置は、前記第２半導体装置とのインターフェースをイネーブルし、前記インターフェース連結要請に対する応答を前記第２半導体装置に伝送する請求項４に記載の電子システム。
  6. 外部半導体装置及びメモリ装置に接続されるシステムオンチップ（ＳＯＣ）において、
    中央処理装置（ＣＰＵ）と、
    前記外部半導体装置が、前記メモリ装置にアクセス可能にするメモリアクセス経路部と、を含み、
    前記ＣＰＵ及び前記メモリアクセス経路部は、それぞれ選択的に電源供給または電源遮断がなされ、
    前記ＣＰＵが、イナクティブ状態である時、前記ＣＰＵの介入なしに前記メモリアクセス経路部をアクティブして、前記外部半導体装置が、前記メモリ装置をアクセス可能にし、
    前記システムオンチップがイナクティブされた状態で、前記外部半導体装置からインターフェース連結要請を受信すると、
    前記システムオンチップのＣＰＵはイナクティブされた状態で、前記メモリ装置とのインターフェースに必要なクロック信号の生成のために、ＤＬＬのロッキング動作を開始し、
    前記ＤＬＬのロッキング動作が完了すれば、前記外部半導体装置に前記インターフェース連結要請に対する応答を伝送することを特徴とするシステムオンチップ（ＳＯＣ）。
  7. メモリ装置に連結された半導体装置−前記半導体装置は、前記半導体装置を通じて前記メモリ装置にアクセスできる遠隔半導体装置にも連結される−の動作方法において、
    前記半導体装置がイナクティブされた状態で、前記遠隔半導体装置からインターフェース連結要請を受信する段階と、
    前記半導体装置のＣＰＵはイナクティブされた状態で、前記メモリ装置とのインターフェースに必要なクロック信号の生成のために、ＤＬＬのロッキング動作を始める段階と、
    前記ＤＬＬのロッキング動作が完了すれば、前記遠隔半導体装置に前記インターフェース連結要請に対する応答を伝送する段階と、
    を含む半導体装置の動作方法。
  8. 前記半導体装置のＣＰＵはイナクティブされた状態で、前記遠隔半導体装置が、前記メモリ装置にアクセスするための経路であるメモリアクセス経路部は、パワーオンになることを特徴とする請求項７に記載の半導体装置の動作方法。
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