CN1988034B - 具有在端口间的数据发送模式的多径访问半导体存储器件 - Google Patents

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Abstract

半导体存储器件包括多个端口，存储器单元阵列的至少一个共享存储区域经由所述端口可访问，并且数据传输控制器耦合到所述共享存储区域和所述端口。该数据传输控制器被配置来，当与写入操作相关联的写入地址的至少一部分和与读取操作相关联的读取地址的至少一部分基本上相等时，在写入操作的写入命令之后、在施加任何其它的命令到共享的存储区域之前，施加读取操作的读取命令到共享的存储区域。

Description

具有在端口间的数据发送模式的多径访问半导体存储器件
技术领域
本公开涉及一种半导体存储器件，尤其涉及一种用在便携式通信系统中的可多径访问的半导体存储器件。
背景技术
总的来说，具有多个访问端口的半导体存储器件被称作为多端口存储器，具体来说，具有两个访问端口的存储器称作为双端口存储器。典型的双端口存储器是图像处理视频存储器，其具有可由随机序列访问的RAM(随机存取存储器)端口和仅仅由串行顺序访问的SAM端口。
今天，电子系统在人类生活中无处不在。制造商已经制造了多处理器系统，例如手持电话或PDA(个人数字助理)等，其具有如图1所示的多处理器，以便获得高速功能并平滑系统操作。
参照图1，第一处理器10通过连接线L10连接到第二处理器26。NOR存储器14和DRAM 40通过总线B1-B3连接到第二处理器26。DRAM 18和NAND存储器20通过确定的总线B4-B6连接到第二处理器26。第一处理器10可以具有基带处理功能或可以执行通信信号的调制和/或解调。第二处理器26可以具有处理通信数据的应用功能或者执行如游戏等的已知的娱乐活动。NOR存储器14具有NOR结构单元阵列配置，而NAND存储器20具有NAND结构单元阵列配置。它们都是具有浮置选通门的晶体管存储器单元的非易失性存储器，并且被配备来保存和存储如果移去电源不应该丢失的数据。例如，这样的数据包括手持设备的设备专用代码或配置数据。DRAM40和18用作处理器10和26的处理数据的主存储器。
然而，在如图1所示的多处理器系统中，DRAM每个被分配给每个处理器。此外，诸如UART(通用异步接收器/发送器)、SPI(串行外围设备接口)和SRAM(静态随机存取存储器)之类具有相对低速的接口被用来访问DRAM。因此，难以获得满意的数据传输速率和由于尺寸的缘故而复杂性增加。而且，成本由于存储器的配置而增加。此外，由两个处理器10和26所需要的数据经由数据传输通道L12传输，增加了数据传输的延迟。
图2示出了减少占用的尺寸、增加传输速度和减少存储器的使用数量的方案。在图2中，与图1的系统相比，一个DRAM 42通过总线B 1和B2与第一和第二处理器10和26连接。在图2的多处理器系统的结构中，为了由两个处理器通过两个各自的路径访问一个DRAM 42，在DRAM上要求两个端口与总线B 1和B2对应地连接。
然而，按照现有技术的DRAM是具有如图3所示的单端口PO的存储器1。图3图示了传统的DRAM的结构，存储器单元阵列包括第一至第四存储体(bank)3、4、5和6，每个具有一行译码器和一列译码器。上方的输入/输出读出放大器和驱动器13经由多路复用器11、12操作连接到第一存储体3或第三存储体5。下方的输入/输出读出放大器和驱动器15经由多路复用器13、28操作连接到第二存储体4或第四存储体6。
例如，当在第一存储体3中的存储器单元被选中，并且存储在该被选中的存储器单元的数据被读取时，该读取数据的输出操作被描述如下。首先，激活被选中的字线，然后通过对应列选择线CSL的激活将由位线读出放大器放大和读出的存储器单元的数据发送到本地输入/输出线对9。将发送到本地输入/输出线对9的数据通过第一多路复用器21的切换操作发送到全局输入/输出线对10。连接到全局输入/输出线对10的第二多路复用器11发送全局输入/输出线对10的数据到上方的输入/输出读出放大器和驱动器13。由所述输入/输出读出放大器和驱动器13读出和放大的数据经由路径端口16输出到数据输出线L5。
然而，当读取存储在第四存储体6的存储器单元中的数据时，该数据按顺序通过多路复用器24、多路复用器28、输入/输出读出放大器和驱动器15、路径端口16和数据输出线L5输出到输出端DQ。也就是说，图3的DRAM
1具有两个存储体共享输入/输出读出放大器和驱动器的结构，并且是单端口存储器，其中，通过一个端口PO执行数据的输入/输出。图3的DRAM 1可以被用在图1的系统中，而它难以或不可能用在参照图2的多处理器系统中。
参照图4，图示了多处理器系统50，存储器阵列35包括第一、第二和第三部分。存储器阵列35的第一部分33仅仅可由第一处理器70通过端口37访问。第二部分31仅仅可由第二处理器80通过端口38访问。第三部分32可由第一和第二处理器70和80两个访问。存储器阵列35的第一和第二部分33和31的大小可以按照第一和第二处理器70和80的操作负载不同地变化。而且，存储器阵列35可以是存储器类型或盘存储类型。
为了实现在DRAM的结构中由在存储器阵列35的第一和第二处理器70和80共享，出现好几个困难。例如，在存储器阵列35内的存储区域和输入/输出读出放大器的布局、正确的读/写路径控制技术要求注意。在通过各自端口的读/写操作中，操作时间间隔必须缩短，以获得有效的端口使用许可和高数据传输速率。
结果，仍然需要一种改进的方法和装置，用于在具有两个或多个处理器的多处理器系统中共享在DRAM存储器单元阵列内安置的存储区域，并且能够在各端口之间传输数据。
发明内容
一个实施例包括半导体存储器件，该半导体存储器件，包括：多个端口；经由所述端口可访问的存储器单元阵列的至少一个共享存储区域；以及数据传输控制器，其耦合到共享存储区域和所述端口。所述数据传输控制器被配置来当与写入操作相关联的写入地址的至少一部分和与读取操作相关联的读取地址的至少一部分基本上相等时，在写入操作的写入命令之后、在施加任何其它的命令到共享的存储区域之前，施加读取操作的读取命令到共享的存储区域。
另一个实施例包括一种用于半导体存储器件的系统，该用于半导体存储器件的系统包括：经由多个端口访问的半导体存储器件的共享存储区域；数据传输控制器，其耦合到所述共享存储区域，并且被配置来，通过将与经由所述端口的第一个端口对共享存储区域的第一访问相关联的第一地址，和与经由所述端口的第二个端口对共享存储区域的第二访问相关联的第二地址比较，产生传输信号；第一处理器，其耦合到所述数据传输控制器，并且包括被配置来响应于所述传输信号产生第一组命令的第一命令产生器；以及第二处理器，其耦合到所述数据传输控制器，并且包括被配置来响应于所述传输信号产生第二组命令的第二命令产生器。
另一个实施例包括一种用于操作半导体存储器件的方法，该方法包括：经由第一端口接收写入操作命令；经由第二端口接收读取操作命令；将写入操作命令的写入命令施加到部分共享存储区域；以及在施加写入命令之后和将任何其它命令施加到部分共享存储区域之前，将所述读取操作命令的读取命令施加到所述部分共享存储区域。
另一个实施例包括一种用于操作半导体存储器件的方法，该方法包括：经由第一端口接收与写入操作相关联的写入操作命令；经由第二端口接收与读取操作相关联的读取操作命令；以及使用所述写入操作命令和所述读取操作命令的子集，对所述半导体存储器件的共享存储区域执行写入操作和读取操作。
附图说明
上面和其它的特征将结合附图根据下面的描述变得容易理解，在附图中：
图1是用在便携式通信设备中的传统的多处理器系统的框图；
图2是图示能够利用按照实施例的存储器的传统的多处理器系统的例子的框图；
图3是图示传统的DRAM的存储器单元阵列的内部结构的框图；
图4是图示传统的多处理器系统的存储器阵列部分的框图；
图5是具有按照实施例的多路径可访问的DRAM的多处理器系统的框图；
图6是图示在图5中所示的多路径可访问的DRAM的多处理器系统的框图；
图7是用于图6的写入和读取操作的时序图；
图8是详细图示图6的数据传输控制器的框图；
图9是如图8所示的数据传输控制器的电路图；
图10是图示在按照实施例的的处理器中所采用的命令产生器的原理性电路图；
图11至13图示了图10中所示的信号的时序；以及
图14详细图示了按照实施例的处理器中使用的地址比较器。
具体实施方式
参照图5至14更显著地详细描述了本发明的实施例。各实施例可以采用许多不同的形式，并且不应该被解释为局限于在此提出的实施例。更确切地说，提供这些实施例，使得本公开更充分和全面，并且向本领域技术人员传达下面要求保护的构思。
其它的实施例，已公布的方法、过程和一般的动态随机存取存储器和电路，在下面的描述中将不详细描述，以便防止混淆。
动态随机存取存储器可以不具有SAM端口，但是可以包括通过多访问端口可访问的普通存储区域。为了区分如上所述的动态随机存取存储器和多端口存储器，动态随机存取存储器在此将被称作为多路径可访问半导体存储器设备，尽管它在下面的描述中会更确切地描述。
按照实施例的用在多处理器系统的多路径可访问半导体存储器设备，将参照附图描述。
图5是具有按照实施例的多路径可访问DRAM的多处理器系统的框图。参照图5，多处理器系统可以包括：第一处理器10，用于执行第一确定的任务；第二处理器26，用于执行第二确定的任务；以及DRAM(动态随机存取存储器)17，具有由第一和第二处理器10和26可访问的存储器单元阵列内的共享存储区域。便携式通信系统可以包括经由连接线L14连接到第二处理器26的液晶显示器(LCD)13。尽管LCD13已经在图5中图示，但是包括阴极射线管(CRT)显示器、等离子显示器等的其它类型的显示器可以被用作显示器13。
如图5所示的DRAM 17可以包括独立的端口A和B。然而，尽管描述了两端口A和B，可以使用任何数量的端口。假设端口A在此被称作为第一端口，该第一端口经由系统总线B 1耦合到第一处理器10。假设端口B在此被称作为第二端口，该第二端口经由系统总线B2耦合到第二处理器26。第一处理器10可以具有诸如对通信信号执行调制和/或解调的MODEM功能或基带处理功能的处理能力。第二处理器26可以具有诸如处理通信数据或提供娱乐(诸如游戏、视频等)之类的应用功能的处理能力。尽管对每个处理器已经分开描述了特定的处理能力，许多处理器可以具有这样的处理能力的任何组合。
在一个实施例中，系统总线B 1可以具有16位。系统总线B2可以具有16位或32位(x16，x32)。然而，用于总线B1和B2的总线宽度可以是任何想要的宽度。此外，总线B1的宽度不必与总线B2的宽度相同。
具有双端口的DRAM 17可用于存储由处理器10和26执行的数据和命令。该DRAM 17具有每端口独立的输入/输出路径，因此处理器10和26的处理任务可以更平滑地执行。因此，在图5的多处理器系统中，具有共享存储区域的存储器单元阵列被使用，因此可以移去如图1所示的处理器10和26之间的数据发送通道L12。
图5的系统可以是便携式计算设备或便携式通信设备。例如，这样的设备包括：蜂窝电话、双向无线通信系统、单向寻呼机、双向寻呼机、个人通信系统、便携式计算机等。
在图5的系统中，处理器的数目可以大于2。所述系统的处理器可以是微处理器、CPU、数字信号处理器、微控制器、精简指令集计算机、复杂命令集计算机等。而且，处理器的任何数目和类型可以被用在任何组合中。
图5中所示的DRAM 17中的共享存储区域的布局关系的例子，和处理器10和26的访问操作，将参照表示存储器设备的内部的附图详细描述。
图6是图示在图5所示的多路径可访问DRAM中的存储区域和端口的框图。如图6所示，3个存储区域101-103被放置在存储器单元阵列100中。在图6的布局结构中，第一存储区域101可经由第一端口POA由第一处理器10访问，第三存储区域103可经由第二端口POB由第二处理器26访问，而第二存储区域102可由第一和第二处理器10和26经由各自的第一和第二端口POA和POB访问。
第二存储区域102是共享的存储区域。第一和第三存储区域101和103分别是可由第一和第二处理器10和26访问的专用存储区域。3个存储区域101-103可以单个地配置为DRAM的存储体育单位。一个存储体可以具有例如64M比特、128M比特、256M比特、512M比特或1024M比特的存储容量。在存储体内的存储器单元可以按行和列的矩阵类型放置。所述存储器单元可以是包括接入晶体管和存储电容器的DRAM存储器单元。
在图6中，例如，当第一处理器10经由第一端口POA访问第二存储区域102时，第二处理器26可以经由第二端口POB访问诸如第三存储区域103的另一个存储区域。第二处理器26的这种访问可以基本上是同时的。这样的多路径访问操作可以经由端口通过适当地控制输入/输出路径执行。
在图6中，示出了一个共享存储区域102和两个端口的布局。然而，可以存在任何数目的端口。例如，所述端口的数目可以与处理器的数目对应。此外，可以存在可由多个处理器共同访问的多于一个的共享存储区域。而且，每个处理器可以(但不必)具有对每个共享存储区域的访问。例如，如果存在3个处理器A、B和C，以及第一和第二共享存储区域，则处理器A和B可以访问第一共享存储区域，同时处理器B和C可以访问第二共享存储区域。
如上所述，当在存储器单元阵列内的共享存储区域可以平滑地由多个处理器访问时，可以移去图1的数据传输通道L12。在处理器之间的任何数据传输可以经由共享的存储区域102执行。例如，诸如数据写入请求的第一处理器10对第二存储区域102的访问请求通过第一端口POA进入。接着诸如数据读取请求的第二处理器26对第二存储区域102的访问请求通过第二端口POB进入。在此情形中，首先试图访问的处理器具有访问第二存储区域102的优先权。因此，第一处理器10具有优先权。在由第一处理器10的访问请求完成对第二存储区域102的特定存储器单元的写入相关操作之后，第二处理器26可以访问第二存储区域102，并执行读出第二存储区域102的特定存储器单元的数据的读取操作。写入操作模式可以包括用于写入的激活时间间隔、实际写入时间间隔和写入后的预充电时间间隔。读取操作模式可以包括用于读取的激活时间间隔、实际数据读取时间间隔和读取后的预充电时间间隔。
在此例子中，处理器试图经由不同端口利用写入操作模式和读取操作模式访问相同行地址。如果写入操作经由一个已占用的端口进行，则读取命令可以立即经由另一个端口施加，而不需在写入操作之后预充电以及在读取操作之前施加有效命令。结果，可以显著地减少数据传输时间。
在图6中，当处理器10和26试图利用相同的行地址经由不同端口POA和POB访问共享存储区域时，顺序的写入操作和读取操作被使用。数据传输控制器120经由一个端口POA执行写入操作，并且经由另一个端口POB通过立即施加读取命令执行数据的读取，而无需预充电和施加有效命令。在图6中，箭头AW1的参考字符指示有效并且在第一端口POA写入，箭头AW2指示读取并且在第二端口POB预充电。通过如图7所示的数据传输控制器120的控制功能，预充电和有效命令的时间间隔被忽略。
图7是用于图6的写入和读取操作的时序图。命令CMD的信号波形A-A指示在第一端口POA中的有效命令施加的间隔。信号波形A-W指示在第一端口POA中的写入命令施加的间隔。信号波形B-R指定在第二端口POB中的读取命令施加的间隔。信号波形B-PRE指定在第二端口中的预充电施加的间隔。注意，与写入操作相关联的第一端口的预充电命令施加的间隔和与读取操作相关联的第二端口的有效命令施加的间隔在时间间隔T1期间不存在。
在另一个实施例中，数据传输控制器120可以接收与写入操作和读取操作相关联的命令。如上所述，数据传输控制器120可以忽略预充电和有效命令。因此，数据传输控制器120可以施加与写入操作和读取操作相关联的命令的子集。
如上所述，当好几个命令施加的间隔在写入和读取操作之间被移去时，在处理器之间的数据传输速度增加。而且，一个存储器可以被安装在所述系统上，因此减少了系统尺寸和系统中的存储器的成本。
图8是详细图示图6的数据传输控制器的框图。数据传输控制器可以包括：命令译码器122，用于逻辑组合外部信号MRSET_AP、MRSET_BP和GRANT_TRANS，并且产生端口译码信号NDA和NDB。此外，数据传输控制器可以包括：端口许可信号发生器124，用于响应于端口译码信号NDA和NDB产生端口许可信号GRANT_A和GRANT_B。
信号MRSET_AP和MRSET_BP是由从处理器施加的命令产生的端口占用请求信号。经由选通部分121通过逻辑组合由处理器提供的有效主机信号PMAS和通告在DRAM内部写入完成的写入完成信号PWRB，产生信号GRANT_TRANS。也就是说，当端口许可信号GRANT_A被激活时，数据访问路径(图6的B1-2)在从端口中选择的一个POA和共享的存储区域102之间形成。类似地，当端口许可信号GRANT_B被激活时，数据访问路径(图6的B2-2)在从端口中选择的一个POB和共享的存储区域102之间形成。
通过数据访问路径的使用，可以形成各个端口的输入/输出相关电路。可以通过开关电路选择一个输入/输出相关电路。输入/输出相关电路可以包括：数据输出路径电路和数据输入路径电路。数据输出路径电路可以包括：输入/输出读出放大器、耦合到该输入/输出读出放大器的数据多路复用器、耦合到数据多路复用器的数据输出缓冲器、以及耦合到数据输出缓冲器用于驱动输出数据的数据输出驱动器。数据输入路径电路可以包括：耦合到端口的数据输入缓冲器、耦合到数据输入缓冲器用于初次驱动写入数据的第一输入驱动器、以及耦合到第一输入驱动器用于二次驱动写入数据的第二输入驱动器。
处理器可以共享该共享存储区域的全局输入/输出线对、耦合到全局的输入/输出线对的本地输入/输出线对、通过列选择信号耦合到本地输入/输出线对的位线对、在位线对上安装的用于读出和放大位线数据的位线读出放大器、以及耦合到接入晶体管的存储器单元，所述存储器单元在位线对上形成。
图9是如图8所示的数据传输控制器的电路图。电路器件90和90-101具有在附图的左边所示的写入结构，形成命令译码器122。电路器件102-116具有在附图的右边所示的写入结构，形成端口许可信号发生器124。当要求端口许可时，可以从所述系统的处理器提供施加到端口许可信号发生器124内的NAND门106的信号PSELF_AP和PSELF_BP。
图10是原理性地图示在按照实施例的处理器中采用的命令产生器的电路图。在第一和第二处理器试图通过相互不同的端口进行访问并且顺序要求写入操作模式和读取操作模式时，可以使用第一处理器10的命令产生器10-1和第二处理器26的命令产生器26-1。
第一处理器10的命令产生器10-1可以包括NAND门100和反相器111，用于产生第一端口的预充电命令。第二处理器26的命令产生器26-1可以包括：NAND门120和反相器121，用于产生有效命令；多路复用器123和反相器124和125，用于产生读取命令；以及电路器件126-130，用于产生预充电命令。
图11至13图示了如图10所示的信号的时序。
首先参照图11说明在正常情况下用于命令产生器10-1的命令产生的时序。例如，在两种情形中，两个处理器试图访问第二存储区域102。第一处理器写入到第二存储区域102，而第二处理器从第二存储区域102读取。在正常模式下，处理器访问不同的行地址。在传输(transfer)模式下，两个处理器访问相同的行地址。
在正常情形中，PRECHARGE_A被激活，使得在行地址预充电。然而，由于第二处理器在传输情形下访问相同的行地址，因此不需要预充电。因此，在传输情形中，PRECHARGE_A不被激活。
图12说明了在正常情形中用于命令产生器26-1的命令产生操作的时序。在正常情形中，第二处理器26的命令产生器26-1输出处于有效逻辑高电平的信号。因此，在正常情形中，在读取操作之前出现有效操作。
图13说明了在传输情形中用于命令产生器26-1的命令产生操作的时序。在传输情形中，第二处理器26的命令产生器26-1输出处于逻辑低电平的有效信号。因此，在传输情形中，在读取操作之前的有效操作被忽略。而且，读取命令经由第二端口立即被施加，并且如图7所示那样执行读取操作。结果，在处理器之间的数据传输率被增加。
图14详细图示了按照实施例用在处理器中的地址比较器。地址比较器可以包括多个异或NOR门ENOR1-ENORn和NAND门。各个处理器的对应位AP0_Ax和BP0_Ax(其中x是指示行地址的位的权重的数)彼此相互比较。该比较在NAND门被组合。因此对应于地址的比较产生信号TRANS_MASTERB。利用该信号，确定要经由两个端口访问的存储器单元的行地址是否相同。
如上所述，在按照实施例的半导体存储器件中，经由一个端口执行写入操作，并且经由另一个端口立即施加读取命令，而不需在写入操作之后预充电以及在读取操作之前施加有效命令。结果，可以显著地减少数据传输时间。
如上所述，在按照实施例的半导体存储器件中，安置在存储器单元阵列内的共享的存储区域可以通过多个处理器平滑地访问。另外，在特定的数据传输模式，执行读取操作而无需预充电和施加有效命令，因此在处理器之间的数据传输速度增加。系统的大小可以变得更致密，而系统的存储器的成本可以显著地减少。因此，使用这样的处理器的访问的多处理器系统可以具有竞争优势。
在其它实施例中，在存储体的配置或存储器的内部的电路配置以及访问方法可以按需要变化。
在另一个实施例中，3个存储区域中的2个可以是共享的存储区域，剩下的一个存储区域被指定为专用存储区域。或者，所有3个存储区域可以是共享的存储区域。而且，3个或更多个处理器可以被用在所述系统中。结果，3个或多个端口可以被安装在一个DRAM中，其中3个处理器中每个可以经由相应的端口访问共享的存储器。
此外，尽管在上面的实施例中描述了DRAM，但是所述数据结构不局限于DRAM。各实施例例如可以包括其它类型的存储器结构，如静态随机存取存储器、非易失性存储器、快闪存储器等。
本领域技术人员应当了解，在不脱离由权利要求定义的范围或精神的情况下，可以做出各种修改和变化。因此，任何这样的修改和变化是在权利要求的范围和它们的等同含义之内。
本申请要求2005年12月22日提交的第2005-127528号韩国专利申请的权益，其整个在此通过引用并入。

Claims (8)

1.一种半导体存储器件，包括：
多个端口；
经由所述端口可访问的存储器单元阵列的至少一个共享存储区域；以及
数据传输控制器，其耦合到共享存储区域和所述端口，其中，所述数据传输控制器被配置来当与写入操作相关联的写入地址的至少一部分和与读取操作相关联的读取地址的至少一部分相等时，在写入操作的写入命令之后、在施加任何其它的命令到共享的存储区域之前，施加读取操作的读取命令到共享的存储区域，
其中所述数据传输控制器包括：
命令译码器，其耦合到所述端口并且被配置来组合经由与所述读取操作和所述写入操作相关联的端口接收的信号，并且被配置来产生端口译码信号；以及
端口许可信号发生器，其耦合到命令译码器，并且被配置来响应于所述端口译码信号产生端口许可信号；
其中所述数据传输控制器还被配置来响应于所述端口许可信号，在施加任何其它命令到共享存储区域之前所述写入命令之后，施加所述读取命令。
2.如权利要求1所述的半导体存储器件，其中所述数据传输控制器还被配置来在施加写入命令而不施加预充电命令和有效命令之后，施加所述读取命令。
3.如权利要求1所述的半导体存储器件，其中相等的写入地址部分和读取地址部分每个包括公共行地址。
4.如权利要求1所述的半导体存储器件，还包括：
地址比较器，其耦合到所述端口，并且被配置来比较所述写入地址的至少一部分和所述读取地址的至少一部分，以产生传输信号；
其中所述数据传输控制器还被配置来在响应于所述传输信号，在不施加预充电命令和有效命令的情况下在写入命令之后施加所述读取命令。
5.如权利要求1所述的半导体存储器件，其中所述数据传输控制器还被配置来当在与所述读取操作相关联的任何命令之前接收到与所述写入操作相关联的至少一个命令时，在施加任何其它命令之前写入命令之后，施加所述读取命令。
6.如权利要求5所述的半导体存储器件，其中所述数据传输控制器还被配置来当在施加与所述写入操作相关联的最后命令之前接收到与所述读取操作相关联的至少一个命令时，在施加任何其它命令之前、所述写入命令之后，施加所述读取命令。
7.如权利要求1所述的半导体存储器件，其中：
经由第一端口的第一访问包括所述写入操作；以及
经由第二端口的第二访问包括所述读取操作。
8.一种用于半导体存储器件的系统，包括：
经由多个端口访问的半导体存储器件的共享存储区域；
数据传输控制器，其耦合到所述共享存储区域，并且被配置来通过将与经由所述端口的第一个端口对共享存储区域的第一访问相关联的第一地址，和与经由所述端口的第二个端口对共享存储区域的第二访问相关联的第二地址比较，产生传输信号；
第一处理器，其耦合到所述数据传输控制器，并且包括被配置来响应于所述传输信号产生第一组命令的第一命令产生器；以及
第二处理器，其耦合到所述数据传输控制器，并且包括被配置来响应于所述传输信号产生第二组命令的第二命令产生器，
其中，如果所述传输信号指示所述第一访问和所述第二访问与相同的地址相关联，则：
所述第一命令产生器还被配置来产生第一组命令，该第一组命令包括有效命令和没有后继预充电命令的写入命令；以及
所述第二命令产生器还被配置来产生第二组命令，该第二组命令包括读取命令和没有在前的有效命令的预充电命令。
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