JPS59154682A - メモリ回路 - Google Patents
メモリ回路Info
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- JPS59154682A JPS59154682A JP58029718A JP2971883A JPS59154682A JP S59154682 A JPS59154682 A JP S59154682A JP 58029718 A JP58029718 A JP 58029718A JP 2971883 A JP2971883 A JP 2971883A JP S59154682 A JPS59154682 A JP S59154682A
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- Japan
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は特に表示用データが格納されるディスプレイ用
メモリ回路に好適するメモリ回路に関する。
メモリ回路に好適するメモリ回路に関する。
通常、この種のディスプレイ用メモリ回路は、Ｃ Ｐ
Ｕ （更にはＤＭＡコントローラなど）と、ディスプレ
イコントローラ（の表示データ読出し制御回路）とによ
ってアクセスされる。ＣＰＵは表示データ書換えのため
の書込みアクセスと、表示データ確認などのための読み
出しアクセスとを行なう。これに対し、ディスプレイコ
ントローラは画面表示のために読み出しアクセスを行な
う。これらＣＰＵからのアクセス要求と、ディスプレイ
コントロ・−ラからのアクセス要求とは同時に発せられ
る場合がある。しかし、従来のメモリ回路は同時アクセ
スができないため、ＣＰＵからのアクセス要求またはデ
ィスプレイコントローラからのアクセス要求のいずれか
一方を優先させ、他方を待たせなければならなかった。
Ｕ （更にはＤＭＡコントローラなど）と、ディスプレ
イコントローラ（の表示データ読出し制御回路）とによ
ってアクセスされる。ＣＰＵは表示データ書換えのため
の書込みアクセスと、表示データ確認などのための読み
出しアクセスとを行なう。これに対し、ディスプレイコ
ントローラは画面表示のために読み出しアクセスを行な
う。これらＣＰＵからのアクセス要求と、ディスプレイ
コントロ・−ラからのアクセス要求とは同時に発せられ
る場合がある。しかし、従来のメモリ回路は同時アクセ
スができないため、ＣＰＵからのアクセス要求またはデ
ィスプレイコントローラからのアクセス要求のいずれか
一方を優先させ、他方を待たせなければならなかった。
したがって、ディスプレイコントローラが表示デー、り
を読み出し、てディスプレイ装置に表示している途中で
、ＣＰＴＪから表示データ更新または読み出し７のため
の煙求があっても、ディスプレイ動作が終了しないとＣ
ＰＵからのアクセスが許可さｉｔ １１いためＣＴ”
Ｕの処理速度が低下する欠点があつ７＼。
を読み出し、てディスプレイ装置に表示している途中で
、ＣＰＴＪから表示データ更新または読み出し７のため
の煙求があっても、ディスプレイ動作が終了しないとＣ
ＰＵからのアクセスが許可さｉｔ １１いためＣＴ”
Ｕの処理速度が低下する欠点があつ７＼。
これに対し、ＣＰＵからのアクセスを優先する方式では
１．−ヒ述の欠点は解消できるものの、その間ディスプ
レイ装置上で正常な表示全維持できグＩくなる問題が生
じる。
１．−ヒ述の欠点は解消できるものの、その間ディスプ
レイ装置上で正常な表示全維持できグＩくなる問題が生
じる。
そこで一般的には、ディスプレイコン） ｏ −ラから
の画面表示用のメモリアクセスを成る程度優先さ２紺な
がら、システムの用途に応じてＣＰ Ｕ （更にはＤ
ＭＡコントローラなど）のメモリアクセスの割込み優先
度を考慮し、シスデム設泪を行なっているのが実状で６
１５る。このため、システム設ｈ１技術者の負担が犬き
く、シかもその割にはＣＰＵの処理速度を充分に発揮し
得ｔ［かった。
の画面表示用のメモリアクセスを成る程度優先さ２紺な
がら、システムの用途に応じてＣＰ Ｕ （更にはＤ
ＭＡコントローラなど）のメモリアクセスの割込み優先
度を考慮し、シスデム設泪を行なっているのが実状で６
１５る。このため、システム設ｈ１技術者の負担が犬き
く、シかもその割にはＣＰＵの処理速度を充分に発揮し
得ｔ［かった。
〔発明の目的〕
本発明は上記事情に鑑みてなされたものでその目的は、
複数の装置からの同時アクセスが行なえるメモリ回路を
提供“ｆることにある。
複数の装置からの同時アクセスが行なえるメモリ回路を
提供“ｆることにある。
［、発明の概要〕
本発明は、第１乃至第ｎアドレスラインと、書込みデー
タが導かれる書込みデータラインと、読出しデータが導
かれる第１乃至第１１読出Ｉ７データラインと、書込み
モードにおいて−に記憶１アドレスラインによる′アド
レス指定により選択され、上記１込みデータラインを介
して導かれる−１−記書込みテ゛−夕を記憶−［る一方
、上記第ｉ （ｉ ＝−＝１−ｎ ）アドレスラインに
よるアドレス指定に、［り選択され、読出しモードにお
い′こ自身の有する記憶データを対応する１−記憶７読
出しデータラインに読出し、出力−ぐる複数のメモリ・
セルとを備えたメモリ回路と一手−ることにエリ、ｎ台
の’ＡＮからの同時アクセス（ｎ台の装置からの同時読
出しアクセス、更には１台の装置からの書込みとｎ−１
台の装置からの読み出しとの同時アクセス）を可能とし
たものである○〔発明の実施例〕 μ下、本発明の一実施例を図面を参照して説明する。第
１図はメモリ回路、例えばディスプレイ用メモリ回路の
構成を示すもので１０壱まメモリ部である１、メモリ部
１０は例えば１ビツトのメモリ・−（＝ル１θＩ＋＋１
０１２＋・ １０１ｍ＋’θ２１ ＋”２：！ ＋ ”
” ０２ｍ ＋・” ｍｌ ｌ ” ｍ２１ ”” ’
ＴＪＩから成つＣいる１、こＡ１．らメモリ・セル１
ｏ Ｊ （ｔ ７−１〜ｍ 、 ｊ＝ｔ−ｍ ）はｍ行
ｍ列のマトリクス構成となつ′Ｃ：ｔｔ；す、２は行番
号（行位置）、Ｊは列番号（列位置）を示しＣいる％。
タが導かれる書込みデータラインと、読出しデータが導
かれる第１乃至第１１読出Ｉ７データラインと、書込み
モードにおいて−に記憶１アドレスラインによる′アド
レス指定により選択され、上記１込みデータラインを介
して導かれる−１−記書込みテ゛−夕を記憶−［る一方
、上記第ｉ （ｉ ＝−＝１−ｎ ）アドレスラインに
よるアドレス指定に、［り選択され、読出しモードにお
い′こ自身の有する記憶データを対応する１−記憶７読
出しデータラインに読出し、出力−ぐる複数のメモリ・
セルとを備えたメモリ回路と一手−ることにエリ、ｎ台
の’ＡＮからの同時アクセス（ｎ台の装置からの同時読
出しアクセス、更には１台の装置からの書込みとｎ−１
台の装置からの読み出しとの同時アクセス）を可能とし
たものである○〔発明の実施例〕 μ下、本発明の一実施例を図面を参照して説明する。第
１図はメモリ回路、例えばディスプレイ用メモリ回路の
構成を示すもので１０壱まメモリ部である１、メモリ部
１０は例えば１ビツトのメモリ・−（＝ル１θＩ＋＋１
０１２＋・ １０１ｍ＋’θ２１ ＋”２：！ ＋ ”
” ０２ｍ ＋・” ｍｌ ｌ ” ｍ２１ ”” ’
ＴＪＩから成つＣいる１、こＡ１．らメモリ・セル１
ｏ Ｊ （ｔ ７−１〜ｍ 、 ｊ＝ｔ−ｍ ）はｍ行
ｍ列のマトリクス構成となつ′Ｃ：ｔｔ；す、２は行番
号（行位置）、Ｊは列番号（列位置）を示しＣいる％。
１１．〜” ＩＹＩ ＋ １２Ｈ〜１２１Ｔ１ は行選
択用の行選択信号線、１３１〜１３１Ｔｌ、１４．〜１
４ｍは列選択用の列選択（へ号線Ｃある。行選択信号線 ” ’ ＋ １２ ｔ （＝−１’％、ｊｎ）はメモリ
・セル１０目！１（）ｔｘｔ ・ＩＯｍ に接続され、
列選択信号線７Ｊ、ｉ、７４ｊ（ｊニー＝ｌ〜ｍ）はメ
モリ・セル１θＩｊｔ１ｏ ・・１０ｍ５ に接続
されている○１５は例２Ｊ＋ えばＣＰ ［Ｊ （図示せず）からの書込みデータが導
かれＺ、−書込みデータライン、１６はＣＰ Ｕからの
読出しアクセスに応じて読出されるデータが導かれる鯖
、出し２データライン（第１読出し２データライン）で
ある。１７は例えばディスプレイコントローラ（図示せ
ず）からの読出しアクセスに応じて読出さｉｌろデータ
が導かれる読出しデータライン（第２読出しデータライ
ン）である。こノｔら書込みデークシイン１５お、「び
胱出しデータライン１６．１７＃Ｊ各メモリ・セル１０
ｉ ２ （ｉ＝１＝ｍ、 ｊ＝１”ｍ）にそれぞれ共通
に接続されている。１８はＣＰ Ｕから転送されるアド
レスが冴かＰ、るアドレスライン（第１アドレスライン
）、１９はディスプレイコントローラから転送されろア
ドレスが導かれろアドレスジインである。２０はアドレ
スライン７ ｓ ｌ：Ｉのアドレスの行アドレスをデコ
ードし、行選択信号線１ノ、〜１１１ｎの一つをイ〕−
意にする行デコーダ、２１はアドレスライン１９−１−
のアドレスの同じく行アドレスをテ′コードし、行選択
信号線１２．〜１２ｍの一つをイ（′意にする行デコー
ダである０２２はアドレスライン１８上のアドレスの列
アドレスをデコードし、列選択信号線１３、−１３ｍの
一つを有意にする列デコーダ、２３はアドレスライン１
９上のアドレスの同じく列アドレスをデコードし、列選
択信号線１４゜〜１４ｍの一つを有意にする列デコーダ
である○第２図はメモリ・セル１０Ｉｊ（乙ニー１〜ｍ
、 ｊ−１〜ｍ）の回路構成を壓すものである。本実
施例において各メモリ・セル１θｉｊ（””１〜ｍ＋ｊ
＝ｉ〜ｍ）の基本構成は同一である。第２図において、
１０１〜１０９は例えばＭＯ８）ランジスタ、１１０は
データを保持（記憶）するコンデンサ（浮遊容量で作ら
れる）である。１１１は書込み許可信号ライン、１１２
，１１３は読出し許可信号ラインである。
択用の行選択信号線、１３１〜１３１Ｔｌ、１４．〜１
４ｍは列選択用の列選択（へ号線Ｃある。行選択信号線 ” ’ ＋ １２ ｔ （＝−１’％、ｊｎ）はメモリ
・セル１０目！１（）ｔｘｔ ・ＩＯｍ に接続され、
列選択信号線７Ｊ、ｉ、７４ｊ（ｊニー＝ｌ〜ｍ）はメ
モリ・セル１θＩｊｔ１ｏ ・・１０ｍ５ に接続
されている○１５は例２Ｊ＋ えばＣＰ ［Ｊ （図示せず）からの書込みデータが導
かれＺ、−書込みデータライン、１６はＣＰ Ｕからの
読出しアクセスに応じて読出されるデータが導かれる鯖
、出し２データライン（第１読出し２データライン）で
ある。１７は例えばディスプレイコントローラ（図示せ
ず）からの読出しアクセスに応じて読出さｉｌろデータ
が導かれる読出しデータライン（第２読出しデータライ
ン）である。こノｔら書込みデークシイン１５お、「び
胱出しデータライン１６．１７＃Ｊ各メモリ・セル１０
ｉ ２ （ｉ＝１＝ｍ、 ｊ＝１”ｍ）にそれぞれ共通
に接続されている。１８はＣＰ Ｕから転送されるアド
レスが冴かＰ、るアドレスライン（第１アドレスライン
）、１９はディスプレイコントローラから転送されろア
ドレスが導かれろアドレスジインである。２０はアドレ
スライン７ ｓ ｌ：Ｉのアドレスの行アドレスをデコ
ードし、行選択信号線１ノ、〜１１１ｎの一つをイ〕−
意にする行デコーダ、２１はアドレスライン１９−１−
のアドレスの同じく行アドレスをテ′コードし、行選択
信号線１２．〜１２ｍの一つをイ（′意にする行デコー
ダである０２２はアドレスライン１８上のアドレスの列
アドレスをデコードし、列選択信号線１３、−１３ｍの
一つを有意にする列デコーダ、２３はアドレスライン１
９上のアドレスの同じく列アドレスをデコードし、列選
択信号線１４゜〜１４ｍの一つを有意にする列デコーダ
である○第２図はメモリ・セル１０Ｉｊ（乙ニー１〜ｍ
、 ｊ−１〜ｍ）の回路構成を壓すものである。本実
施例において各メモリ・セル１θｉｊ（””１〜ｍ＋ｊ
＝ｉ〜ｍ）の基本構成は同一である。第２図において、
１０１〜１０９は例えばＭＯ８）ランジスタ、１１０は
データを保持（記憶）するコンデンサ（浮遊容量で作ら
れる）である。１１１は書込み許可信号ライン、１１２
，１１３は読出し許可信号ラインである。
次に本発明の一実施例の動作を説明する。まず、ＣＰＵ
からの書込みアクセスについて説明する。この場合、Ｃ
ＰＵからのアドレス情報、１込みデータはそれぞれアド
レスライン１８、書込みデータライン１５を介してデイ
ツブレイ用メモリ回路に導かれる。行デコーダ２０はア
ドレスライン１８上のアドレス情報の行アドレスをデコ
ードし、行選択信号線１１．〜ｌ１ｍの一つ、例えば行
選択信号線、！ １ ｉ、 （ｉ ＝ ２ ）を有意に
する。一方、列デコーダ２２はアドレスライン１８上の
アドレス情報の列アドレスをデコードし、列選択信号線
１３．〜ｉ 、３ ｍの一つ、例えば列選択信号線１３
ｊ（ｊ＝１）を有意にする。
からの書込みアクセスについて説明する。この場合、Ｃ
ＰＵからのアドレス情報、１込みデータはそれぞれアド
レスライン１８、書込みデータライン１５を介してデイ
ツブレイ用メモリ回路に導かれる。行デコーダ２０はア
ドレスライン１８上のアドレス情報の行アドレスをデコ
ードし、行選択信号線１１．〜ｌ１ｍの一つ、例えば行
選択信号線、！ １ ｉ、 （ｉ ＝ ２ ）を有意に
する。一方、列デコーダ２２はアドレスライン１８上の
アドレス情報の列アドレスをデコードし、列選択信号線
１３．〜ｉ 、３ ｍの一つ、例えば列選択信号線１３
ｊ（ｊ＝１）を有意にする。
これにエリメモリ・セル１０□ｊ（ｔ−２、ｊ −１）
内のＭ ＯＳ ）ランジスタ１０１，１０２が共に
オン、すなわちＭＯ８Ｉ−ランジスタ１０１，１０２か
ら成るアンドゲートのアンド条件が成立し、書込みデー
タライン１５上の書込みデータが当該アンドゲートより
取り込まれる。この状態で書込み指示用の書込み許可信
号が１″込み許可信号ライン１１１を介１〜で書込みデ
ータ入力ゲートとしてのＭＯ８）ランジヌタ１０３に与
えられると、上記取り込まれたデータが当該トランジス
タ１０３を介してコンデンサ１１０に導かれ、その状態
が保持される。
内のＭ ＯＳ ）ランジスタ１０１，１０２が共に
オン、すなわちＭＯ８Ｉ−ランジスタ１０１，１０２か
ら成るアンドゲートのアンド条件が成立し、書込みデー
タライン１５上の書込みデータが当該アンドゲートより
取り込まれる。この状態で書込み指示用の書込み許可信
号が１″込み許可信号ライン１１１を介１〜で書込みデ
ータ入力ゲートとしてのＭＯ８）ランジヌタ１０３に与
えられると、上記取り込まれたデータが当該トランジス
タ１０３を介してコンデンサ１１０に導かれ、その状態
が保持される。
次に、ＣＰＴＪからの’ｔｔｌ出しアクセスについて説
明する。−に述した男込みアクセスの場合と同様にＣＰ
Ｕからのアト１．・ス情報に基づいて行デコ ダ２θ
と列デコーベｆ２２とにより行選択イイ号線１１２（ｚ
−２）と列選択（菖弓線７３ｊ（ｊ＝１’）とが有意と
なったものどする。これにエリメモリ・セル１ｏｉｊ（
ｉ＝２．ｊ＝１）内のＭＯ８）ランジヌタ１０５，１０
６から成るアンドゲートのアンドφ件が成立し、メモリ
・セル １０す（’−２＋ ；＋−１）は読出１７可能状態（有
効）となる。この状態で読出し許可信号が読出１〜許１
す”信号ライン１１２を介して保持データ出力ゲートと
してのＭＯＳ ｌ−ランジスタ１０４に−ｔＪえられる
と、コンデンリ−１１０の保持状態に応じた出力が読出
しデータとして読出しデータライン１６に導かオＬる。
明する。−に述した男込みアクセスの場合と同様にＣＰ
Ｕからのアト１．・ス情報に基づいて行デコ ダ２θ
と列デコーベｆ２２とにより行選択イイ号線１１２（ｚ
−２）と列選択（菖弓線７３ｊ（ｊ＝１’）とが有意と
なったものどする。これにエリメモリ・セル１ｏｉｊ（
ｉ＝２．ｊ＝１）内のＭＯ８）ランジヌタ１０５，１０
６から成るアンドゲートのアンドφ件が成立し、メモリ
・セル １０す（’−２＋ ；＋−１）は読出１７可能状態（有
効）となる。この状態で読出し許可信号が読出１〜許１
す”信号ライン１１２を介して保持データ出力ゲートと
してのＭＯＳ ｌ−ランジスタ１０４に−ｔＪえられる
と、コンデンリ−１１０の保持状態に応じた出力が読出
しデータとして読出しデータライン１６に導かオＬる。
次に本発明の要旨に直接関係するＣＰＵお工びディスプ
レイコントローラからの同時アクセスについて説明する
。今、ＣＰＵからの書込みアクセス中に、ディスプレイ
コントローラから画面表示のために表示データ読出し用
のアドレス情報がアドレスライン１９上に送出されたも
のとする。そして、行デコーダ２１と列デコーダ２３と
がアドレスライン１９上のアドレスラインに基づいてそ
れぞれ行選択信号線１２ｉ、（ｉ ＝２）、列選択信号
線１４．＋（、＋・・ｉ）を有意にしたものどする。こ
れにエリＣＰ Ｕからの書込みアクセス状態にあるメモ
リ・セル１０ ｉｊ （”’２ ＋ ｊ””１ ）内の
ＭＯＳ ）ランジスタ１０＆、１０９から成るアンドゲ
ートのアンド条件が成立し、メモリ・セル１０す（ｉ＝
２．ｊ＝１） は書込みアクセス中であるにもかかわ
らず読出し可能状態となる。
レイコントローラからの同時アクセスについて説明する
。今、ＣＰＵからの書込みアクセス中に、ディスプレイ
コントローラから画面表示のために表示データ読出し用
のアドレス情報がアドレスライン１９上に送出されたも
のとする。そして、行デコーダ２１と列デコーダ２３と
がアドレスライン１９上のアドレスラインに基づいてそ
れぞれ行選択信号線１２ｉ、（ｉ ＝２）、列選択信号
線１４．＋（、＋・・ｉ）を有意にしたものどする。こ
れにエリＣＰ Ｕからの書込みアクセス状態にあるメモ
リ・セル１０ ｉｊ （”’２ ＋ ｊ””１ ）内の
ＭＯＳ ）ランジスタ１０＆、１０９から成るアンドゲ
ートのアンド条件が成立し、メモリ・セル１０す（ｉ＝
２．ｊ＝１） は書込みアクセス中であるにもかかわ
らず読出し可能状態となる。
この状態で読出し許可信号が読出し許可信号ライン１１
３を介して保持データ出力ゲートとしてのＭＯ８）ラン
ジスタ１０７に与えられると、コンデンサ１１０の保持
状態に応じた出力が読出しデータとして読出しデータラ
イン１７に導かれる。このとき、ＣＰＵからの１込みア
クセスが終了していないものとすると、読出しデータラ
イン１７に導かれる読出しデータはＣＰ Ｕからの書込
み的の旧データ或いは不確定データとなる恐れはある○
しかし、ディスプレイコントローラからの読出しアクセ
スは画面リフレッシュのために行なわれるもので、次の
同一表示位置のリフレッシュのときにはＣＰＵによる書
込み後の新ブ°−夕が必ず読出されるため何ら問題とな
らない。また、上記実施例は、同一・メモリ・セルに対
するＣＰＵからの書込みアクセスと、ディスプレイコン
トローラからの読出しアクセスとが同時に行なわれる場
合であるが、ＣＰＵからのアクセスが読出しアクセスの
場合、更にはアクセス対象となるメモリ・セルを異にす
る場合にも同時アクセスが可能であることは明らかであ
る。また、読出し許可信号ライン１１３は常に有意状態
となっていても差し支えない。
３を介して保持データ出力ゲートとしてのＭＯ８）ラン
ジスタ１０７に与えられると、コンデンサ１１０の保持
状態に応じた出力が読出しデータとして読出しデータラ
イン１７に導かれる。このとき、ＣＰＵからの１込みア
クセスが終了していないものとすると、読出しデータラ
イン１７に導かれる読出しデータはＣＰ Ｕからの書込
み的の旧データ或いは不確定データとなる恐れはある○
しかし、ディスプレイコントローラからの読出しアクセ
スは画面リフレッシュのために行なわれるもので、次の
同一表示位置のリフレッシュのときにはＣＰＵによる書
込み後の新ブ°−夕が必ず読出されるため何ら問題とな
らない。また、上記実施例は、同一・メモリ・セルに対
するＣＰＵからの書込みアクセスと、ディスプレイコン
トローラからの読出しアクセスとが同時に行なわれる場
合であるが、ＣＰＵからのアクセスが読出しアクセスの
場合、更にはアクセス対象となるメモリ・セルを異にす
る場合にも同時アクセスが可能であることは明らかであ
る。また、読出し許可信号ライン１１３は常に有意状態
となっていても差し支えない。
以−Ｌの動作説明から明らかなように本実施例によれば
、ＣＰＵからの書込み／読出しアクセスとディスプレイ
コントローラからの読出しアクセス（画面リフレッシュ
アクセス）とが非同期で行なえ、同時アクセスも可能と
なる。したがって本実施例によれば、ＣＰＵの処理速度
の低下を防止するために画面表示のだめの読出しを禁止
したり、正常な画面表示を行なうためにＣＰ Ｔ、Ｉか
らのアクセスを制限したりすることが不要となり、画面
表示に何ら悪影響を及ぼすことな（Ｃｌ） Ｕの高速処
理性能を最大限に発揮できる。
、ＣＰＵからの書込み／読出しアクセスとディスプレイ
コントローラからの読出しアクセス（画面リフレッシュ
アクセス）とが非同期で行なえ、同時アクセスも可能と
なる。したがって本実施例によれば、ＣＰＵの処理速度
の低下を防止するために画面表示のだめの読出しを禁止
したり、正常な画面表示を行なうためにＣＰ Ｔ、Ｉか
らのアクセスを制限したりすることが不要となり、画面
表示に何ら悪影響を及ぼすことな（Ｃｌ） Ｕの高速処
理性能を最大限に発揮できる。
なノロ、前記実施例では、本発明をデイノブレイ用メモ
リ回路に適用した場合について説明したが、メモリ全般
に適用できることは勿論である。例えば、２台のＣＰ
Ｕをも−）システムであって、１つのメモリ回路を共通
に用い、一方のＣＰＵからの書込みデータを他力のＣＰ
Ｕが読出して処理を施すようなシステムの場合、本発明
のメモリ回路を適用することにより同時アクセスが可能
となるので処理速度の向上が図れる。
リ回路に適用した場合について説明したが、メモリ全般
に適用できることは勿論である。例えば、２台のＣＰ
Ｕをも−）システムであって、１つのメモリ回路を共通
に用い、一方のＣＰＵからの書込みデータを他力のＣＰ
Ｕが読出して処理を施すようなシステムの場合、本発明
のメモリ回路を適用することにより同時アクセスが可能
となるので処理速度の向上が図れる。
また、前記実施例では、胱出し専用のアドレスラインと
これに対応する読出しデータラインとの組が１組である
場合について説明したが、複数組を設けるようにしても
工い。また、前記実施例でｌｔ、１ビツトｘ ｍ ２
ワードのメモリ回路に適用した場合について説明した
が、１ワードのビット数が８ビツト、３２ビツトなど任
意のビット数のメモリ回路に適用できることは勿論であ
る。更に、がＪ記実施例では、ＭＯ８素子を用いたメモ
リ・セル構造の場合について説明したがこ第１に限定さ
れるものではｌ「＜、例えばＢ Ｔ ＰＯＬＡ、Ｒ（バ
イポーラ）素子を用いたものなどであってもよい。
これに対応する読出しデータラインとの組が１組である
場合について説明したが、複数組を設けるようにしても
工い。また、前記実施例でｌｔ、１ビツトｘ ｍ ２
ワードのメモリ回路に適用した場合について説明した
が、１ワードのビット数が８ビツト、３２ビツトなど任
意のビット数のメモリ回路に適用できることは勿論であ
る。更に、がＪ記実施例では、ＭＯ８素子を用いたメモ
リ・セル構造の場合について説明したがこ第１に限定さ
れるものではｌ「＜、例えばＢ Ｔ ＰＯＬＡ、Ｒ（バ
イポーラ）素子を用いたものなどであってもよい。
以り詳述したように本発明によれば、複数の装置からの
同時アクセスが行なえるメモリ回路を提供で入る。
同時アクセスが行なえるメモリ回路を提供で入る。
第１図は本発明の一実施例を示すブロック構成図、第２
図は上記実施例におけるメモリ・セルの回路禍成図であ
る０ １０ Ｊ （ｉ ＝ｌ−−ｍ 、 ｊ−７１〜ｍ ）−
メモリ儂セル、１５゛店込みデータライン、１６．１７
・・読出しデータライン、１８．１９・・・アドレスラ
イン、２０．２１・・・行デコーダ、２２．２３・・・
列デコーダ。
図は上記実施例におけるメモリ・セルの回路禍成図であ
る０ １０ Ｊ （ｉ ＝ｌ−−ｍ 、 ｊ−７１〜ｍ ）−
メモリ儂セル、１５゛店込みデータライン、１６．１７
・・読出しデータライン、１８．１９・・・アドレスラ
イン、２０．２１・・・行デコーダ、２２．２３・・・
列デコーダ。
Claims (1)
- 読出しまたは書込み時のアドレス指定に共用される第１
アドレスラインと、読出し専用の第２乃至第ｎアドレス
ラインと、書込みデータが導かれ２）書込みデータライ
ンと、読出しデータが導か第１る第１乃至第ｎ読出しデ
ー−タラインと、」−記憶１アドレスラインによるアド
レス指定により選択され、７）込みモードにおいて一上
記書込みデータラインを介して導かれるに記書込みデー
タを記憶する＝一方、」−配車１（ｊ＝１”−ｎ）アド
レスラインによるアドレス指定にエリ選択され、読出し
モードにおいて白身の有する記憶データを読出しデータ
として対応する」二配車を読出しデータラインに読出し
出力する複数のメモリ・セルとを具備することを特徴と
するメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58029718A JPS59154682A (ja) | 1983-02-24 | 1983-02-24 | メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58029718A JPS59154682A (ja) | 1983-02-24 | 1983-02-24 | メモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59154682A true JPS59154682A (ja) | 1984-09-03 |
Family
ID=12283887
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58029718A Pending JPS59154682A (ja) | 1983-02-24 | 1983-02-24 | メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59154682A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6459505A (en) * | 1987-08-31 | 1989-03-07 | Sony Corp | Microcomputer |
| US7392134B2 (en) | 2004-04-05 | 2008-06-24 | Denso Corporation | Satellite navigation controller |
-
1983
- 1983-02-24 JP JP58029718A patent/JPS59154682A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6459505A (en) * | 1987-08-31 | 1989-03-07 | Sony Corp | Microcomputer |
| US7392134B2 (en) | 2004-04-05 | 2008-06-24 | Denso Corporation | Satellite navigation controller |
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