KR102430561B1

KR102430561B1 - 듀얼 포트 디램을 포함하는 메모리 모듈

Info

Publication number: KR102430561B1
Application number: KR1020150128932A
Authority: KR
Inventors: 조영진
Original assignee: 삼성전자주식회사
Priority date: 2015-09-11
Filing date: 2015-09-11
Publication date: 2022-08-09
Also published as: KR20170031830A; US20170075576A1; US9767903B2

Abstract

본 발명의 실시 예에 따른 메모리 모듈은, 불휘발성 메모리 장치, 제 1 입출력 포트 및 제 2 입출력 포트를 통해서 제 1 데이터 채널 및 제 2 데이터 채널과 각각 연결되며, 동작 모드에 따라 상기 제 1 입출력 포트와 상기 제 2 입출력 포트 중 어느 하나를 활성화하는 휘발성 메모리 장치, 상기 제 1 입출력 포트로의 데이터 교환을 위한 제 1 제어 신호와, 상기 제 2 입출력 포트로의 데이터 교환을 위한 제 2 제어 신호 중에서 적어도 하나를 상기 휘발성 메모리 장치에 전달하는 레지스터 클록 드라이버(RCD), 그리고 상기 제 2 제어 신호를 생성하고, 상기 제 2 데이터 채널을 통해서 상기 휘발성 메모리 장치와 데이터를 교환하며, 상기 불휘발성 메모리 장치를 제어하는 메모리 컨트롤러를 포함하되, 메모리 컨트롤러는 호스트로부터의 지시 또는 전원의 상태를 검출하여 상기 휘발성 메모리 장치의 제 2 입출력 포트를 활성화하도록 상기 제 2 제어 신호를 생성한다.

Description

듀얼 포트 디램을 포함하는 메모리 모듈{NONVOLATILE MEMORY MODULE HAVING DUAL PORT DRAM}

본 발명은 반도체 메모리에 관한 것으로, 더욱 상세하게는 듀얼 포트 디램을 포함하는 불휘발성 메모리 모듈에 관한 것이다.

반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불 휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.

휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불 휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불 휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리 장치, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다.

플래시 메모리는 대용량, 저소음, 저전력 등의 장점으로 인하여 다양한 분야에서 스토리지 장치로 널리 쓰인다. 특히, 플래시 메모리를 기반으로 구현된 솔리드 스테이트 드라이브(SSD)는 개인용 컴퓨터, 노트북, 워크 스테이션, 서버 시스템 등에서 대용량 스토리지로서 사용된다. 일반적인 SSD 장치들은 SATA 인터페이스 또는 PCI-express 인터페이스를 기반으로 컴퓨팅 시스템과 연결된다. 그러나 최근에는 컴퓨팅 시스템에서 처리되는 데이터가 증가함에 따라 SSD 장치들과 연결된 인터페이스의 데이터 대역폭 또는 통신 속도보다 데이터 처리량이 많아져서 데이터 병목 현상이 발생한다. 이러한 현상들은 컴퓨팅 시스템의 성능을 저해하는 요인으로 작용하며, 상술된 문제점을 해결하기 위한 다양한 성능 향상 기법들이 개발되고 있다.

본 발명의 목적은 휘발성 메모리로부터 불휘발성 메모리로의 데이터 백업이 용이한 메모리 모듈 및 그것의 백업 방법을 제공하는 데 있다.

본 발명의 다른 실시 예에 따른 메모리 모듈은, 불휘발성 메모리 장치, 동작 모드에 따라 데이터 입출력을 위한 제 1 입출력 포트와 제 2 입출력 포트 중 어느 하나를 활성화하는 듀얼-포트 디램, 상기 동작 모드에 따라 상기 제 1 입출력 포트를 호스트와의 데이터 교환을 위한 메인 채널로 연결하거나, 상기 제 2 입출력 포트를 백업 또는 복구를 위한 백업 채널에 연결하는 데이터 버퍼, 상기 백업 채널을 통해서 상기 불휘발성 메모리 장치로 백업 데이터를 교환하는 메모리 컨트롤러, 그리고 상기 메모리 컨트롤러 또는 상기 호스트로부터 제공되는 명령어 및 어드레스를 상기 동작 모드에 따라 선택적으로 상기 듀얼-포트 디램에 제공하는 레지스터 클록 드라이버를 포함하되, 상기 레지스터 클록 드라이버는 상기 동작 모드에 따라 상기 데이터 버퍼의 지연 또는 전송 특성을 제어하기 위한 버퍼 명령어를 생성한다.

상기 목적을 달성하기 위한 본 발명의 실시 예에 따른, 불휘발성 메모리 장치, 상기 불휘발성 메모리 장치를 제어하기 위한 메모리 컨트롤러, 그리고 디램을 포함하는 불휘발성 메모리 모듈의 백업 방법은, 백업 요청을 검출하는 단계, 상기 검출 결과에 따라 상기 디램의 제 1 입출력 포트 및 제 2 입출력 포트들 중 어느 하나를 활성화하는 단계, 상기 메모리 컨트롤러에 의해서 상기 디램에 백업 데이터를 출력하기 위한 명령어 및 어드레스를 입력하는 단계, 그리고 상기 제 2 입출력 포트를 통해서 상기 백업 데이터를 수신하여 상기 불휘발성 메모리 장치에 기입하는 단계를 포함하되, 상기 제 1 입출력 포트 및 제 2 입출력 포트의 전송 속도는 다르게 설정된다.

본 발명에 따르면, 백업 및 복구를 위한 채널 구성이 용이한 휘발성 메모리 장치를 포함하는 불휘발성 메모리 모듈이 제공될 수 있다. 따라서, 전원 오류와 같은 상황에서 용이한 데이터의 복구가 가능하여 향상된 신뢰성 및 향상된 성능을 갖는 불휘발성 메모리 모듈이 제공될 수 있다.

도 1은 본 발명의 실시 예에 따른 사용자 장치를 보여주는 블록도이다.
도 2는 도 1의 불휘발성 메모리 모듈을 예시적으로 보여주는 블록도이다.
도 3은 도 2의 RCD의 구조를 예시적으로 보여주는 블록도이다.
도 4는 본 발명의 실시 예에 따른 듀얼-포트 디램의 구조를 간략히 보여주는 블록도이다.
도 5는 도 1 또는 도 2의 NVM 컨트롤러(126)의 백업 동작 또는 복구 동작을 수행하는 방법을 예시적으로 보여주는 순서도이다.
도 6은 본 발명의 실시 예에 따른 불휘발성 메모리 모듈의 백업 동작을 예시적으로 보여주는 도면이다.
도 7은 본 발명의 실시 예에 따른 불휘발성 메모리 모듈의 복구 동작을 예시적으로 보여주는 도면이다.
도 8은 도 2의 RCD의 다른 구조를 예시적으로 보여주는 블록도이다.
도 9는 도 1의 불휘발성 메모리 모듈의 또 다른 예시를 보여주는 블록도이다.
도 10은 도 1의 불휘발성 메모리 모듈의 또 다른 예시를 보여주는 블록도이다.
도 11은 도 1의 불휘발성 메모리 모듈의 또 다른 예시를 보여주는 블록도이다.
도 12는 도 1의 불휘발성 메모리 모듈을 듀얼-인라인 메모리 모듈(DIMM) 형태로 구성한 예를 보여주는 블록도이다.
도 13은 본 발명의 실시 예에 따른 사용자 장치(200)의 예를 보여주는 블록도이다.
도 14는 도 13의 불휘발성 메모리 모듈을 좀더 구체적으로 보여주는 블록도이다.
도 15는 본 발명 실시 예에 따른 사용자 장치(300)의 예를 보여주는 블록도이다.
도 16은 도 15의 불휘발성 메모리 모듈을 좀더 구체적으로 보여주는 블록도이다.
도 17은 도 1, 도 2, 도 9 내지 도 16에서 설명된 불휘발성 메모리를 예시적으로 보여주는 블록도이다.
도 18은 도 17의 메모리 셀 어레이에 포함된 메모리 블록들 중 제 1 메모리 블록의 예를 보여주는 회로도이다.
도 19는 본 발명에 따른 불휘발성 메모리 모듈이 적용된 컴퓨팅 시스템을 예시적으로 보여주는 블록도이다.
도 20은 도 19의 불휘발성 메모리 모듈들 중 어느 하나를 예시적으로 보여주는 블록도들이다.
도 21은 도 19의 불휘발성 메모리 모듈들 중 어느 하나를 예시적으로 보여주는 블록도들이다.
도 22는 본 발명에 따른 불휘발성 메모리 모듈이 적용된 컴퓨팅 시스템의 다른 예를 예시적으로 보여주는 블록도이다.
도 23은 도 22의 불휘발성 메모리 모듈을 예시적으로 보여주는 블록도이다.
도 24는 도 22의 불휘발성 메모리 모듈을 예시적으로 보여주는 블록도이다.
도 25는 도 22의 불휘발성 메모리 모듈을 예시적으로 보여주는 블록도이다.

이하에서, 첨부된 도면들을 참조하여 본 발명의 실시 예들이 상세하게 설명된다. 이하의 설명에서, 상세한 구성들 및 구조들과 같은 세부적인 사항들은 단순히 본 발명의 실시 예들의 전반적인 이해를 돕기 위하여 제공된다. 그러므로 본 발명의 기술적 사상 및 범위로부터의 벗어남 없이 본문에 기재된 실시 예들의 변형들은 당업자에 의해 수행될 수 있다. 더욱이, 잘 알려진 기능들 및 구조들에 대한 설명들은 명확성 및 간결성을 위하여 생략된다. 본문에서 사용된 용어들은 본 발명의 기능들을 고려하여 정의된 용어들이며, 특정 기능에 한정되지 않는다. 용어들의 정의는 상세한 설명에 기재된 사항을 기반으로 결정될 수 있다.

이하의 도면들 또는 상세한 설명에서의 모듈들은 도면에 도시되거나 또는 상세한 설명에 기재된 구성 요소 이외에 다른 것들과 연결될 수 있다. 모듈들 또는 구성 요소들 사이의 연결은 각각 직접적 또는 비직접적일 수 있다. 모듈들 또는 구성 요소들 사이의 연결은 각각 통신에 의한 연결이거나 또는 물리적인 접속일 수 있다.

다르게 정의되지 않는 한, 본문에서 사용되는 기술적 또는 과학적인 의미를 포함하는 모든 용어들은 본 발명이 속하는 기술 분야에서의 당업자에 의해 이해될 수 있는 의미를 갖는다. 일반적으로 사전에서 정의된 용어들은 관련된 기분 분야에서의 맥락적 의미와 동등한 의미를 갖도록 해석되며, 본문에서 명확하게 정의되지 않는 한, 이상적 또는 과도하게 형식적인 의미를 갖도록 해석되지 않는다.

본 발명의 실시 예에 따른 불휘발성 메모리 시스템은 활성화된 저장 신호에 응답하여 플러시 동작을 수행한다. 플러시 동작이 수행되는 동안 불휘발성 메모리 시스템은 저장 신호를 활성화 상태로 유지한다. 플러시 동작이 종료된 이후에 불휘발성 메모리 시스템은 저장 신호를 비활성화시킨다. 비활성화된 저장 신호를 통해 불휘발성 메모리 시스템과 연결된 프로세서는 불휘발성 메모리 시스템의 플러시 완료를 인지할 수 있다. 따라서, 향상된 신뢰성 및 향상된 성능을 갖는 불휘발성 메모리 시스템 및 그것의 동작 방법이 제공된다.

도 1은 본 발명의 실시 예에 따른 사용자 장치를 보여주는 블록도이다. 도 1을 참조하면, 사용자 장치(100)는 호스트(110)와 불휘발성 메모리 모듈(120)을 포함한다.

호스트(110)는 데이터를 처리하거나 또는 사용자 장치(100)에 포함된 구성 요소들을 제어할 수 있다. 예를 들어, 호스트(110)는 다양한 운영 체제(OS)를 구동할 수 있고, 운영 체제(OS)상에서 다양한 애플리케이션들을 실행할 수 있다. 호스트(110)는 불휘발성 메모리 모듈(120)에 데이터를 기입하거나 또는 불휘발성 메모리 모듈(120)에 저장된 데이터를 읽을 수 있다.

호스트(110)는 불휘발성 메모리 모듈(120)에 백업 동작을 지시할 수 있다. 예를 들면, 호스트(110)는 호스트 내부의 상태나 전원 상태를 감지하여 불휘발성 메모리 모듈(120)에 백업 동작을 지시할 수 있다. 호스트(110)는 명령어/어드레스 (CA1)를 사용하여 불휘발성 메모리 모듈(120)에 백업 동작을 지시할 수 있다. 또는 호스트(110)는 별도의 제어 신호(CTRL)를 사용하여 불휘발성 메모리 모듈(120)에 백업 동작을 지시할 수 있다. 더불어, 호스트(110)는 데이터 버스를 통해서 제공되는 데이터(DQ)를 사용하거나, 또는 별도로 구비되는 직렬 인터페이스를 사용하여 불휘발성 메모리 모듈(120)의 백업 동작을 지시할 수 있을 것이다.

불휘발성 메모리 모듈(120)은 호스트(110)의 지시에 따라 데이터를 디램(124)에 저장하거나, 불휘발성 메모리(128)에 저장할 수 있다. 불휘발성 메모리 모듈(120)은 호스트(110)로부터의 지시에 따라 또는 자체적인 전원 상태 검출을 통해서 디램(124)에 저장된 데이터를 불휘발성 메모리(128)로 백업할 수 있다. 이러한 동작을 수행하기 위해 불휘발성 모듈(120)은 레지스터 클록 드라이버(Registering Clock Driver; 이하 RCD, 122), 디램(124), NVM 컨트롤러(126), 그리고 불휘발성 메모리(128)를 포함할 수 있다.

RCD(122)는 호스트(110)에서 제공되는 명령어/어드레스(CA1)를 버퍼링하다. 그리고 RCD(122)는 버퍼링된 명령어/어드레스(CA1)를 디램(124)에 메모리 명령어/어드레스(MCA)로서 전달한다. 더불어, RCD(122)는 NVM 컨트롤러(126)에서부터 제공되는 명령어/어드레스(CA2)를 버퍼링하고, 버퍼링된 명령어/어드레스(CA2)를 디램(124)에 메모리 명령어/어드레스(MCA)로서 전달할 수 있다. 호스트(110)에서 제공되는 명령어/어드레스(CA1)가 우선순위를 가지고 디램(124)에 제공될 것이다. 하지만, NVM 컨트롤러(126)에서부터 제공되는 명령어/어드레스(CA2)가 제공되면, 호스트(100)로부터의 명령어/어드레스(CA1)는 보류될 수 있다.

더불어, 도시되지는 않았지만, RCD(122)는 필요시 디램(124)의 전단에 위치하는 데이터 버퍼(Data Buffer: 이하, DB)에 순차적으로 명령어(BCOM)를 제공할 수도 있다. RCD(122)는 호스트(110)로부터 제공되는 제어 신호를 버퍼링하여 디램(124)이나 타깃 장치에 제공할 수 있다. 예를 들면, 어떤 실시 예에서는 RCD(122)는 호스트(110)에서 제공된 백업 제어 신호(SAVE_n)를 NVM 컨트롤러(126)에 전달할 수도 있을 것이다.

디램(124)은 호스트(110)와 메인 채널의 데이터 라인(DQ/DQS)을 통해서 데이터를 교환할 수 있다. 더불어, 디램(124)은 백업시 활성화되는 백업 채널(Back-up Channel)의 데이터 라인(LDQ/LDQS)을 통해서 NVM 컨트롤러(126)와 데이터를 교환할 수 있다. 정상 동작시, 디램(124)은 데이터 라인(DQ/DQS)을 사용하여 호스트(110)로부터 데이터를 제공받거나 호스트(110)로 데이터를 출력할 수 있다. 메인 채널은 예를 들면, 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)를 전달하기 위한 신호 라인들을 포함할 것이다.

여기서, 메인 채널은 예를 들면, DDR, DDR2, DDR3, DDR4, LPDDR(Low Power DDR), USB (Universal Serial Bus), MMC(Multimedia Card), embedded MMC, PCI (Peripheral Component Interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (Small Computer Small Interface), ESDI (Enhanced Small Disk Interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), NVMe (Nonvolatile Memory express) 중 적어도 하나를 포함할 수 있다.

NVM 컨트롤러(126)는 디램(124)에 저장된 데이터에 대한 백업 필요성을 판단할 수 있다. 백업 동작의 필요성은 호스트(110)에서 제공되는 제어 신호나 명령어에 의해서 NVM 컨트롤러(126)에 전달될 수 있다. 어떤 실시 예에서는, NVM 컨트롤러(126)는 불휘발성 메모리 모듈(120)에 제공되는 전압의 레벨을 모니터링하여 백업 필요성을 판단할 수도 있다. 백업 동작이 시작되면, NVM 컨트롤러(126)는 명령어/어드레스(CA2)를 RCD(122)에 전달할 수 있다. 명령어/어드레스(CA2)에 응답하여 RCD(122)는 디램(124)에 명령어/어드레스(MCA)를 전달할 것이다. 그러면, 디램(124)에서 백업 데이터가 백업 채널을 통해서 출력되고, 데이터 라인(LDQ/LDQS)을 통해서 NVM 컨트롤러(126)에 전달된다. 이후에 백업 데이터는 NVM 컨트롤러(126)에 의해서 불휘발성 메모리(128)에 프로그램될 것이다.

불휘발성 메모리(128)는 NVM 채널(NVM_CH)을 통해서 NVM 컨트롤러(126)와 연결된다. 불휘발성 메모리(128)는 예를 들면, 하나 이상의 플래시 메모리로 제공될 수 있다. 불휘발성 메모리(128)는 NVM 컨트롤러(126)의 제어에 따라 백업 데이터를 프로그램하거나 백업된 데이터를 출력할 수 있다. 예시적으로, 불휘발성 메모리(128)는 EEPROM(Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM(Phase-change RAM), ReRAM(Resistive RAM), FRAM(Ferroelectric RAM), STT-MRAM(Spin-Torque Magnetic RAM) 등과 같은 다양한 불휘발성 메모리 소자들로 구현될 수 있다. 간결한 설명을 위하여, 불휘발성 메모리(128)는 낸드 플래시 메모리를 포함하는 것으로 가정한다.

예시적으로, 본 발명의 기술적 사상에 따른 예시적인 실시 예로서, 불휘발성 메모리(128)는 3차원 메모리 어레이를 포함할 수 있다. 3차원 메모리 어레이는, 실리콘 기판 및 메모리 셀들의 동작에 연관된 회로의 위에 배치되는 활성 영역을 갖는 메모리 셀들의 어레이들의 하나 또는 그 이상의 물리 레벨들에 모놀리식으로(Monolithically) 형성될 수 있다. 메모리 셀들의 동작에 연관된 회로는 기판 내에 또는 기판 위에 위치할 수 있다. 모놀리식(Monolithical)이란 용어는, 3차원 어레이의 각 레벨의 층들이 3차원 어레이의 하위 레벨의 층들 위에 직접 증착됨을 의미한다.

본 발명의 기술적 사상에 따른 예시적인 실시 예로서, 3차원 메모리 어레이는 수직의 방향성을 가지며, 적어도 하나의 메모리 셀이 다른 하나의 메모리 셀 위에 위치하는 수직 NAND 스트링들을 포함한다. 적어도 하나의 메모리 셀은 전하 트랩 층을 포함한다. 각각의 수직 NAND 스트링은 메모리 셀들 위에 위치하는 적어도 하나의 선택 트랜지스터를 포함할 수 있다. 적어도 하나의 선택 트랜지스터는 메모리 셀들과 동일한 구조를 갖고, 메모리 셀들과 함께 모놀리식으로 형성될 수 있다.

3차원 메모리 어레이가 복수의 레벨들로 구성되고, 레벨들 사이에 공유된 워드 라인들 또는 비트 라인들을 갖고, 3차원 메모리 어레이에 적합한 구성은 미국등록특허공보 제7,679,133호, 미국등록특허공보 제8,553,466호, 미국등록특허공보 제8,654,587호, 미국등록특허공보 제8,559,235호, 그리고 미국공개특허공보 제2011/0233648호에 개시되어 있으며, 본 발명의 레퍼런스로 포함된다.

이상에서 설명된 사용자 장치(100)에 따르면, 본 발명의 불휘발성 메모리 모듈(120)은 호스트(110)와의 데이터 교환을 위한 메인 채널과 백업 데이터를 전달하기 위한 백업 채널을 각각 갖는 디램(124)을 포함할 수 있다. 정상 동작시에는 불휘발성 메모리 모듈(120)은 메인 채널을 통해서 호스트(110)와 데이터를 교환한다. 불휘발성 메모리 모듈(120)은 전원 오류 발생시에 호스트(110)의 제어 또는 자체적인 모니터링을 통해 이러한 상황을 인식하고, 디램(124)에 로딩된 데이터를 불휘발성 메모리(128)에 백업할 수 있다.

예시적으로, 비록 도면에 도시되지는 않았으나, 불휘발성 메모리 모듈(120)은 듀얼 인-라인 메모리 모듈(DIMM; Dual In-line Memory Module)의 형태를 가질 수 있고, 호스트(110)와 전기적 또는 직접적으로 연결된 DIMM 소켓에 장착될 수 있다. 더불어, 사용자 장치(100)는 컴퓨터, 휴대용 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 서버 컴퓨터, 넷-북(net-book), PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), 디지털 카메라(digital camera), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나를 포함할 수 있다.

도 2는 도 1의 불휘발성 메모리 모듈을 예시적으로 보여주는 블록도이다. 도 2를 참조하면, 불휘발성 메모리 모듈(120a)은 RCD(122), 듀얼-포트 디램(124), NVM 컨트롤러(126), 불휘발성 메모리(128)를 포함할 수 있다. 더불어, 듀얼-포트 디램(124)과 호스트(110, 미도시) 사이에서 데이터 버퍼(121)가 더 포함될 수 있다.

데이터 버퍼(121)는 호스트(110)로부터의 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)를 통해서 데이터를 수신하고, 수신된 데이터를 듀얼-포트 디램(124)에 전달할 수 있다. 또는, 데이터 버퍼(121)는 듀얼-포트 디램(124)으로부터의 데이터를 수신하고, 수신된 데이터를 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)를 통해 호스트(110)로 전달할 수 있다. 데이터 버퍼(121)를 통해서 불휘발성 메모리 모듈(120a)은 데이터 신호(DQ)나 데이터 스트로브 신호(DQS)의 지연 등을 제어하여 높은 신뢰성을 구현할 수 있다. 초기화시, RCD(122)를 통해서 제공되는 버퍼 명령어(BCOM)을 통해서 이러한 데이터 버퍼(121)의 조정이 수행될 수 있다. 데이터 버퍼(121)는 메모리 모듈의 구성 방식에 따라 생략될 수도 있음은 잘 이해될 것이다.

RCD(122)는 호스트(110, 미도시)로부터 제공되는 명령어/어드레스(CA1), 또는 제어 신호(CTRL)를 수신하여 듀얼-포트 디램(124)에 메모리 명령어/어드레스(MCA)로 전달할 수 있다. 듀얼-포트 디램(124)은 RCD(122)로부터 제공되는 메모리 명령어/어드레스(MCA)에 응답하여 호스트(110)와의 데이터 교환을 수행할 것이다. 여기서, 듀얼-포트 디램(124)은 호스트(110)와의 사이에 배치되는 데이터 버퍼(121)를 통해서 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)를 교환할 수 있다. RCD(122)는 데이터 버퍼(121)를 제어하기 위한 명령어(BCOM)를 제공할 수도 있다. 더불어, RCD(122)는 NVM 컨트롤러(126)로부터 제공되는 명령어/어드레스(CA2), 또는 제어 신호(CTRL)를 수신하여 듀얼-포트 디램(124)에 메모리 명령어/어드레스(MCA)로 전달할 수 있다. 듀얼-포트 디램(124)은 RCD(122)로부터 제공되는 명령어/어드레스(MCA)에 응답하여 호스트(110)와의 데이터 교환을 수행할 것이다.

듀얼-포트 디램(124)은 메인 채널 및 백업 채널 각각에 연결되는 적어도 2개의 데이터 입출력 포트를 포함할 수 있다. 메인 채널은 호스트(110)와 데이터를 교환하기 위한 채널이다. 메인 채널은 데이터 버퍼(121)와 연결되는 데이터 라인(MDQ, MDQS) 및 호스트(110)와 데이터 버퍼(121) 사이의 데이터 라인들(DQ, DQS)를 포함할 수 있다. 백업 채널은 듀얼-포트 디램(124)과 NVM 컨트롤러(126) 사이에 제공되는 데이터 채널이다. 백업 채널은 예를 들면 데이터 라인(LDQ, LDQS)를 포함할 수 있다. 백업 채널의 대역폭이나 전송 속도는 메인 채널에 비해서 상대적으로 작거나 느리게 제공될 수 있을 것이다.

NVM 컨트롤러(126)는 호스트(110)로부터의 제어에 따라 또는 자체적인 모니터링 동작을 통해서 백업 동작을 활성화할 수 있다. 호스트(110)로부터 제공되는 명령어나, 제어 신호, 또는 다양한 수단을 통해서 백업 동작을 지시하는 정보가 RCD(122)를 통해서 또는 직접적으로 NVM 컨트롤러(126)에 제공될 수 있다. 또는, 자체적으로는 불휘발성 메모리 모듈(120)에 공급되는 전원 전압의 레벨을 검출하여 전원 오류의 발생을 모니터링할 수 있다. 백업 동작이 활성화되면, NVM 컨트롤러(126)는 듀얼-포트 디램(124)에 명령어/어드레스(CA2)를 전달하여 백업 데이터의 출력을 지시할 수 있다. 그리고 NVM 컨트롤러(126)는 듀얼-포트 디램(124) 중에서 출력되는 데이터를 백업 채널을 구성하는 데이터 라인들(LDQ, LDQS)을 경유하여 수신할 수 있다. 수신된 백업 데이터는 이후 불휘발성 메모리(128)에 프로그램될 것이다.

이상에서 설명된 불휘발성 메모리 모듈(120)에 따르면, 듀얼-포트 디램(124)은 호스트(110)와의 데이터 교환을 위한 메인 채널과 백업을 위한 백업 채널을 포함할 수 있다. 더불어, 불휘발성 메모리 모듈(120)은 정상 동작시에는 디램 모듈(DRAM Module)과 같이 동작하지만, 전원이 제거되거나 전원 오류가 발생하는 경우 사용중인 데이터를 불휘발성 메모리(128)에 백업할 수 있다. 따라서, 고속의 액세스가 가능한 디램 모듈과 같이 동작하지만, 전원이 제거되는 순간에도 구동 중인 데이터는 보존할 수 있는 불휘발성 특성을 가질 수 있다.

도 3은 도 2의 RCD의 구조를 예시적으로 보여주는 블록도이다. 도 3을 참조하면, RCD(122a)는 듀얼 포트로 구성될 수 있으며, 선택기(122a_1), 메모리 명령어/어드레스 생성기(122a_2), 그리고 버퍼 명령어 생성기(122a_3)를 포함할 수 있다.

선택기(122a_1)는 호스트(110)로부터 제공되는 명령어/어드레스(CA1)와 NVM 컨트롤러(126)로부터 제공되는 명령어/어드레스(CA2) 중에서 어느 하나를 선택할 수 있다. 하지만, 정상 동작(Normal Operation)시, 선택기(122a_1)는 호스트(110)로부터 제공되는 명령어/어드레스(CA1)를 MCA 발생기(122a_2)에 전달할 것이다. 반면 호스트(110) 또는 NVM 컨트롤러(126)로부터 백업 요청이 발생하는 경우, 선택기(122a_1)는 NVM 컨트롤러(126)로부터 제공되는 명령어/어드레스(CA2)를 MCA 발생기(122a_2)에 전달하도록 설정될 것이다. 더불어, 선택기(122a_1)는 선택된 명령어/어드레스(CA)에 따라 BCOM 발생기(122a_3)를 제어할 수 있다.

MCA 발생기(122a_2)는 명령어/어드레스들(CA1 및 CA2) 중 전달되는 어느 하나에 대응하는 메모리 명령어/어드레스(MCA)를 생성한다. MCA 발생기(122a_2)는 듀얼-포트 디램(124)이 복수로 제공되는 경우, 복수의 듀얼-포트 디램(124)들 각각에 생성된 메모리 명령어/어드레스(MCA)를 전달할 수 있다.

BCOM 발생기(122a_3)는 명령어/어드레스들(CA1 및 CA2) 중 전달되는 어느 하나에 대응하는 버퍼 명령어(BCOM)를 생성할 수 있다. 버퍼 명령어(BCOM)를 통해서 복수의 데이터 버퍼들(121) 각각의 지연 특성, 신호 생성 특성들이 초기화되거나 조정될 수 있을 것이다. 만일, NVM 컨트롤러(126)로부터 제공되는 명령어/어드레스(CA2)가 선택되면, BCOM 발생기(122a_3)는 백업 채널의 신호 라인(LDQ, LDQS)으로 데이터를 전달하거나 수신하기 위한 초기화 동작을 수행할 수 있다. 반면, 호스트(110)로부터 제공되는 명령어/어드레스(CA1)가 선택되면, BCOM 발생기(122a_3)는 메인 채널의 신호 라인(MDQ, MDQS)으로 데이터를 전달하거나 수신하기 위한 초기화 동작을 수행할 것이다.

이상에서 설명된 RCD(122a)는 본 발명의 불휘발성 메모리 모듈(120)을 구성하기 위한 도 2의 RCD(122)의 일 예에 불과하다. 다양한 방식으로 명령어/어드레스들(CA1 및 CA2) 중 어느 하나를 선택하여 듀얼-포트 디램(124)에 전달하도록 RCD(122)가 구성될 수 있음은 잘 이해될 것이다.

도 4는 본 발명의 실시 예에 따른 듀얼-포트 디램의 구조를 간략히 보여주는 블록도이다. 도 4를 참조하면, 본 발명의 실시 에에 따른 듀얼-포트 디램(124)은 셀 어레이(124a), 뱅크/행 디코더(124b), 감지 증폭기(124c), 열 디코더(124d), 제어 로직(124e), 어드레스 버퍼(124f), 그리고 동작 모드에 따라 입출력 포트를 선택하기 위한 멀티플렉서(124g)를 포함할 수 있다.

셀 어레이(124a)는 복수의 메모리 셀들이 각각 워드 라인들과 비트 라인들에 연결되어 행 방향과 열 방향으로 배열된다. 각각의 메모리 셀들은 셀 커패시터(Cell Capacitor)와 액세스 트랜지스터(Access Transistor)로 구성될 수 있다. 액세스 트랜지스터의 게이트는 행 방향으로 배열된 워드 라인들 중 어느 하나에 연결된다. 액세스 트랜지스터의 일단은 열 방향으로 배열되어 있는 비트 라인(BL) 혹은 상보 비트 라인(BLB)에 연결된다. 액세스 트랜지스터의 타단은 셀 커패시터에 연결될 수 있다.

뱅크/행 디코더(124b)는 입력되는 어드레스(ADD)에 응답하여 액세스될 메모리 셀의 워드 라인을 선택한다. 행 디코더(124b)는 입력되는 어드레스(ADD)를 디코딩하여 해당 워드 라인을 인에이블한다. 또한, 행 디코더(124b)는 셀프 리프레쉬 동작 모드에서는 어드레스 카운터(미도시됨)로부터 발생되는 행 어드레스를 디코딩하여 해당 워드 라인을 인에이블할 수 있다. 열 디코더(124d)는 데이터가 입력 혹은 출력될 메모리 셀의 비트 라인을 선택한다.

비트 라인 감지 증폭기(124c)는 선택된 비트 라인으로 선택된 메모리 셀에 데이터를 기입하거나, 이미 기입된 데이터를 센싱한다. 비트 라인 감지 증폭기(124c)는 메모리 셀에 저장된 데이터를 비트 라인을 통해서 센싱하여 멀티플렉서(124g) 측으로 전달할 수 있다. 또한, 비트 라인 감지 증폭기(124c)는 멀티플렉서(124g) 측으로부터 입력되는 데이터를 선택된 메모리 셀에 저장하기 위한 구성들을 더 포함할 수 있다. 또는, 비트 라인 감지 증폭기(124c)는 셀프 리프레쉬 모드에서 메모리 셀에 저장된 데이터를 재기입할 수 있다.

제어 로직(124e)은 명령어(CMD)나 제어 신호(CNTL), 또는 어드레스에 응답하여 듀얼-포트 디램(124)의 내부 동작을 제어할 수 있다. 제어 로직(124e)은 예를 들면, 외부로부터 제공되는 클록 신호의 지연을 조정하거나, 제어 신호들(/RAS, /CAS)과 어드레스를 참조하여 명령어를 디코딩할 수 있다. 특히, 본 발명의 제어 로직(124e)은 메모리 명령어/어드레스(MCA)나 제어 신호를 통해서 제공되는 정보를 참조하여 동작 모드를 선택할 수 있다. 즉, 제어 로직(124e)은 백업/복구 동작인지 또는 정상 동작인지를 판단하여 멀티플렉서(124g)를 제어할 수 있다. 이러한 동작을 위해 제어 로직(124e)은 모드 레지스터 셋(MRS)를 포함할 수 있다.

어드레스 버퍼(124f)는 외부에서 입력되는 어드레스를 일시 저장한다. 어드레스 버퍼(124f)는 저장된 어드레스를 뱅크/행 디코더(124b) 또는 열 디코더(124d)에 공급한다. 어드레스 버퍼(124f)에 의해서 외부 시그널링 방식의 어드레스(Address)가 듀얼-포트 디램(124)의 내부의 시그널링 방식의 어드레스(ADD)로 변환될 수 있다.

멀티플렉서(124g)는 제어 로직(124e)으로부터의 모드 선택 신호(M_SEL)에 응답하여 두 개의 입출력 포트들(MDQ, LDQ) 중 어느 하나를 선택할 수 있다. 듀얼-포트 디램(124)이 호스트(110)와 데이터를 교환하는 정상 동작시, 멀티플렉서(124g)는 메인 채널에 대응하는 제 1 입출력 포트(MDQ)를 선택할 것이다. 반면, 듀얼-포트 디램(124)이 백업이나 복구를 위한 동작 모드로 동작하는 경우, 멀티플렉서(124g)는 백업 채널에 대응하는 제 2 입출력 포트(LDQ)를 선택할 것이다.

제 2 입출력 포트(LDQ)의 대역폭은 호스트(110)와의 데이터 교환을 위한 제 1 입출력 포트(MDQ)의 대역폭과는 다르게 설정될 수 있을 것이다. 백업에 소요되는 시간에 따라 또는 백업에 지원되는 보조 전원 장치의 성능에 따라 제 2 입출력 포트(LDQ)의 대역폭이 설계될 수 있을 것이다. 예를 들면, 제 2 입출력 포트(LDQ)의 대역폭이나 데이터 전송 속도는 제 1 입출력 포트(MDQ)보다 낮게 제공될 수도 있을 것이다. 여기서, 제 1 입출력 포트(MDQ)의 핀수(×m, m은 4)와 제 2 입출력 포트(LDQ)의 핀수(×m)가 동일하게 표시되어 있으나, 본 발명은 여기에 국한되지 않음은 잘 이해될 것이다. 즉, 제 1 입출력 포트(MDQ)와 제 2 입출력 포트(LDQ)의 핀수는 각각 서로 다른 값으로 제공될 수도 있다.

도 5는 도 1 또는 도 2의 NVM 컨트롤러(126)의 백업 동작 또는 복구 동작을 수행하는 방법을 예시적으로 보여주는 순서도이다. 도 5를 참조하면, NVM 컨트롤러(126)는 백업 또는 복구 요청에 응답하여 듀얼-포트 방식으로 제공되는 RCD(122) 또는 듀얼-포트 디램(124)의 입출력 포트를 제어할 수 있다.

S110 단계에서, NVM 컨트롤러(126)는 듀얼-포트 디램(124)에 저장된 데이터의 백업이나, 불휘발성 메모리(128)에 백업된 데이터의 듀얼-포트 디램(124)으로의 복구 동작의 필요성을 검출할 수 있다. 예를 들면, 호스트(110)로부터 제공되는 명령어나 제어 신호, 또는 다양한 정보에 따라 NVM 컨트롤러(126)는 백업 동작이나 복구 동작을 시작할 수 있다. 또는, NVM 컨트롤러(126)는 불휘발성 메모리 모듈(120)에 제공되는 전원의 상태를 모니터링하여 백업 요청을 검출할 수 있을 것이다.

S120 단계에서, NVM 컨트롤러(126)는 백업 또는 복구 조건에 해당하는지 판단하고, 판단 결과에 따라 동작 분기를 수행한다. 백업이나 복구 조건에 해당하는 것으로 판단되면(Yes 방향), 절차는 S130으로 이동한다. 반면, 백업 조건에 해당하지 않는 것으로 판단되면(No 방향), 절차는 S110 단계로 복귀할 것이다.

S130 단계에서, NVM 컨트롤러(126)는 백업이나 복구를 위한 명령어/어드레스(CA2)가 듀얼-포트 디램(124)에 제공되도록 RCD(122)의 포트를 제어할 것이다. 즉, 호스트(110)로부터 제공되는 명령어/어드레스(CA1)를 차단하고, NVM 컨트롤러(126)로부터 제공되는 명령어/어드레스(CA2)가 메모리 명령어/어드레스(MCA)로 전달되도록 NVM 컨트롤러(126)는 RCD(124)를 설정할 것이다.

S140 단계에서, NVM 컨트롤러(126)는 명령어/어드레스(CA2)나 제어 신호를 사용하여 듀얼-포트 디램(124)의 입출력 포트를 선택할 것이다. 즉, NVM 컨트롤러(126)에 의해서 듀얼-포트 디램(124)은 백업 채널에 연결되는 제 2 입출력 포트(LDQ)를 활성화하고, 메인 채널에 연결되는 제 1 입출력 포트(MDQ)를 비활성화할 것이다.

S150 단계에서, NVM 컨트롤러(126)는 듀얼-포트 디램(124)에 백업 또는 복구를 위한 명령어/어드레스(CA2)를 전송할 것이다. NVM 컨트롤러(126)는 듀얼-포트 디램(124)에 로드된 일부 데이터만을 선택적으로 백업하도록 명령어/어드레스(CA2)를 제공할 수도 있다. 또는, NVM 컨트롤러(126)는 듀얼-포트 디램(124)에 로드된 모든 데이터를 불휘발성 메모리(128)로 백업하기 위한 명령어/어드레스(CA2)를 제공할 수도 있을 것이다.

S160 단계에서, NVM 컨트롤러(126)는 듀얼-포트 디램(124)으로부터 제 2 입출력 포트(LDQ)를 통해서 출력되는 백업 데이터를 수신할 수 있다. 또는, NVM 컨트롤러(126)는 불휘발성 메모리(128)로부터 제공된 복구 데이터를 백업 채널을 경유하여 제 2 입출력 포트(LDQ)에 전달할 수 있다. 이때, 백업 데이터는 페이지 단위로, 또는 순차적으로 출력할 수 있을 것이다. 하지만, 백업 데이터의 전송 사이즈는 여기의 개시에 국한되지 않음은 잘 이해될 것이다. 즉, 듀얼-포트 디램(124)에 의해서 NVM 컨트롤러(126)에 전송되는 백업 데이터는 페이지보다 큰 단위로, 또는 페이지보다 작은 단위로도 제공될 수 있을 것이다. 복구 동작에서는 듀얼-포트 디램(124)에 복구 데이터가 입력되면 제반 절차는 종료될 것이다.

S170 단계에서, NVM 컨트롤러(126)는 듀얼-포트 디램(124)로부터 제공된 백업 데이터를 불휘발성 메모리(128)에 프로그램할 수 있다.

이상에서는 백업 또는 복구 동작을 위한 NVM 컨트롤러(126)의 제어 동작이 간략히 설명되었다. 이때, 백업이나 복구 동작시에 활성화되는 듀얼-포트 디램(124)의 제 2 입출력 포트(LDQ)의 전송 대역폭은 제 1 입출력 포트(MDQ)와는 다르게 설정될 수 있을 것이다. 왜냐하면, 백업 동작시 듀얼-포트 디램(124)과 NVM 컨트롤러(126) 사이의 백업 데이터 전송 대역폭은, NVM 컨트롤러(126)와 불휘발성 메모리(128) 사이의 전송 대역폭보다 크거나 같기만 하면 되기 때문이다.

도 6은 본 발명의 실시 예에 따른 불휘발성 메모리 모듈의 백업 동작을 예시적으로 보여주는 도면이다. 도 6을 참조하면, NVM 컨트롤러(126)는 RCD(122)의 포트를 설정한 후에 듀얼-포트 디램(124)의 입출력 포트를 선택한다.

S11에서, NVM 컨트롤러(126)는 백업이 필요한 상태를 감지한다. 예를 들면, 호스트(110, 도 1 참조)에서 제어 신호(SAVE_n)나 명령어 등을 통해서 불휘발성 메모리 모듈(120)에 백업 동작을 지시하는 경우가 있을 수 있다. 또는, NVM 컨트롤러(126)가 공급 전압의 상태를 모니터링하여 백업 동작이 필요한지를 판단할 수 있다. 만일, 백업이 불필요한 상태라면, NVM 컨트롤러(126)는 계속해서 백업에 대한 필요성을 감지할 것이다. 반면, 백업이 필요한 상태로 판단되면, NVM 컨트롤러(126)는 RCD(122)의 포트를 설정해야 할 것이다.

S12에서, NVM 컨트롤러(126)는 백업이나 복구를 위한 명령어/어드레스(CA2)가 듀얼-포트 디램(124)에 제공되도록 RCD(122)의 포트를 제어할 것이다. 즉, 호스트(110)로부터 제공되는 명령어/어드레스(CA1)를 차단하고, NVM 컨트롤러(126)로부터 제공되는 명령어/어드레스(CA2)가 메모리 명령어/어드레스(MCA)로 전달되도록 NVM 컨트롤러(126)는 RCD(124)를 설정할 것이다.

S13에서, NVM 컨트롤러(126)는 명령어/어드레스(CA2)나 제어 신호를 사용하여 듀얼-포트 디램(124)의 입출력 포트를 선택할 것이다. 즉, NVM 컨트롤러(126)에 의해서 듀얼-포트 디램(124)은 백업 채널에 연결되는 제 2 입출력 포트(LDQ)를 활성화하고, 메인 채널에 연결되는 제 1 입출력 포트(MDQ)를 비활성화할 것이다. 이러한 설정은 S13'에 도시된 바와 같이 RCD(122)를 경유하여 듀얼-포트 디램(124)에 제공되는 메모리 명령어/어드레스(MCA)가 사용될 수 있다.

S14에서, NVM 컨트롤러(126)는 듀얼-포트 디램(124)에 백업 또는 복구를 위한 명령어/어드레스(CA2)를 전송할 것이다. 명령어/어드레스(CA2)는 S14'에 도시된 바와 같이 RCD(122)를 경유하여 듀얼-포트 디램(124)에 제공되는 메모리 명령어/어드레스(MCA)로 전달될 수 있다.

S15에서, 듀얼-포트 디램(124)은 백업 데이터를 센싱하여 제 2 입출력 포트(LDQ)로 출력할 것이다. 그러면 백업 채널을 경유하여 NVM 컨트롤러(126)에 백업 데이터가 전달된다. S16에서, NVM 컨트롤러(126)는 백업 데이터를 불휘발성 메모리(128)에 프로그램할 것이다.

도 7은 본 발명의 실시 예에 따른 불휘발성 메모리 모듈의 복구 동작을 예시적으로 보여주는 도면이다. 도 7을 참조하면, NVM 컨트롤러(126)는 RCD(122)의 포트를 설정한 후에 듀얼-포트 디램(124)의 입출력 포트를 복구를 위한 채널과 연결되도록 선택한다.

S21에서, NVM 컨트롤러(126)는 불휘발성 메모리(128)에 저장된 데이터의 듀얼-포트 디램(124)으로의 복구 여부를 검출한다. 예를 들면, 전원 오류 이후에 부팅이나 리셋 동작시, 호스트(110, 도 1 참조)에 의한 복구 명령어를 통해서 불휘발성 메모리 모듈(120)의 복구 동작이 시작될 수 있다. 만일, 복구 동작이 불필요한 상태라면, NVM 컨트롤러(126)는 계속해서 복구 동작의 필요성을 검출할 것이다. 반면, 복구 동작이 필요한 상태로 판단되면, NVM 컨트롤러(126)는 RCD(122)의 포트를 설정해야 할 것이다.

S22에서, NVM 컨트롤러(126)는 복구를 위한 명령어/어드레스(CA2)가 듀얼-포트 디램(124)에 제공되도록 RCD(122)의 포트를 제어할 것이다. 즉, 호스트(110)로부터 제공되는 명령어/어드레스(CA1)를 차단하고, NVM 컨트롤러(126)로부터 제공되는 명령어/어드레스(CA2)가 메모리 명령어/어드레스(MCA)로 전달되도록 NVM 컨트롤러(126)는 RCD(124)를 설정할 것이다.

S23에서, NVM 컨트롤러(126)는 명령어/어드레스(CA2)나 제어 신호를 사용하여 듀얼-포트 디램(124)의 입출력 포트를 선택할 것이다. 즉, NVM 컨트롤러(126)에 의해서 듀얼-포트 디램(124)은 복구 채널에 연결되는 제 2 입출력 포트(LDQ)를 활성화하고, 메인 채널에 연결되는 제 1 입출력 포트(MDQ)를 비활성화할 것이다. 이러한 설정은 S23에 도시된 바와 같이 RCD(122)를 경유하여 듀얼-포트 디램(124)에 제공되는 메모리 명령어/어드레스(MCA)가 사용될 수 있다.

S24에서, NVM 컨트롤러(126)는 불휘발성 메모리(128)로부터 복구 데이터를 요청하고, S25에서 불휘발성 메모리(128)로부터 독출된 복구 데이터를 NVM 컨트롤러(126)가 수신할 것이다.

S26에서, NVM 컨트롤러(126)는 듀얼-포트 디램(124)에 복구 데이터를 기입하기 위한 명령어/어드레스(CA2)를 전송할 것이다. 명령어/어드레스(CA2)는 S26'에 도시된 바와 같이 RCD(122)를 경유하여 듀얼-포트 디램(124)에 제공되는 메모리 명령어/어드레스(MCA)로 전달될 수 있다. S27에서, NVM 컨트롤러(126)는 복구 데이터를 활성화된 백업 채널을 통하여 전달할 것이다. 그러면, 제 2 입출력 포트(LDQ)를 통하여 복구 데이터가 듀얼-포트 디램(124)의 지정된 위치에 기입될 것이다.

이상에서는 복구 동작시 RCD(122), 듀얼-포트 디램(124), NVM 컨트롤러(126), 그리고 불휘발성 메모리(128)의 상호 동작이 간략히 설명되었다. 하지만, 백업 동작시 듀얼-포트 디램(124)에서 전송되는 백업 데이터는 데이터의 신뢰성을 위해서 에러 정정이나, CRC를 위한 패리티를 포함할 수도 있을 것이다.

도 8은 도 2의 RCD의 다른 구조를 예시적으로 보여주는 블록도이다. 도 8을 참조하면, RCD(122b)는 CA 버퍼(122b_1), MCA 생성기(122b_2), 그리고 버퍼 명령어 생성기(122b_3)를 포함할 수 있다.

CA 버퍼(122b_1)는 호스트(110)로부터 제공되는 명령어/어드레스(CA1)를 버퍼링하여 MCA 생성기(122b_2)에 전달할 수 있다. 이때, CA 버퍼(122b_1)는 NVM 컨트롤러(126)로부터 제공되는 명령어/어드레스(CA2)를 제공받지 않을 것이다. 더불어, CA 버퍼(122b_1)는 버퍼링된 명령어/어드레스(CA1)에 따라 BCOM 발생기(122b_3)를 제어할 수 있다.

MCA 발생기(122b_2)는 CA 버퍼(122b_1)로부터 제공되는 명령어/어드레스(CA1)에 대응하는 메모리 명령어/어드레스(MCA)를 생성한다. MCA 발생기(122b_2)는 듀얼-포트 디램(124)이 복수로 제공되는 경우, 복수의 듀얼-포트 디램(124)들 각각에 생성된 메모리 명령어/어드레스(MCA)를 전달할 수 있다. 하지만, MCA 발생기(122b_2)의 출력단은 NVM 컨트롤러(126)의 명령어/어드레스(CA2) 출력단과 와이어 결선(Wired couple) 방식으로 연결된다. 만일, NVM 컨트롤러(126)의 명령어/어드레스(CA2)가 활성화되면, MCA 발생기(122b_2)의 출력을 고임피던스(Hi-Z) 상태로 변경할 것이다. 따라서, 백업 또는 복구를 위한 NVM 컨트롤러(126)의 명령어/어드레스(CA2)가 제공되는 경우, 듀얼-포트 디램(124)에는 NVM 컨트롤러(126)의 명령어/어드레스(CA2)가 메모리 명령어/어드레스(MCA)로 전달될 것이다.

BCOM 발생기(122b_3)는 앞서 설명된 도 3의 BCOM 발생기(122a_3)와 실질적으로 동일하게 동작하므로 구체적인 설명은 생략하기로 한다.

이상에서 설명된 RCD(122b)는 호스트(110)로부터 제공되는 명령어/어드레스(CA1)에 근거하여 메모리 명령어/어드레스(MCA)를 생성한다. 더불어, 호스트(110)로부터의 명령어/어드레스(CA1)에 따라 NVM 컨트롤러(126)를 제어할 수도 있다. 하지만, NVM 컨트롤러(126)의 명령어/어드레스(CA2)가 와이어 방식으로 결선되어 듀얼-포트 디램(124)에도 제공될 수 있다.

도 9는 도 1의 불휘발성 메모리 모듈의 또 다른 예시를 보여주는 블록도이다. 도 9를 참조하면, 불휘발성 메모리 모듈(120b)은 데이터 버퍼(121b), RCD(122b), 듀얼-포트 디램(124), NVM 컨트롤러(126), 불휘발성 메모리(128)를 포함할 수 있다.

데이터 버퍼(121b)는 호스트(110)로부터의 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)를 통해서 데이터를 수신하고, 수신된 데이터를 듀얼-포트 디램(124)의 제 1 입출력 포트(MDQ)에 전달할 수 있다. 또는, 데이터 버퍼(121b)는 듀얼-포트 디램(124)의 제 1 입출력 포트(MDQ)에서 출력되는 데이터를 수신하고, 수신된 데이터를 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)를 통해 호스트(110)에 전달할 수 있다.

특히, 데이터 버퍼(121b)는 백업이나 복구 동작시에는 듀얼-포트 디램(124)의 제 2 입출력 포트(LDQ)로 데이터를 교환할 수 있다. 데이터 버퍼(121b)는 백업 동작시에는 듀얼-포트 디램(124)의 제 2 입출력 포트(LDQ)로 출력되는 백업 데이터를 NVM 컨트롤러(126)와의 백업 채널(LDQ')을 경유하여 전송할 수 있다. 복구 동작시는 백업과는 반대의 방향으로 복구 데이터가 듀얼-포트 디램(124)에 제공될 수 있을 것이다. 따라서, 데이터 버퍼(121b)는 동작 모드에 따라서 호스트(110)와 NVM 컨트롤러(126) 중 어느 하나와 듀얼-포트 디램(124)을 연결할 것이다.

RCD(122b)는 호스트(110, 미도시)로부터 제공되는 명령어/어드레스(CA1), 또는 제어 신호(CTRL)를 수신하여 듀얼-포트 디램(124)에 메모리 명령어/어드레스(MCA)로 전달할 수 있다. 듀얼-포트 디램(124)은 RCD(122b)로부터 제공되는 메모리 명령어/어드레스(MCA)에 응답하여 호스트(110)와의 데이터 교환을 수행할 것이다. RCD(122b)는 데이터 버퍼(121b)를 제어하기 위한 명령어(BCOM)를 제공할 수도 있다. RCD(122b)는 NVM 컨트롤러(126)로부터 제공되는 명령어/어드레스(CA2), 또는 제어 신호(CTRL)를 수신하여 듀얼-포트 디램(124)에 메모리 명령어/어드레스(MCA)로 전달할 수 있다. 특히, NVM 컨트롤러(126)로부터 제공되는 명령어/어드레스(CA2), 또는 제어 신호(CTRL)에 응답하여, RCD(122b)는 호스트(110)와 NVM 컨트롤러(126) 중 어느 하나와 듀얼-포트 디램(124) 간의 데이터 경로를 선택하도록 버퍼 명령어(BCOM)를 제공할 수 있다.

듀얼-포트 디램(124), NVM 컨트롤러(126), 그리고 불휘발성 메모리(128)의 기능이나 동작은 앞서 설명된 도 3의 그것들과 동일하므로 구체적인 설명은 생략하기로 한다.

이상에서 설명된 불휘발성 메모리 모듈(120b)에 따르면, 듀얼-포트 디램(124)은 호스트(110)와의 데이터 교환을 위한 메인 채널과 백업을 위한 백업 채널을 포함할 수 있다. 더불어, 불휘발성 메모리 모듈(120b)은 정상 동작시에는 디램 모듈(DRAM Module)과 같이 동작하지만, 전원이 제거되거나 전원 오류가 발생하는 경우 사용중인 데이터를 불휘발성 메모리(128)에 백업할 수 있다. 따라서, 고속의 액세스가 가능한 디램 모듈과 같이 동작하지만, 전원이 제거되는 순간에도 구동 중인 데이터는 보존할 수 있는 불휘발성 특성을 가질 수 있다.

도 10은 도 1의 불휘발성 메모리 모듈의 또 다른 예시를 보여주는 블록도이다. 도 10을 참조하면, 불휘발성 메모리 모듈(120c)은 데이터 버퍼(121), RCD(122c), 듀얼-포트 디램(124), NVM 컨트롤러(126c), 불휘발성 메모리(128)를 포함할 수 있다.

데이터 버퍼(121)는 호스트(110)로부터의 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)를 통해서 데이터를 수신하고, 수신된 데이터를 듀얼-포트 디램(124)의 제 1 입출력 포트(MDQ)에 전달할 수 있다. 또는, 데이터 버퍼(121)는 듀얼-포트 디램(124)의 제 1 입출력 포트(MDQ)에서 출력되는 데이터를 수신하고, 수신된 데이터를 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)를 통해 호스트(110)에 전달할 수 있다. 이 실시 예에서, 데이터 버퍼(121)는 호스트(110)와의 데이터 교환을 위해서 사용된다.

RCD(122c)는 호스트(110, 미도시)로부터 제공되는 명령어/어드레스(CA1), 또는 제어 신호(CTRL)를 수신하여 듀얼-포트 디램(124)에 메모리 명령어/어드레스(MCA)로 전달할 수 있다. 듀얼-포트 디램(124)은 RCD(122c)로부터 제공되는 메모리 명령어/어드레스(MCA)에 응답하여 호스트(110)와의 데이터 교환을 수행할 것이다. RCD(122c)는 데이터 버퍼(121b)를 제어하기 위한 명령어(BCOM)를 제공할 수도 있다. RCD(122c)는 NVM 컨트롤러(126)로부터 제공되는 명령어/어드레스(CA2), 또는 제어 신호(CTRL)를 수신하여 듀얼-포트 디램(124)에 메모리 명령어/어드레스(MCA)로 전달할 수 있다. 특히, RCD(122c)는 호스트(110)로부터 제공되는 명령어/어드레스(CA1), 또는 제어 신호(CTRL)를 NVM 컨트롤러(126c)에 호스트 제어 신호(HCTL)로 제공할 수 있다.

NVM 컨트롤러(126c)는 호스트(110)의 명령에 근거한 호스트 제어 신호(HCTL)에 응답하여 백업 동작이나 복구 동작을 수행할 수 있을 것이다. NVM 컨트롤러(126c)는 호스트(110)의 제어에 따라 백업 동작이나 복구 동작을 수행하기 위한 명령어/어드레스(CA2)를 생성하여 RCD(122c)에 전달할 수 있다.

듀얼-포트 디램(124), NVM 컨트롤러(126), 그리고 불휘발성 메모리(128)의 기능이나 동작은 앞서 설명된 도 2의 그것들과 동일하므로 구체적인 설명은 생략하기로 한다.

도 11은 도 1의 불휘발성 메모리 모듈의 또 다른 예시를 보여주는 블록도이다. 도 11을 참조하면, 불휘발성 메모리 모듈(120d)은 RCD(122d), 듀얼-포트 디램(124), NVM 컨트롤러(126), 불휘발성 메모리(128)를 포함할 수 있다. 특히, 불휘발성 메모리 모듈(120d)은 데이터 버퍼(Data Buffer)를 포함하지 않는 RDIMM 형태로 구현될 수 있다.

RCD(122d)는 호스트(110, 도 1 참조)로부터의 명령어/어드레스(CA1) 또는 NVM 컨트롤러(126)로부터의 명령어/어드레스(CA2) 중 어느 하나를 듀얼-포트 디램(124)에 메모리 명령어/어드레스(MCA)로 전달할 수 있다. 하지만, RCD(122d)는 데이터 버퍼(Data Buffer)에 제공되는 버퍼 명령어(BCOM)를 생성할 필요가 없다. 따라서, 도 2의 RCD(122a)에 비하여 상대적으로 간단한 구조의 RCD(122d)로 제공될 수 있다.

도 12는 도 1의 불휘발성 메모리 모듈을 듀얼-인라인 메모리 모듈(DIMM) 형태로 구성한 예를 보여주는 블록도이다. 도 12를 참조하면, 불휘발성 메모리 모듈(120e)은 RCD(122), 복수의 듀얼-포트 디램(124_1, 124_2), NVM 컨트롤러(126), 불휘발성 메모리들(128_1, 128_2)을 포함할 수 있다. 더불어, 복수의 듀얼-포트 디램(124_1, 124_2)과 호스트(110, 미도시) 사이에 위치하는 데이터 버퍼(121_1, 121_2), 그리고 불휘발성 메모리 모듈(120e)의 전원 전압의 상태를 검출하는 저전압 검출기(127)를 포함할 수 있다. 더불어, 도시되지는 않았지만 백업을 위해 제공되는 보조 전원 소스도 더 포함됨은 이 분야의 기술에 익숙한 자들에게 잘 이해될 것이다.

데이터 버퍼(121_1, 121_2)는 호스트(110)와의 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)를 수신하여 복수의 듀얼-포트 디램(124_1, 124_2)에 전달할 수 있다. 일반적으로, 데이터 버퍼(121_1, 121_2)의 존재에 따라 불휘발성 메모리 모듈(120e)은 예를 들면, LRDIMM(Load Reduced DIMM)과 호환되는 구조를 가질 수 있다.

RCD(122)는 호스트(110)와 NVM 컨트롤러(126)로부터의 명령어/어드레스를 모두 수신할 수 있는 듀얼 포트 구조를 갖는다. RCD(122)는 호스트(110)부터 제공되는 명령어, 어드레스, 또는 제어 신호(CA1)를 수신하여 복수의 듀얼-포트 디램(124_1, 124_2)에 메모리 명령어/어드레스(MAC_a, MCA_b)로 전달한다. 특히, RCD(122)는 데이터 버퍼(121_1, 121_2)를 제어하기 위한 버퍼 명령어(BCOM_a, BCOM_b)를 생성할 수 있다. 버퍼 명령어(BCOM_a, BCOM_b)는 동작 모드에 따라 RCD(122)에 의해서 명령어/어드레스들(CA1, CA2) 중 선택되는 어느 하나에 근거하여 생성될 수 있다. 또는, 버퍼 명령어(BCOM_a, BCOM_b)는 데이터 버퍼(121_1, 121_2)가 백업이나 복구 채널을 구성하지 않을 경우에는 호스트(110)로부터 제공되는 명령어/어드레스(CA1)에 의해서 생성될 수 있다.

복수의 듀얼-포트 디램(124_1, 124_2)은 앞서 설명된 도 4의 듀얼-포트 디램(124)과 동일한 형태의 칩들을 포함할 수 있다. 복수의 듀얼-포트 디램(124_1, 124_2)은 RCD(122)로부터의 메모리 명령어/어드레스(MCA_a, MCA_b)에 응답하여 데이터 버퍼(121_1, 121_2)를 통해서 호스트(110)와 데이터를 교환할 수 있다. 즉, 복수의 듀얼-포트 디램(124_1, 124_2)은 메인 채널을 구성하는 제 1 입출력 포트(MDQ, MDQS)를 통해서 호스트(110)와 데이터를 교환할 수 있다. 복수의 듀얼-포트 디램(124_1, 124_2)은 RCD(122)로부터의 메모리 명령어/어드레스(MCA_a, MCA_b)에 응답하여 NVM 컨트롤러(126)와 데이터를 교환할 수 있다. 즉, 복수의 듀얼-포트 디램(124_1, 124_2)은 백업 채널을 구성하는 제 2 입출력 포트(LDQ, LDQS)를 통해서 NVM 컨트롤러(126)와 백업 데이터나 복구 데이터를 교환할 수 있다.

NVM 컨트롤러(126)는 호스트(110)로부터의 제어에 따라 또는 자체적인 모니터링 동작을 통해서 백업 동작 또는 복구 동작을 실행할 수 있다. 호스트(110)로부터 제공되는 명령어나, 제어 신호, 또는 다양한 수단을 통해서 백업 동작을 지시하는 정보가 RCD(122)를 통해서 또는 직접적으로 NVM 컨트롤러(126)에 제공될 수 있다. 저전압 검출기(127)를 통해서 불휘발성 메모리 모듈(120)에 공급되는 전원 전압의 레벨을 검출하여 전원 오류의 발생 여부가 모니터링될 수 있다. 백업 동작이 활성화되면, NVM 컨트롤러(126)는 백업 채널을 통해서 듀얼-포트 디램(124_1, 124_2)들 중 적어도 하나의 제 2 입출력 포트(LDQ, LDQS)를 활성화하여 백업 데이터를 제공받을 수 있다. NVM 컨트롤러(126)는 듀얼-포트 디램(124_1, 124_2)으로부터 출력되는 데이터를 불휘발성 메모리(128_1, 128_2)에 저장할 것이다.

이상에서 설명된 불휘발성 메모리 모듈(120e)에 따르면, 듀얼-포트 디램(124_1, 124_2)은 호스트(110)와의 데이터 교환을 위한 제 1 입출력 포트(MDQ, MDQS)를 사용할 것이다. 반면, 백업이나 복구 동작시 듀얼-포트 디램(124_1, 124_2)은 백업 채널을 구성하는 제 2 입출력 포트(LDQ, LDQS)를 활성화할 수 있다. 제 1 입출력 포트(MDQ, MDQS)와 제 2 입출력 포트(LDQ, LDQS)의 전송 대역폭이나 입출력 속도는 불휘발성 메모리 모듈(120e)의 성능에 따라 서로 다른 값으로 설정될 수 있다.

도 13은 본 발명의 실시 예에 따른 사용자 장치(200)의 예를 보여주는 블록도이다. 도 13을 참조하면, 사용자 장치(200)는 호스트(210)와 불휘발성 메모리 모듈(220)을 포함할 수 있다. 여기서, 불휘발성 메모리 모듈(220)은 사용자 장치(200)의 스토리지로 사용되며, 디램(224)은 스토리지의 버퍼 메모리의 용도로 사용될 수 있다. 호스트(210)의 기능 및 동작은 도 1의 그것과 실질적으로 동일하므로 호스트(210)의 동작 설명은 생략될 것이다.

불휘발성 메모리 모듈(220)은 장치 컨트롤러(226)와 디램(224), 그리고 불휘발성 메모리(228)를 포함할 수 있다. 장치 컨트롤러(226)는 호스트(210)와의 하위 레벨의 인터페이싱을 위한 물리 계층(222)을 더 포함할 수 있을 것이다. 물리 계층(222)을 통해서 호스트(210)는 명령어 또는 제어 신호를 사용하여 디램(224)에 로드된 데이터를 불휘발성 메모리(228)에 백업하도록 제어할 수 있다. 또는, 장치 컨트롤러(226)에서 전원 오류나 전원 차단을 검출하여 디램(224)의 데이터를 불휘발성 메모리(228)에 백업하도록 제어할 수 있다.

디램(224)은 앞서 설명된 도 4의 듀얼-포트 디램(124)과 동일한 구성 및 기능을 가질 수 있다. 백업 또는 복구 동작시, 디램(224)은 백업 채널과 연결되는 제 2 입출력 포트(LDQ)를 활성화할 수 있다. 호스트(210)와의 데이터 교환을 수행하는 정상 동작(Normal Operation)시에는 디램(224)은 메인 채널과 연결되는 제 1 입출력 포트(MDQ)를 활성화할 수 있다.

장치 컨트롤러(226)는 호스트(210)로부터 백업을 수행하기 위한 제어 신호(SAVE_n)나 명령어를 수신하면, 백업 동작을 지원하기 위한 보조 전원을 활성화할 것이다. 그리고 보조 전원 상태에서, 장치 컨트롤러(226)는 디램(224)에 명령어/어드레스(CA)를 전달한다. 그러면 디램(224)은 백업 데이터를 장치 컨트롤러(226)에 전달하고, 장치 컨트롤러(226)는 백업 데이터를 불휘발성 메모리(228)에 프로그램할 것이다. 복구 동작시, 백업 동작의 반대 방향으로 복구 데이터가 불휘발성 메모리(228)로부터 디램(124)에 전달될 것이다.

도 14는 도 13의 불휘발성 메모리 모듈을 좀더 구체적으로 보여주는 블록도이다. 도 14를 참조하면, 불휘발성 메모리 모듈(220a)은 데이터 버퍼(221_1, 221_2), 디램(224), 장치 컨트롤러(226), 그리고 불휘발성 메모리(228_1, 228_2)를 포함할 수 있다.

데이터 버퍼(221_1, 221_2)는 호스트(210)로부터의 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)를 수신하여 장치 컨트롤러(226)에 전달할 수 있다. 데이터 버퍼(221_1, 221_2)의 존재에 따라 불휘발성 메모리 모듈(220a)은 예를 들면, LRDIMM(Load Reduced DIMM)과 호환되는 구조를 가질 수 있다. 데이터 버퍼(221_1, 221_2)가 존재하지 않는 경우, 불휘발성 메모리 모듈(220a)은 RDIMM(Registered DIMM)과 호환되는 구조로 제공될 수 있을 것이다.

장치 컨트롤러(226)는 호스트(210)로부터 제어 신호(예를 들면, SAVE_n)와 명령어/어드레스(CA)를 수신할 수 있다. 그리고 장치 컨트롤러(226)는 디램(224)을 버퍼로 활용하여 호스트(210)에서 제공되는 데이터를 불휘발성 메모리(228_1, 228_2)에 저장할 수 있다. 역으로, 장치 컨트롤러(226)는 디램(224)을 버퍼로 활용하여 불휘발성 메모리(228_1, 228_2)에 저장된 데이터를 호스트(210)에 전송할 수 있다. 여기서, 디램(224)은 동작 모드에 따라 두 개의 입출력 포트들(LDQ, MDQ) 중 어느 하나를 선택할 수 있다.

불휘발성 메모리(228_1, 228_2)와 호스트(110) 간의 데이터 이동시, 디램(224)은 제 1 입출력 포트(MDQ)를 활성화할 수 있다. 반면, 불휘발성 메모리(228_1, 228_2)로의 백업이나, 백업된 데이터를 복구하는 동작시, 디램(224)은 제 2 입출력 포트(MDQ)를 사용하여 데이터를 교환할 수 있다.

도 15는 본 발명 실시 예에 따른 사용자 장치(300)의 예를 보여주는 블록도이다. 도 15를 참조하면, 사용자 장치(300)는 호스트(310)와 불휘발성 메모리 모듈(320)을 포함할 수 있다. 여기서, 불휘발성 메모리 모듈(320)은 호스트(310)에 의해서 디램 모듈로 인식되거나 또는 불휘발성 스토리지로 인식될 수도 있다.

호스트(310)는 불휘발성 메모리 모듈(320)에 대해 디램 모듈(DRAM Module)로 인식하고 메인 메모리로 불휘발성 메모리 모듈(320)을 활용할 수 있다. 즉, 호스트(310)는 불휘발성 메모리 모듈(320)의 디램(324)과 불휘발성 메모리(328)를 서로 다른 랭크로 인식하고 각각 독립적으로 접근할 수 있다. 또는, 호스트(310)는 불휘발성 메모리 모듈(320)의 데이터 신호(DQ)와 데이터 스트로브 신호(DQS)는 공유하지만 명령어/어드레스(CA1, CA2)를 통해서 디램(324)과 불휘발성 메모리(328) 중 어느 한쪽에 접근할 수 있다. 또한, 호스트(310)는 전원 오류와 같은 상황에서 불휘발성 메모리 모듈(320)에 이러한 상황에 대한 힌트 정보를 명령어 또는 제어 신호를 통해서 제공할 수 있다. 예를 들면, 제어 신호(SAVE_n)를 사용하여 불휘발성 메모리 모듈(320)에 이러한 정보를 제공할 수 있을 것이다.

불휘발성 메모리 모듈(320)은 RCD(322), 디램(324), NVM 컨트롤러(326), 그리고 불휘발성 메모리(328)를 포함할 수 있다. RCD(322)는 호스트(310)에서 제공되는 명령어/어드레스(CA1)를 버퍼링한다. RCD(322)는 버퍼링된 명령어/어드레스(CA1)를 복수의 디램(324)에 메모리 명령어/어드레스(MCA)로 전달할 수 있다. RCD(322)는 NVM 컨트롤러(326)로부터의 명령어/어드레스(CA2)를 수신하여 디램(324)에 메모리 명령어/어드레스(MCA)로 전달할 수 있다.

앞서 설명한 바와 같이, RCD(322)는 전단에 위치하는 데이터 버퍼(DB, 미도시)를 제어하기 위한 명령어를 제공할 수도 있다. 더불어, RCD(322)는 호스트(310)로부터 제공되는 제어 신호(CTRL)를 버퍼링하여 디램(324), 또는 NVM 컨트롤러(326)에 제공할 수 있다. 어떤 실시 예에서 RCD(322)는 호스트(310)에서 제공되는 백업을 위한 제어 신호(SAVE_n)를 NVM 컨트롤러(326)에 전달할 수도 있을 것이다.

디램(324)은 메인 채널을 통해서 호스트(310)와 데이터를 교환하고, 백업 채널을 통해서 NVM 컨트롤러(326)와 데이터를 교환할 수 있다. 디램(324)은 메인 채널에 연결되는 제 1 입출력 포트로 제공되는 데이터를 저장한다. 그리고 디램(324)은 호스트(310)로부터 요청된 데이터를 제 1 입출력 포트를 사용하여 출력할 수 있다. 디램(324)은 메인 채널과는 별도로 NVM 컨트롤러(326)와의 통신을 위한 백업 채널을 포함할 수 있다. 백업 채널은 디램(324)의 제 2 입출력 포트(LDQ)에 연결된다. 제 1 및 제 2 입출력 포트는 동작 모드에 따라 선택될 수 있을 것이다.

NVM 컨트롤러(326)는 호스트(310)의 명령어/어드레스(CA1)를 제공받을 수 있다. 그리고 NVM 컨트롤러(326)는 호스트(310)와 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)를 사용하여 데이터를 교환할 수 있다. 어떤 실시 예에서, NVM 컨트롤러(326)는 RCD(322)와 독립적으로 호스트(310)에 의해서 접근되도록 설정될 수 있다. 따라서, 디램(324)과 불휘발성 메모리(328)니 호스트(310)에게 서로 다른 랭크(Rank)로 인식되도록 NVM 컨트롤러(326)가 제어 동작을 수행할 수 있다. 또 다른 동작 모드에서, NVM 컨트롤러(326)는 디램(324)의 백업 용도로 사용될 수도 있다.

만일, 호스트(310)로부터 백업 동작의 개시를 암시하는 제어 신호(예를 들면, SAVE_n)나 명령어를 수신하면, NVM 컨트롤러(326)는 RCD(322)에 명령어/어드레스(CA2)를 전달하고, 디램(324)의 제 2 입출력 포트(LDQ)를 활성화할 것이다. 그리고 NVM 컨트롤러(326)는 디램(324)에서 출력되는 백업 데이터를 백업 채널을 통해서 불휘발성 메모리(328)에 프로그램할 것이다. 복구 동작시, 데이터의 전달 방향만 다를 뿐, 백업 동작과 동일한 방식으로 디램(324)의 제 2 입출력 포트(LDQ)가 활성화될 것이다.

도 16은 도 15의 불휘발성 메모리 모듈을 좀더 구체적으로 보여주는 블록도이다. 도 16을 참조하면, 불휘발성 메모리 모듈(320)은 데이터 버퍼(321_1, 321_2), RCD(322), 디램(324_1, 324_2), NVM 컨트롤러(326), 그리고 불휘발성 메모리(328_1, 328_2)를 포함할 수 있다. 여기서, 데이터 버퍼(321_1, 321_2), 디램(324_1, 324_2), 불휘발성 메모리(328_1, 328_2) 등은 도 1의 그것들과 실질적으로 동일하다. 따라서 이것들에 대한 설명은 생략하기로 한다.

불휘발성 메모리 모듈(320)의 구조에서, 호스트(310)는 RCD(322)에 제공되는 명령어/어드레스(CA1)를 통해서 디램(324_1, 324_2)을 제어할 수 있다. 그리고 데이터 버퍼(321_1, 321_2)를 통해서 호스트(310)는 디램(324_1, 324_2)과 데이터 신호(DQ), 데이터 스트로브 신호(DQS)를 교환할 수 있다. 더불어, 호스트(310)는 명령어/어드레스(CA1)와 데이터 버퍼(321_1, 321_2)를 통해서 전송되는 데이터 신호(DQ), 데이터 스트로브 신호(DQS)를 사용하여 불휘발성 메모리(328_1, 328_2)에 직접 접근할 수도 있다. 즉, 호스트(310)는 NVM 컨트롤러(326)를 제어하여 디램(324_1, 324_2)과는 개별적으로 불휘발성 메모리(328_1, 328_2)에 접근할 수도 있다.

더불어, 본 발명의 NVM 컨트롤러(326)는 자체적인 판단에 따라서 혹은 호스트(310)로부터의 명령어나 제어 신호(예를 들면, SAVE_n)에 응답하여 백업 동작 또는 복구 동작을 수행할 수 있다. NVM 컨트롤러(326)는 백업이나 복구 동작시, 디램(324_1, 324_2)에 저장된 데이터를 디램과 장치 컨트롤러(326) 사이에 제공되는 백업 채널을 사용하여 불휘발성 메모리(328_1, 328_2)에 백업할 수 있다. 즉, NVM 컨트롤러(326)는 백업이나 복구 동작을 위해서 RCD(322)에 명령어/어드레스(CA2)를 전달할 것이다. 그리고, RCD(322)로부터 제공되는 명령어/어드레스에 응답하여 디램(324_1, 324_2)들 각각은 백업을 위한 제 2 입출력 포트(LDQ)를 활성화할 것이다. 제 2 입출력 포트(LDQ)를 통해서 명령어/어드레스(CA2)에 대응하는 백업 데이터가 NVM 컨트롤러(326)에 전송될 것이다. 복구 동작시는 데이터의 이동 방향만 다를 뿐, 동일한 방식으로 NVM 컨트롤러(326)가 RCD(322)를 통해서 디램(324_1, 324_2)을 제어할 것이다.

NVM 컨트롤러(326)와 디램(324_1, 324_2) 사이의 백업 채널은, 디램(324_1, 324_2)이 호스트(310)와 통신하기 위한 메인 채널과는 다른 전송 대역폭이 적용될 수 있다. 여기서, 디램(324_1, 324_2)은 도 4에서 설명된 듀얼-포트 디램(124)으로 제공될 수 있을 것이다.

도 17은 도 1, 도 2, 도 9 내지 도 16에서 설명된 불휘발성 메모리를 예시적으로 보여주는 블록도이다. 예시적으로, 도 1의 불휘발성 메모리(128)가 이들 불휘발성 메모리들 각각의 기능이나 특징을 대표하여 설명될 것이다. 도 17을 참조하면, 불휘발성 메모리 장치(128)는 메모리 셀 어레이(128a), 어드레스 디코더(128b), 제어 로직 및 전압 발생 회로(128c), 페이지 버퍼(128d), 및 입출력 회로(128e)를 포함한다.

메모리 셀 어레이(128a)는 복수의 메모리 블록들을 포함할 수 있다. 복수의 메모리 블록들 각각은 복수의 셀 스트링들을 포함할 수 있다. 복수의 셀 스트링들 각각은 복수의 메모리 셀들을 포함한다. 복수의 메모리 셀들은 복수의 워드라인들(WL)과 연결될 수 있다. 복수의 메모리 셀들 각각은 1-비트를 저장하는 단일 레벨 셀(SLC; Single Level Cell) 또는 적어도 2-비트를 저장하는 멀티 레벨 셀(MLC; Multi Level Cell)을 포함할 수 있다.

어드레스 디코더(128b)는 복수의 워드라인들(WL), 스트링 선택 라인들(SSL), 및 접지 선택 라인들(GSL)을 통해 메모리 셀 어레이(128a)와 연결된다. 어드레스 디코더(128b)는 외부 장치(예를 들어, 장치 컨트롤러(110))로부터 물리 어드레스(ADDR_P)를 수신하고, 수신된 물리 어드레스(ADDR)를 디코딩하여, 복수의 워드라인들(WL)을 구동할 수 있다. 예를 들어, 어드레스 디코더(128b)는 외부 장치로부터 수신된 물리 어드레드(ADDR_P)를 디코딩하고, 디코딩된 물리 어드레스(ADDR_P)를 기반으로 복수의 워드라인들(WL) 중 적어도 하나의 워드라인을 선택하고, 선택된 적어도 하나의 워드라인을 구동할 수 있다.

제어 로직 및 전압 발생 회로(128c)는 외부 장치로부터 스토리지 커맨드(CMD_S) 및 제어 신호(CTRL)를 수신하고, 수신된 신호들에 응답하여 어드레스 디코더(128b), 페이지 버퍼(128d), 및 입출력 회로(128e)를 제어할 수 있다. 예를 들어, 제어 로직 및 전압 발생 회로(128c)는 신호들(CMD_S, CTRL)에 응답하여 데이터(DATA)가 메모리 셀 어레이(128a)에 저장되도록 다른 구성 요소들을 제어할 수 있다. 또는 제어 로직 및 전압 발생 회로(128c)는 신호들(CMD_S, CTRL)에 응답하여 메모리 셀 어레이(128a)에 저장된 데이터(DATA)가 외부 장치로 전송되도록 다른 구성 요소들을 제어할 수 있다.

제어 로직 및 전압 발생 회로(128c)는 불휘발성 메모리(128)가 동작하는데 요구되는 다양한 전압들을 생성할 수 있다. 예를 들어, 제어 로직 및 전압 발생 회로(128c)는 복수의 프로그램 전압들, 복수의 패스 전압들, 복수의 선택 읽기 전압들, 복수의 비선택 읽기 전압들, 복수의 소거 전압들, 복수의 검증 전압들과 같은 다양한 전압들을 생성할 수 있다. 제어 로직 및 전압 발생 회로(128c)는 생성된 다양한 전압들을 어드레스 디코더(128b)로 제공하거나 또는 메모리 셀 어레이(128a)의 기판으로 제공할 수 있다.

페이지 버퍼(128d)는 복수의 비트 라인들(BL)을 통해 메모리 셀 어레이(128a)와 연결된다. 페이지 버퍼(128d)는 제어 로직 및 전압 발생 회로(128c)의 제어에 따라 입출력 회로(128e)로부터 수신된 데이터(DATA)가 메모리 셀 어레이(128a)에 저장되도록 비트 라인들(BL)을 제어할 수 있다. 페이지 버퍼(128d)는 제어 로직 및 전압 발생 회로(128c)의 제어에 따라 메모리 셀 어레이(124a)에 저장된 데이터를 읽고, 읽은 데이터를 입출력 회로(128e)로 전달할 수 있다. 예시적으로, 페이지 버퍼(128d)는 입출력 회로(128e)로부터 페이지 단위로 데이터를 수신하거나 또는 메모리 셀 어레이(128a)로부터 페이지 단위로 데이터를 읽을 수 있다.

입출력 회로(128e)는 외부 장치로부터 데이터(DATA)를 수신하고, 수신된 데이터(DATA)를 페이지 버퍼(128d)로 전달할 수 있다. 또는 입출력 회로(128e)는 페이지 버퍼(128d)로부터 데이터(DATA)를 수신하고, 수신된 데이터(DATA)를 외부 장치(예를 들어, 장치 제어기(110))로 전달할 수 있다. 예시적으로, 입출력 회로(160)는 제어 신호(CTRL)와 동기되어 외부 장치와 데이터(DATA)를 송수신할 수 있다.

도 18은 도 17의 메모리 셀 어레이에 포함된 메모리 블록들 중 제 1 메모리 블록의 예를 보여주는 회로도이다. 예시적으로, 도 18을 참조하여 3차원 구조의 제 1 메모리 블록(BLK1)이 설명된다. 그러나, 본 발명의 범위가 이에 한정되는 것은 아니며, 불휘발성 메모리(128) 각각에 포함된 다른 메모리 블록들 또한 제 1 메모리 블록(BLK1)과 유사한 구조를 가질 수 있다.

도 18을 참조하면, 제 1 메모리 블록(BLK1)은 복수의 셀 스트링들(CS11, CS12, CS21, CS22)을 포함한다. 복수의 셀 스트링들(CS11, CS12, CS21, CS22)은 행 방향(row direction) 및 열 방향(column direction)을 따라 배치되어 행들 및 열들을 형성할 수 있다.

예를 들어, 셀 스트링들(CS11, CS12)은 스트링 선택 라인들(SSL1a, SSL1b)와 연결되어, 제 1 행을 형성할 수 있다. 셀 스트링들(CS21, CS22)은 스트링 선택 라인들(SSL2a, SSL2b)와 연결되어 제 2 행을 형성할 수 있다.

예를 들어, 셀 스트링들(CS11, CS21)은 제 1 비트라인(BL1)과 연결되어 제 1 열을 형성할 수 있다. 셀 스트링들(CS12, CS22)은 제 2 비트라인(BL2)과 연결되어 제2 열을 형성할 수 있다.

복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각은 복수의 셀 트랜지스터들을 포함한다. 예를 들어, 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각은 스트링 선택된 트랜지스터들(SSTa, SSTb), 복수의 메모리 셀들(MC1~MC8), 접지 선택된 트랜지스터들(GSTa, GSTb), 및 더미 메모리 셀들(DMC1, DMC2)을 포함할 수 있다.

예시적으로, 복수의 셀 스트링들(CS11, CS12, CS21, CS22)에 포함된 복수의 셀 트랜지스터들 각각은 전하 트랩형 플래시(CTF; charge trap flash) 메모리 셀일 수 있다.

복수의 메모리 셀들(MC1~MC8)은 직렬 연결되며, 행 방향 및 열 방향에 의해 형성된 평명과 수직한 방향인 높이 방향(height direction)으로 적층된다. 스트링 선택된 트랜지스터들(SSTa, SSTb)은 직렬 연결되고, 직렬 연결된 스트링 선택된 트랜지스터들(SSTa, SSTb)은 복수의 메모리 셀들(MC1~MC8) 및 비트라인(BL) 사이에 제공된다. 접지 선택된 트랜지스터들(GSTa, GSTb)은 직렬 연결되고, 직렬 연결된 접지 선택된 트랜지스터들(GSTa, GSTb)은 복수의 메모리 셀들(MC1~MC8) 및 공통 소스 라인(CSL) 사이에 제공된다.

예시적으로, 복수의 메모리 셀들(MC1~MC8) 및 접지 선택된 트랜지스터들(GSTa, GSTb) 사이에 제 1 더미 메모리 셀(DMC1)이 제공될 수 있다. 예시적으로, 복수의 메모리 셀들(MC1~MC8) 및 스트링 선택된 트랜지스터들(SSTa, SSTb) 사이에 제 2 더미 메모리 셀(DMC2)이 제공될 수 있다.

셀 스트링들(CS11, CS12, CS21, CS22)의 접지 선택된 트랜지스터들(GSTa, GSTb)은 접지 선택 라인(GSL)에 공통으로 연결될 수 있다.

예시적으로, 동일한 행의 접지 선택된 트랜지스터들은 동일한 접지 선택 라인에 연결될 수 있고, 다른 행의 접지 선택된 트랜지스터들은 다른 접지 선택 라인에 연결될 수 있다. 예를 들어, 제 1 행의 셀 스트링들(CS11, CS12)의 제 1 접지 선택된 트랜지스터들(GSTa)은 제1 접지 선택 라인에 연결될 수 있고, 제2 행의 셀 스트링들(CS21, CS22)의 제 1 접지 선택된 트랜지스터들(GSTa)은 제 2 접지 선택 라인에 연결될 수 있다.

예시적으로, 도면에 도시되지는 않았으나, 기판(미도시)으로부터 동일한 높이에 제공되는 접지 선택된 트랜지터들은 동일한 접지 선택 라인에 연결될 수 있고, 다른 높이에 제공되는 접지 선택된 트랜지스터들은 다른 접지 선택 라인에 연결될 수 있다. 예를 들어, 셀 스트링들(CS11, CS12, CS21, CS22)의 제 1 접지 선택된 트랜지스터들(GSTa)은 제 1 접지 선택 라인에 연결되고, 제 2 접지 선택 트랜지스터들(GSTb)은 제 2 접지 선택 라인에 연결될 수 있다.

기판(또는 접지 선택된 트랜지스터(GSTa, GSTb)으로부터 동일한 높이의 메모리 셀들은 동일한 워드라인에 공통으로 연결되고, 서로 다른 높이의 메모리 셀들은 서로 다른 워드라인에 연결된다. 예를 들어, 셀 스트링들(CS11, CS12, CS21, CS22)의 제 1 내지 제 8 메모리 셀들(MC8)은 제 1 내지 제 8 워드라인들(WL1~WL8)에 각각 공통으로 연결된다.

동일한 높이의 제 1 스트링 선택된 트랜지스터들(SSTa) 중 동일한 행의 스트링 선택된 트랜지스터들은 동일한 스트링 선택 라인과 연결되고, 다른 행의 스트링 선택된 트랜지스터들은 다른 스트링 선택 라인과 연결된다. 예를 들어, 제 1 행의 셀 스트링들(CS11, CS12)의 제 1 스트링 선택된 트랜지스터들(SSTa)은 스트링 선택 라인(SSL1a)과 공통으로 연결되고, 제 2 행의 셀 스트링들(CS21, CS22)의 제 1 스트링 선택된 트랜지스터들(SSTa)은 스트링 선택 라인(SSL1a)과 공통으로 연결된다.

마찬가지로, 동일한 높이의 제 2 스트링 선택된 트랜지스터들(SSTb) 중 동일한 행의 스트링 선택된 트랜지스터들은 동일한 스트링 선택 라인과 연결되고, 다른 행의 스트링 선택된 트랜지스터들은 다른 스트링 선택 라인과 연결된다. 예를 들어, 제 1 행의 셀 스트링들(CS11, CS12)의 제 2 스트링 선택된 트랜지스터들(SSTb)은 스트링 선택 라인(SSL1b)과 공통으로 연결되고, 제 2 행의 셀 스트링들(CS21, CS22)의 제 2 스트링 선택된 트랜지스터들(SSTb)은 스트링 선택 라인(SSL2b)과 공통으로 연결된다.

비록 도면에 도시되지는 않았으나, 동일한 행의 셀 스트링들의 스트링 선택된 트랜지스터들은 동일한 스트링 선택 라인에 공통으로 연결될 수 있다. 예를 들어, 제 1 행의 셀 스트링들(CS11, CS12)의 제 1 및 제 2 스트링 선택된 트랜지스터들(SSTa, SSTb)은 동일한 스트링 선택 라인에 공통으로 연결될 수 있다. 제 2 행의 셀 스트링들(CS21, CS22)의 제 1 및 제 2 스트링 선택된 트랜지스터들(SSTa, SSTb)은 동일한 스트링 선택 라인에 공통으로 연결될 수 있다.

예시적으로, 동일한 높이의 더미 메모리 셀들은 동일한 더미 워드라인과 연결되고, 다른 높이의 더미 메모리 셀들은 다른 더미 워드라인과 연결된다. 예를 들어, 제 1 더미 메모리 셀들(DMC1)은 제 1 더미 워드라인(DWL1)과 연결되고, 제 2 더미 메모리 셀들(DMC2)은 제 2 더미 워드라인(DWL2)과 연결된다.

제 1 메모리 블록(BLK1)에서, 읽기 및 쓰기는 행 단위로 수행될 수 있다. 예를 들어, 스트링 선택 라인들(SSL1a, SSL1b, SSL2a, SSL2b)에 의해 메모리 블록(BLKa)의 하나의 행이 선택될 수 있다.

예를 들어, 스트링 선택 라인들(SSL1a, SSL1b)이 턴-온 전압이 공급되고 스트링 선택 라인들(SSL2a, SSL2b)에 턴-오프 전압이 공급될 때, 제 1 행의 셀 스트링들(CS11, CS12)이 비트 라인들(BL1, BL2)에 연결된다. 스트링 선택 라인들(SSL2a, SSL2b)에 턴-온 전압이 공급되고 스트링 선택 라인들(SSL1a, SSL1B)에 턴-오프 전압이 공급될 때, 제 2 행의 셀 스트링들(CS21, CS22)이 비트 라인들(BL1, BL2)에 연결되어 구동된다. 워드라인을 구동함으로써 구동되는 행의 셀 스트링의 메모리 셀들 중 동일한 높이의 메모리 셀들이 선택된다. 선택된 메모리 셀들에서 읽기 및 쓰기 동작이 수행될 수 있다. 선택된 메모리 셀들은 물리 페이지 단위를 형성할 수 있다.

제 1 메모리 블록(BLK1)에서, 소거는 메모리 블록 단위 또는 서브 블록의 단위로 수행될 수 있다. 메모리 블록 단위로 소거가 수행될 때, 제 1 메모리 블록(BLK1)의 모든 메모리 셀들(MC)이 하나의 소거 요청에 따라 동시에 소거될 수 있다. 서브 블록의 단위로 수행될 때, 제1 메모리 블록(BLK1)의 메모리 셀들(MC) 중 일부는 하나의 소거 요청에 따라 동시에 소거되고, 나머지 일부는 소거 금지될 수 있다. 소거되는 메모리 셀들에 연결된 워드 라인에 저전압(예를 들어, 접지 전압)이 공급되고, 소거 금지된 메모리 셀들에 연결된 워드 라인은 플로팅될 수 있다.

도 18에 도시된 제 1 메모리 블록(BLK1)은 예시적인 것이며, 셀 스트링들의 개수는 증가 또는 감소할 수 있으며, 셀 스트링들의 개수에 따라 셀 스트링들이 구성하는 행들 및 열들의 개수는 증가 또는 감소할 수 있다. 또한, 제 1 메모리 블록(BLK1)의 셀 트랜지스터들(GST, MC, DMC, SST 등)의 개수들는 각각 증가 또는 감소될 수 있으며, 셀 트랜지스터들의 개수들에 따라 제 1 메모리 블록(BLK1)의 높이가 증가 또는 감소할 수 있다. 또한, 셀 트랜지스터들의 개수들에 따라 셀 트랜지스터들과 연결된 라인들(GSL, WL, DWL, SSL 등)의 개수들이 증가 또는 감소될 수 있다.

도 19는 본 발명에 따른 불휘발성 메모리 모듈이 적용된 컴퓨팅 시스템을 예시적으로 보여주는 블록도이다. 도 19을 참조하면, 컴퓨팅 시스템(1000)은 프로세서(1100), 램 모듈들(1200, 1250), 불휘발성 메모리 모듈들(1300, 1350), 칩셋(1400), GPU(1500), 입출력 장치(1600), 및 스토리지 장치(1700)를 포함할 수 있다.

프로세서(1100)는 컴퓨팅 시스템(1000)의 제반 동작을 제어할 수 있다. 프로세서(1100)는 컴퓨팅 시스템(1000)에서 수행되는 다양한 연산을 수행할 수 있다.

불휘발성 메모리 모듈들(1300, 1350) 및 램 모듈들(1200, 1250)은 프로세서(1100)와 직접적으로 연결될 수 있다. 예를 들어, 불휘발성 메모리 모듈들(1300, 1350) 및 램 모듈들(1200, 1250) 각각은 듀얼 인-라인 메모리 모듈(DIMM; Dual In-line Memory Module) 형태를 가질 수 있고, 불휘발성 메모리 모듈들(1300, 1350) 및 램 모듈들(1200, 1250) 각각은 프로세서(1100)와 직접적으로 연결된 DIMM 소켓에 장착되어 프로세서(1100)와 통신할 수 있다. 예시적으로, 불휘발성 메모리 모듈들(1300, 1350)은 도 1 내지 도 16을 참조하여 설명된 불휘발성 메모리 모듈(120, 220, 320)들 중 어느 하나의 형태일 수 있다.

불휘발성 메모리 모듈들(1300, 1350) 및 램 모듈들(1200, 1250)은 동일한 인터페이스(1150)를 통해 프로세서(1100)와 통신할 수 있다. 예를 들어, 불휘발성 메모리 모듈들(1300, 1350) 및 램 모듈들(1200, 1250) DDR(Double Data Rate) 인터페이스(1150)를 통해 통신할 수 있다. 예시적으로, 프로세서(1100)는 램 모듈들(1200, 1250)을 컴퓨팅 시스템(1000)의 동작 메모리, 버퍼 메모리, 또는 캐시 메모리로서 사용할 수 있다.

칩셋(1400)은 프로세서(1100)와 전기적으로 연결되고, 프로세서(1100)의 제어에 따라 컴퓨팅 시스템(1000)의 하드웨어를 제어할 수 있다. 예를 들어, 칩셋(1400)은 주요 버스들을 통해 GPU(1500), 입출력 장치(1600), 및 스토리지 장치(1700) 각각과 연결되고, 주요 버스들에 대한 브릿지 역할을 수행할 수 있다.

GPU(1500)는 컴퓨팅 시스템(1000)의 영상 데이터를 출력하기 위한 일련의 연산 동작을 수행할 수 있다. 예시적으로 GPU(1500)는 시스템-온-칩 형태로 프로세서(1100) 내에 실장될 수 있다.

입출력 장치(1600)는 컴퓨팅 시스템(1000)으로 데이터 또는 명령어를 입력하거나 또는 외부로 데이터를 출력하는 다양한 장치들을 포함한다. 예를 들어, 입출력 장치(1600)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 장치들 및 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모터 등과 같은 사용자 출력 장치들을 포함할 수 있다.

스토리지 장치(1700)는 컴퓨팅 시스템(1000)의 저장 매체로서 사용될 수 있다. 스토리지 장치(1600)는 하드 디스크 드라이브, SSD, 메모리 카드, 메모리 스틱 등과 같은 대용량 저장 매체들을 포함할 수 있다.

예시적으로, 불휘발성 메모리 모듈들(1300, 1350)은 프로세서(1100)에 의해 컴퓨팅 시스템(1000)의 스토리지 또는 워킹 메모리로 사용될 수 있다. 불휘발성 메모리 모듈들(1300, 1350) 및 프로세서(1100) 사이의 인터페이스(1150)는 스토리지 장치(1700) 및 프로세서(1100) 사이의 인터페이스보다 고속 인터페이스일 수 있다. 즉, 프로세서(1100)가 불휘발성 메모리 모듈들(1300, 1350)을 저장 매체로서 사용함으로써 컴퓨팅 시스템의 성능이 향상된다.

이상에서 설명된 불휘발성 메모리 모듈들(1300, 1350) 각각은 프로세서(1100)의 요청이나 자체적인 전원 오류의 검출에 응답하여 디램(DRAM)에 저장된 데이터를 불휘발성 메모리에 백업할 수 있다. 메모리 모듈들(1300, 1350)에 포함되는 디램들 각각은 호스트와 데이터를 교환하기 위한 제 1 입출력 포트와 백업을 위해 불휘발성 메모리로 데이터를 전달하기 위한 제 2 입출력 포트를 가질 수 있다.

도 20은 도 19의 불휘발성 메모리 모듈들 중 어느 하나를 예시적으로 보여주는 블록도들이다. 예시적으로, 도 20은 RDIMM(Register DIMM) 형태를 갖는 불휘발성 메모리 모듈(1300)의 블록도이다. 예시적으로, 도 20에 도시된 불휘발성 메모리 모듈(1300)은 듀얼 인-라인 메모리 모듈(DIMM; Dual In-line Memory Module)의 형태를 갖고, DIMM 소켓에 장착되어 프로세서(1100)와 통신할 수 있다.

도 20을 참조하면, 불휘발성 메모리 모듈(1300)은 장치 컨트롤러(1310), 버퍼 메모리(1320), 불휘발성 메모리 장치(1330), 및 직렬 프레즌스 검출 칩(1340)(SPD; Serial Presence Detect chip)를 포함한다. 장치 컨트롤러(1310)는 램(1311)을 포함할 수 있다. 예시적으로, 불휘발성 메모리 장치(1330)는 복수의 불휘발성 메모리들(NVM)을 포함할 수 있다. 불휘발성 메모리 장치(1330)에 포함된 복수의 불휘발성 메모리들 각각은 별도의 칩, 별도의 패키지, 별도의 장치, 또는 별도의 모듈로 각각 구현될 수 있다. 또는 불휘발성 메모리 장치(1330)는 하나의 칩 또는 하나의 패키지로 구현될 수 있다.

장치 컨트롤러(1310)는 프로세서(1100)로부터 제어 신호(SAVE_n)나 명령어에 응답하여 버퍼 메모리(1320)에 저장된 데이터를 불휘발성 메모리(1330)에 백업할 수 있다. 버퍼 메모리(1320)는 프로세서(1100)와의 데이터 교환을 위한 채널 이외에 백업을 위한 백업 채널을 포함할 수 있다.

SPD(1340)는 프로그램 가능 읽기 전용 기억 장치(EEPROM)일 수 있다. SPD(1340)는 불휘발성 메모리 모듈(1300)의 초기 정보 또는 장치 정보를 포함할 수 있다. 예시적으로, SPD(1340)는 불휘발성 메모리 모듈(1300)의 모듈 형태, 모듈 구성, 저장 용량, 모듈 종류, 실행 환경 등과 같은 초기 정보 또는 장치 정보를 포함할 수 있다. 불휘발성 메모리 모듈(1300)이 포함된 컴퓨팅 시스템이 부팅될 때, 컴퓨팅 시스템의 프로세서(1100)는 SPD(1340)를 읽고, 이를 기반으로 불휘발성 메모리 모듈(1300)을 인식할 수 있다. 프로세서(1100)는 SPD(1340)를 기반으로 불휘발성 메모리 모듈(1300)을 저장 매체로서 사용할 수 있다.

예시적으로, SPD(1340)는 부가 통신 채널(Side-Band Communication Channel)을 통해 프로세서(1100)와 통신할 수 있다. 프로세서(1100)는 부가 통신 채널을 통해 SPD(1340)와 부가 신호(SBS; Side-Band Signal)을 주고 받을 수 있다. 예시적으로, SPD(1340)는 부가 통신 채널을 통해 장치 컨트롤러(1310)와 통신할 수 있다. 예시적으로, 부가 통신 채널은 I2C 통신에 기반된 채널일 수 있다. 예시적으로, SPD(1340), 장치 컨트롤러(1310), 및 프로세서(1100)는 I2C 통신을 기반으로 서로 통신하거나 또는 정보를 주고 받을 수 있다.

도 21은 도 19의 불휘발성 메모리 모듈들 중 어느 하나를 예시적으로 보여주는 블록도들이다. 예시적으로, 도 21은 LRDIMM(Load Reduced DIMM) 형태를 갖는 불휘발성 메모리 모듈(2300)의 블록도이다. 예시적으로, 도 22에 도시된 불휘발성 메모리 모듈(2300)은 듀얼 인-라인 메모리 모듈(DIMM; Dual In-line Memory Module)의 형태를 갖고, DIMM 소켓에 장착되어 프로세서(1100)와 통신할 수 있다.

도 21을 참조하면, 불휘발성 메모리 모듈(2300)은 장치 컨트롤러(2310), 버퍼 메모리(2320), 불휘발성 메모리 장치(2330), 직렬 프레즌스 검출 칩(2340)(SPD; Serial Presence Detect chip), 및 데이터 버퍼 회로(2350)를 포함한다. 장치 컨트롤러(2310)는 램(2311)을 포함한다. 장치 컨트롤러(2310), 램(2311), 불휘발성 메모리 장치(2330), 및 SPD(2340)는 도 21을 참조하여 설명되었으므로, 이에 대한 상세한 설명은 생략된다.

데이터 버퍼 회로(2350)는 프로세서(1100, 도 20 참조)로부터 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)를 통해 정보 또는 데이터를 수신하고, 수신된 정보 또는 데이터를 장치 컨트롤러(2350)로 전달할 수 있다. 또는 데이터 버퍼 회로(2350)는 장치 컨트롤러(2310)로부터 정보 또는 데이터를 수신하고, 수신된 정보 또는 데이터를 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)를 통해 프로세서(1100)로 전달할 수 있다.

예시적으로, 데이터 버퍼 회로(2350)는 복수의 데이터 버퍼들(Data Buffer)을 포함할 수 있다. 복수의 데이터 버퍼들(Data Buffer) 각각은 프로세서(1100)와 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)를 주고 받을 수 있다. 또는 복수의 데이터 버퍼들 각각은 장치 컨트롤러(2310)와 신호를 주고 받을 수 있다. 예시적으로, 복수의 데이터 버퍼들 각각은 장치 컨트롤러(2310)의 제어에 따라 동작할 수 있다.

장치 컨트롤러(2310)는 프로세서(1100)로부터 제어 신호(SAVE_n)나 명령어에 응답하여 버퍼 메모리(2320)에 저장된 데이터를 불휘발성 메모리(2330)에 백업할 수 있다. 버퍼 메모리(2320)는 프로세서(1100)와의 데이터 교환을 위한 채널 이외에 백업을 위한 백업 채널을 포함할 수 있다.

도 22는 본 발명에 따른 불휘발성 메모리 모듈이 적용된 컴퓨팅 시스템의 다른 예를 예시적으로 보여주는 블록도이다. 간결한 설명을 위하여, 앞서 설명된 구성 요소들에 대한 상세한 설명은 생략된다. 도 22를 참조하면, 컴퓨팅 시스템(3000)은 프로세서(3100), 불휘발성 메모리 모듈(3200), 칩셋(3400), GPU(3500), 입출력 장치(3600), 및 스토리지 장치(3700)를 포함한다. 프로세서(3100), 칩셋(3400), GPU(3500), 입출력 장치(3600), 및 스토리지 장치(3700)는 도 20을 참조하여 설명되었으므로, 이에 대한 상세한 설명은 생략된다.

불휘발성 메모리 모듈(3200)은 프로세서(3100)와 직접적으로 연결될 수 있다. 예를 들어, 불휘발성 메모리 모듈(3200)은 듀얼 인-라인 메모리 모듈(DIMM; Dual In-line Memory Module)의 형태를 갖고, DIMM 소켓에 장착되어 프로세서(3100)와 통신할 수 있다.

불휘발성 메모리 모듈(3200)은 제어 회로(3210), 불휘발성 메모리 장치(3220), 및 램 장치(3230)를 포함할 수 있다. 도 20 내지 도 22을 참조하여 설명된 불휘발성 메모리 모듈들(1300, 2300)과 달리, 프로세서(3100)는 불휘발성 메모리 모듈(3200)의 불휘발성 메모리 장치(3220) 및 램 장치(3230)를 각각 엑세스할 수 있다. 좀 더 상세한 예로서, 제어 회로(3210)는 프로세서(3100)의 제어에 따라 수신된 데이터를 불휘발성 메모리 장치(3210)에 저장하거나 또는 램 장치(3220)에 저장할 수 있다. 또는, 제어 회로(3210)는 프로세서(3100)의 제어에 따라 불휘발성 메모리 장치(3210)에 저장된 데이터를 프로세서(3100)로 전송하거나 또는 램 장치(3220)에 저장된 데이터를 프로세서(3100)로 전송할 수 있다. 즉, 프로세서(3100)는 불휘발성 메모리 모듈(3200)에 포함된 불휘발성 메모리 장치(3210) 및 램 장치(3220)를 각각 인식할 수 있다. 프로세서(3100)는 불휘발성 메모리 모듈(3200)의 불휘발성 메모리 장치(3220)에 데이터를 저장하거나 또는 저장된 데이터를 읽을 수 있다. 또는 프로세서(3100)는 램 장치(3230)에 데이터를 저장하거나 또는 저장된 데이터를 읽을 수 있다.

예시적으로, 프로세서(3100)는 불휘발성 메모리 모듈(3200)의 불휘발성 메모리 장치(3220)를 컴퓨팅 시스템(3000)의 스토리지 매체로서 사용할 수 있고, 프로세서(3100)는 불휘발성 메모리 모듈(3200)의 램 장치(3220)를 컴퓨팅 시스템(3000)의 메인 메모리로서 사용할 수 있다. 즉, 프로세서(3100)는 하나의 DIMM 소켓에 장착된 하나의 메모리 모듈에 포함된 불휘발성 메모리 장치(3220) 또는 램 장치(3230)를 각각 선택적으로 접근할 수 있다.

여기서, 램 장치(3230)는 프로세서(3100)와의 통신을 위한 제 1 채널과, 불휘발성 메모리 장치(3220)로 데이터를 백업하기 위한 제 2 채널을 포함할 수 있다.

도 23은 도 22의 불휘발성 메모리 모듈을 예시적으로 보여주는 블록도이다. 도 23을 참조하면, 불휘발성 메모리 모듈(3200)은 제어 회로(3210), 불휘발성 메모리 장치(3220), 및 램 장치(3230)를 포함한다. 예시적으로, 불휘발성 메모리 장치(3220)는 복수의 불휘발성 메모리들을 포함할 수 있고, 램 장치(3230)는 복수의 DRAM들을 포함할 수 있다. 예시적으로, 복수의 불휘발성 메모리들은 프로세서(3100)에 의해 컴퓨팅 시스템(3000)의 스토리지로서 사용될 수 있다. 예시적으로, 복수의 불휘발성 메모리들 각각은 EEPROM (Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM (Phase-change RAM), ReRAM (Resistive RAM), FRAM (Ferroelectric RAM), STT-MRAM(Spin-Torque Magnetic RAM) 등과 같은 불휘발성 메모리 소자들을 포함할 수 있다.

복수의 DRAM들은 프로세서(3100)에 의해 컴퓨팅 시스템(3000)의 메인 메모리로서 사용될 수 있다. 예시적으로, 램 장치(3230)는 DRAM, SRAM, SDRAM, PRAM, ReRAM, FRAM, MRAM 등과 같은 랜덤 엑세스 메모리 소자들을 포함할 수 있다.

제어 회로(3210)는 장치 컨트롤러(3211) 및 SPD(3212)를 포함한다. 장치 컨트롤러(3211)는 프로세서(3100)로부터 커맨드(CMD), 어드레스(ADDR), 및 클럭(CK)을 수신할 수 있다. 장치 컨트롤러(3211)는 프로세서(3100)로부터 수신된 신호들에 응답하여, 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)를 통해 수신된 데이터를 불휘발성 메모리 장치(3220) 또는 램 장치(3230)에 선택적으로 저장할 수 있다. 또는 장치 컨트롤러(3211)는 프로세서(3100)로부터 수신된 신호들에 응답하여, 불휘발성 메모리 장치(3220) 또는 램 장치(3230)에 저장된 데이터를 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)를 통해 프로세서(3100)로 선택적으로 전송할 수 있다.

예시적으로, 프로세서(3100)는 커맨드(CMD), 어드레스(ADDR), 또는 별도의 신호 또는 별도의 정보를 통해 불휘발성 메모리 장치(3220) 또는 램 장치(3230)를 선택적으로 접근할 수 있다. 즉, 프로세서(3100)는 불휘발성 메모리 모듈(3200)에 포함된 불휘발성 메모리 장치(3220) 또는 램 장치(3230)를 선택적으로 접근할 수 있다. 램 장치(3230)는 프로세서(3100)와의 통신을 위한 제 1 채널과, 백업을 위한 제 2 채널을 포함할 수 있다. 장치 컨트롤러(3211)는 프로세서(3100)의 요청에 따라 또는 자체적인 상태 검출을 통해서 램 장치(3230)의 제 2 채널을 통한 백업 동작을 수행할 수 있다.

도 24는 도 22의 불휘발성 메모리 모듈을 예시적으로 보여주는 블록도이다. 예시적으로, 도 24의 불휘발성 메모리 모듈(4200)은 듀얼 인-라인 메모리 모듈(DIMM; Dual In-line Memory Module) 형태를 갖고, DIMM 소켓에 장착되어 프로세서(3100)와 통신할 수 있다. 도 25를 참조하면, 불휘발성 메모리 모듈(4200)은 제어 회로(4100), 불휘발성 메모리 장치(4220), 및 램 장치(4230)을 포함할 수 있다. 제어 회로(4210)는 장치 컨트롤러(4211), SPD(4212), 및 데이터 버퍼 회로(4213)를 포함한다. 램 장치(4230)는 데이터 버퍼(4213)와 연결되는 메인 채널(M_CH)과 백업 동작시 사용되는 백업 채널(BU_CH)을 포함할 수 있다.

장치 컨트롤러(4211)는 프로세서(3100)로부터 커맨드(CMD), 어드레스(ADDR), 및 클록(CK)을 수신한다. 장치 컨트롤러(4211)는 특히 프로세서(3100)로부터의 제어 신호(SAVE_n)나 자체적인 상태 검출에 응답하여 램 장치(4230)에 저장된 데이터를 불휘발성 메모리 장치(4220)로 백업할 수 있다.

도 25는 도 22의 불휘발성 메모리 모듈을 예시적으로 보여주는 블록도이다. 도 25를 참조하면, 불휘발성 메모리 모듈(5200)은 제어 회로(5210), 불휘발성 메모리 장치(5220), 및 램 장치(5230)를 포함한다. 제어 회로(5210)는 장치 컨트롤러(5211) 및 SPD(5212)를 포함한다. 도 25의 불휘발성 메모리 모듈(5200)은 도 25의 불휘발성 메모리 모듈(4200)과 유사하게 동작할 수 있다. 다만, 도 25의 불휘발성 메모리 모듈(5200)은 도 24의 불휘발성 메모리 모듈(4200)과 달리 데이터 버퍼 회로(4213)를 포함하지 않는다. 예시적으로, 도 24의 불휘발성 메모리 모듈(4200)은 LRDIMM(Load Redued DIMM) 형태의 메모리 모듈이고, 도 25의 불휘발성 메모리 모듈(5200)은 RDIMM(Registered DIMM) 형태의 메모리 모듈일 수 있다.

본 발명의 상세한 설명에서는 구체적인 실시 예들에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 청구범위뿐만 아니라 이 발명의 청구범위와 균등한 것들에 의해 정해져야 할 것이다.

Claims

불휘발성 메모리 장치;
제 1 입출력 포트 및 제 2 입출력 포트를 통해서 제 1 데이터 채널 및 제 2 데이터 채널과 각각 연결되며, 동작 모드에 따라 상기 제 1 입출력 포트와 상기 제 2 입출력 포트 중 어느 하나를 활성화하는 휘발성 메모리 장치;
상기 제 1 입출력 포트로의 데이터 교환을 위한 제 1 제어 신호와, 상기 제 2 입출력 포트로의 데이터 교환을 위한 제 2 제어 신호 중에서 적어도 하나를 상기 휘발성 메모리 장치에 전달하는 레지스터 클록 드라이버(RCD); 그리고
상기 제 2 제어 신호를 생성하고, 상기 제 2 데이터 채널을 통해서 상기 휘발성 메모리 장치와 데이터를 교환하며, 상기 불휘발성 메모리 장치를 제어하는 메모리 컨트롤러를 포함하되,
상기 메모리 컨트롤러는:
호스트로부터의 지시 또는 전원의 상태를 검출하여 상기 휘발성 메모리 장치의 제 2 입출력 포트를 활성화하도록 상기 제 2 제어 신호를 생성하고, 그리고
상기 동작 모드에 따라, 호스트로부터 상기 레지스터 클록 드라이버로 상기 제 1 제어 신호가 제공되는 경로를 차단하는 메모리 모듈.
제 1 항에 있어서,
상기 제 1 입출력 포트와 상기 제 2 입출력 포트의 전송 대역폭은 서로 다른 크기로 제공되는 메모리 모듈.
제 1 항에 있어서,
상기 제 1 제어 신호는 호스트로부터 제공되는 명령어 또는 어드레스를 포함하는 메모리 모듈.
제 1 항에 있어서,
상기 제 2 제어 신호는 상기 메모리 컨트롤러에 의해서 제공되는 명령어 또는 어드레스를 포함하는 메모리 모듈.
제 1 항에 있어서,
상기 휘발성 메모리 장치는:
선택 신호에 따라 상기 제 1 입출력 포트와 상기 제 2 입출력 포트 중 어느 하나를 활성화하는 멀티플렉서; 그리고
상기 동작 모드에 따라 상기 선택 신호를 생성하는 제어 로직을 포함하는 메모리 모듈.
제 5 항에 있어서,
상기 제 1 입출력 포트 및 상기 제 2 입출력 포트 각각은 4개의 데이터 신호 라인에 연결되는 메모리 모듈.
제 1 항에 있어서,
상기 제 1 데이터 채널은 상기 호스트와 데이터를 교환하기 위한 데이터 버퍼를 포함하는 메모리 모듈.
제 1 항에 있어서,
상기 레지스터 클록 드라이버는 상기 제 2 제어 신호가 활성화되면, 상기 제 1 제어 신호를 비활성화시키는 메모리 모듈.
제 1 항에 있어서,
상기 메모리 컨트롤러는 상기 호스트로부터 제어 신호(SAVE_n)에 응답하여, 백업을 위한 전원을 보조 전원 소스로 전환하고, 상기 휘발성 메모리 장치에 로드된 데이터를 상기 불휘발성 메모리 장치로 백업하기 위한 상기 제 2 제어 신호를 생성하는 메모리 모듈.
제 1 항에 있어서,
상기 제 1 또는 상기 제 2 입출력 포트는 DDR, DDR2, DDR3, DDR4, LPDDR(Low Power DDR) 중 적어도 하나의 프로토콜에 따라 데이터를 교환하는 메모리 모듈.
제 1 항에 있어서,
상기 메모리 모듈은 듀얼 인-라인 메모리 모듈(DIMM) 형태로 상기 호스트에 연결되는 메모리 모듈.
제 1 항에 있어서,
상기 불휘발성 메모리 장치는 3차원 메모리 어레이를 포함하는 메모리 모듈.
불휘발성 메모리 장치;
동작 모드에 따라 데이터 입출력을 위한 제 1 입출력 포트와 제 2 입출력 포트 중 어느 하나를 활성화하는 듀얼-포트 디램;
상기 동작 모드에 따라 상기 제 1 입출력 포트를 호스트와의 데이터 교환을 위한 메인 채널로 연결하거나, 상기 제 2 입출력 포트를 백업 또는 복구를 위한 백업 채널에 연결하는 데이터 버퍼;
상기 백업 채널을 통해서 상기 불휘발성 메모리 장치로 백업 데이터를 교환하는 메모리 컨트롤러; 그리고
상기 메모리 컨트롤러 또는 상기 호스트로부터 제공되는 명령어 및 어드레스를 상기 동작 모드에 따라 선택적으로 상기 듀얼-포트 디램에 제공하는 레지스터 클록 드라이버를 포함하되,
상기 레지스터 클록 드라이버는 상기 동작 모드에 따라 상기 데이터 버퍼의 지연 또는 전송 특성을 제어하기 위한 버퍼 명령어를 생성하고, 그리고
상기 메모리 컨트롤러는 상기 동작 모드에 따라 상기 호스트로부터 제공되는 상기 명령어 및 어드레스가 상기 레지스터 클록 드라이버로 제공되는 경로를 차단하는 메모리 모듈.
제 13 항에 있어서,
상기 듀얼-포트 디램은 백업 동작 모드에서 상기 제 2 입출력 포트의 전송 대역폭을 정상 동작 모드에서의 상기 제 1 입출력 포트의 전송 대역폭보다 좁게 설정하는 메모리 모듈.
제 14 항에 있어서,
상기 레지스터 클록 드라이버는 상기 백업 동작시에 상기 버퍼 명령어를 통해서 상기 제 2 입출력 포트와 상기 백업 채널간의 전송 특성을 조정하기 위한 버퍼 명령어를 상기 데이터 버퍼에 제공하는 메모리 모듈.
제 14 항에 있어서,
상기 제 1 및 제 2 입출력 포트 각각은 더블 데이터 레이트(DDR, DDR2, DDR3, DDR4) 방식의 프로토콜들 중 어느 하나에 대응하는 방식으로 데이터를 구동하는 메모리 모듈.
불휘발성 메모리 장치, 상기 불휘발성 메모리 장치를 제어하기 위한 메모리 컨트롤러, 레지스터 클록 드라이버, 그리고 디램을 포함하는 불휘발성 메모리 모듈의 백업 방법에 있어서:
백업 요청을 검출하는 단계;
상기 검출 결과에 따라 상기 디램의 제 1 입출력 포트 및 제 2 입출력 포트들 중 어느 하나를 활성화하는 단계;
상기 메모리 컨트롤러에 의해서 상기 레지스터 클록 드라이버를 통해 상기 디램에 백업 데이터를 출력하기 위한 명령어 및 어드레스를 입력하는 단계;
상기 메모리 컨트롤러에 의해서, 상기 백업 요청에 응답하여, 호스트로부터 제공되는 명령어 및 어드레스가 상기 레지스터 클록 드라이버로 제공되는 경로를 차단하는 단계; 그리고
상기 제 2 입출력 포트를 통해서 상기 백업 데이터를 수신하여 상기 불휘발성 메모리 장치에 기입하는 단계를 포함하되,
상기 제 1 입출력 포트 및 제 2 입출력 포트의 전송 속도는 다르게 설정되는 백업 방법.
삭제
제 17 항에 있어서,
상기 제 1 입출력 포트 및 제 2 입출력 포트 각각은 4개의 데이터 입출력 라인들을 포함하는 백업 방법.
제 17 항에 있어서,
상기 불휘발성 메모리 장치는 3차원 낸드 플래시 메모리 장치를 포함하는 백업 방법.