CN102110464B - 宽带读写存储器装置 - Google Patents

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Abstract

本发明属于集成电路设计领域，提供了一种高读写带宽的存储器装置。具体为对存储器除正常读写口外增加宽带数据读写口，有宽带读、正常带宽读、宽带写和正常带宽写四种模式。存储器阵列共用字线的不同列存储器单元能够通过宽带数据写入口同时做写入操作，读出时输入地址对应的存储器单元内的值被读出后与其共用字线的所有其他列存储器单元内部值可通过宽带数据读出口被读出。同一时钟周期内可对存储器阵列不同存储行进行先读后写操作。多个存储器阵列可共用一组读出装置，不同阵列的读写操作可同时进行。

Description

宽带读写存储器装置
技术领域
本发明涉及集成电路设计领域，为通过结构优化提高存储器读写带宽的方法及装置。
背景技术
随着技术进步与实际需求增加，在存储成电路设计领域中，存储器阵列的规模正越来越大。通常存储器阵列物理布局为矩型，读出装置的版图面积占整个存储器相当多一部分芯片面积，逻辑意义上几个不同列的存储单元通常会共用一根字线。传统的存储器读写方式为每个时钟周期写入或读出一组数据。以512X32位单端口的静态随机存储器(SRAM)阵列为例，在物理层次SRAM阵列内部通常设计为128行，每行4X32个SRAM单元，逻辑意义上的4列单元共用一组字线，共用一组读出装置。
写入时，地址总线输入的行地址经地址译码装置译码后打开该行的字线，数据口输入的数据被写入由输入列地址决定的四列中的某列，其余三列保持原值。字线虽然打开，但只对其中四列中一列的单元进行操作。读出时，先对位线进行预充，在预充同时，地址译码装置对输入的行地址译码，译码完成后打开待读出行的字线并停止预充，一段时间后读出装置选择由输入列地址决定的该行中四列中的某列存储单元，对其位线值进行采样并由读出装置将采样值放大输出，完成一次读操作。
通常情况下，只有一套译码装置的SRAM存储器在一个时钟周期内只能完成一次读或者写操作。对于多端口SRAM存储器来说，一个时钟周期内可完成复数个读写操作，但以增加SRAM单元字线和位线数目、SRAM单元版图面积、控制复杂度、设计和制造成本为代价。双口(Dual Port)阵列面积是普通单口(Single Port)阵列面积的两倍。
其他使用字线与位线进行寻址的存储器的读写过程均与SRAM相似。
发明内容
本发明针对现有技术的不足，提出了以小代价提高存储器读写带宽的装置。
本发明采用以下技术方案实现：
存储器装置对写入操作有正常带宽写入(Normal Bandwidth Write)模式和宽带写入(Wide Bandwidth Write)模式。在正常带宽写入模式时，输入行地址经译码后将待写入的存储器阵列行的字线打开，正常带宽数据写入口输入的数据被写入装置写入由输入列地址决定的某列存储单元，写入装置对共用字线的其他列存储单元的位线输出均为高阻，因此这些存储单元的字线虽然被打开， 但内部值不会被改变；若具有宽带写入控制装置，在宽带写入模式时，输入的行地址经所述地址译码装置译码后打开存储器装置中对应行存储单元的字线，宽带写入控制装置控制多组数据同时写入受同一字线控制的多列存储单元中。
存储器装置对读出操作有正常带宽读出(Normal Bandwidth Read)模式和宽带读出(Wide Bandwidth Read)模式。读出装置包括低速宽带读出装置和正常带宽读出装置，正常带宽读出装置的版图面积比低速宽带读出装置大很多，每列存储器单元都有独立的低速宽带读出装置用于将待读出行的多个存储器单元的值慢速读出，共用字线的多个存储单元每位共用一个正常带宽读出装置通过选择用于将共用字线的多个存储单元中一个的值快速读出。在正常带宽读出模式时，输入的行地址经译码后将待读出的存储器阵列行的字线打开，正常带宽读出装置对列地址选择的待读出存储单元的内部值采样并放大后通过正常带宽数据读出口读出；若具有宽带读出控制装置，在宽带读出模式时，输入的行地址经译码后将待读出存储行的字线打开，正常带宽读出装置使用列地址选择该行中的待读出列存储单元将其内部值读出到正常带宽数据读出口上，然后宽带读出控制装置控制该行的字线仍然打开，该行中其他复数个存储器单元内的值通过各自所在列的低速宽带读出装置并行读出到宽带数据读出口上；该行中其他复数个存储器单元内的值也可被读出到存储装置中暂存起来，正常带宽读出装置对其他行的存储单元做读出操作时，读出控制装置使用选择信号依次选择多组存储装置中的一组将其内部值通过第二数据读出口输出，从而构成伪双读口(Pseudo Dual Read Port)存储器。
当具有读后写时序控制装置时，可通过时序控制在读出装置对待读出存储单元的位线采样值做信号放大并输出同时，存储器还可以进行一次写入操作。首先对所有字线进行均衡预充，同时地址译码装置对输入行地址信号进行译码，译码完成后位线停止预充，待读出存储器行字线打开，读出装置在读出采样时刻将位线的值采入，立即关闭与位线的联系。同时写入控制信号有效，待读出存储器行字线关闭。在写入地址信号经地址译码完成并且写入控制信号有效之后打开待写入存储器行的字线，待写入值被写入装置送入位线。读出装置对读出采样值放大并输出时待写入值可以同时被正确写入。读写可以是对不同字线存储单元操作。存储器在先做读出操作后做写入操作时，读出操作也可以为一次写入操作，即两次写入操作是连续的。
当具有存储器阵列选择读出装置时，复数个存储器阵列可共用一个存储器阵列选择读出装置，该装置包含选择器用于选择复数个存储器阵列中的一个将其内部某行值读出，每个存储器阵列有各自的写入数据口或共用一组写入口，所有存储器阵列只有一组读出口。读写控制装置同时进行单数个读和单数或复 数个写操作，也可以进行复数个写操作。
本发明的有益效果是：
本发明使用简单的方法和装置，以小代价扩大了存储器阵列的写入及读出带宽。
附图说明
图1为本发明的系统输入输出端口图。
图2为现有技术提供的SRAM阵列中一位数据读写操作的系统结构图。
图3(a)为本发明对SRAM阵列实现一位数据写入操作的系统结构图。
图3(b)为图3（a）中读写控制装置内写入控制模块的真值表。
图4(a)该图为本发明对SRAM阵列一位数据并行宽带读的一种示意图。
图4(b)为本发明对SRAM阵列一位数据顺序宽带读的一种示意图。
图5为现有技术的SRAM阵列读周期中信号的时序图。
图6(a)为本发明使用两套译码装置时利用在读周期增加写操作以提高写入带宽的时序图。
图6(b)为使用两套译码装置对写入地址和读出地址进行译码以实现一个时钟周期内先读后写的一种抽象实现图。
图6(c)为使用一套译码装置时利用在对SRAM阵列读周期增加写操作以提高写入带宽的时序图。
图6(d)为使用一套译码装置对写入地址和读出地址进行译码以实现一个时钟周期内先读后写的示意图。
图7为本发明对存储器中有两个存储器阵列时的一种读写操作示意图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进一步详细说明。应当理解，此处所述的具体实施例仅仅用以解释本发明，并不用于限定本发明。对于本领域技术人员来说，可以根据本发明的技术方案和构思进行各种可能的替换、调整和改进，而所有这些替换、调整和改进都应属于本发明所附权利要求的保护范围。
本发明的技术思路是通过增加写入和读出口或改变读写时序的方法，来提高存储器的写入和读出带宽。
请参阅图1，该图为本发明的系统输入输出接口图。地址总线(101)提供存储器(102)读写的地址，控制线(103)用于控制读写操作及工作模式。正常带宽数据写入口(104)用于正常带宽写入模式下的数据写入，宽带数据写入 口(105)用于输入多组数据供宽带写模式下并行写入，正常带宽数据读出口(106)用于正常带宽读出模式下的数据读出，宽带数据读出口/第二数据读出口(107)用于宽带读出模式下将存储器(102)读出的数据传输出去。
请参阅图2，该图为现有技术提供的SRAM阵列中一位数据读写操作的系统结构图。不同列的SRAM单元(203，204，205，206)共用字线WL0(207)，不同列的SRAM单元(222，223，224，225)共用字线WL1(217)。写入时WE(226)有效，列地址(228)控制将待写入数据写入到对应地址的SRAM单元中，具体如下：列地址为00对应SRAM单元(203或222)，为01对应SRAM单元(204或223)，为10对应SRAM单元(205或224)，为11对应SRAM单元(206或225)。每次输入一组数据，由正常带宽写入口(104)送到写入控制模块(208，209，210，211)，列地址(228)控制将数据送到待写入列的BL及BL，对其余三列的BL及BL输出高阻抗。例如WL0(207)打开且列地址为01时，则输出数值(219)被送到SRAM单元(223，204)的BL及BL上，其余输出(218，220，221)为高阻抗。WL0(207)打开后，数值被写入SRAM单元(204)中，其余SRAM单元(203，205，206，222，219，220，221)保持原值。读出时，WL1(217)或WL0(207)打开，列地址(228)控制四输入选择器(212，213)选择该行中一个SRAM(选择WL0时，为203或204或205或206)将其内部值通过高速读出装置(214)读出到正常带宽读出口(106)上。
请参阅图3(a)，该图为本发明对SRAM阵列实现一位数据写入操作的系统结构图。不同列的SRAM单元(203，204，205，206)共用字线WL0(207)，不同列的SRAM单元(222，223，224，225)共用字线WL1(217)。写入时WE(226)有效，写模式控制线(313)控制写入操作是正常带宽写模式或是宽带写模式。列地址(228)控制将待写入数据写入到对应地址的SRAM单元中，具体如下：列地址值为‘00’对应SRAM单元(203或222)，为‘01’对应SRAM单元(204或223)，为‘10’对应SRAM单元(205或224)，为‘11’对应SRAM单元(206或225)。在正常带宽写模式下，每次输入一组数据，由正常带宽写入口(104)送到读写控制装置中的写入控制模块(308，309，310，311)，列地址(228)控制将数据送到待写入列的BL及BL，其余三列的BL及BL输出为高阻抗。例如WL0(207)打开且列地址为‘01’时，则输出数值(219)被送到SRAM单元(223，204)的BL及BL上，其余输出(218，220，221)为高阻抗。WL0(207)打开后，数值被写入SRAM单元(204)中，其余SRAM单元(203，205，206，222，219，220，221)保持原值。在宽带写模式下，每次输入四组数据，通过宽带写入口(105)输入A(329)、B(330)、C(331)、D(332)分别送到写入控制模块(308，309，310，311)，列地址(228)此时不起作用。将4组数据(318，319，320， 321)分别送到4组BL及BL上。例如WL0(207)打开时，数值被写入对应的SRAM单元(203，204，205，206)中，SRAM单元(222，223，224，225)保持原值。
请参阅图3(b)，该图为图3(a)中读写控制装置内写入控制模块的真值表。Z表示高阻，X表示任意状态。WE(226)为‘0’时，写入控制模块(308，309，310，311)的所有输出均为高阻；WE(226)为‘1’且写模式控制线(313)输入为‘1’时，输入A(329)、B(330)、C(331)、D(332)经写入控制模块(308，309，310，311)分别送到SRAM单元(222，203)、SRAM单元(223，204)、SRAM单元(224，205)、SRAM单元(225，206)的BL上，A(329)、B(330)、C(331)、D(332)分别取反后的信号A_N(343)、B_N(344)、C_N(345)、D_N(346)经写入控制模块(308，309，310，311)分别送到SRAM单元(222，203)、SRAM单元(223，204)、SRAM单元(224，205)、SRAM单元(225，206)的BL上；WE(226)为‘1’同时写模式控制线(313)输入为‘1’且列地址(228)为‘00’时，正常带宽写入口(104)的输入BIT_IN(341)及其取反后的值BIT_IN_N(342)被分别送到SRAM单元(222，203)的BL及BL上；WE(226)为‘1’同时写模式控制线(313)输入为‘1’且列地址(228)为‘01’时，正常带宽写入口(104)的输入BIT_IN(341)及其取反后的值BIT_IN_N(342)被分别送到SRAM单元(223，204)的BL及BL上；WE(226)为‘1’同时写模式控制线(313)输入为‘1’且列地址(228)为10时，正常带宽写入口(104)的输入BIT_IN(341)及其取反后的值BIT_IN_N(342)被分别送到SRAM单元(224，205)的BL及BL上；WE(226)为‘1’同时写模式控制线(313)输入为‘1’且列地址(228)为‘11’时，正常带宽写入口(104)的输入BIT_IN(341)及其取反后的值BIT_IN_N(342)被分别送到SRAM单元(225，206)的BL及BL上。
请参阅图4(a)，该图为本发明对SRAM阵列一位数据并行宽带读的一种示意图。不同列的SRAM单元(203，204，205，206)共用字线WL0(207)，不同列的SRAM单元(222，223，224，225)共用字线WL1(217)。本发明可以在两个时钟周期内完成对一行所有存储单元的读出操作。本例中假设第一个时钟周期读出存储器单元(203)的值，第二个时钟周期读出存储器单元(204，205，206)的值。第一个时钟周期内字线WL0(207)打开，四选一选择器(212，213)通过列地址(228)选择将存储器单元(203)的值送到高速读出装置(214)，读写控制装置中的读出控制模块(416)控制二选一选择器(409)选择将高速读出装置(214)的输出(216)作为输出信号(420)，并送到正常带宽读出口(106)上，完成对存储器单元(203)的读操作。同时，存储器单元(204，205，206)的值分别通过低速读出装置(411，412，413)产生信号(418，419，420)。高速读出装置(214)的版图面积比低速读出装置(411，412，413)大很多，但 速度比低速读出装置(411，412，413)快很多。读写控制装置中的读出控制模块(416)控制二选一选择器(414，415，426)分别选择信号(418，419，420)作为各自输出(421，422，423)。第二个时钟周期时，字线WL0(207)继续打开，存储器单元(204，205，206)的内部弱信号值继续被低速读出装置(411，412，413)放大。第二个时钟周期结束时，信号(420，421，422，423)通过宽带读出(407)被读出，完成对存储器单元(204，205，206)的读操作，此时信号(420)没有实际作用。
请参阅图4(b)，该图为本发明对SRAM阵列一位数据顺序宽带读的一种示意图。不同列的SRAM单元(203，204，205，206)共用字线WL0(207)，不同列的SRAM单元(222，223，224，225)共用字线WL1(217)。第一个时钟周期内先对所有BL及BL进行预充，然后WL0(207)打开，四选一选择器(212，213)通过列地址(228)选择将存储器单元(203)的值送到高速读出装置(214)，高速读出装置(214)的输出(439)送到正常带宽数据读出(106)上，完成对存储器单元(203)的读出操作。第二个时钟周期内字线WL0(207)仍然打开，读写控制装置中的读出控制模块(416)控制四选一选择器(409)选择将低速宽带读出装置(411)的输出(418)不经存储器(422)直接输出到第二数据读出口(440)上，同时将低速宽带读出装置(412，413)的输出分别用存储器(423，424)存储起来。该时钟周期完成对存储器单元(204)的读操作。第三个时钟周期内字线WL0(207)关闭，对所有BL及BL进行预充，然后WL1(217)打开，四选一选择器(212，213)通过列地址(228)选择将存储器单元(222)的值送到正常带宽读出装置(214)，高速读出装置(214)的输出(439)送到正常带宽数据读出口上，同时读出控制模块(416)控制四选一选择器(409)选择将存储器(423)的输出(427)送到第二数据读出口(440)上。该时钟周期完成对存储器单元(205、222)的读操作。第四个时钟周期内字线WL1(201)仍然打开，读出控制模块(416)控制四选一选择器(409)选择将存储器(424)的输出(428)输出到第二数据读出口(440)上，同时将低速宽带读出装置(411，412，413)的输出(418，419，420)分别用存储器(422，423，424)存储起来。该时钟周期完成对存储器单元(206)的读操作。
请参阅图5，该图为现有技术的SRAM阵列读周期中信号的时序图。CLK(501)为时钟信号，ADDR(502)为地址信号，WL(503)为待读出SRAM单元所在行的字线，在ADDR(502)经地址译码完成后打开，并在CLK(501)的下个上升沿到达之前关闭。在本例中待读出值假设为‘1’，BL(504)及BL_N(505)在该周的开始阶段进行预充，待ADDR(502)地址译码完成WL(503)打开后停止预充，之后BL(504)维持高电平，BL_N(505)被存储单元内部值缓慢拉低。 读出装置在读出采样时刻(506)将BL(504)及BL_N(505)的值采入并放大为SA(507)、SA_N(508)，并迅速关闭与BL(504)及BL_N(505)的联系。读出装置内部逻辑处理信号SA(507)、SA_N(508)将待读出值‘1’正确读出。
请参阅图6(a)，该图为本发明使用两套译码装置时利用在对SRAM阵列读周期增加写操作以提高写入带宽的时序图。CLK(501)为时钟信号，ADDR_R(601)为写入地址信号，ADDR_W(602)为读出地址信号，WE_DELAY(603)为写入控制信号，经一段时间延迟后有效。WL_R(604)为待读出SRAM单元所在行的字线，在ADDR_R(601)经地址译码完成后打开，并在WE_DELAY(603)有效之前关闭。WL_W(605)为待写入SRAM单元所在行的字线，在ADDR_W(602)经地址译码完成并且WE_DELAY(603)有效之后打开，在CLK(501)的下个上升沿到达之前关闭。在本例中待读出值假设为1，待写入值假设为0，BL(606)及BL_N(607)在该周的开始阶段进行预充，待ADDR_R(601)地址译码完成WL_R(604)打开后停止预充，之后由于WE_DELAY(603)开始有效，待写入值0被送入BL(606)，同时值1被送入BL_N(607)，BL(606)的值被立即拉低，BL_N(607)的值被立即拉高。读出装置在读出采样时刻(506)将BL(606)及BL_N(607)的值采入并放大为SA(608)、SA_N(609)，并立即关闭与BL(606)及BL_N(607)的联系。读出装置内部逻辑处理信号SA(608)、SA_N(609)将待读出值1正确读出。待写入值0也在当周被正确写入。存储器在先做读出操作后做写入操作时，读出操作也可以为一次写入操作，即两次写入操作是连续的。
请参阅图6(b)，该图为使用两套译码装置对写入地址和读出地址进行译码以实现一个时钟周期内先读后写的一种抽象实现图。ADDR_R(601)经译码装置(610)译码后产生读字线信号(611)，ADDR_W(702)经译码装置(615)译码后产生写字线信号(612)。在WE_DELAY(603)有效之前读字线信号(611)作为最终字线信号(613)控制整个存储器的某行读出，在WE_DELAY(603)有效之后写字线信号(612)作为最终字线信号(613)控制整个存储器的某行写入。读写可以是对不同行存储单元操作。
请参阅图6(c)，该图为本发明使用一套译码装置时利用在对SRAM阵列读周期增加写操作以提高写入带宽的时序图。CLK(501)为时钟信号，ADDR_R(601)为写入地址信号，ADDR(632)为地址信号，WE_DELAY(603)为写入控制信号，经一段时间延迟后有效。ADDR(632)首先送入读出地址，WL_R(604)为待读出SRAM单元所在行的字线，在读出地址经地址译码完成后打开，并在WE_DELAY(603)有效之前关闭。ADDR(632)随后送入写入地址，WL_W(605)为待写入SRAM单元所在行的字线，在写入地址经地址译码完成并且WE_DELAY(603)有效之后打开，在CLK(501)的下个上升沿到达之前关闭。 在本例中待读出值假设为1，待写入值假设为0，BL(606)及BL_N(607)在该周的开始阶段进行预充，待ADDR_R(601)地址译码完成WL_R(604)打开后停止预充，之后由于WE_DELAY(603)开始有效，待写入值0被送入BL(606)，同时值1被送入BL_N(607)，BL(606)的值被立即拉低，BL_N(607)的值被立即拉高。读出装置在读出采样时刻(506)将BL(606)及BL_N(607)的值采入并放大为SA(608)、SA_N(609)，并立即关闭与BL(606)及BL_N(607)的联系。读出装置内部逻辑处理信号SA(608)、SA_N(609)将待读出值1正确读出。待写入值0也在当周被正确写入。存储器在先做读出操作后做写入操作时，读出操作也可以为一次写入操作，即两次写入操作是连续的。
请参阅图6(d)，该图为使用一套译码装置对写入地址和读出地址进行译码以实现一个时钟周期内先读后写的示意图。读出地址和写入地址均通过ADDR(616)线输入，经译码装置(610)译码后通过传输门(620，621，622，623等)产生最终字线信号(613)。传输门(620，621，622，623等)在脉冲信号(618)有效时将译码装置(610)的结果传递出去。在一个时钟周期开始阶段，位线进行预充同时，所有传输门(620，621，622，623等)均关闭，NMOS管(624，625，626，627等)导通，所有位线均被置为低电平。ADDR(616)线输入读出地址，待译码装置(610)将读出地址译码完成后脉冲信号(618)有效，传输门(620，621，622，623等)将译码结果传递出去，产生最终字线信号(613)用于读出操作，然后ADDR(616)线输入写入地址，待译码装置(610)将写入地址译码完成后脉冲信号(618)有效，传输门(620，621，622，623等)将译码结果传递出去，产生最终字线信号(613)用于写入操作。读写可以是对不同行存储单元操作。
请参阅图7，该图为本发明对存储器中有两个存储器阵列时的一种读写操作示意图。两块存储器阵列(705，706)之间的所有位线均不连接在一起，而是作为读出装置(702)内部二选一选择器的两个输入，读出装置(702)通过该二选一选择器可将存储器阵列(705或706)的内部值放大读出。一个时钟周期内，一块存储器阵列(705或706)进行写操作同时另一块(706或705)可进行写操作或读操作。在两块同时写入时，存储器阵列(705)中写入行的字线(703)被打开，数据通过写入口(708)被写入存储单元中，存储器阵列(706)中写入行的字线(711)被打开，数据通过写入口(709)被写入存储单元中；在存储器阵列(705)做读出且存储器阵列(706)在做写入时，存储器阵列(705)中读出行的字线(703)被打开，对应存储单元中数据通过读出装置(702)被送到读出口(704)上，存储器阵列(706)中写入行的字线(711)被打开，数据通过写入口(709)被写入存储单元中。
前面提供了对较佳实施例的描述，以使本领域内的任何技术人员可使用或利用本发明。对该较佳实施例，本领域内的技术人员在不脱离本发明原理的基础上，可以作出各种修改或者变换。应当理解，这些修改或者变换都不脱离本发明的保护范围。

Claims (10)

1.一种存储器装置，包括单数个或复数个存储器阵列(Memory Array)、地址译码装置(Address Decoder)、写入装置(Write In Apparatus)、读出装置(Read OutApparatus)，每个存储器阵列由共用字线(Word Lines)与位线(Bit Lines)的复数个存储单元(Memory Cells)构成，其存储单元由行地址(Row Address)通过选择字线确定阵列中的一行，列地址(Column Address)选择同一位(Bit)中复数列中一列的方式寻址，其中同一位的复数个位线或复数组差分位线共享一个所述读出装置，在正常写入模式时，所述地址译码装置将行地址译码并打开所述存储器阵列中对应存储行的字线后，所述写入装置将输入的一组数据写入由列地址决定的该行中的单数列存储单元内；在正常读出模式时，所述地址译码装置将行地址译码并打开所述存储器阵列中对应存储行的字线后，所述读出装置将由列地址决定的该行中的一列存储单元内的值读出；其特征在于所述存储器装置具有以下装置：
(1)宽带读出装置，在将由输入的行地址与列地址决定的一组存储器单元内的值按正常速度读出的同时，所述宽带读出装置将受同一字线控制的所有复数列的存储器单元内的值慢速读出并存储在宽带读出选择装置的寄存器中，并通过选择器依次输出相应数据；
(2)读后写时序控制装置，通过延迟逻辑对写信号进行延迟，控制同一时钟周期内对所述存储器阵列存储行先读后写；所述先读后写中的读和写可以对不同行进行操作。
2.如权利要求1所述的存储器装置，其特征在于所述存储器装置还具有宽带写入装置；所述存储器装置具有宽带写入模式，在此模式时，写入行字线打开后，所述宽带写入装置控制复数组数据同时写入受同一字线控制的复数列的存储单元中。
3.如权利要求2所述的存储器装置，其特征在于还可以有宽带数据写入口，用于在宽带写入模式时将复数组输入数据写入到待写入行相应复数列的存储单元内，所述宽带数据写入口的带宽大于所述正常写入模式时数据写入口的带宽；所述正常写入模式时的数据写入口可以独立于所述宽带数据写入口，也可以是宽带数据写入口的一部分。
4.如权利要求1所述的存储器装置，其特征在于当具有宽带读出装置时，所述宽带读出装置在每列存储器单元都另有独立的低速宽带读出装置，读出行字线打开后将字线对应的所有存储单元的值读出。
5.如权利要求4所述的存储器装置，其特征在于所述存储器装置有带宽大于正常读出口的宽带数据读出口，输入的行地址经所述地址译码装置译码后打开所述存储器装置中对应行存储单元的字线，所述读出装置使用输入的行地址选择该行中的一列存储单元将其内部值读出到所述正常带宽读出口上后，所述宽带读出控制装置控制该行的字线仍然打开，该行中所有复数个存储器单元内部值通过各自所在列的所述低速宽带读出装置并行读出到所述宽带数据读出口上。
6.如权利要求4所述的存储器装置，其特征在于当具有宽带读出选择装置时，所述存储器装置有第二数据读出口，输入的行地址经所述地址译码装置译码后打开所述存储器装置中对应行存储单元的字线，所述读出装置使用输入的行地址选择该行中的一列存储单元将其内部值读出到所述正常带宽读出口上后，所述宽带读出控制装置控制该行的字线仍然打开，该行不同列的存储单元内部值通过所述低速宽带读出装置被读出后用存储装置存储起来，所述存储装置的内容被选择器选择后通过所述第二数据读出口依次读出，同时其他行或同一行可做正常读出操作并通过所述正常带宽数据读出口输出。
7.如权利要求1所述的存储器装置，其特征在于当具有读后写时序控制装置时，在所述读出装置对待读出存储单元的位线采样值做信号放大并输出同时，所述存储器还可以进行一次写入操作，读出地址和写入地址可由两组地址总线分别输入到所述存储器并由两套所述地址译码装置分别进行译码，也可以通过一组地址总线按先后顺序输入到所述存储器并由一套所述地址译码装置按先后顺序进行译码，在待读出行的字线被打开后，所述读出装置对待读出存储单元的位线值进行采样，然后所述读后写时序控制装置使用经过延迟逻辑延迟后的写控制信号控制该行字线关闭，并打开待写入行的字线，所述写入装置对待写入的存储单元进行写入操作。
8.如权利要求1或7所述的存储器装置，其特征在于当具有读后写时序控制装置时，所述存储器在先做读出操作后做写入操作时，读出操作也可以为一次写入操作，两组写入地址可由两组地址总线分别输入到所述存储器并由两套所述地址译码装置分别进行译码，也可以通过一组地址总线按先后顺序输入到所述存储器并由一套所述地址译码装置按先后顺序进行译码，所述写入装置完成对第一组待写入的存储单元写入操作后，第二组待写入行存储单元的字线被打开，所述正常写入模式时的数据写入口或宽带数据写入口送入新的数据，所述写入装置完成第二次写入操作，即两次写入操作是连续的。
9.如权利要求1所述的存储器装置，其特征在于所述存储器装置进一步具有存储器阵列选择装置，所述存储器中复数个存储器阵列共用所述存储器阵列选择装置，属于不同阵列的字线可同时打开，在某个阵列做读出操作同时其他阵列可做写入操作，从而实现对不同阵列中数据的同时读取和写入；该存储器阵列选择装置中包括选择器用于选择所述复数个存储器阵列中的一个将其内部某行值读出，属于不同阵列的字线可同时打开，每个存储器阵列有各自的写入数据口或共用一组写入口，所述复数个存储器阵列共用一组读出口。
10.如权利要求9所述的存储器装置，其特征在于所述存储器可以同时进行单数个读和单数或复数个写操作，也可以同时进行复数个写操作。
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