CN102456415B - 半导体存储器件及其操作方法 - Google Patents

Abstract

本发明提供一种半导体存储器件，包括：每个都包括存储器单元和冗余存储器单元的第一存储器组和第二存储器组；分配给第一存储器组的第一主页缓冲器和分配给第二存储器组的第二主页缓冲器；耦接在第一存储器组与第一内部数据线之间的第一主页缓冲器和第一冗余页缓冲器，被配置成储存用于存储器单元和冗余存储器单元的编程或读取操作的数据；以及数据传输电路，被配置成在编程操作之前将数据从第一主页缓冲器中与第一存储器组的缺陷列相对应的第一主页缓冲器传输至所述至少一个第二冗余页缓冲器，以及将所述至少一个第二冗余页缓冲器的数据传输至第一主页缓冲器。

Description

半导体存储器件及其操作方法

相关申请的交叉引用

本申请要求2010年10月27日提交的韩国专利申请号为10-2010-0105340的优先权，其全部内容通过引用合并于此。

技术领域

本发明的示例性实施例涉及一种半导体存储器件，更具体地，涉及一种执行修复操作的半导体存储器件。

背景技术

如果在制造半导体存储器件时发现有缺陷的存储器单元，则所述半导体存储器件会被视为不良产品，并且如果因少数缺陷存储器单元的存在而丢弃整个半导体存储器件，则会导致半导体存储器件的成品率的下降。

因此，半导体存储器件还配备有保留的单位存储器单元，用保留的单位存储器单元来替换有缺陷的单位存储器单元，使得半导体存储器件即使存在有缺陷的单位存储器单元也是可用的。

如果半导体存储器件中存在有缺陷的列，则可以执行列修复操作以便用冗余列来替换有缺陷的列。

同时，为了增加数据输入/输出(I/O)速度，可以使用一种通过增加内部数据线的数量而将存储器阵列分成多个组的宽I/O(wideI/O)方法。根据所述宽I/O方法，由于即使相同的数据线由所述组所共用，也不会在所述组中使用冗余列，因此当冗余列不足时，可能会对一些组中的修复操作造成限制。

发明内容

根据示例性实施例，在输入数据之后或在输出数据之前，执行额外的修复操作，使得在宽I/O方法中不同的组可以共用冗余列。因此，可以提高修复操作的效率。

根据本发明一个方面，一种半导体存储器件包括：第一存储器组和第二存储器组，所述第一存储器组和所述第二存储器组每个都包括存储器单元和冗余存储器单元；分配给第一存储器组的第一主页缓冲器和分配给第二存储器组的第二主页缓冲器，其中第一主页缓冲器和第二主页缓冲器被配置成每个都储存用于各个存储器组的存储器单元的编程操作或读取操作的数据；分配给第一存储器组的至少一个第一冗余页缓冲器和分配给第二存储器组的至少一个第二冗余页缓冲器，其中第一存储器组的所述至少一个冗余页缓冲器和第二存储器组的所述至少一个冗余页缓冲器每个都被配置成将用于各个存储器组的缺陷列的数据储存在各个存储器组的至少一个冗余存储器单元中；以及数据传输电路，所述数据传输电路被配置成在编程操作之前将数据从第一主页缓冲器中与第一存储器组的缺陷列相对应的第一主页缓冲器传输至所述至少一个第二冗余页缓冲器，以及在读取操作之后将所述至少一个第二冗余页缓冲器的数据传输至与第一存储器组的缺陷列相对应的第一主页缓冲器。

根据本发明另一个方面，一种操作半导体存储器件的方法包括以下步骤：对第一存储器组相对应的第一主页缓冲器和至少一个第一冗余页缓冲器、以及对与第二存储器组相对应的第二主页缓冲器和至少一个第二冗余页缓冲器输入数据；当第一存储器组内的缺陷列的数量大于第一存储器组内利用所述至少一个冗余页缓冲器可修复的缺陷列的总数时，将输入至第一主页缓冲器中与第一存储器组的缺陷列相对应的第一主页缓冲器的数据传输至第二冗余页缓冲器；以及执行用于将第一主页缓冲器和第二主页缓冲器的数据、所述至少一个第一冗余页缓冲器和所述至少一个第二冗余页缓冲器的数据储存在第一存储器组和第二存储器组的存储器单元和冗余存储器单元中的编程操作。

根据本发明又一个方面，一种操作半导体存储器件的方法包括以下步骤：将从第一存储器组读取的数据储存在第一主页缓冲器和至少一个第一冗余页缓冲器中，并将从第二存储器组读取的数据储存在第二主页缓冲器和至少一个第二冗余页缓冲器中；当第一存储器组内的缺陷列的总数大于第一存储器组内利用所述至少一个冗余页缓冲器可修复的缺陷列的总数时，用储存在所述至少一个第二冗余页缓冲器中的数据来替换储存在第一主页缓冲器之中与第一存储器组的缺陷列相对应的第一主页缓冲器中的数据；以及经由第一内部数据线输出第一主页缓冲器和所述至少一个第一冗余页缓冲器的数据，并经由第二内部数据线输出第二主页缓冲器和所述至少一个第二冗余页缓冲器的数据。

附图说明

图1是说明根据本发明第一示例性实施例的操作半导体存储器件的方法的示意框图；

图2A和图2B是说明根据本发明第一示例性实施例的操作半导体存储器件的方法的流程图；

图3A和图3B是说明根据本发明第二示例性实施例的半导体存储器件的电路图；以及

图4A和图4B是说明操作根据本发明第二示例性实施例的半导体存储器件的方法的流程图。

具体实施方式

下面将参考附图详细描述本发明的一些示例性实施例。提供附图以使本领域普通技术人员能够实施和使用本发明的实施例。

图1是说明根据本发明第一示例性实施例的操作半导体存储器件的方法的示意框图，图2A和2B是说明根据本发明第一示例性实施例的操作半导体存储器件的方法的流程图。

根据本发明的此示例性实施例的半导体存储器件具有宽I/O结构。宽I/O结构是指在内部安装N条数据线DL，使得可以一次输入或输出大量数据以用于高速数据I/O操作的结构。

参见图1，在本发明的此示例性实施例中，在内部安装4条数据线DL0至DL3，使得可以将存储器阵列分成4个组MemoryGroup0至MemoryGroup3。

所述4个组中的一个与能够输入或输出8比特数据的数据线DL<7:0>耦接，并被配置成一次输入或输出1字节的数据。因此，当将存储器阵列和操作电路分成如本发明示例性实施例那样的4个组时，能够一次输入或输出4个字节的数据，从而可以执行高速数据I/O操作。

第一存储器组MemoryGroup0包括第一主阵列110<0>、第一冗余阵列120<0>、第一主页缓冲器130<0>以及第一冗余页缓冲器140<0>。

第二存储器组MemoryGroup1包括第二主阵列110<1>、第二冗余阵列120<1>、第二主页缓冲器130<1>以及第二冗余页缓冲器140<1>。

第三存储器组MemoryGroup2包括第三主阵列110<2>、第三冗余阵列120<2>、第三主页缓冲器130<2>以及第三冗余页缓冲器140<2>。

第四存储器组MemoryGroup3包括第四主阵列110<3>、第四冗余阵列120<3>、第四主页缓冲器130<3>以及第四冗余页缓冲器140<3>。

具有上述配置的半导体存储器件的数据I/O方法描述如下。

在根据本发明第一示例性实施例的操作半导体存储器件的方法中，通过在当输入或输出数据时确定是否实时地执行修复操作，来执行数据I/O操作。

参见图2A，首先，当输入数据时，在步骤210中将外部数据储存在主页缓冲器130或冗余页缓冲器140中。也就是说，当输入的地址不是缺陷列地址时，将数据储存在主页缓冲器130中。当输入的地址对应于缺陷列地址时，不将数据储存在缺陷列的主页缓冲器中，而将数据储存在冗余页缓冲器140中。

在步骤220中，将储存在主页缓冲器130中的数据编程到主阵列110的存储器单元中，或者将储存在冗余页缓冲器140中的数据编程到冗余阵列120的存储器单元中。

参见图2B，在步骤230中，当输出数据时，由主页缓冲器130读取被编程在主阵列110的存储器单元中的数据，或者由冗余页缓冲器140读取被编程在冗余阵列120的存储器单元中的数据。

在步骤240中，经由数据线DL将储存在主页缓冲器130中的数据或储存在冗余页缓冲器140中的数据向外部输出。

在所述数据I/O方法中，当输入或输出数据时实时地执行修复操作。也就是说，在输入缺陷列的地址且要对缺陷列的存储器单元执行编程操作的情况下，取而代之的是对与缺陷列相对应的冗余列的存储器单元执行编程操作。当测试存储器件时，可以将上述与冗余列和缺陷列之间的对应关系相关的信息储存在设置于存储器件中的熔丝(fuse)或CAM单元中。

由于如上所述实时地执行修复操作，因此当输入或输出数据时要花费与修复操作有关的确定时间。因此，I/O速度可能变慢，而且可能难以执行不同组之间的修复操作。

图1示出要执行的修复操作的范围。也就是说，在所述宽I/O结构中，不同的组不共用冗余列。当一个组内的冗余列不足时，即使其他组中具有冗余列，也无法正确地执行修复操作。这会导致修复操作的效率的降低。

可以利用数据线多路复用器来执行这种不同组之间的修复操作。在多I/O方法中，为冗余阵列和冗余页缓冲器安装额外的数据线，并基于修复信息来选择冗余数据线和主数据线，以便提高修复操作的效率。在此情况下，由于安装了额外的冗余数据线，因此可能会增加芯片尺寸。选择冗余数据线和主数据线的过程会花费一些时间，数据I/O速度可能变低。再者，不能针对不同的列地址执行修复操作。

利用不同组的冗余列来执行修复操作的方法描述如下。

图3A和图3B是说明根据本发明第二示例性实施例的半导体存储器件的电路图，图4A和图4B是说明操作根据本发明第二示例性实施例的半导体存储器件的方法的流程图。

参见图3A和图3B，根据本发明第二示例性实施例的半导体存储器件包括存储器组(例如，第一存储器组301和第二存储器组302)、第一主页缓冲器310<0>至310<n-1>、第一冗余页缓冲器310<n>、第二主页缓冲器320<0>至320<n-1>、第二冗余页缓冲器320<n>以及数据传输电路350。半导体存储器件还可以包括电压发生电路305以及列译码器330和340。

电压发生电路305将用于对存储器单元进行编程、读取或擦除的操作电压输出至第一和第二存储器组301和302的字线。具体地，当对存储器单元进行编程或读取时，电压发生电路305将用于对存储器单元进行编程或读取的操作电压(例如，Vpgm、Vpass及Vread)输出至第一和第二存储器组301和302的字线。

如在本发明的第一示例性实施例中，额外地在内部安装多个数据线，因此将存储器阵列分成第二示例性实施例中的多个存储器组。以下，为了便于描述，将描述将存储器阵列和操作电路分成两个组(即，第一存储器组301和第二存储器组302)的例子。

第一存储器组301和第二存储器组302每个都包括存储器单元和冗余存储器单元。

第一主页缓冲器310<0>至310<n-1>和第一冗余页缓冲器310<n>耦接在第一存储器组301与第一内部数据线IO[7:0]及IOb[7:0]之间，并被配置成储存用于存储器单元和冗余存储器单元的编程操作或读取操作的数据。

第二主页缓冲器320<0>至320<n-1>和第二冗余页缓冲器320<n>耦接在第二存储器组302与第二内部数据线IO[15:8]及IOb[15:8]之间，并被配置成储存用于存储器单元和冗余存储器单元的编程操作或读取操作的数据。

在页缓冲器(即，第一主页缓冲器310<0>至310<n-1>和第一冗余页缓冲器310<n>)与第一内部数据线(即，数据线IO[7:0]和反相数据线IOb[7:0])之间耦接有NMOS晶体管。

更具体地，第一NMOS晶体管N11耦接在第一主页缓冲器310<0>与反相数据线IOb[7:0]之间。第二NMOS晶体管N12耦接在第一主页缓冲器310<0>与数据线IO[7:0]之间。第三NMOS晶体管N13耦接在第一主页缓冲器310<n-1>与反相数据线IOb[7:0]之间。第四NMOS晶体管N14耦接在第一主页缓冲器310<n-1>与数据线IO[7:0]之间。第五NMOS晶体管N15耦接在第一冗余页缓冲器310<n>与反相数据线IOb[7:0]之间。第六NMOS晶体管N16耦接在第一冗余页缓冲器310<n>与数据线IO[7:0]之间。

在页缓冲器(即，第二主页缓冲器320<0>至320<n-1>和第二冗余页缓冲器320<n>)与第二内部数据线(即，数据线IO[15:8]和反相数据线IOb[15:8])之间耦接有NMOS晶体管。它们与上述NMOS晶体管以及第一缓冲器和内部数据线具有相同的结构，因此不再赘述。

第一NMOS晶体管N11的栅极与第二NMOS晶体管N12的栅极耦接、第三NMOS晶体管N13的栅极与第四NMOS晶体管N14的栅极耦接、第五NMOS晶体管N15的栅极与第六NMOS晶体管N16的栅极耦接，并分别被提供了列译码器330所产生的列选择信号CS0至CSn-1及RCS。因此，当接收到列选择信号CS0至CSn-1及RCS时，晶体管导通，因此页缓冲器与数据线IO[7:0]和反相数据线IOb[7:0]耦接。使用数据线IO[7:0]和反相数据线IOb[7:0]的原因是：即使当输入和输出的数据的电平不清楚，也可以通过在数据线IO[7:0]和反相数据线IOb[7:0]中储存数据的电平及其反相电平来分清数据的电平。

数据传输电路350在编程操作之前将储存在缺陷列所属的第一主页缓冲器310<n-1>中的数据传输至第二冗余页缓冲器320<n>，或者在读取操作之后、输出数据之前将储存在第二冗余页缓冲器320<n>中的数据传输至缺陷列所属的第一主页缓冲器310<n-1>。

数据传输电路350包括第一数据I/O电路DIO352、第二数据I/O电路DIO353、数据线多路复用器DLMux354以及内部数据传输电路356。

第一数据I/O电路352耦接在第一内部数据线IO[7:0]及IOb[7:0]与第一数据线DL[7:0]之间。第一数据I/O电路352被配置成感测储存在缺陷列的第一主页缓冲器310<n-1>中的数据，并将感测的数据传输至第一数据线DL[7:0]，或者被配置成将经由第一数据线DL[7:0]接收的数据传输至缺陷列的第一主页缓冲器310<n-1>。

第二数据I/O电路353耦接在第二内部数据线IO[15:8]及IOb[15:8]与第二数据线DL[15:8]之间。第二数据I/O电路353被配置成将经由第二数据线DL[15:8]接收的数据传输至第二冗余页缓冲器320<n>，或者被配置成感测储存在第二冗余页缓冲器320<n>中的数据，并将感测的数据传输至第二数据线DL[15:8]。

数据线多路复用器354耦接在第一和第二数据线DL[7:0]和DL[15:8]与全局数据线GDL[7:0]之间。数据线多路复用器354被配置成响应于组选择信号而将从第一数据I/O电路352或第二数据I/O电路353接收的数据传输至全局数据线GDL[7:0]，或将经由全局数据线GDL[7:0]接收的数据传输至第一数据I/O电路352或第二数据I/O电路353。

内部数据传输电路356被配置成响应于数据传输信号DTRAN而储存从数据线多路复用器354接收的数据，以及将储存的数据传输至数据线多路复用器354，以便将从第一数据I/O电路352接收的数据传输至第二数据I/O电路353，以及将从第二数据I/O电路353接收的数据传输至第一数据I/O电路352。

内部数据传输电路356可以包括用于储存从数据线多路复用器354接收的数据的寄存器(未示出)。

可以通过控制电路(未示出)来产生组选择信号或数据传输信号DTRAN。

在本发明的此示例性实施例中，为了便于描述，使用多个列译码器。然而，第一存储器组301和第二存储器组302可以共用列译码器。

按以上构造的半导体存储器件的数据I/O方法描述如下。

在操作根据本发明第二示例性实施例的半导体存储器件的方法中，不在数据输入和输出操作的同时执行修复操作，而是在例如输入数据之后和输出数据之前单独地执行修复操作。

也就是说，在将数据输入至第一主页缓冲器之后将数据编程到存储器单元中之前，执行将储存在缺陷列的第一主页缓冲器中的数据传输至第二冗余页缓冲器的操作。另外，在页缓冲器读取被编程在存储器单元中的数据之后输出所述数据之前，执行将储存在第二冗余页缓冲器中的数据传输至缺陷列的第一主页缓冲器的额外的修复操作。

参见图3A和图4A，在通过增加内部数据线的数量以及将存储器阵列分组成共用一个数据线的多个组来输入或输出数据的宽I/O方法中，当输入数据时，首先将数据输入至耦接在第一存储器组301与第一内部数据线IO[7:0]及IOb[7:0]之间的第一主页缓冲器310<0>至310<n-1>和第一冗余页缓冲器310<n>，以及将数据输入至耦接在第二存储器组302与第二内部数据线IO[15:8]及IOb[15:8]之间的第二主页缓冲器320<0>至320<n-1>和第二冗余页缓冲器320<n>(①及步骤410)。

接下来，在步骤420中，将输入至缺陷列的第一主页缓冲器310<n-1>的数据传输至第二冗余页缓冲器320<n>。

当测试半导体存储器件时，可以确认缺陷列的数量及地址以及冗余列的数量。因此，当测试半导体存储器件时，可以将与缺陷列的数量及地址、冗余列的数量以及对应于缺陷列的冗余列的地址相关的信息预先储存在熔丝或CAM单元中。

基于以上的信息，如果第一存储器组301中的缺陷列的数量大于第一存储器组301中的冗余列的数量，则如上述利用属于另一组的冗余列来执行修复操作。例如，可以利用第二存储器组302的冗余页缓冲器来仅仅对超出第一存储器组301中使用第一存储器组301的冗余页缓冲器可修复的冗余列数量的那些列执行修复操作。

更具体地，响应于列译码器330的列选择信号CSn-1，经由第一数据I/O电路352及第一数据线DL[7:0]将储存在第一存储器组301的第一主页缓冲器310<n-1>中的超出数量的缺陷列的数据输出至全局数据线GDL[7:0](②)。响应于列译码器340的列选择信号RCS，将所述输出的数据经由第二数据线DL[15:8]及第二数据I/O电路353传输至第二存储器组302的第二冗余页缓冲器320<n>(③)。

接下来，执行用于将输入至第一主页缓冲器310<0>至310<n-1>和第二主页缓冲器320<0>至320<n-1>、以及第一冗余页缓冲器310<n>和第二冗余页缓冲器320<n>的数据储存在第一存储器组301和第二存储器组302的存储器单元和冗余存储器单元中的编程操作(④，步骤430)。

如果第一存储器组301中的缺陷列的数量小于第一存储器组301中的冗余列的数量，则如根据本发明第一示例性实施例的操作半导体存储器件的方法那样，可以不将数据输入至缺陷列的第一主页缓冲器310<n-1>，而是可以将数据直接输入至第一冗余页缓冲器310<n>。

在一个替代的实施例中，如在第二示例性实施例中那样，可以将数据输入至缺陷列的第一主页缓冲器310<n-1>，然后再传输至第一冗余页缓冲器310<n>。

参见图3B和图4B，当输出数据时，首先将从第一存储器组301读取的数据储存在第一主页缓冲器310<0>至310<n-1>和第一冗余页缓冲器310<n>中，并且将从第二存储器组302读取的数据储存在第二主页缓冲器320<0>至320<n-1>和第二冗余页缓冲器320<n>中(①，步骤440)。

接下来，在步骤450中，用储存在第二冗余页缓冲器320<n>中的数据来替换储存在缺陷列的第一主页缓冲器310<n-1>中的数据。

在此，读取操作包括与编程操作无关的独立的读取操作。当根据本发明第二示例性实施例在编程操作后执行读取操作时，可能会没有数据储存在缺陷列的第一主页缓冲器310<n-1>中。因此，储存在第二冗余页缓冲器310<n>中的数据可以仅传输至缺陷列的第一主页缓冲器310<n-1>。

更具体地，响应于列译码器340的列选择信号RCS，经由第二数据I/O电路353和第二数据线DL[15:8]将储存在第二存储器组302的第二冗余页缓冲器320<n>中的数据输出至全局数据线GDL[7:0](②)。响应于列译码器330的列选择信号CSn-1，经由第一数据线DL[7:0]和第一数据I/O电路352将所述输出的数据传输至第一存储器组301的缺陷列的第一主页缓冲器310<n-1>(③)。

接下来，经由第一内部数据线IO[7:0]和IOb[7:0]输出储存在第一主页缓冲器310<0>至310<n-1>及第一冗余页缓冲器310<n>中的数据，以及经由第二内部数据线IO[15:8]和IOb[15:8]输出储存在第二主页缓冲器320<0>至320<n-1>和第二冗余页缓冲器320<n>中的数据(④，步骤460)。

如果第一存储器组301中的缺陷列的数量小于第一存储器组301中的冗余列的数量，则可以用储存在第一冗余页缓冲器310<n>中的数据来替换储存在缺陷列的第一主页缓冲器310<n-1>中的数据。

依照根据本发明第二示例性实施例的如上所述的操作半导体存储器件的方法，当输入或输出数据时，可以不同时地执行修复操作。因此，可提高数据I/O速度，并且可在不同组之间执行修复操作。

然而，可能因修复操作而增加编程时间及读取时间。

例如，假设冗余列的数量是100，可能花费20μs(等于100×(100ns+100ns))来用于在存储器组之间传输缺陷列的数据，其中用于修复存储器列的每个冗余列的存取要花费额外的200ns来用于输入数据(100ns)和输出数据(100ns)。然而，上述时间量不显著，因为大部分存储器件的编程时间和读取时间每个都是数百或数十μs。

在本发明的另一个示例性实施例中，可以执行下面的方法来减少上述时间。

可以利用根据本发明第一示例性实施例的数据I/O方法来执行同一组内的修复操作，以及可以利用根据本发明第二示例性实施例的数据I/O方法来执行不同的组之间的修复操作。在此情况下，可以进一步减少修复操作所花费的数据传输时间。

本发明的示例性实施例不仅可以利用所述装置和方法来实施，而且还可以利用实现与本发明示例性实施例的结构相对应的功能的程序、或储存所述程序的记录媒介来实施。本领域普通技术人员可以根据以上的示例性实施例的描述容易地实现本发明的实施方式。

如上所述，本发明的示例性实施例的优点在于它们能提高修复操作的效率和提高数据I/O速度。

也就是，当输入数据时，在输入数据之后，分开地执行读取储存在缺陷列的页缓冲器中的数据以及将数据传输至相关的冗余列的操作。当输出数据时，在输出数据之前分开地执行读取储存在冗余页缓冲器中的数据以及将数据传输至缺陷列的相关的页缓冲器的操作。因此，可以提高修复操作的效率，因为在宽I/O方法中不同的组可以共用冗余列。

本发明的示例性实施例可应用于所有执行修复操作的半导体存储器件。

Claims (10)

1.一种半导体存储器件，包括：

第一存储器组和第二存储器组，所述第一存储器组和所述第二存储器组每个都包括存储器单元和冗余存储器单元；

分配给所述第一存储器组的第一主页缓冲器和分配给所述第二存储器组的第二主页缓冲器，其中，所述第一主页缓冲器和所述第二主页缓冲器被配置成每个都储存用于各个存储器组的存储器单元的编程操作或读取操作的数据；

分配给所述第一存储器组的至少一个第一冗余页缓冲器和分配给所述第二存储器组的至少一个第二冗余页缓冲器，其中，所述至少一个第一冗余页缓冲器和所述至少一个第二冗余页缓冲器每个都被配置成将用于各个存储器组的缺陷列的数据储存在各个存储器组的至少一个冗余存储器单元中；以及

数据传输电路，所述数据传输电路被配置成在所述编程操作之前将数据从所述第一主页缓冲器中与所述第一存储器组的缺陷列相对应的第一主页缓冲器传输至所述至少一个第二冗余页缓冲器，以及在所述读取操作之后将所述至少一个第二冗余页缓冲器的数据传输至与所述第一存储器组的缺陷列相对应的所述第一主页缓冲器。

2.如权利要求1所述的半导体存储器件，其中，所述第一主页缓冲器和所述至少一个第一冗余页缓冲器耦接在所述第一存储器组与第一内部数据线之间，所述第二主页缓冲器和所述至少一个第二冗余页缓冲器耦接在所述第二存储器组与第二内部数据线之间。

3.如权利要求2所述的半导体存储器件，其中，所述数据传输电路包括：

第一数据I/O电路，所述第一数据I/O电路耦接在所述第一内部数据线与第一数据线之间，被配置成感测与所述第一存储器组的缺陷列相对应的所述第一主页缓冲器的数据并将感测的数据传输至所述第一数据线，以及被配置成将经由所述第一数据线接收的数据传输至与所述第一存储器组的缺陷列相对应的第一主页缓冲器；

第二数据I/O电路，所述第二数据I/O电路耦接在所述第二内部数据线与第二数据线之间，被配置成将经由所述第二数据线接收的数据传输至所述至少一个第二冗余页缓冲器，以及被配置成感测所述至少一个第二冗余页缓冲器的数据并将感测的数据传输至所述第二数据线；

数据线多路复用器，所述数据线多路复用器耦接在所述第一数据线和所述第二数据线与全局数据线之间，被配置成响应于组选择信号将所述第一数据I/O电路或所述第二数据I/O电路的数据传输至所述全局数据线，以及将经由所述全局数据线接收的数据传输至所述第一数据I/O电路或所述第二数据I/O电路；以及

内部数据传输电路，所述内部数据传输电路被配置成响应于数据传输信号而储存所述数据线多路复用器的数据，以及将储存的所述数据线多路复用器的数据传输至所述数据线多路复用器，其中，所述第一数据I/O电路的数据被传输至所述第二数据I/O电路，所述第二数据I/O电路的数据被传输至所述第一数据I/O电路。

4.一种操作半导体存储器件的方法，包括以下步骤：

向与第一存储器组相对应的第一主页缓冲器和至少一个第一冗余页缓冲器、以及与第二存储器组相对应的第二主页缓冲器和至少一个第二冗余页缓冲器输入数据；

当所述第一存储器组内的缺陷列的数量大于所述第一存储器组内利用所述至少一个第一冗余页缓冲器可修复的缺陷列的总数时，将输入至所述第一主页缓冲器中的与所述第一存储器组的缺陷列相对应的第一主页缓冲器的数据传输至所述第二冗余页缓冲器；以及

执行用于将所述第一主页缓冲器和所述第二主页缓冲器的数据、所述至少一个第一冗余页缓冲器和所述至少一个第二冗余页缓冲器的数据储存在所述第一存储器组和所述第二存储器组的存储器单元和冗余存储器单元中的编程操作。

5.如权利要求4所述的方法，其中，在将所述数据输入至所述至少一个第一冗余页缓冲器的步骤中，当所述第一存储器组内的缺陷列的总数小于所述第一存储器组内利用所述至少一个冗余页缓冲器可修复的缺陷列的总数时，将要输入至所述第一主页缓冲器中的与所述第一存储器组的缺陷列相对应的第一主页缓冲器的数据输入至所述至少一个第一冗余页缓冲器。

6.如权利要求4所述的方法，其中，在输入数据的步骤之后，还包括以下步骤：当所述第一存储器组内的缺陷列的总数小于所述第一存储器组内利用所述至少一个冗余页缓冲器可修复的缺陷列的总数时，将输入至与所述第一存储器组的缺陷列相对应的所述第一主页缓冲器的数据传输至所述至少一个第一冗余页缓冲器。

7.如权利要求6所述的方法，其中，将输入至与所述第一存储器组的缺陷列相对应的所述第一主页缓冲器的数据传输至所述至少一个第二冗余页缓冲器的步骤包括以下步骤：

将输入至与所述第一存储器组的缺陷列相对应的所述第一主页缓冲器的数据输出至全局数据线；以及

将输出至所述全局数据线的数据传输至所述至少一个第二冗余页缓冲器。

8.一种操作半导体存储器件的方法，包括以下步骤：

将从第一存储器组读取的数据储存在第一主页缓冲器和至少一个第一冗余页缓冲器中，并将从第二存储器组读取的数据储存在第二主页缓冲器和至少一个第二冗余页缓冲器中；

当所述第一存储器组内的缺陷列的总数大于所述第一存储器组内利用所述至少一个第一冗余页缓冲器可修复的缺陷列的总数时，用储存在所述至少一个第二冗余页缓冲器中的数据来替换储存在所述第一主页缓冲器中与所述第一存储器组的缺陷列相对应的第一主页缓冲器中的数据；以及

经由第一内部数据线输出所述第一主页缓冲器和所述至少一个第一冗余页缓冲器的数据，并经由第二内部数据线输出所述第二主页缓冲器和所述至少一个第二冗余页缓冲器的数据。

9.如权利要求8所述的方法，还包括以下步骤：当所述第一存储器组内的缺陷列的总数小于所述第一存储器组内利用所述至少一个冗余页缓冲器可修复的缺陷列的总数时，用储存在所述至少一个第一冗余页缓冲器中的数据来替换储存在与所述第一存储器组的缺陷列相对应的所述第一主页缓冲器中的数据。

10.如权利要求8所述的方法，其中，用储存在所述至少一个第二冗余页缓冲器中的数据来替换储存在与所述第一存储器组的缺陷列相对应的所述第一主页缓冲器中的数据的步骤包括以下步骤：

将储存在所述至少一个第二冗余页缓冲器中的数据输出至全局数据线；以及

将输出至所述全局数据线的数据传输至与所述第一存储器组的缺陷列相对应的所述第一主页缓冲器。