KR102166731B1 - 데이터 전달회로 및 이를 포함하는 메모리 - Google Patents

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Abstract

데이터 전달회로는 다수의 제1라인; 상기 다수의 제1라인 중 선택된 제1라인으로부터 데이터를 전달받기 위한 제2라인; 상기 다수의 제1라인 중 선택된 제1라인으로 데이터를 전달하기 위한 제3라인; 상기 제1라인의 데이터를 상기 제2라인으로 전달하는 경우 상기 다수의 제1라인 중 자신에게 대응하는 제1라인의 데이터에 응답하여 상기 제2라인을 구동하는 다수의 구동부; 및 상기 제3라인의 데이터를 상기 제1라인으로 전달하는 경우 상기 다수의 제1라인 중 자신에게 대응하는 제1라인이 선택되면 상기 제3라인과 자신에게 대응하는 제1라인을 전기적으로 연결하는 다수의 연결부를 포함한다.

Description

데이터 전달회로 및 이를 포함하는 메모리{CIRCUIT FOR TRANSFERING DATA AND MEMORY INCLUDING THE SAME}
본 발명은 데이터 전달회로 및 메모리에 관한 것이다.
비휘발성 메모리는 전원 공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 소자이다. 플로팅 게이트(floating gate)의 전도성 밴드에 유지되는 전하의 양을 제어함에 따라, 메모리 셀의 문턱 전압(threshold voltage)이 이동하는 성질을 이용하여 비휘발성 메모리에 데이터를 저장하는 것이다.
플로팅 게이트에 프로그램 펄스를 인가하면 메모리 셀의 문턱 전압은 상승한다. 프로그램 펄스를 이용하여 메모리 셀에 저장할 데이터의 값에 따라 메모리 셀의 문턱전압이 다르게 만든다. 동일한 데이터가 저장된 메모리 셀들의 문턱 전압은 하나의 값을 가지는 것이 아니라 일정한 분포를 이루게 된다.
한편, 비휘발성 메모리에서 다수의 메모리 셀은 자신에게 대응하는 비트라인에 연결된다. 각각의 비트라인은 자신에게 대응하는 페이지 버퍼와 연결되고, 페이지 버퍼는 선택된 메모리 셀을 대상으로 리드, 라이트 등의 특정 동작을 수행하기 위해 비트라인의 소정의 전압레벨로 구동하거나, 비트라인의 전압을 감지하여 감지된 값을 저장 및 출력하는 역할을 한다. 페이지 버퍼는 외부로부터 입력 데이터를 저장하여 비트라인의 전압을 소정의 전압을 구동하는 동작을 수행하거나, 비트라인의 전압을 감지하여 비트라인의 전압에 대응하는 데이터를 저장하고 외부로 전달하기 위하여 각각 하나 이상의 래치를 포함한다.
페이지 버퍼에 포함된 하나 이상의 래치 중에서도 캐시 래치는 데이터의 리드 동작시 선택된 메모리 셀의 데이터를 저장하고, 저장된 값에 따라 데이터를 외부로 전달하기 위해 데이터를 전달하는 라인을 구동하는 역할을 수행한다. 이하에서는 도 1을 참조하여 페이지 버퍼의 캐시 래치에 저장된 데이터가 어떻게 페이지 버퍼 외부로 전달되는지 설명한다.
도 1은 종래의 메모리에서 리드 동작시 래치의 데이터가 출력되는 과정을 설명하기 위해 메모리의 구성의 일부를 나타낸 도면이다.
도 1에 도시된 바와 같이, 메모리는 각각 하나 이상의 페이지 버퍼(PB0 - PBM)을 포함하는 다수의 페이지 버퍼 그룹(PG0 - PGN), 다수의 페이지 버퍼 그룹(PG0 - PGN) 각각에 대응하는 다수의 로컬 라인(L0/L0B - LN/LNB), 다수의 로컬 라인(L0/L0B - LN/LNB) 중 선택된 로컬 라인에 데이터를 출력하는 출력라인(IO/IOB)를 포함한다. 각각의 페이지 버퍼는 캐시 래치(LAT)를 포함한다.
도 1을 참조하여 선택된 페이지 버퍼의 데이터를 출력하는 동작에 대해 설명한다. 메모리는 정데이터를 전달하는 정라인(LO - LN, IO)과 부데이터를 전달하는 부라인(LOB - LNB, IOB)을 통해 차동 데이터를 전달한다.
페이지 버퍼 그룹에 포함된 하나 이상의 페이지 버퍼(PB0 - PBM)는 각각 로컬 스위치(SWB0 - SWBM)을 통해 자신에게 대응하는 로컬 라인(L0/L0B - LN/LNB)과 연결된다. 또한 다수의 로컬 라인(L0/L0B - LN/LNB)은 자신에게 대응하는 그룹 스위치(SWG0 - SWGN)를 통해 출력라인(IO/IOB)과 연결된다.
다수의 로컬 스위치(SWB0 - SWBM)는 다수의 컬럼 선택신호(CS0<0:M> - CSN<0:M>) 중 자신에게 대응하는 컬럼 선택신호에 응답하여 온/오프된다. 또한 다수의 그룹 스위치(SWB0 - SWBM)는 다수의 그룹 선택신호(GS<0:N>, GSB<0:N>)에 응답하여 온/오프된다. 입력된 어드레스(도 1에 미도시 됨)에 응답하여 데이터를 리드할 페이지 버퍼에 대응하는 그룹 선택신호 및 컬럼 선택신호가 활성화된다. 활성화된 컬럼 선택신호 및 그룹 선택신호에 대응하는 로컬 스위치 및 그룹 스위치가 턴온되면 캐시 래치(LAT)가 입출력 라인(IO/IOB)과 전기적으로 연결되고, 입출력라인(IO/IOB)은 캐시 래치(LAT)에 의해 캐시 래치(LAT)의 데이터에 대응하는 전압으로 구동된다. 예를 들어 리드 동작시 'PG0'의 'PB0'의 데이터를 출력하는 경우 'SWG0' 및 'PB0'에 연결된 'SWB0'가 턴온되고, 'PB0'의 캐시 래치(LAT)와 로컬 라인(LO/LOB) 및 입출력 라인(IO/IOB)라 전기적으로 연결되고, 입출력 라인(IO/IOB)의 전압의 'PG0'의 'PB0'에 의해 'PG0'의 'PB0'의 데이터에 대응하는 전압으로 구동된다.
여기서 하나의 입출력라인(IO/IOB)에 연결된 페이지 버퍼 그룹 및 페이지 버퍼 그룹에 포함된 페이지 버퍼의 개수는 수십 ~ 수백개에 이른다. 따라서 입출력 라인(IO/IOB)의 로딩은 매우 크다. 이러한 입출력 라인(IO/IOB)을 구동력이 약한 캐시 래치(LAT)만으로 구동해야한다.
본 발명의 실시예는 데이터의 입력라인과 출력라인을 분리하고, 데이터의 출력라인의 경우 페이지 버퍼에 저장된 데이터의 값에 따라 추가된 구동부로 구동함으로써 리드 동작시 데이터의 전달속도가 빠른 데이터 전달회로 및 메모리를 제공한다.
또한 본 발명의 실시예는 데이터를 빠르게 전달하여 고속 동작이 가능한 데이터 전달회로 및 메모리를 제공한다.
본 발명의 일실시예에 따른 데이터 전달회로는 다수의 제1라인; 상기 다수의 제1라인 중 선택된 제1라인으로부터 데이터를 전달받기 위한 제2라인; 상기 다수의 제1라인 중 선택된 제1라인으로 데이터를 전달하기 위한 제3라인; 상기 제1라인의 데이터를 상기 제2라인으로 전달하는 경우 상기 다수의 제1라인 중 자신에게 대응하는 제1라인의 데이터에 응답하여 상기 제2라인을 구동하는 다수의 구동부; 및 상기 제3라인의 데이터를 상기 제1라인으로 전달하는 경우 상기 다수의 제1라인 중 자신에게 대응하는 제1라인이 선택되면 상기 제3라인과 자신에게 대응하는 제1라인을 전기적으로 연결하는 다수의 연결부를 포함할 수 있다.
본 발명의 일실시예에 따른 메모리는 하나 이상의 페이지 버퍼를 포함하는 다수의 페이지 버퍼 그룹; 상기 다수의 페이지 버퍼 그룹에 각각 대응하고, 자신에게 대응하는 페이지 버퍼 그룹의 하나 이상의 페이지 버퍼 중 선택된 페이지 버퍼와 전기적으로 연결되는 다수의 데이터 전달라인; 리드 동작시 상기 다수의 데이터 전달라인 중 선택된 데이터 전달라인의 데이터를 전달받는 데이터 출력라인; 라이트 동작시 상기 다수의 데이터 전달라인 중 선택된 데이터 전달라인으로 데이터를 전달하는 데이터 입력라인; 상기 리드 동작시 상기 다수의 데이터 전달라인 중 자신에게 대응하는 데이터 전달라인의 데이터에 응답하여 상기 데이터 출력라인을 구동하는 다수의 구동부; 및상기 라이트 동작시 상기 다수의 데이터 전달라인 중 자신에게 대응하는 데이터 전달라인이 선택되면 상기 데이터 입력라인과 자신에게 대응하는 데이터 전달라인을 전기적으로 연결하는 다수의 연결부를 포함할 수 있다.
본 발명의 일실시예에 따른 메모리는 하나 이상의 페이지 버퍼를 포함하는 다수의 페이지 버퍼 그룹; 입력단의 데이터를 감지 및 증폭하여 출력하는 감지 증폭부; 및 외부로부터 입력 데이터에 응답하여 출력단을 구동하는 드라이버를 포함하고, 리드 동작시 상기 다수의 페이지 버퍼 그룹의 상기 하나 이상의 페이지 버퍼 중 선택된 페이지 버퍼의 데이터에 응답하여 상기 감지 증폭부의 입력단을 구동하고, 라이트 동작시 상기 다수의 페이지 버퍼 그룹의 상기 하나 이상의 페이지 버퍼 중 선택된 페이지 버퍼와 상기 드라이버의 출력단을 전기적으로 연결하는 데이터 전달부를 포함할 수 있다.
본 기술은 데이터의 입력라인과 출력라인을 분리하고, 데이터 전달회로 및 메모리가 리드 동작시 페이지 버퍼에 저장된 데이터에 따라 추가된 구동부로 입출력 라인을 구동함으로써 데이터를 빠르게 전달한다.
또한 본 기술은 데이터가 빠르게 전달되므로 메모리의 고속동작을 보장한다.
도 1은 종래의 메모리에서 리드 동작시 래치의 데이터가 출력되는 과정을 설명하기 위해 메모리의 구성의 일부를 나타낸 도면,
도 2는 본 발명의 일 실시예에 따른 데이터 전달회로의 구성도,
도 3은 본 발명의 다른 일 실시예에 따른 메모리의 구성도,
도 4는 도 3의 드라이버(330)의 구성도,
도 5는 도 3의 다수의 연결부(320_0)의 구성도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 일 실시예에 따른 데이터 전달회로의 구성도이다.
도 2에 도시된 바와 같이, 데이터 전달회로는 다수의 제1라인(L0/L0B - LN/LNB), 다수의 제1라인(L0/L0B - LN/LNB) 중 선택된 제1라인으로부터 데이터를 전달받기 위한 제2라인(OUT/OUTB), 다수의 제1라인(L0/L0B - LN/LNB) 중 선택된 제1라인으로 데이터를 전달하기 위한 제3라인(IN/INB), 제1라인의 데이터를 제2라인(OUT/OUTB)으로 전달하는 경우 다수의 제1라인(L0/L0B - LN/LNB) 중 자신에게 대응하는 제1라인의 데이터에 응답하여 제2라인을 구동하는 다수의 구동부(210_0 - 210_N) 및 제3라인(IN/INB)의 데이터를 제1라인으로 전달하는 경우 다수의 제1라인(L0/L0B - LN/LNB) 중 자신에게 대응하는 제1라인이 선택되면 제3라인(IN/INB)과 자신에게 대응하는 제1라인을 전기적으로 연결하는 다수의 연결부(220_0 - 220_N)를 포함한다.
또한 데이터 전달회로는 제3라인(IN/INB)의 데이터를 제1라인으로 전달하는 경우 입력 데이터(IN_DATA)에 응답하여 제3라인을 구동하는 드라이버(230), 제1라인의 데이터를 제2라인(OUT/OUTB)으로 전달하는 경우 제2라인의 데이터를 감지 및 증폭하여 출력하는 감지 증폭기(240) 및 다수의 제1라인(L0/L0B - LN/LNB)에 각각 대응하는 다수의 데이터 저장부(250_0 - 250_N)를 포함한다. 다수의 데이터 저장부(250_0 - 250_N)와 다수의 제1라인(L0/L0B - LN/LNB)은 다수의 스위치(SWG0 - SWGN)을 통해 연결된다.
도 2를 참조하여 데이터 전달회로에 대해 설명한다.
이하에서 데이터 전달회로는 정데이터를 전달하는 정데이터 라인(LO - LN, IN, OUT)과 부데이터를 전달하는 부데이터 라인(LOB - LNB, INB, OUTB)을 통해 차동 데이터를 전달한다.
다수의 데이터 저장부(250_0 - 250_N) 중 선택된 데이터 저장부는 제2동작시 자신에게 대응하는 제1라인을 통해 전달된 데이터를 저장하고, 제1동작시 자신에게 대응하는 제1라인으로 저장된 데이터를 출력한다. 제2동작시 데이터 저장부(250_0 - 250_N) 중 선택된 데이터 저장부에 라이트될 데이터는 제3라인(IN/INB)으로 입력되어 제1라인을 통해 전달되고, 제1동작시 다수의 데이터 저장부(250_0 - 250_N) 중 선택된 데이터 저장부로부터 리드된 데이터는 제1라인을 거쳐 제2라인(OUT/OUTB)을 통해 출력된다.
참고로 데이터 저장부는 다수의 그룹 선택 신호(GS<0:N>)에 응답하여 선택된다. 다수의 스위치(SWG0 - SWGN)는 다수의 그룹 선택 신호(GS<0:N>) 중 자신에게 대응하는 그룹 선택 신호에 응답하여 온/오프된다. 다수의 그룹 선택 신호(GS<0:N>) 중 활성화된 그룹 선택 신호에 대응하는 스위치가 턴온되면, 데이터 저장부의 데이터가 제1라인으로 전달된다.
제1동작시 다수의 구동부(210_0 - 210_N) 중 선택된 데이터 저장부에 대응하는 제1라인에 연결된 구동부는 자신에게 대응하는 제1라인의 데이터에 응답하여 제2라인(OUT/OUTB)을 제1라인의 데이터에 대응하는 전압으로 구동한다. 예를 들어 '250_0'가 선택된 경우 'L0/L0B'로 '210_0'의 데이터가 전달되고, '210_0'는 출력라인(OUT/OUTB)을 'L0/L0B'의 데이터에 대응하는 전압으로 구동한다. 이러한 동작을 위해 다수의 구동부(210_0 - 210_N) 각각은 일단에 구동전압(VDD)이 인가되고, 타단이 제2라인(OUT/OUTB)에 접속되고, 다수의 제1라인(L0/L0B - LN/LNB) 중 자신에게 대응하는 제1라인의 전압에 응답하여 제2라인(OUT/OUTB)에 구동전압(VDD)을 인가하는 트랜지스터(TR0/TR0B - TRN/TRNB)를 포함할 수 있다.
다수의 연결부(220_0 - 220_N)는 자신에게 대응하는 제1라인과 제3라인(IN/INB)을 전기적으로 연결한다. 제2동작시 다수의 연결부(220_0 - 220_N) 중 선택된 데이터 저장부에 대응하는 제1라인에 연결된 연결부는 자신에게 대응하는 제1라인과 제3라인(IN/INB)을 전기적으로 연결된다. 제1동작시 프리차지 구간에서 다수의 연결부(220_0 - 220_N)는 다수의 제1라인(L0/L0B - LN/LNB)을 제3라인(IN/INB)과 전기적으로 연결한다. 제1라인과 제3라인(IN/INB)이 전기적으로 연결되면 제1라인은 제3라인의 데이터에 대응하는 전압으로 구동된다. 이러한 동작을 위해 다수의 연결부(220_0 - 220_N) 각각은 패스 게이트(PA0/PA0B - PAN/PANB) 및 패스 게이트(PA0/PA0B - PAN/PANB)를 제어하는 제어부(CON_0 - CON_N)를 포함할 수 있다.
드라이버(230)는 제3라인(IN/INB)과 다수의 제1라인(L0/L0B - LN/LNB) 중 제3라인(IN/INB)과 전기적으로 연결된 제1라인을 소정의 전압으로 구동한다. 제2동작시 드라이버(230)는 제3라인(IN/INB)과 다수의 데이터 저장부(250_0 - 250_N) 중 선택된 데이터 저장부에 대응하는 제1라인을 입력 데이터(IN_DATA)에 대응하는 전압으로 구동한다. 입력 데이터(IN_DATA)는 외부로부터 입력 데이터로 다수의 데이터 저장부(250_0 - 250_N) 중 선택된 데이터 저장부에 라이트될 데이터에 해당한다. 또한 제1동작시 드라이버(230)는 제3라인(IN/INB) 및 다수의 제1라인(L0/L0B - LN/LNB)을 프리차지 전압(VPRE)으로 구동한다.
감지 증폭기(240)는 제1동작시 제2라인(OUT/OUTB)의 데이터를 감지 및 증폭하여 출력노드(OUT_NODE)로 출력한다. 보다 자세히 살펴보면 감지 증폭기(240)는 'OUT'와 'OUTB'의 전압차이를 감지 및 증폭하여 출력노드(OUT_NODE)로 출력한다. 감지 증폭기(240)는 제2동작시 비활성화된다.
이하에서는 데이터 전달회로가 (1) 제1라인의 데이터를 제2라인(OUT/OUTB)으로 전달하는 동작을 수행하는 경우 (2) 제3라인(IN/INB)의 데이터를 제1라인으로 전달하는 동작을 수하는 경우로 나누어 설명한다.
(1) 제1라인의 데이터를 제2라인(OUT/OUTB)으로 전달하는 동작(제1동작에 대응함)
제1동작시 먼저 소정의 구간 동안 프리차지 신호(PRE)가 활성화된다. 제어부(CON_0 - CON_N)는 프리차지 신호(PRE)에 응답하여 다수의 패스 게이트(PA0/PA0B - PAN/PANB) 중 자신에게 대응하는 패스 게이트를 턴온한다. 따라서 다수의 제1라인(L0/LOB - LN/LNB)과 제3라인(IN/INB)가 전기적으로 연결된다. 참고로 'L0' - 'LN'은 'OUT'과 전기적으로 연결되고, 'L0B' - 'LNB'은 'OUTB'과 전기적으로 연결된다. 프리차지 신호(PRE)가 활성화되면 드라이버(230)는 제3라인(IN/INB) 및 제3라인(IN/INB)과 전기적으로 연결된 다수의 제1라인(L0/L0B - LN/LNB)을 프리차지 전압(VPRE)을 프리차지 한다. 프리차지 전압(VPRE)의 전압레벨은 데이터 전달회로가 전원으로 사용하는 전원전압(VDD)과 동일한 전압레벨을 가질 수 있다.
외부로부터 입력된 어드레스(도 2에 미도시 됨)에 의해서 다수의 그룹 선택 신호(GS<0:N>) 중 하나의 그룹 선택 신호가 활성화되고, 활성화된 그룹 선택 신호에 대응하는 데이터 저장부와 제1라인이 전기적으로 연결된다(선택된 데이터 저장부가 제1라인과 전기적으로 연결됨). 선택된 저장부는 프리차지된 제1라인을 자신에게 저장된 데이터에 대응하는 전압으로 구동한다.
다수의 구동부(210_0 - 210_N)는 자신에게 대응하는 데이터 저장부가 선택된 경우 자신에게 대응하는 제1라인의 데이터에 응답하여 제2라인(OUT/OUTB)을 구동한다. 도 2에 도시된 바와 같이 다수의 구동부(210_0 - 210_N)는 각각 피모스 트랜지스터(TR0/TR0B - TRN/TRNB)를 포함할 수 있다. 다수의 제1라인(LO/L0B - LN/LNB)는 프리차지 전압(VPRE)으로 프리차지된 상태이므로 다수의 피모스 트랜지스터(TR0/TR0B - TRN/TRNB)는 턴오프 상태에 있다. 여기서 선택된 데이터 저장부에 대응하는 제1라인의 전압은 선택된 데이터 저장부에 저장된 데이터에 대응하는 전압으로 구동되고, 선택된 데이터 저장부에 대응하는 피모스 트랜지스터는 제1라인의 전압에 응답하여 제2라인(OUT/OUTB)를 구동한다.
예를 들어 '250_0'가 선택되고 '250_0'에 하이 데이터가 저장된 경우 'L0'는 하이 데이터에 대응하는 전압(전원전압(VDD)으로 가정함)으로 구동되고, 'L0B'는 로우 데이터에 대응하는 전압(기저전압(VSS)으로 가정함)으로 구동된다. 따라서 'TR0'는 턴오프 상태를 유지하여 'OUT'는 구동되지 않고, 'TR0B'는 턴온되어 'OUTB'을 전원전압(VDD)로 구동한다.
감지 증폭부(240)는 제2라인(OUT/OUTB)의 데이터를 감지하여 증폭하고 출력노드(OUT_NODE)로 출력한다. 출력노드(OUT_NODE)로 출력된 데이터는 데이터 전달회로의 외부로 출력된다. 감지 증폭부(240)는 인에이블 신호(AMP_EN)에 응답하여 활성화되거나 비활성화된다. 인에이블 신호(AMP_EN)는 제1동작시 소정의 구간에서 활성화되며 제2동작시 비활성화된다.
(2) 제3라인(IN/INB)의 데이터를 제1라인으로 전달하는 동작(제2동작에 대응함)
제2동작시 다수의 그룹 선택 신호(GS<0:N>) 중 선택된 데이터 저장부에 대응하는 그룹 선택신호가 활성화된다. 제어부(CON_0 - CON_N)는 자신에게 대응하는 그룹 선택 신호에 응답하여 다수의 데이터 저장부(250_0 - 250_N) 중 자신에게 대응하는 데이터 저장부가 선택된 경우 다수의 패스 게이트(PA0/PA0B - PAN/PANB) 중 자신에게 대응하는 패스 게이트를 턴온한다. 즉 다수의 제1라인(L0/LOB - LN/LNB) 중 선택된 제1라인만 제3라인(IN/INB)과 전기적으로 연결된다.
드라이버(230)는 제3라인(IN/INB), 제3라인(IN/INB)과 전기적으로 연결된 제1라인 및 제1라인과 전기적으로 연결된 데이터 저장부를 입력 데이터(IN_DATA)에 대응하는 전압으로 구동한다. 도 2에서는 입력 데이터(IN_DATA)를 싱글 엔디드 데이터로 도시하였으나 입력 데이터(IN_DATA)는 차동 데이터 일 수 있다. 선택된 데이터 저장부가 입력 데이터(IN_DATA)에 대응하는 전압으로 구동되어 선택된 데이터 저장부에 입력 데이터(IN_DATA)가 저장된다.
본 발명의 데이터 전달회로는 데이터 저장부에 데이터를 입력하는 경우와 데이터 저장부의 데이터를 외부로 전달하는 경우 데이터를 전달하는 라인을 분리하고, 데이터 저장부에 데이터를 입력하는 경우(제1라인에서 제2라인으로 데이터를 전달)와 데이터 전달회로에서 데이터를 출력하는 경우 다른 방법을 이용해 데이터를 전달한다. 제1라인에서 제2라인으로 데이터를 전달하는 경우 추가된 구동부를 이용하여 제2라인을 구동하고, 제3라인에서 제1라인으로 데이터를 전달하는 경우 제1라인과 제3라인을 전기적으로 연결하여 드라이버를 이용해 제1라인을 구동한다. 데이터 저장부는 구동력이 약하기 때문에 데이터 저장부로 제1라인만 구동하고, 추가된 구동부로 제2라인을 구동하여 제1라인에서 제2라인으로 데이터를 더욱 빠르게 전달할 수 있다.
도 3은 본 발명의 다른 일 실시예에 따른 메모리의 구성도이다.
도 3에 도시된 바와 같이, 메모리는 하나 이상의 페이지 버퍼(PB0 - PBM)를 포함하는 다수의 페이지 버퍼 그룹(PG0 - PGN), 다수의 페이지 버퍼 그룹(PG0 - PGN)에 각각 대응하고, 자신에게 대응하는 페이지 버퍼 그룹의 하나 이상의 페이지 버퍼 중 선택된 페이지 버퍼와 전기적으로 연결되는 다수의 데이터 전달라인(L0/L0B - LN/LNB), 리드 동작시 다수의 데이터 전달라인(L0/L0B - LN/LNB) 중 선택된 데이터 전달라인의 데이터를 전달받는 데이터 출력라인(OUT/OUTB), 라이트 동작시 다수의 데이터 전달라인(L0/L0B - LN/LNB) 중 선택된 데이터 전달라인으로 데이터를 전달하는 데이터 입력라인(IN/INB), 리드 동작시 다수의 데이터 전달라인(L0/L0B - LN/LNB) 중 자신에게 대응하는 데이터 전달라인의 데이터에 응답하여 데이터 출력라인을 구동하는 다수의 구동부(310_0 - 310_N) 및 라이트 동작시 다수의 데이터 전달라인(L0/L0B - LN/LNB) 중 자신에게 대응하는 데이터 전달라인이 선택되면 데이터 입력라인(IN/INB)과 자신에게 대응하는 데이터 전달라인을 전기적으로 연결하는 다수의 연결부(320_0 - 320_N)를 포함한다.
또한 메모리는 라이트 동작시 외부로부터 입력 데이터(IN_DATA)에 응답하여 데이터 입력라인(IN/INB)을 구동하는 드라이버(330) 및 리드 동작시 데이터 출력라인(OUT/OUTB)의 데이터를 감지 및 증폭하여 출력하는 감지 증폭기(340)를 포함한다. 각 페이지 버퍼 그룹(PG0 - PGN)에 포함된 다수의 페이지 버퍼(PB0 - PBM)와 각 페이지 버퍼 그룹(PG0 - PGN)에 대응하는 데이터 전달라인은 스위치(SW0<0:M> - SWN<0:M>)를 통해 연결된다. 다수의 스위치(SW0<0:M> - SWN<0:M>)는 다수의 컬럼 선택 신호(CS0<0:M> - CSN<0:M>) 중 자신에게 대응하는 컬럼 선택 신호에 응답하여 온/오프된다.
도 3을 참조하여 메모리에 대해 설명한다.
이하에서 데이터 전달회로는 정데이터를 전달하는 정데이터 라인(LO - LN, IN, OUT)과 부데이터를 전달하는 부데이터 라인(LOB - LNB, INB, OUTB)을 통해 차동 데이터를 전달한다.
다수의 페이지 버퍼 그룹(PG0 - PGN)은 각각 하나 이상의 페이지 버퍼(PB0 - PBM)를 포함하고, 다수의 데이터 전달라인(LO/LOB - LN/LNB) 중 하나의 데이터 전달라인에 대응한다. 라이트 동작시 다수의 페이지 버퍼 그룹(PG0 - PGN)의 하나 이상의 페이지 버퍼(PB0 - PBM) 중 선택된 페이지 버퍼에 데이터 입력라인(IN/INB)으로 입력된 데이터가 저장되고, 리드 동작시 선택된 페이지 버퍼의 데이터가 데이터 출력라인(OUT/OUTB)으로 출력된다. 각각의 페이지 버퍼는 데이터를 저장하기 위한 래치(LAT)를 포함한다.
페이지 버퍼는 컬럼 선택 신호(CS0<0:M> - CSN<0:M>) 중 자신에게 대응하는 컬럼 선택 신호에 의해 선택되며, 선택된 페이지 버퍼는 자신에게 대응하는 데이터 전달라인과 전기적으로 연결된다. 다수의 페이지 버퍼 그룹(PG0 - PGN)의 하나 이상의 페이지 버퍼(PB0 - PBM)는 각각 다수의 스위치(SW0<0:M> - SWN<0:M>)에 대응하고, 자신에게 대응하는 스위치가 턴온되면 자신에게 대응하는 데이터 전달라인과 전기적으로 연결된다. 예를 들어 'PG0'의 'PB0'가 선택된 경우 'CS0<0>'가 활성화되고, 'PG0'의 'PB0'가 'LO'/'LOB'와 전기적으로 연결된다.
리드 동작시 다수의 구동부(310_0 - 310_N) 중 선택된 페이지 버퍼와 연결된 데이터 전달라인에 연결된 구동부는 데이터 전달라인의 데이터에 응답하여 데이터 출력라인(OUT/OUTB)을 선택된 페이지 버퍼의 데이터에 대응하는 전압을 구동한다. 예를 들어 'PG0'의 'PB0'가 선택된 경우 'PG0'의 'PB0'의 데이터가 'LO'/'LOB'로 전달되고, 'OUT'/'OUTB'는 '310_0'에 의해 'LO'/'LOB'의 데이터에 대응하는 전압으로 구동된다. 이러한 동작을 위해 다수의 구동부(310_0 - 310_N) 각각은 일단에 구동전압(VDD)이 인가되고, 타단이 데이터 출력라인(OUT/OUTB)에 접속되고, 다수의 데이터 전달라인(L0/L0B - LN/LNB) 중 자신에게 대응하는 데이터 전달라인의 전압에 응답하여 데이터 출력라인(OUT/OUTB)에 구동전압(VDD)을 인가하는 트랜지스터(TR0/TR0B - TRN/TRNB)를 포함할 수 있다.
다수의 연결부(320_0 - 320_N)는 자신에게 대응하는 데이터 전달라인과 데이터 입력라인(IN/INB)을 전기적으로 연결한다. 라이트 동작시 다수의 연결부(320_0 - 320_N) 중 선택된 데이터 저장부에 대응하는 데이터 전달라인에 연결된 연결부는 자신에게 대응하는 데이터 전달라인과 데이터 입력라인(IN/INB)을 전기적으로 연결한다. 리드 동작시 다수의 연결부(320_0 - 320_N)는 프리차지 구간에서 다수의 데이터 전달라인(L0/L0B - LN/LNB)과 데이터 입력라인(IN/INB)을 전기적으로 연결한다. 이러한 동작을 위해 다수의 연결부(320_0 - 320_N) 각각은 패스 게이트(PA0/PA0B - PAN/PANB) 및 패스 게이트(PA0/PA0B - PAN/PANB)를 제어하는 제어부(CON_0 - CON_N)를 포함할 수 있다.
드라이버(330)는 데이터 입력라인(IN/INB)과 다수의 데이터 전달라인(L0/L0B - LN/LNB) 중 데이터 입력라인(IN/INB)과 전기적으로 연결된 데이터 전달라인을 소정의 전압으로 구동한다. 라이트 동작시 드라이버(330)는 데이터 입력라인(IN/INB), 선택된 페이지 버퍼와 연결된 데이터 전달라인 및 선택된 페이지 버퍼에 포함된 래치(LAT)를 입력 데이터(IN_DATA)에 대응하는 전압으로 구동한다. 입력 데이터(IN_DATA)는 메모리 외부로부터 입력된 데이터이다. 또한 리드 동작시 드라이버(330)는 프리차지 구간 동안 데이터 입력라인(IN/INB) 및 다수의 데이터 전달라인(L0/L0B - LN/LNB)을 프리차지 전압(VPRE)으로 구동한다.
감지 증폭기(340)는 리드 동작시 데이터 출력라인(OUT/OUTB)의 데이터를 감지 및 증폭하여 출력노드(OUT_NODE)로 출력한다. 출력노드(OUT_NODE)로 출력된 데이터는 메모리 장치의 외부로 출력된다. 보다 자세히 살펴보면 감지 증폭기(340)는 'OUT'와 'OUTB'의 전압차이를 감지 및 증폭하여 출력노드(OUT_NODE)로 출력한다. 감지 증폭기(340)는 라이트 동작시 비활성화된다.
이하에서는 메모리가 (1) 리드 동작을 수행하는 경우 및 (2) 라이트 동작을 수행하는 경우로 나누어 설명한다.
(1) 메모리가 리드 동작을 수행하는 경우
리드 동작시 먼저 프리차지 구간 동안 프리차지 신호(PRE)가 활성화된다. 다수의 제어부(CON_0 - CON_N)는 프리차지 신호(PRE)가 활성화된 구간 동안 자신에게 대응하는 패스 게이트를 턴온한다. 따라서 다수의 데이터 전달라인(L0/LOB - LN/LNB)과 데이터 입력라인(IN/INB)이 전기적으로 연결된다. 참고로 'L0' - 'LN'은 'OUT'과 전기적으로 연결되고, 'L0B' - 'LNB'은 'OUTB'과 전기적으로 연결된다.
드라이버(330)는 프리차지 신호(PRE)가 활성화되면 데이터 입력라인(IN/INB)을 통해 다수의 데이터 전달라인(LO/L0B - LN/LNB)을 프리차지 전압(VPRE)으로 프리차지 한다. 프리차지 전압(VPRE)의 전압레벨은 메모리가 전원으로 사용하는 전원전압(VDD)과 동일한 전압레벨을 가질 수 있다.
외부로부터 입력된 어드레스(도 3에 미도시 됨)에 의해서 다수의 컬럼 선택 신호(CS0<0:M> - CSN<0:M>) 중 하나의 컬럼 선택 신호가 활성화되고, 활성화된 컬럼 선택 신호에 대응하는 페이지 버퍼의 래치(LAT)와 데이터 전달라인이 전기적으로 연결된다(선택된 페이지 버퍼의 래치(LAT)가 데이터 전달라인과 전기적으로 연결됨). 선택된 페이지 버퍼의 래치(LAT)는 프리차지된 데이터 전달라인을 저장된 데이터에 대응하는 전압으로 구동한다.
다수의 구동부(310_0 - 310_N)는 자신에게 대응하는 페이지 버퍼 그룹에 포함된 페이지 버퍼가 선택된 경우 자신에게 대응하는 데이터 전달라인의 데이터에 응답하여 데이터 출력라인(OUT/OUTB)을 구동한다. 도 3에 도시된 바와 같이 다수의 구동부(310_0 - 310_N)는 각각 피모스 트랜지스터(TR0/TR0B - TRN/TRNB)를 포함할 수 있다. 다수의 데이터 전달라인(LO/L0B - LN/LNB)은 프리차지 전압(VPRE)으로 프리차지된 상태이므로 다수의 피모스 트랜지스터(TR0/TR0B - TRN/TRNB)는 턴오프 상태에 있다. 여기서 선택된 페이지 버퍼에 대응하는 데이터 전달라인의 전압은 선택된 페이지 버퍼의 래치(LAT)에 저장된 데이터에 대응하는 전압으로 구동되고, 선택된 페이지 버퍼에 대응하는 피모스 트랜지스터는 데이터 전달라인의 전압에 응답하여 데이터 출력라인(OUT/OUTB)을 구동한다.
예를 들어 'PG0'의 'PB0'가 선택되고 'PG0'의 'PB0'에 하이 데이터가 저장된 경우 'L0'는 하이 데이터에 대응하는 전압(전원전압(VDD)으로 가정함)으로 구동되고, 'L0B'는 로우 데이터에 대응하는 전압(기저전압(VSS)으로 가정함)으로 구동된다. 따라서 'TR0'는 턴오프 상태를 유지하여 'OUT'는 구동되지 않고, 'TR0B'는 턴온되어 'OUTB'을 전원전압(VDD)로 구동한다.
감지 증폭부(340)는 데이터 출력라인(OUT/OUTB)의 데이터를 감지하여 증폭하고 출력노드(OUT_NODE)로 출력한다. 출력노드(OUT_NODE)로 출력된 데이터는 메모리의 외부로 출력된다. 감지 증폭부(340)는 인에이블 신호(AMP_EN)에 응답하여 활성화되거나 비활성화된다. 인에이블 신호(AMP_EN)는 리드 동작시 소정의 구간에서 활성화되며 라이트 동작시 비활성화된다.
(2) 메모리가 라이트 동작을 수행하는 경우
라이트 동작시 다수의 컬럼 선택 신호(CS0<0:M> - CSN<0:M>) 중 외부로부터 입력된 어드레스에 대응하는 컬럼 선택 신호 및 다수의 그룹 선택 신호(GS<0:N>) 중 외부로부터 입력된 어드레스에 대응하는 그룹 선택 신호가 활성화된다. 다수의 페이지 버퍼 그룹(PG0 - PGN)의 하나 이상의 페이지 버퍼(PB0 - PBM) 중 선택된 페이지 버퍼는 데이터 전달라인과 전기적으로 연결되며, 다수의 제어부(CON_0 - CON_N)는 다수의 그룹 선택 신호(GS<0:N>) 중 자신에게 대응하는 그룹 선택 신호가 활성화된 경우 자신에게 대응하는 패스 게이트를 턴온한다. 따라서 선택된 페이지 버퍼의 래치(LAT), 선택된 페이지 버퍼에 대응하는 데이터 전달라인 및 데이터 입력라인(IN/INB)이 전기적으로 연결된다.
드라이버(330)는 데이터 입력라인(IN/INB), 데이터 입력라인(IN/INB)과 전기적으로 연결된 데이터 전달라인 및 선택된 페이지 버퍼의 래치(LAT)를 입력 데이터(IN_DATA)에 대응하는 전압으로 구동한다. 라이트 동작이 완료되면 모든 패스 게이트가 턴오프된다. 도 3에서는 입력 데이터(IN_DATA)를 싱글 엔디드 데이터로 도시하였으나 입력 데이터(IN_DATA)는 차동 데이터 일 수 있다. 선택된 데이터 저장부가 입력 데이터(IN_DATA)에 대응하는 전압으로 구동되어 선택된 데이터 저장부에 입력 데이터(IN_DATA)가 저장된다.
본 발명의 메모리는 리드 동작시와 라이트 동작시에 페이지 버퍼의 데이터를 출력하는 경로와 페이지 버퍼의 데이터를 입력하는 경로를 분리하고, 두 경우에 데이터를 다른 방법으로 데이터를 전달한다. 특히 리드 동작시 추가된 구동부를 이용해 데이터 전달라인의 데이터를 데이터 출력라인(OUT/OUTB)으로 전달한다. 페이지 버퍼의 래치(LAT)는 구동력이 약하기 때문에 추가된 구동부를 이용함으로써 리드 동작시 데이터 출력라인(OUT/OUTB)을 빠르게 구동할 수 있다. 따라서 메모리의 고속 동작이 가능하다. 라이트 동작의 경우 드라이버(330)의 구동력이 충분하기 때문에 데이터 입력라인(IN/INB)과 선택된 페이지 버퍼의 래치(LAT)를 전기적으로 연결하여 페이지 버퍼의 래치(LAT)를 드라이버(330)로 직접 구동해도 고속 동작이 가능하다.
도 3을 다시 참조하여 본 발명의 다른 실시예에 따른 메모리에 대해 설명한다.
도 3에 도시된 바와 같이, 메모리는 하나 이상의 페이지 버퍼(PB0 - PBM)를 포함하는 다수의 페이지 버퍼 그룹(PG0 - PGN), 입력단(AMP_IN)의 데이터를 감지 및 증폭하여 출력하는 감지 증폭부(340), 및 외부로부터 입력 데이터(IN_DATA)에 응답하여 출력단(DRV_OUT)을 구동하는 드라이버(330)를 포함하고, 리드 동작시 다수의 페이지 버퍼 그룹(PG0 - PGN)의 하나 이상의 페이지 버퍼(PB0 - PBM) 중 선택된 페이지 버퍼의 데이터에 응답하여 감지 증폭부(340)의 입력단(AMP_IN)을 구동하고, 라이트 동작시 다수의 페이지 버퍼 그룹(PG0 - PGN)의 하나 이상의 페이지 버퍼(PB0 - PBM) 중 선택된 페이지 버퍼와 드라이버(330)의 출력단(DRV_OUT)을 전기적으로 연결하는 데이터 전달부(TRAN)를 포함한다.
도 3을 참조하여 메모리에 대해 설명한다.
데이터 전달부(TRAN)는 다수의 데이터 전달라인(L0/L0B - LN/LNB), 데이터 입력라인(IN/INB), 데이터 출력라인(OUT/OUTB), 다수의 구동부(310_0 - 310_N) 및 다수의 연결부(320_0 - 320_N)를 포함한다.
리드 동작 및 라이트 동작시 메모리는 도 3의 설명에서 상술한 바와 동일하게 동작하므로 메모리의 동작에 대한 자세한 설명은 생략한다. 본 발명에 따른 메모리는 리드 동작 및 라이트 동작시 데이터를 전달하는 라인을 분리하고 서로 다른 방법으로 데이터를 전달한다. 특히 리드 동작시 추가된 구동부를 이용해 데이터를 전달함으로써 페이지 버퍼의 래치(LAT)에 저장된 데이터를 빠르게 감지 증폭부(440)의 입력단(AMP_IN)으로 전달할 수 있어, 리드 동작시 고속 동작이 가능하다.
도 4는 도 3의 드라이버(330)의 구성도이다.
도 4에 도시된 바와 같이, 드라이버(330)는 정데이터 입력라인(IN)을 구동하기 위한 제1구동부(410), 부데이터 입력라인(INB)을 구동하기 위한 제2구동부(420) 및 프리차지 동작시 데이터 입력라인(IN/INB)을 프리차지 전압(VPRE)으로 프리차지 하기 위한 프리차지 구동부(430)를 포함한다.
도 4를 참조하여 드라이버(330)에 대해 설명한다.
제1구동부(410)는 입력 데이터(IN_DATA)에 응답하여 정데이터 입력라인(IN)을 구동한다. 입력 데이터(IN_DATA)가 '하이'이면 정데이터 입력라인(IN)을 전원전압(VDD)으로 풀업구동하고, 입력 데이터(IN_DATA)가 '로우'이면 정데이터 입력라인(IN)을 기저전압(VSS)으로 풀다운 구동한다. 이러한 동작을 위해 제1구동부(410)는 일단에 전원전압(VDD)이 인가되고 타단이 정데이터 입력라인(IN)에 연결되고 제1풀업신호(PU1)에 응답하여 온/오프되는 제1피모스 트랜지스터(P1) 및 일단에 기저전압(VSS)이 인가되고 타단이 정데이터 입력라인(IN)에 연결되고 제1풀다운신호(PD1)에 응답하여 온/오프되는 제1엔모스 트랜지스터(N1)를 포함할 수 있다. 입력 데이터(IN_DATA)가 '하이'이면 제1풀업신호(PU1)는 '로우'로 활성화되고, 제1풀다운신호(PD1)는 '로우'로 비활성화된다. 입력 데이터(IN_DATA)가 '로우'이면 제1풀업신호(PU1)는 '하이'로 비활성화되고, 제1풀다운신호(PD1)는 '하이'로 활성화된다.
제2구동부(420)는 입력 데이터(IN_DATA)에 응답하여 부데이터 입력라인(INB)을 구동한다. 입력 데이터(IN_DATA)가 '로우'이면 부데이터 입력라인(INB)을 전원전압(VDD)으로 풀업구동하고, 입력 데이터(IN_DATA)가 '하이'이면 부데이터 입력라인(INB)을 기저전압(VSS)으로 풀다운 구동한다. 이러한 동작을 위해 제2구동부(420)는 일단에 전원전압(VDD)이 인가되고 타단이 부데이터 입력라인(INB)에 연결되고 제2풀업신호(PU2)에 응답하여 온/오프되는 제2피모스 트랜지스터(P2) 및 일단에 기저전압(VSS)이 인가되고 타단이 부데이터 입력라인(INB)에 연결되고 제2풀다운신호(PD2)에 응답하여 온/오프되는 제2엔모스 트랜지스터(N2)를 포함할 수 있다. 입력 데이터(IN_DATA)가 '로우'이면 제2풀업신호(PU2)는 '로우'로 활성화되고, 제2풀다운신호(PD2)는 '로우'로 비활성화된다. 입력 데이터(IN_DATA)가 '하이'이면 제2풀업신호(PU2)는 '하이'로 비활성화되고, 제2풀다운신호(PD2)는 '하이'로 활성화된다.
프리차지 구동부(430)는 프리차지 구간에서 데이터 입력라인(IN/INB)을 프리차지 전압(VPRE)로 구동한다. 이러한 동작을 위해 프리차지 구동부(430)는 제3 내지 제5피모스 트랜지스터(P3 - P5)를 포함한다. 제3피모스 트랜지스터(P3)는 일단에 프리차지 전압(VPRE)가 인가되고 타단이 정데이터 입력라인(IN)에 연결되고 프리차지 신호(PRE)에 응답하여 온/오프된다. 제4피모스 트랜지스터(P4)는 일단에 프리차지 전압(VPRE)가 인가되고 타단이 부데이터 입력라인(INB)에 연결되고 프리차지 신호(PRE)에 응답하여 온/오프된다. 제5피모스 트랜지스터(P5)는 일단이 정데이터 입력라인(IN)에 연결되고, 타단이 부데이터 입력라인(INB)에 연결되고, 프리차지 신호(PRE)에 응답하여 온/오프된다. 프리차지 신호(PRE)가 활성화되면 제3피모스 트랜지스터(P3)에 의해 정데이터 입력라인(IN)에 프리차지 전압(VPRE)이 인가되고, 제4피모스 트랜지스터(P4)에 의해 부데이터 입력라인(INB)에 프리차지 전압(VPRE)이 인가되고, 제5피모스 트랜지스터(P5)에 의해 정데이터 입력라인(IN)과 부데이터 입력라인(INB)이 전기적으로 연결되어, 정데이터 입력라인(IN)과 부데이터 입력라인(INB)이 모두 프리차지 전압(VPRE)으로 구동된다.
도 5는 도 3의 제1연결부(320_0)의 구성도이다.
도 5에 도시된 바와 같이, 연결부(320_0)는 패스 게이트(PA0, PA0B) 및 제어부(CON_0)를 포함한다.
제어부(CON_0)는 프리차지 신호(PRE), 그룹 선택 신호(GS<0>) 및 라이트 인에이블 신호(WTEN)에 응답하여 제어신호(C0/C0B)를 생성한다. 보다 자세히 살펴보면 제어부(CON_0)는 프리차지 신호(PRE)가 활성화되면 제어신호(CO/COB)를 활성화하고, 라이트 인에이블 신호(WTEN)가 활성화된 경우 그룹 선택 신호(GS<0>)가 활성화되면 제어신호(CO/COB)를 활성화하고, 그룹 선택 신호(GS<0>)가 활성화되면 제어신호(CO/COB)를 비활성화한다. 라이트 인에이블 신호(WTEN)는 메모리가 라이트 동작을 수행하는 구간에서 활성화되는 신호이다.
제1패스 게이트(PA0)는 정데이터 입력라인(IN)과 제1정데이터 전달라인(L0)사이에 연결되며, 제어신호(CO/COB)가 활성화된 경우 턴온되고 제어신호(C0/C0B)가 비활성화된 경우 턴오프된다. 제2패스 게이트(PA0B)는 부데이터 입력라인(INB)과 제1부데이터 전달라인(L0B)사이에 연결되며, 제어신호(CO/COB)가 활성화된 경우 턴오프되고, 제어신호(C0/C0B)가 비활성화된 경우 턴온된다. 나머지 연결부(320_1 - 320_N)을 구성 및 동작도 상술한 바와 동일하다. 또한 도 2의 다수의 연결부(220_1 - 2ㄴ20_N)을 구성 및 동작도 상술한 바와 동일하다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.

Claims (16)

  1. 다수의 제1라인;
    상기 다수의 제1라인 중 선택된 제1라인으로부터 데이터를 전달받기 위한 제2라인;
    상기 제2라인과 분리되어 상기 다수의 제1라인 중 선택된 제1라인으로 데이터를 전달하기 위한 제3라인;
    상기 제1라인의 데이터를 상기 제2라인으로 전달하는 경우 상기 다수의 제1라인 중 자신에게 대응하는 제1라인의 데이터에 응답하여 상기 제2라인을 구동하는 다수의 구동부; 및
    상기 제3라인의 데이터를 상기 제1라인으로 전달하는 경우 상기 다수의 제1라인 중 자신에게 대응하는 제1라인이 선택되면 상기 제3라인과 자신에게 대응하는 제1라인을 전기적으로 연결하는 다수의 연결부
    를 포함하는 데이터 전달회로.
  2. 제 1항에 있어서,
    상기 제3라인의 데이터를 상기 제1라인으로 전달하는 경우 입력 데이터에 응답하여 상기 제3라인을 구동하는 드라이버; 및
    상기 제1라인의 데이터를 상기 제2라인으로 전달하는 경우 상기 제2라인의 데이터를 감지 및 증폭하여 출력하는 감지 증폭기
    를 더 포함하는 데이터 전달회로.
  3. 제 2항에 있어서,
    상기 다수의 연결부는
    상기 제1라인의 데이터를 상기 제2라인으로 전달하는 경우 상기 다수의 제1라인과 상기 제3라인을 전기적으로 연결하고,
    상기 드라이버는
    상기 제1라인의 데이터를 상기 제2라인으로 전달하는 경우 상기 제3라인을 통해 상기 다수의 제1라인을 프리차지 전압으로 프리차지하는 데이터 전달회로.
  4. 제 1항에 있어서,
    상기 다수의 구동부 각각은
    일단에 구동전압이 인가되고, 타단이 상기 제2라인에 접속되고, 상기 다수의 제1라인 중 자신에게 대응하는 제1라인의 전압에 응답하여 상기 제2라인에 상기 구동전압을 인가하는 트랜지스터
    를 포함하는 데이터 전달회로.
  5. 제 2항에 있어서,
    상기 다수의 연결부는
    상기 제3라인의 데이터를 상기 제1라인으로 전달하는 경우 상기 다수의 입력라인 중 자신에게 대응하는 제1라인이 선택된 경우 자신에게 대응하는 제1라인과 상기 제3라인을 전기적으로 연결하고,
    상기 드라이버는
    상기 제3라인의 데이터를 상기 제1라인으로 전달하는 경우 상기 입력 데이터에 응답하여 상기 다수의 제1라인 중 상기 제3라인과 전기적으로 연결된 제1라인을 구동하는 데이터 전달회로.
  6. 제 2항에 있어서,
    상기 감지 증폭기는
    상기 제3라인의 데이터를 상기 제1라인으로 전달하는 경우 비활성화되는 데이터 전달회로.
  7. 하나 이상의 페이지 버퍼를 포함하는 다수의 페이지 버퍼 그룹;
    상기 다수의 페이지 버퍼 그룹에 각각 대응하고, 자신에게 대응하는 페이지 버퍼 그룹의 하나 이상의 페이지 버퍼 중 선택된 페이지 버퍼와 전기적으로 연결되는 다수의 데이터 전달라인;
    리드 동작시 상기 다수의 데이터 전달라인 중 선택된 데이터 전달라인의 데이터를 전달받는 데이터 출력라인;
    상기 데이터 출력라인과 분리되어 라이트 동작시 상기 다수의 데이터 전달라인 중 선택된 데이터 전달라인으로 데이터를 전달하는 데이터 입력라인;
    상기 리드 동작시 상기 다수의 데이터 전달라인 중 자신에게 대응하는 데이터 전달라인의 데이터에 응답하여 상기 데이터 출력라인을 구동하는 다수의 구동부; 및
    상기 라이트 동작시 상기 다수의 데이터 전달라인 중 자신에게 대응하는 데이터 전달라인이 선택되면 상기 데이터 입력라인과 자신에게 대응하는 데이터 전달라인을 전기적으로 연결하는 다수의 연결부
    를 포함하는 메모리.
  8. 제 7항에 있어서,
    상기 라이트 동작시 외부로부터 입력 데이터에 응답하여 상기 데이터 입력라인을 구동하는 드라이버; 및
    상기 리드 동작시 상기 데이터 출력라인의 데이터를 감지 및 증폭하여 출력하는 감지 증폭기
    를 더 포함하는 메모리.
  9. 제 8항에 있어서,
    상기 다수의 연결부는
    상기 리드 동작시 프리차지 구간 동안 상기 다수의 데이터 전달라인과 상기 데이터 입력라인을 전기적으로 연결하고,
    상기 드라이버는
    상기 리드 동작시 상기 프리차지 구간 동안 상기 데이터 입력라인을 통해 상기 다수의 데이터 전달라인을 프리차지 전압으로 프라차지하는 메모리.
  10. 제 7항에 있어서,
    상기 다수의 구동부 각각은
    일단에 구동전압이 인가되고, 타단이 상기 데이터 출력라인에 접속되고, 상기 다수의 데이터 전달라인 중 자신에게 대응하는 데이터 전달라인의 전압에 응답하여 상기 데이터 출력라인에 상기 구동전압을 인가하는 트랜지스터
    를 포함하는 메모리.
  11. 제 8항에 있어서,
    상기 다수의 연결부는
    상기 라이트 동작시 상기 다수의 데이터 전달라인 중 자신에게 대응하는 데이터 전달라인이 선택된 경우 자신에게 대응하는 데이터 전달라인과 상기 데이터 입력라인을 전기적으로 연결하고,
    상기 드라이버는
    상기 라이트 동작시
    상기 입력 데이터에 응답하여 상기 다수의 데이터 전달라인 중 상기 데이터 입력라인과 전기적으로 연결된 데이터 전달라인을 구동하는 메모리.
  12. 제 8항에 있어서,
    상기 감지 증폭기는
    상기 라이트 동작시 비활성화되는 메모리.
  13. 제 7항에 있어서,
    상기 다수의 연결부 각각은
    상기 다수의 데이터 전달라인 중 하나의 데이터 전달라인과 상기 데이터 입력라인 사이에 연결되는 패스 게이트; 및
    리드 동작시 프리차지 구간 동안 상기 패스 게이트를 턴온시키고, 라이트 동작시 상기 패스 게이트와 연결된 데이터 전달라인이 선택된 경우 상기 패스 게이트를 턴온시키는 게이트 제어부
    를 포함하는 메모리.
  14. 하나 이상의 페이지 버퍼를 포함하는 다수의 페이지 버퍼 그룹;
    입력단의 데이터를 감지 및 증폭하여 출력하는 감지 증폭부; 및
    외부로부터 입력 데이터에 응답하여 출력단을 구동하는 드라이버를 포함하고, 상기 입력단 및 상기 출력단은 서로 분리되며,
    리드 동작시 상기 다수의 페이지 버퍼 그룹의 상기 하나 이상의 페이지 버퍼 중 선택된 페이지 버퍼의 데이터에 응답하여 상기 감지 증폭부의 입력단을 구동하고, 라이트 동작시 상기 다수의 페이지 버퍼 그룹의 상기 하나 이상의 페이지 버퍼 중 선택된 페이지 버퍼와 상기 드라이버의 출력단을 전기적으로 연결하는 데이터 전달부
    를 포함하는 메모리.
  15. 제 14항에 있어서,
    상기 데이터 전달부는
    상기 리드 동작시 프리차지 구간 동안 상기 다수의 페이지 버퍼 그룹의 출력노드와 상기 드라이버의 출력단을 전기적으로 연결하고,
    상기 드라이버는
    상기 리드 동작시 상기 프리차지 구간 동안 상기 다수의 페이지 버퍼 그룹의 출력노드를 프리차지 전압으로 프리차지하는 메모리.
  16. 제 14항에 있어서,
    상기 데이터 전달부는
    일단에 구동전압이 인가되고, 타단이 상기 감지 증폭부의 입력단에 연결되고, 상기 다수의 페이지 버퍼 그룹 중 자신에게 대응하는 페이지 버퍼 그룹의 출력노드에 응답하여 상기 감지 증폭부의 입력단에 상기 구동전압을 인가하는 다수의 트랜지스터
    를 포함하는 메모리.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160094154A (ko) * 2015-01-30 2016-08-09 에스케이하이닉스 주식회사 데이터 전송 회로
KR20170006984A (ko) 2015-07-10 2017-01-18 에스케이하이닉스 주식회사 데이터 입력 회로 및 이를 포함하는 반도체 메모리 장치
US9997250B2 (en) * 2016-03-17 2018-06-12 SK Hynix Inc. Non-volatile memory device with a plurality of cache latches and switches and method for operating non-volatile memory device
KR20190041330A (ko) * 2017-10-12 2019-04-22 에스케이하이닉스 주식회사 전원 게이팅 회로를 포함하는 반도체 장치
US20240071507A1 (en) * 2022-08-24 2024-02-29 Micron Technology, Inc. Apparatus and methods for programming data states of memory cells

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070183211A1 (en) 2005-12-15 2007-08-09 Masaru Yano Semiconductor device and method of controlling the same
KR100791348B1 (ko) 2006-12-15 2008-01-03 삼성전자주식회사 반도체 메모리 장치 및 그 병렬 비트 테스트 방법
US20080198654A1 (en) 2005-07-25 2008-08-21 Kabushiki Kaisha Toshiba Semiconductor memory device
US20130044543A1 (en) 2006-11-27 2013-02-21 Mosaid Technologies Incorporated Non-volatile memory bank and page buffer therefor

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5208778A (en) * 1988-11-16 1993-05-04 Mitsubishi Denki Kabushiki Kaisha Dynamic-type semiconductor memory device operable in test mode and method of testing functions thereof
JPH0821239B2 (ja) * 1988-11-16 1996-03-04 三菱電機株式会社 ダイナミック型半導体記憶装置およびそのテスト方法
KR100480653B1 (ko) * 1997-03-31 2005-07-12 아트멜 코포레이션 프로그램판독/데이터기록을동시에수행하는능력을갖는결합된프로그램및데이터비휘발성메모리
KR19990050492A (ko) * 1997-12-17 1999-07-05 전주범 선택적 감지 증폭기 회로
KR100772721B1 (ko) * 2005-09-29 2007-11-02 주식회사 하이닉스반도체 반도체 메모리 장치
KR20100064145A (ko) * 2008-12-04 2010-06-14 주식회사 하이닉스반도체 반도체 메모리 장치의 프리차지 회로 및 프리차지 전압 제어 방법
KR101047058B1 (ko) 2009-10-30 2011-07-06 주식회사 하이닉스반도체 반도체 메모리 장치의 로컬 센스 앰프
KR20110061405A (ko) * 2009-12-01 2011-06-09 삼성전자주식회사 센스 증폭 회로, 이를 포함하는 반도체 메모리 장치 및 전압신호 센싱 방법
KR20110078732A (ko) 2009-12-31 2011-07-07 주식회사 하이닉스반도체 반도체 메모리 장치의 데이터 출력 회로
KR20120004729A (ko) * 2010-07-07 2012-01-13 주식회사 하이닉스반도체 반도체 메모리 장치
KR101196907B1 (ko) * 2010-10-27 2012-11-05 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 동작 방법
KR20130015939A (ko) * 2011-08-05 2013-02-14 에스케이하이닉스 주식회사 데이터입출력회로 및 반도체메모리장치

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080198654A1 (en) 2005-07-25 2008-08-21 Kabushiki Kaisha Toshiba Semiconductor memory device
US20070183211A1 (en) 2005-12-15 2007-08-09 Masaru Yano Semiconductor device and method of controlling the same
US20130044543A1 (en) 2006-11-27 2013-02-21 Mosaid Technologies Incorporated Non-volatile memory bank and page buffer therefor
KR100791348B1 (ko) 2006-12-15 2008-01-03 삼성전자주식회사 반도체 메모리 장치 및 그 병렬 비트 테스트 방법

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