JP2004127475A - 半導体記憶装置 - Google Patents
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Abstract
【解決手段】半導体記憶装置1は、正規RAM2と、正規RAM2とは独立して設けられ、冗長回路として機能する冗長RAM3と、正規RAM2の正規メモリセルアレイを、冗長RAM3の冗長メモリセルアレイで置換する制御部4とを備えている。制御部4は、冗長メモリセルアレイを構成する複数の冗長メモリセルの一部で、正規メモリセルアレイを置換することが可能である。そのため、不良が発生している冗長メモリセルを使用せずに、欠陥を生じている正規メモリセルアレイを置換することができる。その結果、半導体記憶装置1の製造の歩留まりが向上する。
【選択図】 図1
Description
【発明の属する技術分野】
この発明は、冗長回路を備えた半導体記憶装置に関する。
【0002】
【従来の技術】
図66は第1の従来技術における半導体記憶装置の構成を示す回路図である。図66に示すように、第1の従来技術における半導体記憶装置は、3ビット×32ワード構成の正規RAM(Random Access Memory)101と、1ビット×32ワード構成の冗長RAM102とを備えている。冗長RAM102は、正規RAM101とは独立して設けられており、正規RAM101の冗長回路として機能する。
【0003】
正規RAM101には、5ビットのアドレスAA<4:0>がアドレスA<4:0>として、ライト信号WEがライト信号WE1として入力され、更に、3ビットのデータDI<3:1>が入力される。また正規RAM101は、3ビットのデータDO<3:1>を出力する。
【0004】
冗長RAM102には、5ビットのアドレスAA<4:0>がアドレスA<4:0>として入力され、更に、ライト信号WE2と、1ビットのデータDI<0>とが入力される。また冗長RAM102は、1ビットのデータDO<0>を出力する。
【0005】
第1の従来技術における半導体記憶装置は、選択回路103〜105,109,110と、AND回路108と、OR回路106,107とを更に備えている。選択回路103は、信号F<3>に基づいて、正規RAM101から出力されるデータDO<3>及びデータDO<2>のどちらか一方を選択する。そして、選択したデータをデータXDO<2>として、半導体記憶装置の外部に出力する。同様に、選択回路104は、信号F<2>に基づいて、正規RAM101から出力されるデータDO<2>及びデータDO<1>のどちらか一方を選択して、データXDO<1>として外部に出力する。そして、選択回路105は、信号F<1>に基づいて、正規RAM101から出力されるデータDO<1>及び冗長RAM102から出力されるデータDO<0>のどちらか一方を選択して、データXDO<0>として外部に出力する。
【0006】
図67は、正規RAM101の構成を示す回路図である。図67に示すように、正規RAM101は、書き込みドライバーWD1a〜WD1cと、センスアンプSA1a〜SA1cと、列アドレスデコーダ121と、行アドレスデコーダ122と、列セレクタ回路123a〜123cと、8行×12列で配列された複数のメモリセル120を備えている。そして、8行×4列のメモリセル120で、メモリセル群124a〜124cを構成している。なお図67と後述する図68では、紙面左右方向を列方向、紙面上下方向を行方向とし、列方向にビット線が、行方向にワード線が配置されている。また、図中の番号0〜31は、各メモリセル群124a〜124cにおけるメモリセル120のそれぞれのアドレスを、10進数表記で示している。
【0007】
列アドレスデコーダ121には2ビットのアドレスA<1:0>が入力されており、行アドレスデコーダ122には3ビットのアドレスA<4:2>が入力されている。行アドレスデコーダ122はアドレスA<4:2>をデコードして、そのデコードした結果が示す行を選択する。そして、列アドレスデコーダ121は、アドレスA<1:0>をデコードして、その結果を各列セレクタ回路123a〜123cに通知する。各列セレクタ回路123a〜123cは、受け取ったデコード結果が示す列を選択する。これにより、各メモリセル群124a〜124cにおいて、アドレスA<4:0>が示すメモリセル120が選択される。
【0008】
正規RAM101からデータが出力される際には、メモリセル群124aにおいて選択されたメモリセル120からの信号がセンスアンプSA1aで増幅されて、データDO<1>として出力される。また、メモリセル群124bにおいて選択されたメモリセル120からの信号がセンスアンプSA1bで増幅されて、データDO<2>として出力される。そして、メモリセル群124cにおいて選択されたメモリセル120からの信号がセンスアンプSA1cで増幅されて、データDO<3>として出力される。
【0009】
ライト信号WE1=0のとき、つまり正規RAM101にデータが書き込まれる際には、入力されたデータDI<1>が、書き込みドライバーWD1aを介して、メモリセル群124aの選択されたメモリセル120に書き込まれる。また、入力されたデータDI<2>が、書き込みドライバーWD1bを介して、メモリセル群124bの選択されたメモリセル120に書き込まれる。そして、入力されたデータDI<3>が、書き込みドライバーWD1cを介して、メモリセル群124cの選択されたメモリセル120に書き込まれる。
【0010】
図68は、冗長回路として機能する冗長RAM102の構成を示す回路図である。図68に示すように、冗長RAM102は、書き込みドライバーWD2と、センスアンプSA2と、列アドレスデコーダ131と、行アドレスデコーダ132と、列セレクタ回路133と、8行×4列で配列された複数のメモリセル130を備えている。なお、図中の番号0〜31は、各メモリセル130のアドレスを10進数表記で示している。また、8行×4列のメモリセル130をまとめて「メモリセル群134」と呼ぶ場合がある。
【0011】
列アドレスデコーダ131には2ビットのアドレスA<1:0>が入力されており、行アドレスデコーダ132には3ビットのアドレスA<4:2>が入力されている。行アドレスデコーダ132はアドレスA<4:2>をデコードして、そのデコードした結果が示す行を選択する。そして、列アドレスデコーダ131は、アドレスA<1:0>をデコードして、その結果を列セレクタ回路133に通知する。列セレクタ回路133は、受け取ったデコード結果が示す列を選択する。これにより、メモリセル群134において、アドレスA<4:0>が示すメモリセル130が選択される。
【0012】
ここで、アドレスAA<4:0>が同じ値である場合、正規RAM101の各メモリセル群124a〜124cにおいて選択されるメモリセル120のアドレスと、冗長RAM102において選択されるメモリセル130のアドレスは同じである。例えば、アドレスAA<4:0>に2進数表記で「01000」の値が与えれた場合、正規RAM101の各メモリセル群124a〜124cにおいては、10進数表記でアドレス8のメモリセル120が選択される。このとき、冗長RAM102でも、10進数表記でアドレス8のメモリセル130が選択される。
【0013】
冗長RAM102からデータが出力される際には、上述のようにして選択されたメモリセル130からの信号がセンスアンプSA2で増幅されて、データDO<0>として出力される。また、ライト信号WE2=0のとき、つまり冗長RAM102にデータが書き込まれる際には、入力されたデータDI<0>が、書き込みドライバーWD2を介して、選択されたメモリセル130に書き込まれる。
【0014】
次に、正規RAM101のメモリセル群124a〜124cのいずれか一つにおいて、メモリセル120に不良が生じている際の、第1の従来技術における半導体記憶装置のデータ出力動作について説明する。一例として、メモリセル群124bのメモリセル120に不良が発生している際の動作について説明する。なお、信号F<3:0>は、正規RAM101が備えるテスト回路(図示せず)から出力される信号であって、メモリセル群124bに欠陥が発生している際には、信号F<1>=0、信号F<2>=0、信号F<3>=1が出力される。
【0015】
選択回路105は、信号F<1>=0であるため、冗長RAM102から出力されるデータDO<0>を、データXDO<0>として出力する。選択回路104は、信号F<2>=0であるため、正規RAM101から出力されるデータDO<1>を、データXDO<1>として出力する。選択回路103は、信号F<3>=1であるため、正規RAM101から出力されるデータDO<3>を、データXDO<2>として出力する。
【0016】
このようにして、欠陥を生じている正規RAM101のメモリセル群124bが、冗長回路として機能する冗長RAM102のメモリセル群134で置換され、正規RAM101のメモリセル群124bからのデータの替わりに、冗長RAM102のメモリセル群134からのデータが外部に出力される。
【0017】
なお上述の例では、正規RAM101から出力されるデータDO<1>は、そのビット位置が1ビット分シフトして、半導体記憶装置の外部に出力されている。具体的に説明すると、データDO<1>は、最下位のビット位置で正規RAM101から出力されてるが、データXDO<1>として半導体記憶装置の外部に出力される際には、最下位から2ビット目のビット位置で出力されている(最下位のビット位置としては、データXDO<0>が出力されている)。
【0018】
各メモリセル群124a〜cに欠陥が生じていない場合には、正規RAM101からのデータDO<3:1>は、それぞれのビット位置で、半導体記憶装置の外部に出力されるが、上述の例では、メモリセル群124bに欠陥が生じているため、それに対応したデータDO<2>のビット位置(最下位から2ビット目)に、データを出力する必要があるために、データDO<1>のビット位置を1ビット分シフトして出力している。このように、一部のデータのビット位置をシフトして置換を行う方法は「I/Oシフト置換方式」と呼ばれている。
【0019】
上述の第1の従来技術における半導体記憶装置の変形例として、冗長RAM102が、正規RAM101の1列分のメモリセル120の個数(8個)と同じ個数のメモリセル130を備えており、そのメモリセル130で、正規RAM101の1列分のメモリセル120だけを置換する第2の従来技術も提案されている。この第2の従来技術では、例えば正規RAM101のメモリセル群124bにおいて、ある列に属するメモリセル120に不良が発生している場合、その列を示すアドレスA<1:0>が正規RAM101に入力された際、アドレスA<4:2>の値に関わらず、データDO<2>の替わりに、冗長RAM102から出力されるデータDO<0>が外部に出力される。
【0020】
このように、冗長RAM102が、正規RAM101の1列分のメモリセル120の個数と同じ個数のメモリセル130だけを備えることによって、第1の従来技術よりも、冗長回路の回路規模を小さくすることができる。なお、第1,2の従来技術については、特開2001−6391号公報に同様の技術が開示されている。
【0021】
【発明が解決しようとする課題】
次に、上述の第1,2の従来技術のそれぞれにおける問題点を説明する。
【0022】
A.第1の従来技術の問題点
第1の従来技術における半導体記憶装置では、正規RAM101のメモリセル群を、冗長RAM102のメモリセル群134で置換する際には、冗長RAM102が備えるメモリセル130のすべてが使用される。そのため、冗長RAM102のメモリセル130に不良があった際には、冗長RAM102を冗長回路として使用することができない。その結果、半導体記憶装置の製造の歩留まりが良くないといった問題点があった。
【0023】
また、第1の従来技術において、正規RAM101の複数のメモリセル群で欠陥が生じた際にでも、それらを救済することができるように、冗長RAM102を更に設けて、冗長回路のビット数を増加させることが考えられる。この場合、I/Oシフト置換方式を採用している第1の従来技術では、図69に示すように、正規RAM101及び冗長RAM102のデータを外部に出力するまでの選択回路の段数が、冗長回路のビット数だけ必要になる。そのため、正規RAM101あるいは冗長RAM102のデータ出力から、半導体記憶装置の外部へのデータ出力までの時間が増加し、所望の性能が得られないことがあった。その結果、半導体記憶装置の製造の歩留まりが低下するといった問題があった。
【0024】
また第1の従来技術では、一つの冗長RAM102で、一つの正規RAM101しか救済することができないため、複数の正規RAM101を救済するためには、複数の冗長RAM102が必要である。そのため、冗長回路の回路規模が大きくなり、冗長回路での不良発生率が増加する。その結果、半導体記憶装置の製造の歩留まりが低下するといった問題点があった。
【0025】
B.第2の従来技術の問題点
第2の従来技術における半導体記憶装置では、列方向、つまりビット線が延在している方向に並ぶ、正規RAM101のメモリセル120を、冗長RAM102のメモリセル130で置換している。メモリセル群には、列方向だけに欠陥が発生するとは限らず、行方向、つまりワード線が延在している方向にも欠陥が生じる場合がある。例えば、ワード線が断線する場合がこの例である。かかる場合には、第2の従来技術では、その行のメモリセル120のすべてを救済できないことがあった。そのため、半導体記憶装置の製造の歩留まりが良くないといった問題点があった。
【0026】
本発明は、以上の問題点に鑑みて成されてたものであり、冗長回路を備える半導体記憶装置の製造の歩留まりを向上させる技術を提供することを目的とする。
【0027】
【課題を解決するための手段】
この発明のうち請求項1に記載の半導体記憶装置は、正規メモリセル領域を有する第1の記憶装置と、前記第1の記憶装置とは独立して設けられ、冗長メモリセル領域を有する第2の記憶装置と、欠陥が生じた前記正規メモリセル領域を救済する際に使用される置換対象単位を前記正規メモリセル領域に対して予め規定しておくとともに、前記正規メモリセル領域に実際に欠陥が生じた際に、前記冗長メモリセル領域を構成する複数の冗長メモリセルの一部で、前記正規メモリセル領域の前記置換対象単位を置換することが可能な制御部とを備え、前記置換対象単位に対応したデータのビット数は、前記第1の記憶装置における単位データのビット数よりも小さい。
【0028】
また、この発明のうち請求項2に記載の半導体記憶装置は、正規メモリセル領域を有する第1の記憶装置と、前記第1の記憶装置とは独立して設けられ、冗長メモリセル領域を有する第2の記憶装置と、欠陥が生じた前記正規メモリセル領域を救済する際に使用される置換対象単位を前記正規メモリセル領域に対して予め規定しておくとともに、前記正規メモリセル領域に実際に欠陥が生じた際に、前記冗長メモリセル領域で前記正規メモリセル領域の前記置換対象単位を置換する制御部とを備え、前記置換対象単位に対応したデータのビット数は、前記第1の記憶装置における単位データのビット数よりも小さく、前記制御部は、前記置換対象単位を前記冗長メモリセル領域で置換する際、前記第1の記憶装置における単位データのうち、前記置換対象単位に対応したデータ以外については、そのビット位置でそのまま出力し、前記置換対象単位に対応したデータについては、その替わりに、そのビット位置に、前記冗長メモリセル領域から読み出したデータを出力する。
【0029】
また、この発明のうち請求項3に記載の半導体記憶装置は、正規メモリセル領域をそれぞれが有し、互いに独立して設けられ、かつ互いに異なるアドレス領域が割り当てられた複数の第1の記憶装置と、各前記第1の記憶装置とは独立して設けられ、冗長メモリセル領域を有する第2の記憶装置と、各前記第1の記憶装置において、欠陥が生じた前記正規メモリセル領域を救済する際に使用される置換対象単位を前記正規メモリセル領域に対して予め規定しておくとともに、入力されたアドレスに基づいて、複数の前記第1の記憶装置のうち、前記アドレスに対応した前記第1の記憶装置における前記置換対象単位を、前記冗長メモリセル領域で置換する制御部とを備え、各前記第1の記憶装置において、前記置換対象単位に対応したデータのビット数は、単位データのビット数よりも小さい。
【0030】
また、この発明のうち請求項4に記載の半導体記憶装置は、行列状に配列された複数の正規メモリセルで構成されている正規メモリセル領域を有する第1の記憶装置と、前記第1の記憶装置とは独立して設けられ、冗長メモリセル領域を有する第2の記憶装置と、欠陥が生じた前記正規メモリセル領域を救済する際に使用される置換対象単位を前記正規メモリセル領域に対して予め規定しておくとともに、前記正規メモリセル領域に実際に欠陥が生じた際に、前記冗長メモリセル領域で前記正規メモリセル領域の前記置換対象単位を置換する制御部とを備え、前記正規メモリセル領域の前記置換対象単位は、列方向に並ぶ前記正規メモリセルで構成されている第1の置換対象単位と、行方向に並ぶ前記正規メモリセルで構成されている第2の置換対象単位とを含み、前記制御部は、前記第1の置換対象単位を前記冗長メモリセル領域で置換する列置換と、前記第2の置換対象単位を前記冗長メモリセル領域で置換する行置換とを行い、前記第1の置換対象単位に対応したデータのビット数は、前記第1の記憶装置における単位データのビット数よりも小さく、かつ前記第2の置換対象単位に対応したデータのビット数よりも小さい。
【0031】
また、この発明のうち請求項5に記載の半導体記憶装置は、ビット線が延在する第1の方向と、前記第1の方向に垂直であって、ワード線が延在する第2の方向とに沿って並び、行列状に配列された複数の正規メモリセルで構成されている正規メモリセル領域を有する第1の記憶装置と、前記第1の記憶装置とは独立して設けられ、冗長メモリセル領域を有する第2の記憶装置と、欠陥が生じた前記正規メモリセル領域を救済する際に使用される置換対象単位を前記正規メモリセル領域に対して予め規定しておくとともに、前記正規メモリセル領域に実際に欠陥が生じた際に、前記冗長メモリセル領域で前記正規メモリセル領域の前記置換対象単位を置換する制御部とを備え、前記置換対象単位は、前記第2の方向に並ぶ前記正規メモリセルで構成されており、前記置換対象単位に対応したデータのビット数は、前記第1の記憶装置における単位データのビット数よりも小さい。
【0032】
また、この発明のうち請求項6に記載の半導体記憶装置は、正規メモリセル領域を有する第1の記憶装置と、前記第1の記憶装置とは独立して設けられ、冗長メモリセル領域を有する第2の記憶装置と、欠陥が生じた前記正規メモリセル領域を救済する際に使用される置換対象単位を前記正規メモリセル領域に対して予め規定しておくとともに、前記正規メモリセル領域に実際に欠陥が生じた際に、前記冗長メモリセル領域で前記正規メモリセル領域の前記置換対象単位を置換する制御部とを備える半導体記憶装置であって、前記置換対象単位に対応したデータのビット数は、前記第1の記憶装置における単位データのビット数よりも小さく、前記半導体記憶装置には、中間接続端子と、前記第2の記憶装置におけるデータの出力端子と、前記中間接続端子とを接続する第1のデータ出力選択回路と、前記中間接続端子と、前記半導体記憶装置におけるデータの出力端子とを接続する第2のデータ出力選択回路とが設けられており、前記中間接続端子の端子数は、前記第2の記憶装置における出力端子の端子数よりも小さい。
【0033】
また、この発明のうち請求項7に記載の半導体記憶装置は、行列状に配列された複数の正規メモリセルで構成されている正規メモリセル領域と、第1の冗長メモリセル領域とを有する第1の記憶装置と、前記第1の記憶装置とは独立して設けられ、第2の冗長メモリセル領域を有する第2の記憶装置と、制御部とを備え、前記第1の記憶装置は、前記正規メモリセル領域のうち、行方向に並ぶ前記正規メモリセルで構成されている第1の領域に欠陥が生じた際には、前記第1の領域を前記第1の冗長メモリセル領域で置換し、前記制御部は、前記正規メモリセル領域のうち、列方向に並ぶ前記正規メモリセルで構成されている第2の領域に欠陥が生じた際には、前記第2の領域を前記第2の冗長メモリセル領域で置換する。
【0034】
また、この発明のうち請求項8に記載の半導体記憶装置は、行列状に配列された複数の正規メモリセルで構成されている正規メモリセル領域を有する第1の記憶装置と、前記第1の記憶装置とは独立して設けられ、第1の冗長メモリセル領域を有する第2の記憶装置と、各前記第1,2の記憶装置とは独立して設けられ、第2の冗長メモリセル領域を有する第3の記憶装置と、欠陥が生じた前記正規メモリセル領域を救済する際に使用される置換対象単位を前記正規メモリセル領域に対して予め規定する制御部とを備え、前記正規メモリセル領域の前記置換対象単位は、行方向に並ぶ前記正規メモリセルで構成されている第1の置換対象単位と、列方向に並ぶ前記正規メモリセルで構成されている第2の置換対象単位とを含み、前記制御部は、前記第1の置換対象単位を前記第1の冗長メモリセル領域で置換し、前記第2の置換対象単位を前記第2の冗長メモリセル領域で置換する。
【0035】
また、この発明のうち請求項9に記載の半導体記憶装置は、請求項1乃至請求項6のいずれか一つに記載の半導体記憶装置であって、前記置換対象単位に対応したデータのビット数は複数である。
【0036】
また、この発明のうち請求項10に記載の半導体記憶装置は、請求項1乃至請求項5のいずれか一つに記載の半導体記憶装置であって、前記制御部は、前記半導体記憶装置におけるデータの複数の出力端子のそれぞれに対応して設けられ、前記第2の記憶装置におけるデータの出力端子と、前記半導体記憶装置におけるデータの出力端子とを接続する複数のバッファを有し、前記置換対象単位に対応したデータのビット数は複数であって、前記バッファは、前記置換対象単位に対応したデータのビット数の単位で、活性化・不活性化が前記制御部によって制御される。
【0037】
また、この発明のうち請求項11に記載の半導体記憶装置は、請求項4に記載の半導体記憶装置であって、前記制御部は、入力されたアドレスに基づいて、前記列置換及び前記行置換のいずれか一方を行い、前記アドレスが、前記第1,2の置換対象単位の両方に含まれる前記正規メモリセルを示す場合には、前記行置換を優先させて行う。
【0038】
【発明の実施の形態】
実施の形態1.
図1〜11は、本発明の実施の形態1に係る半導体記憶装置1の構成を示す図である。本実施の形態1に係る半導体記憶装置1は、8ビット×32kワード構成の256kbitのRAMである。
【0039】
図1に示すように、本実施の形態1に係る半導体記憶装置1は、制御部4と、記憶装置である正規RAM2と、制御部4の制御によって正規RAM2の冗長回路として機能し、正規RAM2と同様に記憶装置である冗長RAM3とを備えている。正規RAM2は、8ビット×32kワード構成の256kbitのRAMである。また、冗長RAM3は、正規RAM2とは独立して設けられており、8ビット×1.25kワード構成の10kbitのRAMである。
【0040】
本実施の形態1に係る半導体記憶装置1には、その外部から、クロックCLKと、15ビットのアドレスA<14:0>と、チップイネーブル信号CECと、ライト信号WECと、8ビットのデータDI<7:0>とが、入力端子1a2を介して入力される。また半導体記憶装置1は、8ビットのデータDQ<7:0>を、そのビットごとに設けられた出力端子1a1から外部に出力する。
【0041】
図2は正規RAM2の構成を示すブロック図である。図2に示すように、正規RAM2は、それぞれが、8ビット×32kワード構成の128kbitのRAMである正規RAM2a,2bを備えている。正規RAM2a,2bは、割り当てられているアドレス領域が互いに異なっており、正規RAM2におけるアドレス空間のうち、正規RAM2aには上位のアドレス領域が、正規RAM2bには下位のアドレス領域が割り当てられている。
【0042】
各正規RAM2a,2bが取り扱う単位データ、つまり入出力データは8ビットである。正規RAM2a,2bには、半導体記憶装置1の外部から、アドレスA<13:0>と、ライト信号WECと、データDI<7:0>と、クロックCLKとが、それぞれ入力端子2a2,2b2を介して与えられる。アドレスA<13:0>のうちアドレスA<8:0>は、行アドレスXNA<8:0>として正規RAM2aに入力され、行アドレスXNB<8:0>として正規RAM2bに入力される。また、アドレスA<13:0>のうちアドレスA<13:9>は、列アドレスYNA<4:0>として正規RAM2aに入力され、列アドレスYNB<4:0>として正規RAM2bに入力される。
【0043】
ライト信号WECは、ライト信号WECNAとして正規RAM2aに入力され、ライト信号WECNBとして正規正規RAM2bに入力される。データDI<7:0>は、データDINA<7:0>として正規RAM2aに入力され、データDINB<7:0>として正規RAM2bに入力される。そして、クロックCLKは、クロックCLKNAとして正規RAM2aに入力され、クロックCLKNBとして正規RAM2bに入力される。
【0044】
更に正規RAM2aには、制御部4が出力するチップイネーブル信号CECAが、チップイネーブル信号CECNAとして入力され、正規RAM2bには、制御部4が出力するチップイネーブル信号CECBが、チップイネーブル信号CECNBとして入力される。
【0045】
正規RAM2aは、8ビットのデータDQNA<7:0>を、そのビット毎に設けられた出力端子2a1から制御部4に出力する。また、正規RAM2bは、8ビットのデータDQNB<7:0>を、そのビットごとに設けられた出力端子2b1から制御部4に出力する。
【0046】
各正規RAM2a,2bは、512行×256列で配列された複数の正規メモリセル16で構成された正規メモリセル領域17を備えている(図2では図示せず)。このように、行列状に配列された複数のメモリセルから構成されているメモリセル領域は、「メモリセルアレイ」と呼ばれている。以後、正規メモリセル領域17を「正規メモリセルアレイ17」と呼ぶ。本実施の形態1及び後述する他の実施の形態においては、ワード線が延在する方向を行方向、ビット線が延在する方向を列方向として説明する。なおこの取り決めは、本発明を説明する際の便宜上の取り決めであって、ワード線が延在する方向を列方向、ビット線が延在する方向を行方向としても、本発明が成立することは言うまでも無い。
【0047】
図12は、各正規RAM2a,2bが備える正規メモリセルアレイ17を模式的に示す図である。図中では、行アドレスXNA<8:0>,XNB<8:0>をまとめて「行アドレスXN<8:0>」と示し、列アドレスYNA<4:0>,YNB<4:0>をまとめて「列アドレスYN<4:0>」と示している。
【0048】
各正規RAM2a,2bにおいて、図12に示すように、512行×32列で配列された複数の正規メモリセル16が、8ビットで構成される単位データの1ビット分に対応している。図中のビットB<0>〜B<7>は、各正規RAM2a,2bにおける単位データのビットを示しており、ビットB<0>が単位データの最下位ビット、ビットB<7>が単位データの最上位ビットを示している。なお、ビットB<0>〜B<7>のそれぞれに対応する、512行×32列の正規メモリセル16を、それぞれ正規メモリセル群17a〜17hと呼ぶ。
【0049】
正規RAM2の動作について説明する。半導体記憶装置1の外部から入力される15ビットのアドレスA<14:0>が、16進数表記で“4000〜7FFF”を示すとき、つまりアドレスA<14>=1のときには、チップイネーブル信号CECNA=チップイネーブル信号CEC,チップイネーブル信号CECNB=1となり、チップイネーブル信号CEC=0のとき正規RAM2aが選択される。アドレスA<14:0>が、16進数表記で“0000〜3FFF”を示すとき、つまりアドレスA<14>=0のときには、チップイネーブル信号CECNA=1,チップイネーブル信号CECNB=チップイネーブル信号CECとなり、チップイネーブル信号CEC=0のとき正規RAM2bが選択される。なお、選択された後の各正規RAM2a,2bの動作については同じであるため、正規RAM2aを例にとって、その動作を説明する。
【0050】
正規RAM2aは、クロックCLKNAに同期して、データの書き込み及び読み出しが行われる。正規RAM2aは、入力される行アドレスXNA<8:0>をデコードして、512行のうち、そのデコードした結果が示す行を選択する。そして、列アドレスYNA<4:0>をデコードして、各正規メモリセル群17a〜17hにおいて、32列のうち、そのデコードした結果が示す列を選択する。これにより、各メモリセル群17a〜17hにおいて、アドレスA<13:0>が示す正規メモリセル16が選択される。
【0051】
チップイネーブル信号CECNA=0,ライト信号WECNA=1のとき、各正規メモリセル群17a〜17hにおいて、選択された正規メモリセル16からデータが読み出され、8ビットのデータDQNA<7:0>として、制御部4に出力される。
【0052】
チップイネーブル信号CECNA=0,ライト信号WECNA=0のとき、半導体記憶装置1の外部からのデータDI<7:0>が、データDINA<7:0>として正規RAM2aに入力されると、選択された正規メモリセル16にそのデータが書き込まれる。
【0053】
図3は、正規RAM2の冗長回路として機能する冗長RAM3の入出力信号を示す図である。冗長RAM3が取り扱う単位データ、つまり入出力データは8ビットである。冗長RAM3には、制御部4から、8ビットの行アドレスXR<7:0>と、3ビットの列アドレスYR<2:0>と、チップイネーブル信号CECRと、4ビットのライト信号WECR<3:0>と、8ビットのデータDIR<7:0>とが、入力端子3a2を介して入力される。また、半導体記憶装置1の外部からのクロックCLKが、入力端子3a2を介してクロックCLKRとして入力される。そして冗長RAM3は、8ビットのデータDQR<7:0>を、そのビットごとに設けられた出力端子3a1から制御部4に出力する。
【0054】
冗長RAM3は、160行×64列で配列された複数の冗長メモリセル19で構成された冗長メモリセル領域18を備えている(図3では図示せず)。上述のように、行列状に配列された複数のメモリセルから構成されているメモリセル領域は、「メモリセルアレイ」と呼ばれているため、冗長メモリセル領域18を「冗長メモリセルアレイ18」と呼ぶ。
【0055】
図13は、冗長RAM3が備える冗長メモリセルアレイ18を模式的に示す図である。図13に示すように、160行×8列で配列された複数の冗長メモリセル19が、冗長RAM3における単位データ(8ビット)の1ビット分に対応している。図中のビットB<0>〜B<7>は、図12に示すB<0>〜B<7>と同様に、冗長RAM3における単位データのビットを示しており、ビットB<0>が単位データの最下位ビット、ビットB<7>が単位データの最上位ビットを示している。なお、ビットB<0>〜B<7>のそれぞれに対応する、160行×8列の冗長メモリセル19を、それぞれ冗長メモリセル群18a〜18hと呼ぶ。
【0056】
冗長RAM3の動作について説明する。冗長RAM3は、クロックCLKRに同期して、データの書き込み及び読み出しが行われる。冗長RAM3は、入力される行アドレスXR<7:0>をデコードして、160行のうち、そのデコードした結果が示す行を選択する。そして、列アドレスYR<2:0>をデコードして、各冗長メモリセル群18a〜18hにおいて、8列のうち、そのデコードした結果が示す列を選択する。これにより、各冗長メモリセル群18a〜18hにおいて、行アドレスXR<7:0>及び列アドレスYR<2:0>で示される冗長メモリセル19が選択される。
【0057】
冗長RAM3は、2ビット単位でデータの書き込みが可能である。なおデータの読み出しは8ビットで行われる。具体的には、単位データのビットB<1:0>,ビットB<3:2>,ビットB<5:4>,ビットB<7:6>のそれぞれを一つの単位として、データの書き込みが可能である。
【0058】
チップイネーブル信号CECR=0であって、かつライト信号WECR<0>〜WECR<3>のすべてが“1”のとき、各冗長メモリセル群18a〜18hにおいて、選択された冗長メモリセル19からデータが読み出され、8ビットのデータDQR<7:0>として、制御部4に出力される。
【0059】
チップイネーブル信号CECR=0であって、かつライト信号WECR<3:0>のうち、ライト信号WECR<0>のみが“0”のとき、制御部4からデータDIR<7:0>が入力されると、そのデータうち、データDIR<1:0>のみが、ビットB<1:0>に対応する、選択された冗長メモリセル19に書き込まれる。
【0060】
チップイネーブル信号CECNA=0であって、かつライト信号WECR<3:0>のうち、ライト信号WECR<1>のみが“0”のとき、データDIR<7:0>のうち、データDIR<3:2>のみが、ビットB<3:2>に対応する、選択された冗長メモリセル19に書き込まれる。
【0061】
チップイネーブル信号CECNA=0であって、かつライト信号WECR<3:0>のうち、ライト信号WECR<2>のみが“0”のとき、データDIR<7:0>のデータうち、データDIR<5:4>のみが、ビットB<5:4>に対応する、選択された冗長メモリセル19に書き込まれる。
【0062】
チップイネーブル信号CECNA=0であって、かつライト信号WECR<3:0>のうち、ライト信号WECR<3>のみが“0”のとき、データDIR<7:0>のデータうち、データDIR<7:6>のみが、ビットB<7:6>に対応する、選択された冗長メモリセル19に書き込まれる。
【0063】
上述の構成を成す正規RAM2a,2b及び冗長RAM3は、それら自身のメモリセルを置換するための冗長回路を内部に有しておらず、一般的なモジュールジェネレータによって自動的に生成することができる。
【0064】
次に、正規RAM2a,2bの正規メモリセルアレイ17を、冗長RAM3の冗長メモリセルアレイ18で置換する方法について説明する。上述の図12,13は、正規RAM2a,2bを、冗長RAM3で置換する際の置換マッピングをも示しており、これらを参照して説明する。
【0065】
図12中の破線で示すように、正規RAM2a,2bの正規メモリセルアレイ17は、行方向あるいは列方向に延びる複数の区画に予め論理的に区切られている。列方向の区画aは、列方向に並ぶ複数の正規メモリセル16、具体的には512行×2列で配列された複数の正規メモリセル16で構成されている。さらに詳細に説明すると、区画aは互いに隣接する2つの列に配列された複数の正規メモリセル16で構成されている。例えば、図12中の斜線で示す、正規メモリセル群17cにおける区画aは、列アドレスYN<4:0>=2,3(10進数表記)で示される2列に配列された複数の正規メモリセル16で構成されている。正規メモリセルアレイ17は、単位データの1ビット当たり16個の区画aを有し、合計128個の区画aを有している。
【0066】
区画aは、互いにビット位置が隣り合う、単位データの2つのビットにおいて、各ビットに対応した、同じ値の列アドレスYN<4:0>で示される2個の区画aで対を成している。具体的には、ビットB<0>,B<1>のそれぞれに対応する、互いに同じ値の列アドレスYN<4:0>で示される2つの区画aが対を成している。ここで、互いに同じ値の列アドレスYN<4:0>で示される2つの区画aとは、区画aは2列の正規メモリセル16を含むため、その2列を示す列アドレスYN<4:0>の2つの値の組が、その2つの区画aの間で互いに一致していることを意味している。
【0067】
同様にして、ビットB<2>,B<3>のそれぞれに対応し、同じ値の列アドレスYN<4:0>で示される2つの区画aが対を成し、ビットB<4>,B<5>のそれぞれに対応し、同じ値の列アドレスYN<4:0>で示される2つの区画aが対を成し、ビットB<6>,B<7>のそれぞれに対応し、同じ値の列アドレスYN<4:0>で示される2つの区画aが対を成している。
【0068】
ここで、正規RAM2a,2b及び冗長RAM3のそれぞれにおいて、単位データを構成する8ビット、言い換えれば1ワードを構成する8ビットのサブセットである2ビット組、具体的には、ビットB<1:0>,B<3:2>,B<5:4>,B<7:6>を、それぞれサブワードB<1:0>,B<3:2>,B<5:4>,B<7:6>と呼ぶ。また、サブワードB<1:0>,B<3:2>,B<5:4>,B<7:6>を、それぞれ0番目のサブワード、1番目のサブワード、2番目のサブワード、3番目のサブワードと呼ぶ場合がある。
【0069】
上述の区画aの対は、欠陥が生じた正規メモリセルアレイ17を救済する際に実行される置換の置換単位であって、冗長RAM3の冗長メモリセルアレイ18で置換される。このように、列方向に並ぶ正規メモリセルを冗長RAMで置換する行為を「列置換」と呼ぶ。また区画aの対のように、列置換時の置換単位を「列置換対象単位」と呼ぶ。そして、0番目のサブワードB<1:0>に対応した各列置換対象単位を0番目の列置換対象単位、1番目のサブワードB<3:2>に対応した各列置換対象単位を1番目の列置換対象単位、2番目のサブワードB<5:4>に対応した各列置換対象単位を2番目の列置換対象単位、3番目のサブワードB<7:6>に対応した各列置換対象単位を3番目の列置換対象単位とする。
【0070】
正規RAM2a,2bで構成される正規RAM2では、列置換対象単位が128個存在する。制御部4は、この128個の列置換対象単位を正規メモリセル領域17に対して予め規定している。
【0071】
行方向の区画bは、行方向に並ぶ複数の正規メモリセル16、具体的には2行×256列で配列された複数のメモリセル16で構成されている。さらに詳細に説明すると、区画bは互いに隣接する2つの行に配列された複数の正規メモリセル16で構成されている。例えば、図12中の斜線で示す区画bは、行アドレスXN<8:0>=4,5(10進数表記)で示される2行に配列された複数の正規メモリセル16で構成されている。区画bも、上述の区画aの対と同様に、欠陥が生じた正規メモリセルアレイ17を救済する際に実行される置換の置換単位であって、冗長RAM3の冗長メモリセルアレイ18で置換される。このように、行方向に並ぶ正規メモリセルを冗長RAMで置換する行為を「行置換」と呼ぶ。また一つの区画bのように、行置換時の置換単位を「行置換対象単位」と呼ぶ。なお、この行置換対象単位と、上述の列置換対象単位とを互いに区別する必要がない場合には、両者のそれぞれを単に「置換対象単位」と呼ぶ場合がある。
【0072】
正規RAM2a,2bで構成される正規RAM2では、行置換対象単位が512個存在する。制御部4は、この512個の行置換対象単位を正規メモリセル領域17に対して予め規定している。
【0073】
冗長RAM3の冗長メモリセルアレイ18は、図13に示すように、4つの冗長区画cと、4つの冗長区画dとに予め論理的に区切られている。一つの冗長区画cは、128行×16列で配列された複数の冗長メモリセル19で構成されており、互いにビット位置が隣り合う、単位データの2つのビットに及んでいる。具体的には、行アドレスXR<7:0>=0〜127(10進数表記)までの範囲が示す行に配列され、かつサブワードB<1:0>に対応する冗長メモリセル19で、一つの冗長区画cを構成している。
【0074】
同様にして、行アドレスXR<7:0>=0〜127(10進数表記)までの範囲が示す行に配列され、かつサブワードB<3:2>に対応した冗長メモリセル19で一つの冗長区画cを構成し、行アドレスXR<7:0>=0〜127(10進数表記)までの範囲が示す行に配列され、かつサブワードB<5:4>に対応した冗長メモリセル19で一つの冗長区画cを構成し、行アドレスXR<7:0>=0〜127(10進数表記)までの範囲が示す行に配列され、かつサブワードビットB<6>,B<7>に対応した冗長メモリセル19で一つの冗長区画cを構成している。なお、サブワードB<1:0>,B<3:2>,B<5:4>,B<7:6>に対応した冗長区画cを、それぞれ0番目の冗長区画c、1番目の冗長区画c、2番目の冗長区画c、3番目の冗長区画cとする。
【0075】
一つの冗長区画dは、8行×64列で配列された複数の冗長メモリセル19で構成されている。行アドレスXR<7:0>=128〜159(10進数表記)の範囲が示す行(32行)に配列された複数の冗長メモリセル19が、4つの冗長区画dに論理的に区切られている。なお、行アドレスXR<7:0>=128〜135(10進数表記)の範囲が示す行に対応した冗長区画dを0番目の冗長区画d、行アドレスXR<7:0>=136〜143(10進数表記)の範囲が示す行に対応した冗長区画dを1番目の冗長区画d、行アドレスXR<7:0>=144〜151(10進数表記)の範囲が示す行に対応した冗長区画dを2番目の冗長区画d、行アドレスXR<7:0>=152〜159(10進数表記)の範囲が示す行に対応した冗長区画dを3番目の冗長区画dとする。制御部4は、これらの冗長区画c,dを冗長メモリセル領域18に対して予め規定している。
【0076】
本実施の形態1に係る半導体記憶装置1では、正規メモリセルアレイ17に欠陥が発生し、列置換を行う際には、制御部4の働きによって、欠陥の発生場所に応じた正規メモリセルアレイ17の列置換対象単位を、冗長メモリセルアレイ18の冗長区画cの任意の一つで置換することが可能である。例えば、図12中に斜線で示された、サブワードB<3:2>に対応した列置換対象単位(区画aの対)を、図13中に斜線で示された、サブワードB<1:0>に対応する冗長区画cで置換することが可能である。
【0077】
また行置換を行う際には、制御部4の働きによって、欠陥の発生場所に応じた正規メモリセルアレイ17の行置換対象単位を、冗長メモリセルアレイ18の冗長区画dの任意の一つで置換することが可能である。例えば、図12中に斜線で示された行置換対象単位(区画b)を、図13中に斜線で示された冗長区画dで置換することが可能である。
【0078】
ここで、冗長RAM3は4個の冗長区画cを備えているため、制御部4は、4個の列置換対象単位まで置換することが可能である。同様に、冗長RAM3は4個の冗長区画dを備えているため、制御部4は、4個の行置換対象単位まで置換することが可能である。
【0079】
列置換対象単位と冗長区画cとは、メモリセルの個数は互いに同じであるが、形状は互いに異なる。また、行置換対象単位と冗長区画dとは、メモリセルの個数は互いに同じであるが、形状は互いに異なる。制御部4が、冗長RAM3に対して、後述するアドレススクランブルを実施することにより、異形同面積のメモリ空間へのマッピングが可能となる。その結果、半導体記憶装置1において、形状が異なる区画同士の置換が可能となる。
【0080】
次に、このような置換を行う制御部4の内部構成について説明する。図4は制御部4の構成を示すブロック図である。図4に示すように、制御部4は、データ出力選択回路5と、冗長制御回路6と、正規RAM選択回路7とを備えている。
【0081】
正規RAM選択回路7は、入力されたアドレスA<14>及びチップイネーブル信号CECに従って、正規RAM2a,2bの一方を選択する回路である。正規RAM選択回路7は、インバータ7a,7bと、NAND回路7c,7dとを備えている。インバータ7aはチップイネーブル信号CECを反転してNAND回路7cに出力している。インバータ7bはアドレスA<14>を反転して、NAND回路7dに出力している。NAND回路7cはインバータ7aの出力とアドレスA<14>との否定論理積を演算して、チップイネーブル信号CECAとして、正規RAM2aに出力する。NAND回路7dはインバータ7bの出力とインバータ7aの出力との否定論理積を演算して、チップイネーブル信号CECBとして、正規RAM2bに出力する。
【0082】
このような構成を成す正規RAM選択回路7は、チップイネーブル信号CEC=1のときは、チップイネーブル信号CECA=1,チップイネーブル信号CECB=1を出力する。そして、チップイネーブル信号CEC=0,アドレスA<14>=0のときは、チップイネーブル信号CECA=1,チップイネーブル信号CECB=0を出力し、チップイネーブル信号CEC=0,アドレスA<14>=1のときは、チップイネーブル信号CECA=0,チップイネーブル信号CECB=1を出力する。
【0083】
図5は、データ出力選択回路5の構成を示す回路図である。図5に示すように、データ出力選択回路5は、正規RAM2aのデータの出力端子2a1と半導体記憶装置1のデータの出力端子1a1とを接続するトライステートバッファ5a1〜5a4と、正規RAM2bのデータの出力端子2b1と半導体記憶装置1のデータの出力端子1a1とを接続するトライステートバッファ5b1〜5b4と、冗長RAM3のデータの出力端子3a1と半導体記憶装置1のデータの出力端子1a1とを接続するトライステートバッファ5c1〜5c4,5d1〜5d4,5e1〜5e4,5f1〜5f4とを備えている。なお、トライステートバッファ5a1〜5a4,5b1〜5b4,5c1〜5c4,5d1〜5d4,5e1〜5e4,5f1〜5f4をまとめて、「トライステートバッファ5w」と呼ぶ場合がある。
【0084】
正規RAM2aが出力するデータDQNA<1:0>,DQNA<3:2>,DQNA<5:4>,DQNA<7:6>は、それぞれトライステートバッファ5a1〜5a4に入力されている。正規RAM2bが出力するデータDQNB<1:0>,DQNB<3:2>,DQNB<5:4>,DQNB<7:6>は、それぞれトライステートバッファ5b1〜5b4に入力されている。冗長RAM3が出力するデータDQR<7:6>は、トライステートバッファ5c1〜5c4のすべてに入力されており、データDQR<5:4>は、トライステートバッファ5d1〜5d4のすべてに入力されている。また、データDQR<3:2>は、トライステートバッファ5e1〜5e4のすべてに入力されており、データDQR<1:0>は、トライステートバッファ5f1〜5f4のすべてに入力されている。
【0085】
各トライステートバッファ5wは、2つのサブトライステートバッファから成る。各トライステートバッファ5wにおいて、一つのサブトライステートバッファには、入力された信号の一方が入力され、他方のサブトライステートバッファには、入力された信号の他方が入力される。例えば、トライステートバッファ5a1が有する一方のサブトライステートバッファには、データDQNA<1>が入力され、他方のサブトライステートバッファには、データDQNB<0>が入力される。
【0086】
トライステートバッファ5a1,5b1,5c1,5d1,5e1,5f1の間では、入力データの下位のビットが入力されるサブトライステートバッファ(以後、「下位サブトライステートバッファ」と呼ぶ)の出力どうしが接続されており、上位のビットが入力されるサブトライステートバッファ(以後、「上位サブトライステートバッファ」と呼ぶ)の出力どうしが接続されている。例えば、トライステートバッファ5a1におけるデータDQNA<0>が入力される下位サブトライステートバッファの出力と、トライステートバッファ5b1におけるデータDQNB<0>が入力される下位サブトライステートバッファの出力と、トライステートバッファ5c1におけるデータDQR<6>が入力される下位サブトライステートバッファの出力と、トライステートバッファ5d1におけるデータDQR<4>が入力される下位サブトライステートバッファの出力と、トライステートバッファ5e1におけるデータDQR<2>が入力される下位サブトライステートバッファの出力と、トライステートバッファ5f1におけるデータDQR<0>が入力される下位サブトライステートバッファの出力とが互いに接続されている。
【0087】
同様に、トライステートバッファ5a2,5b2,5c2,5d2,5e2,5f2の間では、下位サブトライステートバッファの出力どうしが接続されており、上位サブトライステートバッファの出力どうしが接続されている。また、トライステートバッファ5a3,5b3,5c3,5d3,5e3,5f3の間では、下位サブトライステートバッファの出力どうしが接続されており、上位サブトライステートバッファの出力どうしが接続されている。そして、トライステートバッファ5a4,5b4,5c4,5d4,5e4,5f4の間では、下位サブトライステートバッファの出力どうしが接続されており、上位サブトライステートバッファの出力どうしが接続されている。
【0088】
データ出力選択回路5には、冗長制御回路6が出力するイネーブル信号OEN0<3:0>,OEN1<3:0>,OER0<3:0>,OER1<3:0>,OER2<3:0>,OER3<3:0>が入力されている。
【0089】
トライステートバッファ5a1〜5a4は、それぞれイネーブル信号OEN1<0>〜OEN1<3>で、活性化・不活性化が制御される。つまり、各トライステートバッファ5a1〜5a4において、一つのイネーブル信号で、2つのサブトライステートバッファの出力が同時に制御される。これにより、半導体記憶装置1の出力端子1a1へのデータDQNA<7:0>の出力がサブワードごとに制御される。
【0090】
トライステートバッファ5b1〜5b4は、それぞれイネーブル信号OEN0<0>〜OEN0<3>で、活性化・不活性化が制御される。これにより、半導体記憶装置1の出力端子1a1へのデータDQNB<7:0>の出力がサブワードごとに制御される。
【0091】
トライステートバッファ5c1〜5c4は、それぞれイネーブル信号OER3<0>〜OER3<3>で、活性化・不活性化が制御され、トライステートバッファ5d1〜5d4は、それぞれイネーブル信号OER2<0>〜OER2<3>で、活性化・不活性化が制御される。また、トライステートバッファ5e1〜5e4は、それぞれイネーブル信号OER1<0>〜OER1<3>で、活性化・不活性化が制御され、トライステートバッファ5f1〜5f4は、それぞれイネーブル信号OER0<0>〜OER0<3>で、活性化・不活性化が制御される。これにより、半導体記憶装置1の出力端子1a1へのデータDQR<7:0>の出力がサブワードごとに制御される。
【0092】
トライステートバッファ5a1,5b1,5c1,5d1,5e1,5f1は、そのいずれか一つが活性化され、活性化されたトライステートバッファの下位サブトライステートバッファの出力は、データDQ<0>として半導体記憶装置1の出力端子1a1を介して外部に出力され、その上位サブトライステートバッファの出力は、データDQ<1>として半導体記憶装置1の出力端子1a1を介して外部に出力される。
【0093】
トライステートバッファ5a2,5b2,5c2,5d2,5e2,5f2は、そのいずれか一つが活性化され、活性化されたトライステートバッファの下位サブトライステートバッファの出力は、データDQ<2>として半導体記憶装置1の出力端子1a1を介して外部に出力され、その上位サブトライステートバッファの出力は、データDQ<3>として半導体記憶装置1の出力端子1a1を介して外部に出力される。
【0094】
トライステートバッファ5a3,5b3,5c3,5d3,5e3,5f3は、そのいずれか一つが活性化され、活性化されたトライステートバッファの下位サブトライステートバッファの出力は、データDQ<4>として半導体記憶装置1の出力端子1a1を介して外部に出力され、その上位サブトライステートバッファの出力は、データDQ<5>として半導体記憶装置1の出力端子1a1を介して外部に出力される。
【0095】
トライステートバッファ5a4,5b4,5c4,5d4,5e4,5f4は、そのいずれか一つが活性化され、活性化されたトライステートバッファの下位サブトライステートバッファの出力は、データDQ<6>として半導体記憶装置1の出力端子1a1を介して外部に出力され、その上位サブトライステートバッファの出力は、データDQ<7>として半導体記憶装置1の出力端子1a1を介して外部に出力される。なお、イネーブル信号OEN0<3:0>,OEN1<3:0>,OER0<3:0>,OER1<3:0>,OER2<3:0>,OER3<3:0>が“1”のとき、トライステートバッファは活性化されて入力信号をそのまま出力し、“0”のとき不活性化されて出力がハイインピーダンスになる。
【0096】
図6は冗長制御回路6の構成を示すブロック図である。図6に示すように、冗長制御回路6は、行置換選択回路10と、列置換選択回路11と、冗長RAM制御回路12と、イネーブル信号出力回路13,14とを備えている。
【0097】
図7は行置換選択回路10の構成を示す回路図である。図7に示すように、行置換選択回路10は、ヒューズ回路10aj(j=0〜3)と、冗長行用アドレス比較回路10bj(j=0〜3)と、AND回路10cj(j=0〜3)と、OR回路10dと、冗長行用アドレスエンコーダ10eとを備えている。
【0098】
ヒューズ回路10ajは、イネーブル信号FRjEN(j=0〜3)をAND回路10cjに出力し、アドレスFRjX1〜FRjX8,FRjZ0(j=0〜3)を冗長行用アドレス比較回路10bjに出力する。ヒューズ回路10ajには、10個の単位ヒューズブロック10aaが設けられている。各単位ヒューズブロック10aaには、ヒューズ(図示せず)と、そのヒューズが切断(プログラム)されているかどうかを判断するヒューズ判定回路(図示せず)とが設けられている。そして、それらの10個のヒューズ判定回路が、それぞれイネーブル信号FRjEN,アドレスFRjX1〜FRjX8,FRjZ0を出力する。
【0099】
イネーブル信号FRjEN及びアドレスFRjX1〜FRjX8,FRjZ0のそれぞれは、それを出力するヒューズ判定回路が切断の有無を判断するヒューズが、レーザートリミングや高電圧印可によって切断されると“1”を示し、ヒューズが切断されていないと“0”を示す。
【0100】
冗長行用アドレス比較回路10bjには、アドレスA<14,8:1>も入力されている。冗長行用アドレス比較回路10bjは、アドレスA<1>とアドレスFRjX1、アドレスA<2>とアドレスFRjX2、アドレスA<3>とアドレスFRjX3、アドレスA<4>とアドレスFRjX4、アドレスA<5>とアドレスFRjX5、アドレスA<6>とアドレスFRjX6、アドレスA<7>とアドレスFRjX7、アドレスA<8>とアドレスFRjX8、アドレスA<14>とアドレスFRjZ0とを互いに比較し、すべてが一致した場合に“1”を出力し、それ以外では“0”を出力する。
【0101】
AND回路10cjは、冗長行用アドレス比較回路10bjの出力と、イネーブル信号FRjENとの論理積を演算し、ヒット信号HITRj(j=0〜3)としてOR回路10d及び冗長行用アドレスエンコーダ10eに出力する。OR回路10dは、入力されたヒット信号HITR0〜HITR3の論理和を演算し、ヒット信号HITRとして、冗長RAM制御回路12に出力する。
【0102】
冗長行用アドレスエンコーダ10eは、入力されたヒット信号HITR0〜HITR3に基づいて、2ビットのエンコード信号ENC<1:0>を冗長RAM制御回路12に出力する。図14は、エンコード信号ENCの値と、ヒット信号HITR0〜HITR3の値との関係を示す図である。図14に示すように、ヒット信号HITR0=1のときエンコード信号E<1:0>=(0,0)、ヒット信号HITR0=0,ヒット信号HITR1=1のときエンコード信号E<1:0>=(0,1)、ヒット信号HITR0=0,ヒット信号HITR1=0,ヒット信号HITR2=1のときエンコード信号E<1:0>=(1,0)を示す。また、ヒット信号HITR0=0,ヒット信号HITR1=0,ヒット信号HITR2=0,ヒット信号HITR3=1のとき、あるいはヒット信号HITR0〜HITR3のすべてが“0”のときエンコード信号E<1:0>=(1,1)を示す。
【0103】
図8は列置換選択回路11の構成を示す回路図である。図8に示すように、列置換選択回路11は、ヒューズ回路11ai(i=0〜3)と、冗長列用アドレス比較回路11bi(i=0〜3)と、冗長列用サブワードデコーダ11ci(i=0〜3)と、AND回路11di,11ei,11fi,11gi,11hi(i=0〜3)とを備えている。
【0104】
ヒューズ回路11aiは、イネーブル信号FCiEN(i=0〜3)と、アドレスFCiY1〜FCiY4,FCiZ0(i=0〜3)と、サブワード選択信号FCiB0,FCiB1とを出力する。ヒューズ回路11aiには、8個の単位ヒューズブロック11aaが設けられている。各単位ヒューズブロック11aaには、ヒューズ(図示せず)と、そのヒューズが切断されているかどうかを判断するヒューズ判定回路(図示せず)とが設けられている。そして、それらの8個のヒューズ判定回路が、それぞれイネーブル信号FCiEN、アドレスFCiY1〜FCiY4,FCiZ0、サブワード選択信号FCiB0,FCiB1を出力する。
【0105】
イネーブル信号FCiEN、アドレスFCiY1〜FCiY4,FCiZ0、及びサブワード選択信号FCiB0,FCiB1のそれぞれは、それを出力するヒューズ判定回路が切断の有無を判断するヒューズが、レーザートリミングや高電圧印可によって切断されると“1”を示し、ヒューズが切断されていないと“0”を示す。
【0106】
冗長列用アドレス比較回路11biには、アドレスA<14:10>とアドレスFCiY1〜FCiY4,FCiZ0とが入力されている。冗長列用アドレス比較回路11biは、アドレスA<10>とアドレスFCiY1、アドレスA<11>とアドレスFCiY2、アドレスA<12>とアドレスFCiY3、アドレスA<13>とアドレスFCiY4、アドレスA<14>とアドレスFCiZ0とを互いに比較し、すべてが一致した場合に“1”を出力し、それ以外では“0”を出力する。
【0107】
冗長列用サブワードデコーダ11ciには、サブワード選択信号FCiB0,FCiB1が入力されており、それらに基づいてAND回路11ei〜11hiのそれぞれに、“1”あるいは“0”を出力する。サブワード選択信号FCiB0=0,サブワード選択信号FCiB1=0のとき、AND回路11eiに“1”を出力し、AND回路11fi〜11hiには“0”を出力する。サブワード選択信号FCiB0=1,サブワード選択信号FCiB1=0のとき、AND回路11fiに“1”を出力し、AND回路11ei,11gi,11hiには“0”を出力する。サブワード選択信号FCiB0=0,サブワード選択信号FCiB1=1のとき、AND回路11giに“1”を出力し、AND回路11ei,11fi,11hiには“0”を出力する。サブワード選択信号FCiB0=1,サブワード選択信号FCiB1=1のとき、AND回路11hiに“1”を出力し、AND回路11ei〜11giには“0”を出力する。
【0108】
AND回路diは、冗長列用アドレス比較回路11biの出力と、イネーブル信号FCiENとの論理積を演算し、ヒット信号HITCi(i=0〜3)としてAND回路11ei〜11hi及び冗長RAM制御回路12に出力する。AND回路11eiは、ヒット信号HITCiと、冗長列用サブワードデコーダ11ciから受け取った信号との論理積を演算し、HCi<0>としてイネーブル信号出力回路13及び冗長RAM制御回路12に出力する。AND回路11fiは、ヒット信号HITCiと、冗長列用サブワードデコーダ11ciから受け取った信号との論理積を演算し、HCi<1>としてイネーブル信号出力回路13及び冗長RAM制御回路12に出力する。AND回路11giは、ヒット信号HITCiと、冗長列用サブワードデコーダ11ciから受け取った信号との論理積を演算し、HCi<2>としてイネーブル信号出力回路13及び冗長RAM制御回路12に出力する。AND回路11hiは、ヒット信号HITCiと、冗長列用サブワードデコーダ11ciから受け取った信号との論理積を演算し、HCi<3>及び冗長RAM制御回路12としてイネーブル信号出力回路13に出力する。
【0109】
図9は冗長RAM制御回路12の構成を示す回路図である。図9に示すように、冗長RAM制御回路12は、アドレススクランブル回路12aと、データ入力用サブワード選択回路12bと、インバータ12c〜12fと、NAND回路12l〜12pと、OR回路12q〜12vとを備えている。
【0110】
インバータ12cはアドレスA<14>を反転してインバータ12dに出力し、更にアドレスA<14>を反転した信号をアドレスAB<14>として、イネーブル信号出力回路13に出力する。
【0111】
インバータ12dはインバータ12cの出力を反転してアドレスAA<14>としてイネーブル信号出力回路13に出力する。ここで、アドレスAA<14>はアドレスA<14>と等価な信号である。
【0112】
インバータ12eはチップイネーブル信号CECを反転してNAND回路12pに出力する。また、インバータ12fはライト信号WECを反転して、NAND回路12l〜12oのそれぞれに出力する。OR回路12vは、ヒット信号HITC0〜HITC3の論理和を演算して、ヒット信号HITCとしてOR回路12uに出力する。OR回路12uは、ヒット信号HITRとヒット信号HITCとの論理和を演算してNAND回路12pに出力する。NAND回路12pは、インバータ12eの出力と、OR回路12uの出力との否定論理積を演算し、チップイネーブル信号CECRとして冗長RAM3に出力する。
【0113】
OR回路12qは、ヒット信号HITRと、ヒット信号HITC0との論理和を演算してNAND回路12lに出力する。OR回路12rは、ヒット信号HITRと、ヒット信号HITC1との論理和を演算してNAND回路12mに出力する。OR回路12sは、ヒット信号HITRと、ヒット信号HITC2との論理和を演算してNAND回路12nに出力する。OR回路12tは、ヒット信号HITRと、ヒット信号HITC3との論理和を演算してNAND回路12oに出力する。
【0114】
NAND回路12lは、OR回路12qの出力と、インバータ12fの出力との否定論理積を演算し、ライト信号WECR<0>として冗長RAM3に出力する。NAND回路12mは、OR回路12rの出力と、インバータ12fの出力との否定論理積を演算し、ライト信号WECR<1>として冗長RAM3に出力する。NAND回路12nは、OR回路12sの出力と、インバータ12fの出力との否定論理積を演算し、ライト信号WECR<2>として冗長RAM3に出力する。NAND回路12oは、OR回路12tの出力と、インバータ12fの出力との否定論理積を演算し、ライト信号WECR<3>として冗長RAM3に出力する。
【0115】
アドレススクランブル回路12aは、アドレスA<14:0>と、エンコード信号ENC<1:0>と、ヒット信号HITRとに基づいて、行アドレスXR<7:0>と列アドレスYR<2:0>を冗長RAM3に出力する。図15は、アドレススクランブル表であって、アドレススクランブル回路12aが出力する行アドレスXR<7:0>及びアドレスYR<2:0>を示している。
【0116】
図15に示すように、ヒット信号HTIR=1のとき、行アドレスXR<7>=1、行アドレスXR<6:5>=(0,0)、行アドレスXR<4:3>=エンコード信号ENC<1:0>、行アドレスXR<2:1>=アドレスA<13:12>、行アドレスXR<0>=アドレスA<0>、列アドレスYR<2:1>=アドレスA<11:10>、列アドレスYR<0>=アドレスA<9>である。ヒット信号HTIR=0のとき、行アドレスXR<7>=0、行アドレスXR<6:5>=アドレスA<6,5>、行アドレスXR<4:3>=アドレス<4:3>、行アドレスXR<2:1>=アドレスA<2:1>、行アドレスXR<0>=アドレスA<0>、列アドレスYR<2:1>=アドレスA<8:7>、列アドレスYR<0>=アドレスA<9>である。
【0117】
データ入力用サブワード選択回路12bは、データDI<7:0>と、ヒット信号HITRと、ヒット信号HCi<3:0>(i=0〜3)とに基づいて、データDIR<7:0>を冗長RAM3に出力する。
【0118】
図16は、データ入力用サブワード選択回路12bが出力するデータDIR<7:0>を示す図である。図16に示すように、ヒット信号HITR=1のとき、データDIR<7:0>=データDI<7:0>である。つまり、入力されたデータDI<7:0>が、そのままデータDIR<7:0>として出力される。ヒット信号HITR=0のときには、データDIR<7:0>は以下の値を採る。
【0119】
ヒット信号HC0<0>=1のとき、データDIR<1:0>=データDI<1:0>、ヒット信号HC0<1>=1のとき、データDIR<1:0>=データDI<3:2>、ヒット信号HC0<2>=1のとき、データDIR<1:0>=データDI<5:4>、ヒット信号HC0<3>=1のとき、データDIR<1:0>=データDI<7:6>である。そして、ヒット信号HC0<k>=1のとき(k=0〜3)、データDIR<7:2>の値は不定である。
【0120】
ヒット信号HC1<0>=1のとき、データDIR<3:2>=データDI<1:0>、ヒット信号HC1<1>=1のとき、データDIR<3:2>=データDI<3:2>、ヒット信号HC1<2>=1のとき、データDIR<3:2>=データDI<5:4>、ヒット信号HC1<3>=1のとき、データDIR<3:2>=データDI<7:6>である。そして、ヒット信号HC1<k>=1のとき(k=0〜3)、データDIR<7:4,1:0>の値は不定である。
【0121】
ヒット信号HC2<0>=1のとき、データDIR<5:4>=データDI<1:0>、ヒット信号HC2<1>=1のとき、データDIR<5:4>=データDI<3:2>、ヒット信号HC2<2>=1のとき、データDIR<5:4>=データDI<5:4>、ヒット信号HC2<3>=1のとき、データDIR<5:4>=データDI<7:6>である。そして、ヒット信号HC2<k>=1のとき(k=0〜3)、データDIR<7:4,3:0>の値は不定である。
【0122】
ヒット信号HC3<0>=1のとき、データDIR<7:6>=データDI<1:0>、ヒット信号HC3<1>=1のとき、データDIR<7:6>=データDI<3:2>、ヒット信号HC3<2>=1のとき、データDIR<7:6>=データDI<5:4>、ヒット信号HC3<3>=1のとき、データDIR<7:6>=データDI<7:6>である。そして、ヒット信号HC3<k>=1のとき(k=0〜3)、データDIR<5:0>の値は不定である。
【0123】
図10はイネーブル信号出力回路13の構成を示す回路図である。図10に示すように、イネーブル信号出力回路13は、OR回路13a〜13fと、AND回路13l〜13sとを備えている。OR回路13aは、ヒット信号HC0<0>〜HC3<0>の論理和を演算し、ヒット信号HITB<0>としてAND回路13l,13pのそれぞれに出力する。OR回路13bは、ヒット信号HC0<1>〜HC3<1>の論理和を演算し、ヒット信号HITB<1>としてAND回路13m,13qのそれぞれに出力する。OR回路13cは、ヒット信号HC0<2>〜HC3<2>の論理和を演算し、ヒット信号HITB<2>としてAND回路13n,13rのそれぞれに出力する。OR回路13dは、ヒット信号HC0<3>〜HC3<3>の論理和を演算し、ヒット信号HITB<3>としてAND回路13o,13sのそれぞれに出力する。
【0124】
OR回路13eは、アドレスAB<14>とヒット信号HITRとの論理和を演算して、AND回路13p〜13sのぞれぞれに出力する。OR回路13fは、アドレスAA<14>とヒット信号HITRとの論理和を演算して、AND回路13l〜13oのぞれぞれに出力する。
【0125】
AND回路13lは、ヒット信号HITB<0>の否定と、OR回路13fの出力の否定との論理積を演算して、イネーブル信号OEN0<0>として、データ出力選択回路5に出力する。AND回路13mは、ヒット信号HITB<1>の否定と、OR回路13fの出力の否定との論理積を演算して、イネーブル信号OEN0<1>として、データ出力選択回路5に出力する。AND回路13nは、ヒット信号HITB<2>の否定と、OR回路13fの出力の否定との論理積を演算して、イネーブル信号OEN0<2>として、データ出力選択回路5に出力する。AND回路13oは、ヒット信号HITB<3>の否定と、OR回路13fの出力の否定との論理積を演算して、イネーブル信号OEN0<3>として、データ出力選択回路5に出力する。
【0126】
AND回路13pは、ヒット信号HITB<0>の否定と、OR回路13eの出力の否定との論理積を演算して、イネーブル信号OEN1<0>として、データ出力選択回路5に出力する。AND回路13qは、ヒット信号HITB<1>の否定と、OR回路13eの出力の否定との論理積を演算して、イネーブル信号OEN1<1>として、データ出力選択回路5に出力する。AND回路13rは、ヒット信号HITB<2>の否定と、OR回路13eの出力の否定との論理積を演算して、イネーブル信号OEN1<2>として、データ出力選択回路5に出力する。AND回路13sは、ヒット信号HITB<3>の否定と、OR回路13eの出力の否定との論理積を演算して、イネーブル信号OEN1<3>として、データ出力選択回路5に出力する。
【0127】
図11はイネーブル信号出力回路14の構成を示す回路図である。図11に示すように、イネーブル信号出力回路14は、インバータ14a,14b5〜14b8,14c5〜14c8,14d5〜14d8,14e5〜14e8と、NOR回路14b1,14c1,14d1,14e1と、NAND回路14b2〜14b4,14c2〜14c4,14d2〜14d4,14e2〜14e4とを備えている。
【0128】
インバータ14aは、ヒット信号HITRを反転して、NAND回路14b2〜14b4,14c2〜14c4,14d2〜14d4,14e2〜14e4のそれぞれに出力している。
【0129】
NOR回路14b1は、ヒット信号HITRとヒット信号HC0<0>との否定論理和を演算して、インバータ14b5に入力する。インバータ14b5は入力された信号を反転して、イネーブル信号OER0<0>としてデータ出力選択回路5に出力する。NOR回路14c1は、ヒット信号HITRとヒット信号HC1<1>との否定論理和を演算して、インバータ14c6に入力する。インバータ14c6は入力された信号を反転して、イネーブル信号OER1<1>としてデータ出力選択回路5に出力する。NOR回路14d1は、ヒット信号HITRとヒット信号HC2<2>との否定論理和を演算して、インバータ14d7に入力する。インバータ14d7は入力された信号を反転して、イネーブル信号OER2<2>としてデータ出力選択回路5に出力する。NOR回路14e1は、ヒット信号HITRとヒット信号HC3<3>との否定論理和を演算して、インバータ14e8に入力する。インバータ14e8は入力された信号を反転して、イネーブル信号OER3<3>としてデータ出力選択回路5に出力する。
【0130】
NAND回路14b2は、インバータ14aの出力とヒット信号HC0<1>との否定論理積を演算して、インバータ14b6に入力する。インバータ14b6は入力された信号を反転して、イネーブル信号OER0<1>としてデータ出力選択回路5に出力する。NAND回路14b3は、インバータ14aの出力とヒット信号HC0<2>との否定論理積を演算して、インバータ14b7に入力する。インバータ14b7は入力された信号を反転して、イネーブル信号OER0<2>としてデータ出力選択回路5に出力する。NAND回路14b4は、インバータ14aの出力とヒット信号HC0<3>との否定論理積を演算して、インバータ14b8に入力する。インバータ14b8は入力された信号を反転して、イネーブル信号OER0<3>としてデータ出力選択回路5に出力する。
【0131】
NAND回路14c2は、インバータ14aの出力とヒット信号HC1<0>との否定論理積を演算して、インバータ14c5に入力する。インバータ14c5は入力された信号を反転して、イネーブル信号OER1<0>としてデータ出力選択回路5に出力する。NAND回路14c3は、インバータ14aの出力とヒット信号HC1<2>との否定論理積を演算して、インバータ14c7に入力する。インバータ14c7は入力された信号を反転して、イネーブル信号OER1<2>としてデータ出力選択回路5に出力する。NAND回路14c4は、インバータ14aの出力とヒット信号HC1<3>との否定論理積を演算して、インバータ14c8に入力する。インバータ14c8は入力された信号を反転して、イネーブル信号OER1<3>としてデータ出力選択回路5に出力する。
【0132】
NAND回路14d2は、インバータ14aの出力とヒット信号HC2<0>との否定論理積を演算して、インバータ14d5に入力する。インバータ14d5は入力された信号を反転して、イネーブル信号OER2<0>としてデータ出力選択回路5に出力する。NAND回路14d3は、インバータ14aの出力とヒット信号HC2<1>との否定論理積を演算して、インバータ14d6に入力する。インバータ14d6は入力された信号を反転して、イネーブル信号OER2<1>としてデータ出力選択回路5に出力する。NAND回路14d4は、インバータ14aの出力とヒット信号HC2<3>との否定論理積を演算して、インバータ14d8に入力する。インバータ14d8は入力された信号を反転して、イネーブル信号OER2<3>としてデータ出力選択回路5に出力する。
【0133】
NAND回路14e2は、インバータ14aの出力とヒット信号HC3<0>との否定論理積を演算して、インバータ14e5に入力する。インバータ14e5は入力された信号を反転して、イネーブル信号OER3<0>としてデータ出力選択回路5に出力する。NAND回路14e3は、インバータ14aの出力とヒット信号HC3<1>との否定論理積を演算して、インバータ14e6に入力する。インバータ14e6は入力された信号を反転して、イネーブル信号OER3<1>としてデータ出力選択回路5に出力する。NAND回路14e4は、インバータ14aの出力とヒット信号HC3<2>との否定論理積を演算して、インバータ14e7に入力する。インバータ14e7は入力された信号を反転して、イネーブル信号OER3<2>としてデータ出力選択回路5に出力する。
【0134】
次に、本実施の形態1に係る半導体記憶装置1の動作について説明する。まず、正規RAM2a,2bの各正規メモリセルアレイ17に欠陥が発生していない際の動作について説明する。この場合には、ヒューズ回路10aj、11aiにおけるすべてのヒューズはプログラムされず、イネーブル信号FRjEN,FCiEN、アドレスFRjX1〜FRjX8,FRjZ0,FCiY1〜FCiY4、FCiZ0、サブワード選択信号FCiB0,FCiB1は、すべて“0”を示す。このため、入力されるアドレスA<14:0>の値に関係なく、ヒット信号HITCi(i=0〜3)、ヒット信号HITRj(j=0〜3)、ヒット信号HITR,HITCは、すべて“0”を示す。また、ヒット信号HCi<3:0>(i=0〜3)、ヒット信号HITB<3:0>もすべて“0”を示す。この結果、イネーブル信号OEN0<k>=アドレス/A<14>(k=0〜3)、イネーブル信号OEN1<k>=アドレスA<14>(k=0〜3)となる。なお、アドレス/A<14>の“/”は、信号の反転を意味している。つまり、アドレス/<A14>は、アドレスA<14>を反転したものである。また、イネーブル信号OERi<k>=0(i=0〜3,k=0〜3)となる。そして、冗長RAM3を選択するチップイネーブル信号CECR(ロウアクティブ)は“1”となる。
【0135】
イネーブル信号OEN0<k>=アドレス/A<14>(k=0〜3)、イネーブル信号OEN1<k>=アドレスA<14>(k=0〜3)であるため、アドレスA<14>=0のとき、正規RAM2bからのデータDQNB<7:0>が、データDQ<7:0>として、半導体記憶装置1の外部に出力される。また、アドレスA<14>=1のとき、正規RAM2aからのデータDQNA<7:0>が、データDQ<7:0>として、半導体記憶装置1の外部に出力される。このとき、イネーブル信号OERi<k>=0(i=0〜3,k=0〜3)であるため、トライステートバッファ5c1〜5c4,5d1〜5d4,5e1〜5e4,5f1〜5f4のぞれぞれは不活性となり、冗長RAM3のデータDQR<7:0>と、正規RAM2aのデータDQNA<7:0>あるいは正規RAM2bのデータDQNB<7:0>とが衝突することは無い。
【0136】
以上により、正規RAM2a,2bの各正規メモリセルアレイ17に欠陥が発生していない場合には、冗長RAM3を使用することなく、半導体記憶装置1が、8ビット×32kワードの256kbitのRAMとなる。また、チップイネーブル信号CECR=1であるため、冗長RAM3は選択されず、余分な電力が消費されることもない。
【0137】
次に、正規RAM2の正規メモリセルアレイ17に列欠陥が発生している際の、半導体記憶装置1の動作について説明する。ここで「列欠陥」とは、正規メモリセルアレイ17において、ビット線の断線などによって、列方向に並ぶ複数の正規メモリセル16に対してデータの書き込みや読み出しが不可能な場合を意味している。
【0138】
正規RAM2において、アドレスA<13:10>=アドレスYi<4:1>、アドレスA<14>=アドレスZi<0>、サブワード番号SB<1:0>=サブワード番号Bi<1:0>で規定される列置換対象単位(区画aの対)を、i番目の冗長区画cで置換する場合を考える(i=0〜3)。ここで、サブワード番号SB<1:0>は2ビットで構成されており、列置換対象単位に対応したサブワードの番号を示している。サブワード番号SB<1:0>=(0,0)のときはサブワードの0番を、サブワード番号SB<1:0>=(0,1)のときはサブワードの1番を、サブワード番号SB<1:0>=(1,0)のときはサブワードの2番を、サブワード番号SB<1:0>=(1,1)のときはサブワードの3番を示す。ここでは、サブワード番号SB<1:0>がサブワードのk番を示し(k=0〜3)、k番目の列置換対象単位を、i番目の冗長区画cで置換する場合を考える。
【0139】
まず、ヒューズ回路11ai(i=0〜3)において、イネーブル信号FCiENを出力する単位ヒューズブロック11aaのヒューズをプログラムする。そして、アドレスFCiYxを出力する単位ヒューズブロック11aaのヒューズと、アドレスFCiZyを出力する単位ヒューズブロック11aaのヒューズと、サブワード選択信号FCiBzを出力する単位ヒューズブロック11aaのヒューズとをプログラムする。ここで、アドレスFCiYxの“x”の値は、アドレスYi<4:1>のうち、値が“1”を示すアドレスYi<x>の“x”の値と一致している。また、アドレスFCiZyの“y”の値は、アドレスZi<0>のうち、値が“1”を示すアドレスZi<y>の“y”の値と一致している。そして、サブワード選択信号FCiBzの“z”の値は、サブワード番号Bi<1:0>のうち、値が“1”を示すサブワード番号Bi<z>の“z”の値と一致している。
【0140】
例えば、正規RAM2bにおける正規メモリセル17において、図12中の斜線で示されている列置換対象単位(区画aの対)を、図13中の斜線で示されている冗長区画cで置換する場合には、アドレスY0<4:1>=(0001)、アドレスZ0<0>=0、サブワード番号B0<1:0>=(0,1)であるため、イネーブル信号FC0ENを出力する単位ヒューズブロック11aaのヒューズ、アドレスFC0Y1を出力する単位ヒューズブロック11aaのヒューズ、及びサブワード選択信号FC0B0を出力する単位ヒューズブロック11aaのヒューズの3つのヒューズをプログラムする。なお、正規RAM2bにおける正規メモリセル17において、図12中の斜線で示されている列置換対象単位(区画aの対)を、図13中の斜線で示されている冗長区画cで置換する例を、「置換例1」と呼ぶ。
【0141】
冗長列用アドレス比較回路11bjは、上述のように、アドレスA<14:10>と、アドレスFCiY1〜FCiY4,FCiZ0とを比較して、すべてが一致したならば、“1”を出力する。イネーブル信号FCiENは、それを出力する単位ヒューズブロック11aaのヒューズがプログラムされているので、“1”を示す。そのため、ヒット信号HITCiは“1”となる。また、サブワード選択信号FCiB0,FCiB1が、冗長列用サブワードデコーダ11ciでデコードされて、その結果が、AND回路11ei〜11hiに入力される。これにより、ヒット信号HCi<k>が“1”となる。そして、OR回路13a〜13dのうち、ヒット信号HCi<k>が入力されているOR回路の出力が“1”となり、ヒット信号HITB<k>が“1”となる。上述の置換例1では、ヒット信号HITC0,HITC,HC0<1>,HITB<1>のそれぞれが“1”となる。
【0142】
正規RAM2側では、AND回路13l〜13sのうち、ヒット信号HITB<k>が入力されているAND回路は“0”を出力し、イネーブル信号OEN0<k>,OEN1<k>がアドレスA<14>の値にかかわらず“0”となり、各イネーブル信号が接続されているトライステートバッファの出力はハイインピーダンスになる。そのため、データDQNA<7:0>及びデータDQNB<7:0>のそれぞれにおいて、k番目のサブワードに対応するデータは、半導体記憶装置1の外部には出力されない。
【0143】
一方冗長RAM3側では、ヒット信号HCi<k>に対応するイネーブル信号OERi<k>が“1”となり、そのイネーブル信号が接続されているトライステートバッファが活性化される。そのため、冗長RAM3のデータDQR<7:0>のうちi番目のサブワードに対応したデータが、半導体記憶装置1の外部に出力される。
【0144】
またライト信号WECR<3:0>は、ヒット信号HITCiに対応するライト信号WECR<i>だけが、ライト信号WERと等価になり、その他は常に“1”となる。これにより、冗長メモリセルアレイ18のi番目の冗長区画cだけにデータの書き込みが可能となる。
【0145】
データ入力用サブワード選択回路12bは、上述の図16中のヒット信号HITR=0、ヒット信号HICi<k>=1の欄に示すデータを、データDIR<7:0>として出力する。
【0146】
アドレススクランブル回路12aは、上述の図15中のHITR=0の欄が示すデータを、行アドレスXR<7:0>、列アドレスYR<2:0>として出力する。これにより、冗長RAM3のアドレス空間において、列置換対象単位が冗長区画cにマッピングされる。
【0147】
冗長列用アドレス比較回路11biにおいて、アドレスA<14:10>とアドレスFCiY1〜FCiY4,FCiZ0とが、一つでも一致しない場合は、ヒット信号HITCiは全て“0”になり、ヒット信号HITCも“0”になる。このときの動作は、上述の正規RAM2に欠陥が無い場合と同じである。
【0148】
以上により、正規RAM2に列欠陥がある場合に、正規メモリセルアレイ17の欠陥が生じている領域を含む列置換対象単位が、冗長RAM3における冗長メモリセルアレイ18の冗長区画cと論理的に置換される。冗長区画cは4個(i=0〜3)あり、そのどれもが、正規RAM2の任意の列置換対象単位を置換することができる。なお正規RAMにおいて、互いに同一の列アドレスで、互いに異なる番号のサブワードに対応した列のそれぞれに欠陥が生じた場合には、冗長RAM3の2つの区画cを用いることによって、両方の列置換を同時に行うことができる。
【0149】
次に、正規RAM2の正規メモリセルアレイ17に行欠陥が発生している際の、半導体記憶装置1の動作について説明する。ここで「行欠陥」とは、正規メモリセルアレイ17において、ワード線の断線などによって、行方向に並ぶ複数の正規メモリセル16に対してデータの書き込みや読み出しが不可能な場合を意味している。
【0150】
正規RAM2において、アドレスA<8:1>=アドレスXj<8:1>、アドレスA<14>=アドレスZj<0>で規定される行置換対象単位(区画b)を、j番目の冗長区画dで置換する場合を考える(j=0〜3)。
【0151】
まず、ヒューズ回路10aj(j=0〜3)において、イネーブル信号FRjENを出力する単位ヒューズブロック10aaのヒューズをプログラムする。そして、アドレスFRjXyを出力する単位ヒューズブロック10aaのヒューズと、アドレスFRjZxを出力する単位ヒューズブロック10aaのヒューズとをプログラムする。ここで、アドレスFRjXyの“y”の値は、アドレスXj<8:1>のうち、値が“1”を示すアドレスXj<y>の“y”の値と一致している。また、アドレスFRjZxの“x”の値は、アドレスZj<0>のうち、値が“1”を示すアドレスZj<x>の“x”の値と一致している。
【0152】
例えば、正規RAM2bにおける正規メモリセル17において、図12中の斜線で示されている行置換対象単位(区画b)を、図13中の斜線で示されている冗長区画dで置換する場合には、アドレスX0<8:1>=(00000010)、アドレスZ0<0>=0であるため、イネーブル信号FR0ENを出力する単位ヒューズブロック10aaのヒューズ、及びアドレスFR0X2を出力する単位ヒューズブロック10aaのヒューズの2つのヒューズをプログラムする。なお、正規RAM2bにおける正規メモリセル17において、図12中の斜線で示されている行置換対象単位(区画b)を、図13中の斜線で示されている冗長区画dで置換する例を、「置換例2」と呼ぶ。
【0153】
冗長行用アドレス比較回路10bjは、上述のように、アドレスA<14,8:1>と、アドレスFRjX1〜FRjX8,FRjZ0とを比較して、すべてが一致したならば、“1”を出力する。イネーブル信号FRjENは、それを出力する単位ヒューズブロック10aaのヒューズがプログラムされているので、“1”を示す。そのため、ヒット信号HITRjは“1”となる。ヒット信号HITRは、ヒット信号HITR0〜HITR3の論理和の演算結果なので、“1”を示す。
【0154】
正規RAM2側では、ヒット信号HITR=1なので、イネーブル信号OEN0<3:0>,OEN1<3:0>の全ては“0”になり、トライステートバッファ5a1〜5a4,5b1〜5b4の全ての出力がハイインピーダンスになる。そのため、データDQNA<7:0>及びデータDQNB<7:0>のすべてが、半導体記憶装置1の外部には出力されない。
【0155】
なお、図4中の一点鎖線で示すように、ヒット信号HITRを反転した信号を、正規RAM選択回路7のAND回路7c,7dのそれぞれに入力しても良い。この場合には、AND回路7cはヒット信号HITRを反転した信号と、インバータ7aの出力と、アドレスA<14>との論理積を演算して、チップイネーブル信号CECAとして出力する。また、AND回路7dはヒット信号HITRを反転した信号と、インバータ7bの出力と、インバータ7aの出力との論理積を演算して、チップイネーブル信号CECBとして出力する。このように、ヒット信号HITRを反転した信号を、正規RAM選択回路7のAND回路7c,7dのそれぞれに入力することによって、ヒット信号HITR=1のときには、正規RAM2a,2bが共にスタンバイ状態になり、半導体記憶装置1の消費電力を低減できる効果がある。なお、図4の一点鎖線で示す回路は、半導体記憶装置1の機能動作上は無くてもかまわない。
【0156】
一方冗長RAM3側では、ヒット信号HCi<3:0>の値に関係なく、イネーブル信号OERi<k>のうち、i=kを示すイネーブル信号OERi<k>の値が“1”となり、その他のイネーブル信号は“0”を示す。これにより、イネーブル信号OER1<1>,OER2<2>,OER3<3>が接続されているトライステートバッファのそれぞれが活性化される。そのため、冗長RAM3のデータDQR<7:0>のすべてが半導体記憶装置1の外部に出力される。
【0157】
またライト信号WECR<3:0>のすべては、ヒット信号HITR=1であるため、制御部24から出力されるライト信号WECRと等価になる。データ入力用サブワード選択回路12bは、上述の図16中のヒット信号HITR=1の欄に示すように、データDI<7:0>をデータDIR<7:0>として出力する。
【0158】
アドレススクランブル回路12aは、上述の図15中のHITR=1の欄が示すデータを、行アドレスXR<7:0>、列アドレスYR<2:0>として出力する。ここで、エンコード信号E<1:0>は上述の図14中に示す値を示す。また図13に示すように、冗長メモリセルアレイ18の区画dには、行アドレスXR<7:0>=128以上が割り当てられているので、行アドレスXR<7>=1である。これにより、冗長RAM3のアドレス空間において、行置換対象単位が冗長区画dにマッピングされる。
【0159】
冗長行用アドレス比較回路10bjにおいて、アドレスA<14,8:1>とアドレスFRjX1〜FRjX8,FRjZ0とが、一つでも一致しない場合は、ヒット信号HITRjは全て“0”になり、ヒット信号HITRも“0”になる。このときの動作は、上述の正規RAM2に欠陥が無い場合と同じである。
【0160】
以上により、正規RAM2に行欠陥がある場合に、正規メモリセルアレイ17の欠陥が生じている領域を含む行置換対象単位が、冗長RAM3における冗長メモリセルアレイ18の冗長区画dと論理的に置換される。冗長区画dは4個(j=0〜3)あり、そのどれもが、正規RAM2の任意の行置換対象単位を置換することができる。
【0161】
上述では、正規メモリセルアレイ17に行欠陥あるいは列欠陥が発生した場合の置換動作について説明したが、正規メモリセルアレイ17の一つの正規メモリセル16が不良となっている、いわゆる「単ビット欠陥」が正規メモリセルアレイ17に発生していても、上述のような列置換あるいは行置換を行うことによって、その不良な正規メモリセル16を含む領域を、冗長区画cあるいは冗長区画dで置換することができる。
【0162】
また、正規メモリセルアレイ17に、行欠陥と列欠陥との両方が発生している場合には、冗長区画cと冗長区画dとの両方を用いて、正規メモリセルアレイ17を救済することができる。このとき、半導体記憶装置1の外部から入力されるアドレスA<14:0>が、列置換対象単位(区画aの対)と行置換対象単位(区画b)との両方に含まれる正規メモリセル16を示す場合には、ヒット信号HITCとヒット信号HITRとの両方が“1”となる。そこで、本実施の形態1に係る制御部4は、アドレスA<14:0>が、列置換対象単位と行置換対象単位との両方に含まれる正規メモリセル16を示す場合には、列置換よりも行置換を優先させて実行している。ヒット信号HITR=1のときには、ヒット信号HITCの値に関わらず、冗長制御回路6の出力が定まることは、上述の説明から明らかであり、これにより、列置換よりも行置換が優先される。このように行置換を優先させるのは、列置換を優先させるよりも、多くの正規メモリセル16を救済することができるからである。例えば、行欠陥が単位データのすべてのビットに及んでいる場合、列置換を優先させた場合には、サブワード分の正規メモリセル16しか救済できない。しかし、行置換を優先させた場合には、8ビット分すべての正規メモリセル16を救済することができる。
【0163】
上述のように本実施の形態1に係る半導体記憶装置1によれば、正規メモリセルアレイ17を救済する際に使用される列置換対象単位に対応したデータのビット数が2ビットであって、正規RAM2の単位データのビット数(8ビット)よりも小さい。例えば、仮に、サブワード単位で置換を行うのではなく、列置換対象単位に対応したデータのビット数を8ビットにした場合、128行×64列で配列された冗長メモリセル19で構成された冗長区画cが必要となる。そのため冗長RAM3が、この冗長区画cを4個と、上述の冗長区画dを4個とを備えるためには、34kbit(128×64×4+8×64×4=34k)の容量が必要になり、これは本実施の形態1に係る冗長RAM3の容量(10kbit)の約3倍である。
【0164】
従って、本実施の形態1に係る半導体記憶装置1によれば、列置換対象単位に対応したデータのビット数が、正規RAMの単位データのビット数(8ビット)と同じ場合よりも、冗長RAM3の回路規模を小さくすることができる。その結果、冗長RAM3に不良が発生する割合を低減することができ、半導体記憶装置1の製造の歩留まりが向上する。
【0165】
また本実施の形態1では、制御部4が、正規RAM2の正規メモリセルアレイ17を、冗長RAM3の冗長メモリセルアレイ18で置換する際には、冗長メモリセルアレイ18が備える複数の冗長区画のうちの一つの冗長区画を使用している。つまり、正規メモリセルアレイ17に欠陥が生じた際、冗長メモリセルアレイ18を構成する複数の冗長メモリセル19の一部で、正規メモリセルアレイ17の置換対象単位を置換している。
【0166】
このように本実施の形態1に係る半導体記憶装置1では、制御部4は、冗長RAM3が備える複数の冗長メモリセル19の一部だけを使用して、欠陥が生じている正規メモリセルアレイを救済することが可能である。従って、置換を行う際に冗長RAMが有する全てのメモリセルを使用する第1の従来技術とは異なり、不良が発生している冗長メモリセル19を使用することなく、置換対象単位を冗長メモリセル19で置換することができる。その結果、半導体記憶装置の製造の歩留まりを向上することができる。
【0167】
また本実施の形態1に係る制御部4は、データDQNA<7:0>やデータDQNB<7:0>などの正規RAM2の単位データのうち、列置換対象単位に対応したデータ以外のデータについては、そのデータのビット位置でそのまま外部に出力している。そして、正規RAM2の単位データのうち、列置換対象単位に対応したデータについては、そのデータの替わりに、そのデータのビット位置に、冗長メモリセルアレイ19から読み出したデータを出力している。
【0168】
例えば上述の置換例1では、制御部4は、正規RAM2bのデータDQNB<7:0>のうち、列置換対象単位に対応したデータDQNB<3:2>以外のデータ、つまりデータDQNB<0>,DQNB<1>,DQNB<4>〜DQNB<7>については、それぞれデータDQ<0>,DQ<1>,DQ<4>〜DQ<7>として、半導体記憶装置1の外部に出力している。従って、データDQNB<0>,DQNB<1>,DQNB<4>〜DQNB<7>は、それぞれのビット位置が変化すること無く、外部に出力されている。
【0169】
列置換対象単位に対応したデータDQNB<2>,DQNB<3>のうち、データDQNB<2>については、冗長RAM3から読み出されたデータDQR<0>がその替わりに、データDQ<2>として外部に出力される。また、データDQNB<3>については、冗長RAM3から読み出されたデータDQR<1>がその替わりに、データDQ<3>として外部に出力される。従って、データDQNB<2>については、その替わりにデータDQR<0>が、そのビット位置(下位から3ビット目)で外部に出力され、データDQNB<3>については、その替わりにデータDQR<1>が、そのビット位置(下位から4ビット目)で外部に出力される。
【0170】
このように本実施の形態1では、上述の第1の従来技術とは異なり、ビット位置をシフトしてデータを出力するI/Oシフト置換方式は採用されておらず、正規RAM2の単位データのうち、列置換対象単位に対応したデータ以外のデータを、そのビット位置でそのまま出力し、列置換対象単位に対応したデータについては、そのデータの替わりに、そのデータのビット位置に、冗長メモリセルアレイ19から読み出したデータを出力している。そのため、第1の従来技術よりも、正規RAM2あるいは冗長RAM3のデータ出力から、半導体記憶装置1の外部へのデータ出力までの時間を低減することができる。その結果、所望の性能が得られやすくなり、半導体記憶装置1の製造の歩留まりが向上する。なお冗長RAM3は、通常正規RAM2よりも回路規模が小さく、一般に回路規模が小さいとアクセス時間が短いので、冗長RAM3からのデータ出力までの遅延時間は問題とならない。
【0171】
また本実施の形態1では、一つの冗長RAM3で、正規RAM2a,2bの両方を救済することができる。そのため、正規RAMの個数に応じた数の冗長RAMが必要な第1の従来技術よりも、冗長RAM3の回路規模を小さくすることができる。その結果、冗長RAM3に不良が発生する割合を低減することができ、半導体記憶装置1の製造の歩留まりを向上することができる。
【0172】
また本実施の形態1では、制御部4は、行置換及び列置換の両方を実行することができる。そのため、列置換のみしか実行することができない第2の従来技術とは異なり、ワード線の断線等によって、行方向に並ぶ正規メモリセル16に不良が発生した場合であっても、それらの正規メモリセル16のすべてを救済することができる。そのため、第2の従来技術よりも半導体記憶装置1の製造の歩留まりが向上する。
【0173】
また本実施の形態1では、列置換対象単位に対応したデータのビット数(2ビット)は、正規RAM2の単位データのビット数(8ビット)よりも小さく、かつ行置換対象単位に対応したデータのビット数(8ビット)よりも小さい。行方向、つまりワード線が延在している方向に並ぶ正規メモリセル16で発生する不良は、ワード線の断線等によって、単位データの複数のビットに及ぶ場合が多い。そのため、行置換対象単位に対応したデータのビット数を、正規RAM2の単位データのビット数よりも小さい、列置換対象単位に対応したデータのビット数に一致させた場合、不良の発生している正規メモリセル16の全てを救済できないことがあった。
【0174】
本実施の形態1では、上述のように、行置換対象単位に対応したデータのビット数は、正規RAM2の単位データのビット数よりも小さい、列置換対象単位に対応したデータのビット数よりも大きいため、かかる場合よりも、不良の発生している正規メモリセル16の全てを確実に救済することができる。また、列置換対象単位に対応したデータのビット数が、正規RAM2の単位データのビット数と同じである場合よりも、小さな列置換対象単位を用いることによって、かかる場合と同様に、列方向に並ぶ正規メモリセル16を救済することができる。
【0175】
また本実施の形態1では、置換対象単位に対応したデータのビット数は2ビットであって、サブワード単位で置換を行っている。そのため、置換対象単位に対応したデータのビット数が1ビットであって、1ビット単位で置換を行う場合よりも、制御部4の回路構成を簡単にすることができる。1ビット単位で置換を行う場合には、例えば、ヒューズ回路11ai(i=0〜3)が有するヒューズの数が増大して、制御部4の回路が複雑になる。
【0176】
また本実施の形態1では、正規RAM2aの出力端子2a1、正規RAM2bの出力端子2b1、及び冗長RAM3の出力端子3a1と、半導体記憶装置1の出力端子1a1とを接続するトライステートバッファ5wは、列置換対象単位に対応したデータのビット数(2ビット)の単位で、言い換えれば、サブワード単位で活性化・不活性化が制御されている。そのため、1ビット単位でトライステートバッファ5wを制御する場合よりも、制御部4の回路構成を簡単にすることができる。1ビット単位でトライステートバッファ5wを制御する場合、例えば、それらを制御するイネーブル信号の本数が多くなり、制御部4の回路が複雑化する。
【0177】
なお図9に示すように、データ入力用サブワード選択回路12bには、ヒット信号HC0<3:0>,HC1<3:0>,HC2<3:0>,HC3<3:0>が入力されていたが、それらの替わりにヒット信号HITC0〜HITC3,HITB<0>〜HITB<3>を入力しても良い。この場合には、データ入力用サブワード選択回路12bは、それらの信号と、データDI<7:0>と、ヒット信号HITRとを基に、図17に示すデータを、データDIR<7:0>として出力する。以下に、かかる場合のデータ入力用サブワード選択回路12bが出力するデータDIR<7:0>について説明する。
【0178】
図17に示すように、ヒット信号HITR=1のとき、データDIR<7:0>=データDI<7:0>である。つまり、入力されたデータDI<7:0>が、そのままデータDIR<7:0>として出力される。ヒット信号HITR=0のときには、データDIR<7:0>は以下の値を採る。
【0179】
ヒット信号HITC0=1の場合には、ヒット信号HITB<0>=1のときデータDIR<1:0>=データDI<1:0>、ヒット信号HITB<1>=1のときデータDIR<1:0>=データDI<3:2>、ヒット信号HITB<2>=1のときデータDIR<1:0>=データDI<5:4>、ヒット信号HITB<3>=1のときデータDIR<1:0>=データDI<7:6>である。そしてヒット信号HITC0=1の場合では、ヒット信号HITB<k>=1のとき(k=0〜3)、データDIR<7:2>の値は不定である。
【0180】
ヒット信号HITC1=1の場合では、ヒット信号HITB<0>=1のときデータDIR<3:2>=データDI<1:0>、ヒット信号HITB<1>=1のときデータDIR<3:2>=データDI<3:2>、ヒット信号HITB<2>=1のときデータDIR<3:2>=データDI<5:4>、ヒット信号HITB<3>=1のときデータDIR<3:2>=データDI<7:6>である。そして、ヒット信号HITC1=1の場合では、ヒット信号HITB<k>=1のとき(k=0〜3)、データDIR<7:4,1:0>の値は不定である。
【0181】
ヒット信号HITC2=1の場合では、ヒット信号HITB<0>=1のときデータDIR<5:4>=データDI<1:0>、ヒット信号HITB<1>=1のとき、ータDIR<5:4>=データDI<3:2>、ヒット信号HITB<2>=1のときデータDIR<5:4>=データDI<5:4>、ヒット信号HITB<3>=1のときデータDIR<5:4>=データDI<7:6>である。そして、ヒット信号HITC2=1の場合では、ヒット信号HITB<k>=1のとき(k=0〜3)、データDIR<7:6,3:0>の値は不定である。
【0182】
ヒット信号HITC3=1の場合では、ヒット信号HITB<0>=1のときデータDIR<7:6>=データDI<1:0>、ヒット信号HITB<1>=1のときデータDIR<7:6>=データDI<3:2>、ヒット信号HITB<2>=1のときデータDIR<7:6>=データDI<5:4>、ヒット信号HITB<3>=1のときデータDIR<7:6>=データDI<7:6>である。そして、ヒット信号HITC3=1の場合では、ヒット信号HITB<k>=1のとき(k=0〜3)、データDIR<5:0>の値は不定である。
【0183】
ここで、データ入力用サブワード選択回路12bが、図17に示すデータを出力する場合、以下のルールが必要である。
【0184】
例えば、ヒット信号HC0<0>及びヒット信号HC1<2>が“1”を示す場合、ヒット信号HITC0,HITC1と、ヒット信号HITB<0>,HITB<2>とが“1”を示す。また、ヒット信号HC0<2>及びヒット信号HC1<0>が“1”を示す場合、ヒット信号HITC0,HITC1と、ヒット信号HITB<0>,HITB<2>とが“1”を示す。
【0185】
このように、2つの列置換対象単位が同時に置換される場合には、2つの列置換対象単位を互いに異なる冗長区画cで置換するときであっても、ヒット信号HITC(i)及びヒット信号HITB(k)の値が、互いに同じ値を示す場合があり、両者を区別することができない。このような不都合を解消するために、「アドレスA<14:0>が互いに同じ値を示す2つの列置換対象単位が同時に置換される場合には、番号の若い方の冗長区画cと、番号の若い方の列置換対象単位とを置換する」といったルールが必要である。
【0186】
実施の形態2.
図18〜24は、本発明の実施の形態2に係る半導体記憶装置21の構成を示す図である。本実施の形態2に係る半導体記憶装置21は、8ビット×32kワード構成の256kbitのRAMである。
【0187】
図18に示すように、本実施の形態2に係る半導体記憶装置21は、上述の実施の形態1に係る半導体記憶装置1において、構成としては、制御部4の替わりに制御部23を、冗長RAM3の替わりに冗長RAM22を備えるものである。冗長RAM22は、その容量が冗長RAM3と同じであるが、後述する構成切り替え信号OC(Organization Change)が“0”のときには、8ビット×1.25kワード構成の10kbitのRAMとなり、構成切り替え信号OCが“1”のときには、2ビット×5kワード構成の10kbitのRAMとなる。また冗長RAM22は、上述の冗長RAM3と同様に、160行×64列で配列された複数の冗長メモリセルで構成された冗長メモリセルアレイを有している。
【0188】
図19は冗長RAM22の構成を示す回路図である。図19に示すように、冗長RAM22は、デコーダ22aと、DIセレクタ22bと、データ出力選択回路22cと、インバータ22d,22eと、RAM22fと、OR回路22l〜22oと、NAND回路22p〜22sとを備えている。なおRAM22fは、上述の冗長RAM3において、入出力のデータの信号名を変更しただけのものである。具体的には、データDIR<7:0>をデータDIRC<7:0>に、データDQR<7:0>をデータDQRC<7:0>に変更している。
【0189】
次に、制御部23から出力される構成切り替え信号OCの値によって、冗長RAM22のビットワード構成が変化する様子について図19を参照して説明する。
【0190】
構成切り替え信号OC=0の場合、RAM22fに入力されるライト信号WECR<0>〜WECR<3>のすべては、制御部23から出力されるアドレスYR<4:3>の値に関わらず、制御部23から出力されるライト信号WECRと等価になる。従ってRAM22fに対しては、8ビットのデータが同時にリード/ライトされる。
【0191】
NAND回路22p〜22sの出力は、それぞれライト信号WECR<0>〜WECR<3>として、RAM22fに入力される。NAND回路22p〜22sは、それぞれOR回路22l〜22oの出力が入力されている。更に、NAND回路22p〜22sのすべてには、ライト信号WECRを反転して出力するインバータ22eの出力が入力されている。そして、NAND回路22p〜22sのそれぞれは、入力された2つの信号の否定論理積を演算して出力する。
【0192】
OR回路22l〜22oには、それぞれ信号SD<0>〜SD<3>が入力されている。更にOR回路22l〜22oのすべてには、構成切り替え信号OCを反転して出力するインバータ22dの出力が入力されている。そして、OR回路22l〜22oのそれぞれは、入力された2つの信号の論理和を演算して出力する。
【0193】
また構成切り替え信号OC=0の場合、DIセレクタ22b及びデータ出力選択回路22cは、それぞれ図25,26に示すデータを出力する。DIセレクタ22bには、構成切り替え信号OCと、制御部23から出力されるデータDIR<7:0>が入力されており、データDIRC<7:0>をRAM22fに出力する。図25に示すように、構成切り替え信号OC=0のとき、データDIRC<7:0>=データDIR<7:0>であって、DIセレクタ22bからは、データDI<7:0>がそのままRAM22fに出力される。
【0194】
データ出力選択回路22cは、RAM22fにおけるデータの出力端子22f1と、冗長RAM22におけるデータの出力端子22a1の一部とを接続している。データ出力選択回路22cには、構成切り替え信号OCと、デコーダ22aからの信号SD<3:0>と、RAM22fからのデータDQRC<7:0>とが入力されており、データDQR<1:0>を、冗長RAM22の出力端子22a1を介して制御部23に出力する。図26に示すように、構成切り替え信号OC=0のとき、データDQR<1:0>=データDQRC<1:0>である。
【0195】
RAM22fが出力するデータDQRC<7:2>は、図19に示すように、データDQR<7:2>として制御部23に出力される。従って、構成切り替え信号OC=0の場合には、データDQRC<7:0>=データDQR<7:0>となる。
【0196】
構成切り替え信号OC=0の場合、冗長RAM22の構成要素が上述のように動作することによって、冗長RAM22は8ビット×1.25kワード構成のRAMとして機能する。
【0197】
構成切り替え信号OC=1の場合、ライト信号WECR<0>〜WECR<3>の論理は、ライト信号WECRの論理だけでは無く、それとデコーダ22aの出力の論理とで決定される。デコーダ22aはアドレスYR<4:3>をデコードして、信号SD<3:0>として出力している。具体的には、アドレスYR<4:3>=(0,0)のとき、SD<3:0>=(0001)を出力し、アドレスYR<4:3>=(0,1)のとき、SD<3:0>=(0010)を出力し、アドレスYR<4:3>=(1,0)のとき、SD<3:0>=(0100)を出力し、アドレスYR<4:3>=(1,1)のとき、SD<3:0>=(1000)を出力する。
【0198】
従って、冗長RAM22は上述のような回路構成を成しているため、構成切り替え信号OC=1の場合、ライト信号WECR<3:0>のうち、信号SD<i>=1となるiの値と、同じ値となるライト信号WECR<i>が“0”となって、その他のライト信号は“1”となる。このため、RAM22fに入力されるデータDIRC<7:0>のうち、アドレスYR<4:3>が示す番号、厳密にはアドレスYR<4:3>をデコードした値のサブワードのデータのみがライト信号WECRの値に応じて書き込みが許可される。
【0199】
また図25に示すように、構成切り替え信号OC=1の場合、DIセレクタ22bは、データDI<1:0>を、データDIRC<1:0>,DIRC<3:2>,DIRC<5:4>,DIRC<7:6>のそれぞれとして、RAM22fに出力する。また図26に示すように、データ出力選択回路22cは、構成切り替え信号OC=1の場合、データDQRC<7:0>のうち、アドレスYR<4:3>が示す番号のサブワードに対応したデータを、データDQR<1:0>として出力する。具体的には、信号SD<0>=1のときにはデータDQRC<1:0>を、信号SD<1>=1のときにはデータDQRC<3:2>を、信号SD<2>=1のときにはデータDQRC<5:4>を、信号SD<3>=1のときにはデータDQRC<7:6>を、データDQR<1:0>として出力する。
【0200】
構成切り替え信号OC=1の場合、冗長RAM22の構成要素が上述のように動作することによって、冗長RAM22は2ビット×5kワード構成のRAMとして機能する。
【0201】
なおRAM22fは、実施の形態1に係る冗長RAM3において、入出力のデータの信号名を変更しただけのものであるため、RAM22fが備える冗長メモリセルアレイ、つまり冗長RAM22が備える冗長メモリセルアレイの構成は、図13に示す冗長メモリセルアレイ18と全く同じである。また、正規RAM2を冗長RAM22で置換する際の置換マッピングは、上述の図12,13に示すものと同じである。
【0202】
次に、制御部23の構成について説明する。図20は制御部23の構成を示すブロック図である。図20に示すように、本実施の形態2に係る制御部23は、上述の実施の形態1に係る制御部4において、構成としては、データ出力選択回路5の替わりにデータ出力選択回路25を、冗長制御回路6の替わりに冗長制御回路24を備えるものである。
【0203】
図21はデータ出力選択回路25の構成を示す。図21に示すように、データ出力選択回路25は、上述のデータ出力選択回路5において、構成としては、トライステートバッファ5c1〜5c4,5d1〜5d4,5e1〜5e4,5f1〜5f4の替わりに、トライステートバッファ25c1〜25c4,25d1〜25d4を備えるものである。
【0204】
トライステートバッファ25c1〜25c4,25d1〜25d4は、冗長RAM22の出力端子22a1と、半導体記憶装置21のデータの出力端子21a1(図18に図示)とを接続するバッファである。トライステートバッファ25c1〜25c4は、制御部23が行置換を実行する際に、冗長制御回路24によって活性化・不活性化が制御され、トライステートバッファ25d1〜25d4は、制御部23が列置換を実行する際に、冗長制御回路24によって活性化・不活性化が制御される。
【0205】
冗長RAM22が出力するデータDQR<7:6>は、トライステートバッファ25c4に入力されており、データDQR<5:4>は、トライステートバッファ25c3に入力されている。また、データDQR<3:2>は、トライステートバッファ25c2に入力されており、データDQR<1:0>は、トライステートバッファ25c1と、トライステートバッファ25d1〜25d4のすべてに入力されている。
【0206】
トライステートバッファ25c1〜25c4,25d1〜25d4のそれぞれは、2つのサブトライステートバッファから成る。各トライステートバッファ25c1〜25c4,25d1〜25d4において、一つのサブトライステートバッファには、入力された信号の一方が入力され、他方のサブトライステートバッファには、入力された信号の他方が入力される。例えば、トライステートバッファ25c1が有する一方のサブトライステートバッファには、データDQR<1>が入力され、他方のサブトライステートバッファには、データDQR<0>が入力される。
【0207】
トライステートバッファ5a1,5b1,25c1,25d1の間では、入力データの下位のビットが入力されるサブトライステートバッファ(下位サブトライステートバッファ)の出力どうしが接続されており、上位のビットが入力されるサブトライステートバッファ(上位サブトライステートバッファ)の出力どうしが接続されている。例えば、トライステートバッファ5a1におけるデータDQNA<0>が入力されるサブトライステートバッファの出力と、トライステートバッファ5b1におけるデータDQNB<0>が入力されるサブトライステートバッファの出力と、トライステートバッファ25c1におけるデータDQR<0>が入力されるサブトライステートバッファの出力と、トライステートバッファ25d1におけるデータDQR<0>が入力されるサブトライステートバッファの出力とが互いに接続されている。
【0208】
同様に、トライステートバッファ5a2,5b2,25c2,25d2の間では、下位サブトライステートバッファの出力どうしが接続されており、上位サブトライステートバッファの出力どうしが接続されている。また、トライステートバッファ5a3,5b3,25c3,25d3の間では、下位サブトライステートバッファの出力どうしが接続されており、上位サブトライステートバッファの出力どうしが接続されている。そして、トライステートバッファ5a4,5b4,25c4,25d4の間では、下位サブトライステートバッファの出力どうしが接続されており、上位サブトライステートバッファの出力どうしが接続されている。
【0209】
トライステートバッファ25c1〜25c4は、1本のイネーブル信号OERRで、活性化・不活性化が共通制御される。また、トライステートバッファ25d1〜25d4は、それぞれイネーブル信号OERC<0>〜OERC<3>で、活性化・不活性化が制御される。
【0210】
トライステートバッファ5a1,5b1,25c1,25d1は、そのいずれか一つが活性化され、活性化されたトライステートバッファの下位サブトライステートバッファの出力は、データDQ<0>として半導体記憶装置21の出力端子21a1を介して外部に出力され、その上位サブトライステートバッファの出力は、データDQ<1>として半導体記憶装置21の出力端子21a1を介して外部に出力される。
【0211】
トライステートバッファ5a2,5b2,25c2,25d2は、そのいずれか一つが活性化され、活性化されたトライステートバッファの下位サブトライステートバッファの出力は、データDQ<2>として半導体記憶装置21の出力端子21a1を介して外部に出力され、その上位サブトライステートバッファの出力は、データDQ<3>として半導体記憶装置21の出力端子21a1を介して外部に出力される。
【0212】
トライステートバッファ5a3,5b3,25c3,25d3は、そのいずれか一つが活性化され、活性化されたトライステートバッファの下位サブトライステートバッファの出力は、データDQ<4>として半導体記憶装置21の出力端子21a1を介して外部に出力され、その上位サブトライステートバッファの出力は、データDQ<5>として半導体記憶装置21の出力端子21a1を介して外部に出力される。
【0213】
トライステートバッファ5a4,5b4,25c4,25d4は、そのいずれか一つが活性化され、活性化されたトライステートバッファの下位サブトライステートバッファの出力は、データDQ<6>として半導体記憶装置21の出力端子21a1を介して外部に出力され、その上位サブトライステートバッファの出力は、データDQ<7>として半導体記憶装置21の出力端子21a1を介して外部に出力される。なお、イネーブル信号OEN0<3:0>,OEN1<3:0>,OERR,OERC<3:0>が“1”のとき、トライステートバッファは活性化されて入力信号をそのまま出力し、“0”のとき不活性化されて出力がハイインピーダンスになる。
【0214】
図22は冗長制御回路24の構成を示すブロック図である。図22に示すように、冗長制御回路24は、上述の冗長制御回路6において、構成としては、冗長RAM制御回路12の替わりに冗長RAM制御回路27を、イネーブル信号出力回路14の替わりにイネーブル信号出力回路26を備えている。なお本実施の形態2では、イネーブル信号出力回路13の内部で生成されるヒット信号HITB<3:0>を、イネーブル信号出力回路13の外部に取り出している。
【0215】
図23は、冗長RAM制御回路27の構成を示す回路図である。図23に示すように、上述のアドレススクランブル回路12aと、データ入力用サブワード選択回路27bと、冗長列用アドレスエンコーダ27cと、NAND回路27dと、インバータ27e〜27hと、OR回路27l,27mとを備えている。
【0216】
インバータ27eはアドレスA<14>を反転して、アドレスAB<14>としてイネーブル信号出力回路13に出力する。インバータ27fは、インバータ27eの出力を反転して、アドレスAA<14>としてイネーブル信号出力回路13に出力する。
【0217】
インバータ27gはチップイネーブル信号CECを反転してNAND回路27dに出力する。OR回路27mは、ヒット信号HITC0〜HITC3の論理和を演算して、ヒット信号HITCとしてOR回路27lに出力する。OR回路27lは、ヒット信号HITRとヒット信号HITCとの論理和を演算してNAND回路27dに出力する。NAND回路27dは、インバータ27gの出力と、OR回路27lの出力との否定論理積を演算し、チップイネーブル信号CECRとして冗長RAM22のRAM22fに出力する。
【0218】
アドレススクランブル回路12aは、アドレスA<14:0>と、エンコード信号ENC<1:0>と、ヒット信号HITRとに基づいて、行アドレスXR<7:0>と列アドレスYR<2:0>を冗長RAM22のRAM22fに出力する。なお、行アドレスXR<7:0>及び列アドレスYR<2:0>の値は、上述の図15に示す通りである。
【0219】
冗長列用アドレスエンコーダ27cは、ヒット信号HITC0〜HITC3を基に、アドレスYR<4;3>を出力する。アドレスYR<4:3>の具体的な値を図27に示す。図27に示すように、ヒット信号HITC0=1のとき、アドレスYR<4:3>=(0,0)である。ヒット信号HITC0=0、ヒット信号HITC1=1のとき、アドレスYR<4:3>=(0,1)である。ヒット信号HITC0=0、ヒット信号HITC1=0、ヒット信号HITC2=1のとき、アドレスYR<4:3>=(1,0)である。ヒット信号HITC0=0、ヒット信号HITC1=0、ヒット信号HITC2=0、ヒット信号HITC3=1のとき、アドレスYR<4:3>=(1,1)である。ヒット信号HITC0=0、ヒット信号HITC1=0、ヒット信号HITC2=0、ヒット信号HITC3=0のとき、アドレスYR<4:3>=(1,1)である。
【0220】
データ入力用サブワード選択回路27bは、データDI<7:0>と、ヒット信号HITRと、ヒット信号HITB<3:0>とに基づいて、データDIR<7:0>を冗長RAM22に出力する。データDIR<7:0>の具体的な値を図28に示す。図28に示すように、ヒット信号HITR=1のとき、データDIR<7:0>=データDI<7:0>である。ヒット信号HITR=0のときには、データDIR<7:0>は以下の値を採る。
【0221】
ヒット信号HITB<0>=1のとき、データDIR<1:0>=データDI<1:0>、ヒット信号HITB<1>=1のとき、データDIR<1:0>=データDI<3:2>、ヒット信号HITB<2>=1のとき、データDIR<1:0>=データDI<5:4>、ヒット信号HITB<3>=1のとき、データDIR<1:0>=データDI<7:6>である。そして、ヒット信号HITB<k>=1のとき(k=0〜3)、データDIR<7:2>の値は不定である。
【0222】
インバータ27hは、ヒット信号HITRを反転して、構成切り替え信号OCとして冗長RAM22に出力する。従って、構成切り替え信号OCは、ヒット信号HITRの反転信号である。
【0223】
図24はイネーブル信号出力回路26の構成を示す回路図である。図24に示すように、インバータ26a,26bと、AND回路26c〜26fとを備えている。インバータ26aは、ヒット信号HITRを反転して出力する。インバータ26bは、インバータ26aの出力を反転してイネーブル信号OERRとして出力する。従って、イネーブル信号OERRは、ヒット信号HITRと等価な信号となる。
【0224】
AND回路26cは、インバータ26aの出力と、ヒット信号HITB<0>との論理積を演算して、イネーブル信号OERC<0>として出力する。AND回路26dは、インバータ26aの出力と、ヒット信号HITB<1>との論理積を演算して、イネーブル信号OERC<1>として出力する。AND回路26eは、インバータ26aの出力と、ヒット信号HITB<2>との論理積を演算して、イネーブル信号OERC<2>として出力する。AND回路26fは、インバータ26aの出力と、ヒット信号HITB<3>との論理積を演算して、イネーブル信号OERC<3>として出力する。
【0225】
本実施の形態2に係る半導体記憶装置21のその他の構成については、上述の実施の形態1に係る半導体記憶装置1と同じであるため、その説明は省略する。
【0226】
次に、本実施の形態2に係る半導体記憶装置21の動作について説明する。まず、正規RAM2a,2bの各正規メモリセルアレイ17に欠陥が発生していない際の動作について説明する。この場合には、ヒューズ回路10aj、11aiにおけるすべてのヒューズはプログラムされず、ヒット信号HITR,HITC,HITB<3:0>は常時“0”となる。これにより、本実施の形態2に係る正規RAM2は、上述の実施の形態1に正規RAM2と同様に動作する。
【0227】
冗長RAM22側では、チップイネーブル信号CECR=1となって、冗長RAM22が不活性になるとともに、イネーブル信号OERR,OERC<3:0>は全て“0”となって、冗長RAM22のデータDQR<7:0>は半導体記憶装置21の外部に出力されない。
【0228】
以上により、正規RAM2に欠陥が無い場合には、冗長RAM22を使用することなく、本実施の形態2に係る半導体記憶装置21が、8ビット×32kワード構成の256kbitのRAMとして機能する。また、チップイネーブル信号CECR=1であるため、冗長RAM22で余分な電力が消費されることもない。
【0229】
次に、正規RAM2の正規メモリセルアレイ17に列欠陥が発生している際の、半導体記憶装置21の動作について説明する。本実施の形態2でも、上述の実施の形態1と同様に、正規RAM2において、アドレスA<13:10>=アドレスYi<4:1>、アドレスA<14>=アドレスZi<0>、サブワード番号SB<1:0>=サブワード番号Bi<1:0>で規定される列置換対象単位(区画aの対)を、i番目の冗長区画cで置換する場合であって(i=0〜3)、サブワード番号SB<1:0>がサブワードのk番を示し(k=0〜3)、k番目の列置換対象単位を、i番目の冗長区画cで置換する場合を考える。
【0230】
正規RAM2に列欠陥が発生している場合、ヒューズ回路11aiのヒューズに対するプログラム方法は、上述の実施の形態1で説明した通りである。行置換選択回路10のヒューズ回路10ajのヒューズはプログラムされていないので、ヒット信号HITR=0、構成切り替え信号OC=1となり、冗長RAM22は、2ビット×5kワード構成のRAMとして機能する。
【0231】
冗長列用アドレス比較回路11bjは、上述のように、アドレスA<14:10>と、アドレスFCiY1〜FCiY4,FCiZ0とを比較して、すべてが一致したならば、“1”を出力する。イネーブル信号FCiENは、それを出力する単位ヒューズブロック11aaのヒューズがプログラムされているので、“1”を示す。そのため、ヒット信号HITCiは“1”となる。また、サブワード選択信号FCiB0,FCiB1が、冗長列用サブワードデコーダ11ciでデコードされて、その結果が、AND回路11ei〜11hiに入力される。これにより、ヒット信号HCi<k>が“1”となる。そして、OR回路13a〜13dのうち、ヒット信号HCi<k>が入力されているOR回路の出力が“1”となり、ヒット信号HITB<k>が“1”となる。
【0232】
正規RAM2側では、AND回路13l〜13sのうち、ヒット信号HITB<k>が入力されているAND回路は“0”を出力し、イネーブル信号OEN0<k>,OEN1<k>がアドレスA<14>の値にかかわらず“0”となり、各イネーブル信号が接続されているトライステートバッファの出力はハイインピーダンスになる。そのため、データDQNA<7:0>及びデータDQNB<7:0>のそれぞれにおいて、k番目のサブワードに対応するデータは、半導体記憶装置21の外部には出力されない。
【0233】
一方冗長RAM22側では、ヒット信号HITB<k>に対応するイネーブル信号OERC<k>が“1”となり、そのイネーブル信号が接続されているトライステートバッファが活性化される。そのため、冗長RAM22のデータDQR<1:0>が、正規RAM2のk番目のサブワードに対応する出力データの替わりに、半導体記憶装置21の外部に出力される。
【0234】
ここで、アドレスYR<4:3>は、結果的に“i”の値をエンコードしたものである。このアドレスYR<4:3>は、冗長RAM22のデコーダ22aで再びデコードされるため、RAM22fでは、i番目のサブワードに対応する冗長メモリセルにアクセスされる。
【0235】
なお正規メモリセルアレイ17において、列アドレスYN<4:0>が互いに同じ値を示し、かつ互いに番号が異なる2つのサブワードに対応した列置換対象単位のそれぞれに欠陥が生じた場合には、本実施の形態2では、冗長RAM22の複数の区画cに同時にアクセスすることができないため、それらの列置換対象単位を救済することができない。
【0236】
次に、正規RAM2の正規メモリセルアレイ17に行欠陥が発生している際の、半導体記憶装置21の動作について説明する。本実施の形態2でも、上述の実施の形態1と同様に、正規RAM2において、アドレスA<8:1>=アドレスXj<8:1>、アドレスA<14>=アドレスZj<0>で規定される行置換対象単位(区画b)を、j番目の冗長区画dで置換する場合を考える(j=0〜3)。
【0237】
正規RAM2に行欠陥が発生している場合、ヒューズ回路10ajのヒューズに対するプログラム方法は、上述の実施の形態1で説明した通りである。
【0238】
冗長行用アドレス比較回路10bjは、上述のように、アドレスA<14,8:1>と、アドレスFRjX1〜FRjX8,FRjZ0とを比較して、すべてが一致したならば、“1”を出力する。イネーブル信号FRjENは、それを出力する単位ヒューズブロック10aaのヒューズがプログラムされているので、“1”を示す。そのため、ヒット信号HITRjは“1”となる。ヒット信号HITRは、ヒット信号HITR0〜HITR3の論理和の演算結果なので、“1”を示す。
【0239】
構成切り替え信号OCは“0”を示し、冗長RAM22は8ビット×1.25kワード構成のRAMとして機能する。
【0240】
正規RAM2側では、ヒット信号HITR=1なので、アドレスA<14>やヒット信号HITB<3:0>の値に関わらず、イネーブル信号OEN0<3:0>,OEN1<3:0>の全ては“0”になり、トライステートバッファ5a1〜5a4,5b1〜5b4の全ての出力がハイインピーダンスになる。そのため、データDQNA<7:0>及びデータDQNB<7:0>のすべてが、半導体記憶装置21の外部には出力されない。
【0241】
一方冗長RAM22側では、ヒット信号HITB<3:0>の値に関係なく、インバータ26aの出力、つまりヒット信号HITRの反転信号により、イネーブル信号OERR=1、イネーブル信号OERC<3:0>=(0000)となり、データDQR<7:0>が、データDQ<7:0>として、半導体記憶装置21の外部に出力される。半導体記憶装置21のその他の動作については、上述の実施の形態1に係る半導体記憶装置1と同じである。
【0242】
冗長行用アドレス比較回路10bjにおいて、アドレスA<14,8:1>とアドレスFRjX1〜FRjX8,FRjZ0とが、一つでも一致しない場合は、ヒット信号HITRjは全て“0”になり、ヒット信号HITRも“0”になる。このときの動作は、正規RAM2に欠陥が無い場合と同じである。
【0243】
以上により、正規RAM2に行欠陥がある場合に、正規メモリセルアレイ17の欠陥が生じている領域を含む行置換対象単位が、冗長RAM22における冗長メモリセルアレイの冗長区画dと論理的に置換される。冗長区画dは4個(j=0〜3)あり、そのどれもが、正規RAM2の任意の行置換対象単位を置換することができる。
【0244】
上述では、正規メモリセルアレイ17に行欠陥あるいは列欠陥が発生した場合の置換動作について説明したが、正規メモリセルアレイ17に単ビット欠陥が発生していても、その正規メモリセルアレイ17を、冗長区画cあるいは冗長区画dで置換し、救済することができる。
【0245】
また正規メモリセルアレイ17に、行欠陥と列欠陥との両方が発生している場合には、冗長区画cと冗長区画dとの両方を用いて、正規メモリセルアレイ17を救済することができる。このとき、上述の実施の形態1と同様に、アドレスA<14:0>が、列置換対象単位と行置換対象単位との両方に含まれる正規メモリセル16を示す場合には、列置換よりも行置換を優先させて実行している。
【0246】
上述の実施の形態1に係る半導体記憶装置1では、データ出力選択回路5で、冗長RAM3の出力端子3a1のすべてを、つまり8つの出力端子3a1を半導体記憶装置1の出力端子1a1に接続する必要があったため、トライステートバッファの数が増大し、データ出力選択回路5の回路規模が大きくなっていた。
【0247】
本実施の形態2では、データ出力選択回路22cと接続されている冗長RAM22の出力端子22a1は、データDQR<1:0>を出力する出力端子22a1であるため、その端子数は2つである。これは、RAM22fの出力端子22f1の端子数(8つ)よりも小さい。そのため、列置換時の動作のみを考えると、2つの出力端子22a1を、データ出力選択回路25で、半導体記憶装置21の出力端子21a1に接続すればよい。そのため、本実施の形態2のように、トライステートバッファの数を低減することができ、実施の形態1よりも、データ出力選択回路の回路規模を小さくすることができる。なお冗長RAM22の出力端子22a1は、RAM22fからのデータDQRC<7:0>をデータ出力選択回路25に伝達するための中間接続端子として機能している。
【0248】
本実施の形態2に係るデータ入力用サブワード選択回路27bは、上述の図28に示すデータをデータDIR<7:0>として出力していたが、図29に示すデータを出力しても良い。
【0249】
図29に示すように、ヒット信号HITR=1のとき、データDIR<7:0>=データDI<7:0>であって、ヒット信号HITR=0のときには、ヒット信号HITB<0>〜<3>の値によって、データDIR<7:0>の値が異なる。ヒット信号HITB<0>=1のとき、データDIR<1:0>,DIR<3:2>,DIR<5:4>,DIR<7:6>のそれぞれがデータDI<1:0>であって、ヒット信号HITB<1>=1のとき、データDIR<1:0>,DIR<3:2>,DIR<5:4>,DIR<7:6>のそれぞれがデータDI<3:2>である。また、ヒット信号HITB<2>=1のとき、データDIR<1:0>,DIR<3:2>,DIR<5:4>,DIR<7:6>のそれぞれがデータDI<5:4>であって、ヒット信号HITB<3>=1のとき、データDIR<1:0>,DIR<3:2>,DIR<5:4>,DIR<7:6>のそれぞれがデータDI<7:6>である。
【0250】
データ入力用サブワード選択回路27bは、図29に示すデータを出力する場合には、DIセレクタ22bが必要でなくなり、データDIR<7:0>をデータDIRC<7:0>として、そのままRAM22fに入力することができる。
【0251】
実施の形態3.
図30〜36は、本発明の実施の形態3に係る半導体記憶装置31の構成を示す図である。本実施の形態3に係る半導体記憶装置31は、8ビット×32kワード構成の256kbitのRAMである。
【0252】
図30に示すように、本実施の形態3に係る半導体記憶装置31は、上述の実施の形態2に係る半導体記憶装置21において、構成としては、制御部23の替わりに制御部33を、冗長RAM22の替わりに冗長RAM32を備えるものである。冗長RAM32は、2ビット×3kワード構成の6kbitのRAMで、384行×16列で配列された複数の冗長メモリセルで構成された冗長メモリセルアレイを有している。また冗長RAM32は、正規RAM2とは独立して設けられており、その動作は、構成切り替え信号OC=1の場合、つまり列置換を行う場合の実施の形態2に係る冗長RAM22の動作とほぼ同じである。
【0253】
図31は冗長RAM32の入出力信号を示す図である。冗長RAM32が取り扱う単位データ、つまり入出力データは2ビットである。冗長RAM32には、制御部33から、9ビットの行アドレスXR<8:0>と、3ビットの列アドレスYR<2:0>と、チップイネーブル信号CECRと、ライト信号WECRと、2ビットのデータDIR<1:0>とが入力される。また、半導体記憶装置31の外部からのクロックCLKがクロックCLKRとして入力される。そして冗長RAM32は、2ビットのデータDQR<1:0>を、出力端子32a1から制御部33に出力する。
【0254】
図38は、冗長RAM32が備える冗長メモリセルアレイ88を模式的に示す図である。図38に示すように、384行×8列で配列された複数の冗長メモリセル39が、冗長RAM32における単位データ(2ビット)の1ビット分に対応している。図中のビットB<0>,B<1>は、冗長RAM32における単位データのビットを示しており、ビットB<0>が単位データの最下位ビットを示している。なお、ビットB<0>,B<1>のそれぞれに対応する、384行×8列の冗長メモリセル39を、それぞれ冗長メモリセル群88a,88bと呼ぶ。
【0255】
冗長RAM32の動作について説明する。冗長RAM32は、クロックCLKRに同期して、データの書き込み及び読み出しが行われる。冗長RAM32は、入力される行アドレスXR<8:0>をデコードして、384行のうち、そのデコードした結果が示す行を選択する。そして、列アドレスYR<2:0>をデコードして、各冗長メモリセル群88a,88bにおいて、8列のうち、そのデコードした結果が示す列を選択する。これにより、各冗長メモリセル群88a,88bにおいて、行アドレスXR<8:0>及び列アドレスYR<2:0>が示す冗長メモリセル39が選択される。
【0256】
チップイネーブル信号CECR=0であって、かつライト信号WECR=1のとき、各冗長メモリセル群88a,88bにおいて、選択された冗長メモリセル39からデータが読み出され、2ビットのデータDQR<1:0>として、制御部33に出力される。
【0257】
チップイネーブル信号CECR=0であって、かつライト信号WECR=0のとき、制御部33からのデータDIR<1:0>が、選択された冗長メモリセル39に書き込まれる。
【0258】
上述の構成を成す冗長RAM32は、それ自身のメモリセルを置換するための冗長回路を内部に有しておらず、一般的なモジュールジェネレータによって自動的に生成することができる。
【0259】
次に、正規RAM2a,2bの正規メモリセルアレイ17を、冗長RAM32の冗長メモリセルアレイ88で置換する方法について説明する。図37と、上述の図38は、正規RAM2a,2bを、冗長RAM32で置換する際の置換マッピングを示しており、これらを参照して説明する。
【0260】
図37は、各正規RAM2a,2bが備える正規メモリセルアレイ17を示しており、上述の図12に示す正規メモリセルアレイ17と同じものを示している。図中の区画e1の対、区画e2の対、及び区画e3の対のそれぞれは、上述した、正規メモリセルアレイ17の列置換対象単位を示しており、説明の便宜上、列置換対象単位を構成する区画aを、区画e1〜e3としている。なお、本実施の形態3に係る正規メモリセルアレイ17には、行置換対象単位(区画b)は予め区画されておらず、列置換対象単位のみが予め制御部33によって区画されている。
【0261】
冗長RAM32の冗長メモリセルアレイ88は、図38に示すように、3つの冗長区画f1〜f3に予め論理的に区切られている。これらの冗長区画f1〜f3は、制御部33が列置換を行う際に使用される。なお冗長RAM32は、行置換時に使用される冗長区画は備えていない。
【0262】
各冗長区画f1〜f3は、128行×16列で配列された複数の冗長メモリセル39で構成されている。行アドレスXR<8:0>=0〜127(10進数表記)の範囲が示す行に配列された複数の冗長メモリセル39が冗長区画f1を構成し、行アドレスXR<8:0>=128〜255(10進数表記)の範囲が示す行に配列された複数の冗長メモリセル39が冗長区画f2を構成し、行アドレスXR<8:0>=256〜383(10進数表記)の範囲が示す行に配列された複数の冗長メモリセル39が冗長区画f3を構成している。なお、冗長区画f1を「0番目の冗長区画f」、冗長区画f2を「1番目の冗長区画f」、冗長区画f3を「2番目の冗長区画」と呼ぶ場合ある。制御部33は、これらの冗長区画f1〜f3を冗長メモリセル領域38に対して予め規定している。
【0263】
本実施の形態3に係る半導体記憶装置31では、正規メモリセルアレイ17に欠陥が発生し、列置換を行う際には、制御部33の働きによって、欠陥の発生場所に応じた正規メモリセルアレイ17の列置換対象単位を、冗長メモリセルアレイ88の冗長区画f1〜f3の任意の一つで置換することが可能である。例えば、正規メモリセルアレイ17の区画e1の対を、冗長メモリセルアレイ88の冗長区画f1で置換することが可能であるし、区画e2の対を冗長区画f2で置換することが可能であるし、区画e3の対を、冗長メモリセルアレイ88の冗長区画f3で置換することが可能である。
【0264】
次に、このような置換を行う制御部33の内部構成について説明する。図32は制御部33の構成を示すブロック図である。図32に示すように、実施の形態3に係る制御部33は、実施の形態2に係る制御部23において、構成的には、データ出力選択回路25の替わりにデータ出力選択回路35を、冗長制御回路24の替わりに冗長制御回路34を備えるものである。
【0265】
図33はデータ出力選択回路35の構成を示す回路図である。図33に示すように、データ出力選択回路35は、基本的には、上述のデータ出力選択回路25から、トライステートバッファ25c1〜25c4を削除した構成を成している。
【0266】
トライステートバッファ25d1〜25d4は、冗長RAM32の出力端子32a1と、半導体記憶装置31のデータの出力端子31a1(図30に図示)とを接続するバッファであって、冗長RAM32が出力するデータDQR<1:0>は、トライステートバッファ25d1〜25d4のすべてに入力されている。
【0267】
トライステートバッファ25d1〜25d4は、それぞれイネーブル信号OER<0>〜OER<3>で、活性化・不活性化が制御され、イネーブル信号OER<0>〜<3>が“1”のとき、入力信号をそのまま出力し、“0”のときその出力がハイインピーダンスになる。
【0268】
図34は冗長制御回路34の構成を示すブロック図である。図34に示すように、冗長制御回路34は、列置換選択回路36と、イネーブル信号出力回路37と、冗長RAM制御回路38とを備えている。列置換選択回路36は、図8に示す列置換選択回路11から、ヒューズ回路11a3と、冗長列用アドレス比較回路11b3と、冗長列用サブワードデコーダ11c3と、AND回路11d3,11e3,11f3,11g3,11h3を削除した構成を成してる。つまり、列置換選択回路36は、ヒューズ回路11ai(i=0〜2)と、冗長列用アドレス比較回路11bi(i=0〜2)と、冗長列用サブワードデコーダ11ci(i=0〜2)と、AND回路11di,11ei,11fi,11gi,11hi(i=0〜2)とを備えている。従って、図34に示すように、列置換選択回路36にはアドレスA<14:10>が入力されており、列置換選択回路36からは、ヒット信号HITC0〜HITC2,HC0<3:0>,HC1<3:0>,HC2<3:0>が出力されている。
【0269】
図35はイネーブル信号出力回路37の構成を示す回路図である。図35に示すように、イネーブル信号出力回路37は、インバータ37a〜37hと、NAND回路37l〜37sと、OR回路37t〜37wとを備えている。OR回路37t〜37wには、それぞれヒット信号HCi<0>,HCi<1>,HCi<2>,HCi<3>(i=0〜3)が入力されている。OR回路37t〜37wは、入力された3つの信号の論理和を演算して、それぞれヒット信号HITB<0>〜HITB<3>として出力する。
【0270】
インバータ37a〜37dは、それぞれヒット信号HITB<0>〜<3>を反転して出力する。インバータ37e〜37hは、それぞれインバータ37a〜37dの出力を反転して出力する。インバータ37e〜37hの出力は、それぞれイネーブル信号OER<0>〜OER<3>としてデータ出力選択回路35に入力される。
【0271】
各NAND回路37l〜37oには、冗長RAM制御回路38からのアドレスAA<14>が入力されている。そして、NAND回路37l〜37oには、それぞれヒット信号HITB<0>〜HITB<3>が入力されている。各NAND回路37l〜37oは、入力された二つの信号の否定論理積を演算して出力する。NAND回路37l〜37oの出力は、それぞれイネーブル信号OEN0<0>〜OEN0<3>としてデータ出力選択回路35に入力される。
【0272】
各NAND回路37p〜37sには、冗長RAM制御回路38からのアドレスAB<14>が入力されている。そして、NAND回路37p〜37sには、それぞれヒット信号HITB<0>〜HITB<3>が入力されている。各NAND回路3pl〜37sは、入力された二つの信号の否定論理積を演算して出力する。NAND回路37p〜37sの出力は、それぞれイネーブル信号OEN1<0>〜OEN1<3>としてデータ出力選択回路35に入力される。なお、OR回路37t〜37wで生成されたヒット信号HITB<3:0>は、冗長RAM制御回路38にも入力される。
【0273】
図36は冗長RAM制御回路38の構成を示す回路図である。図36に示すように、冗長RAM制御回路38は、NAND回路38aと、データ入力用サブワード選択回路38bと、冗長列用アドレスエンコーダ38cと、OR回路38dと、インバータ38e〜38gとを備えている。
【0274】
インバータ38eはアドレスA<14>を反転して、アドレスAB<14>としてイネーブル信号出力回路37に出力する。インバータ38fは、インバータ38eの出力を反転して、アドレスAA<14>としてイネーブル信号出力回路37に出力する。
【0275】
インバータ38gはチップイネーブル信号CECを反転してNAND回路38aに出力する。OR回路38dは、ヒット信号HITC0〜HITC2の論理和を演算してNAND回路38aに出力する。NAND回路38aは、インバータ38gの出力と、OR回路38dの出力との否定論理積を演算し、チップイネーブル信号CECRとして冗長RAM32に出力する。
【0276】
冗長列用アドレスエンコーダ38cは、ヒット信号HITC0〜HITC2をエンコードして、アドレスXR<8:7>を出力する。ヒット信号HITC0=1のとき、アドレスXR<8:7>=(0,0)であって、ヒット信号HITC0=0、ヒット信号HITC1=1のとき、アドレスXR<8:7>=(0,1)である。また、ヒット信号HITC0=0、ヒット信号HITC1=0、ヒット信号HITC2=1のとき、アドレスXR<8:7>=(1,0)である。
【0277】
データ入力用サブワード選択回路38bは、データDI<7:0>と、ヒット信号HITB<3:0>とに基づいて、データDIR<1:0>を冗長RAM32に出力する。ヒット信号HITB<0>=1のとき、データDIR<1:0>=データDI<1:0>、ヒット信号HITB<1>=1のとき、データDIR<1:0>=データDI<3:2>、ヒット信号HITB<2>=1のとき、データDIR<1:0>=データDI<5:4>、ヒット信号HITB<3>=1のとき、データDIR<1:0>=データDI<7:6>である。なお、半導体記憶装置31の外部から入力されるライト信号WECは、そのままライト信号WECRとして冗長RAM32に入力される。
【0278】
本実施の形態3に係る半導体記憶装置31のその他の構成については、上述の実施の形態2に係る半導体記憶装置21と同じであるため、その説明は省略する。
【0279】
次に、本実施の形態3に係る半導体記憶装置31の動作について説明する。まず、正規RAM2a,2bの各正規メモリセルアレイ17に欠陥が発生していない際の動作について説明する。この場合には、列置換選択回路36のヒューズ回路11ai(i=0〜2)におけるすべてのヒューズはプログラムされず、ヒット信号HITB<3:0>はすべて常時“0”となる。これにより、本実施の形態3に係る正規RAM2は、上述の実施の形態2に正規RAM2と同様に動作する。
【0280】
冗長RAM32側では、チップイネーブル信号CECR=1となって、冗長RAM32が不活性になるとともに、イネーブル信号OER<3:0>は全て“0”となって、冗長RAM32のデータDQR<1:0>は半導体記憶装置31の外部に出力されない。
【0281】
次に、正規RAM2の正規メモリセルアレイ17に列欠陥が発生している際の、半導体記憶装置31の動作について説明する。本実施の形態3では、正規RAM2において、アドレスA<13:10>=アドレスYi<4:1>、アドレスA<14>=アドレスZi<0>、サブワード番号SB<1:0>=サブワード番号Bi<1:0>で規定される列置換対象単位を、i番目の冗長区画fで置換する場合であって(i=0〜2)、サブワード番号SB<1:0>がサブワードのk番を示し(k=0〜3)、k番目の列置換対象単位を、i番目の冗長区画fで置換する場合を考える。
【0282】
正規RAM2に列欠陥が発生している場合、ヒューズ回路11aiのヒューズに対するプログラム方法は、上述の実施の形態1で説明した通りである。冗長列用アドレス比較回路11bjは、上述のように、アドレスA<14:10>と、アドレスFCiY1〜FCiY4,FCiZ0とを比較して、すべてが一致したならば、“1”を出力する。イネーブル信号FCiENは、それを出力する単位ヒューズブロック11aaのヒューズがプログラムされているので、“1”を示す。そのため、ヒット信号HITCiは“1”となる。
【0283】
また、サブワード選択信号FCiB0,FCiB1が、冗長列用サブワードデコーダ11ciでデコードされて、その結果が、AND回路11ei〜11hiに入力される。これにより、ヒット信号HCi<k>が“1”となる。そして、イネーブル信号出力回路37のOR回路37t〜37wのうち、ヒット信号HCi<k>が入力されているOR回路の出力が“1”となり、ヒット信号HITB<k>が“1”となる。
【0284】
正規RAM2側では、イネーブル信号出力回路37のAND回路37l〜37sのうち、ヒット信号HITB<k>が入力されているAND回路は“0”を出力し、イネーブル信号OEN0<k>,OEN1<k>がアドレスA<14>の値にかかわらず“0”となり、各イネーブル信号が接続されているトライステートバッファの出力はハイインピーダンスになる。そのため、データDQNA<7:0>及びデータDQNB<7:0>のそれぞれにおいて、k番目のサブワードに対応するデータは、半導体記憶装置31の外部には出力されない。
【0285】
一方冗長RAM32側では、ヒット信号HITB<k>に対応するイネーブル信号OER<k>が“1”となり、そのイネーブル信号が接続されているトライステートバッファが活性化される。そのため、冗長RAM32のデータDQR<1:0>が、正規RAM2のk番目のサブワードに対応する出力データの替わりに、半導体記憶装置31の外部に出力される。
【0286】
上述のように本実施の形態3に係る半導体記憶装置31では、列置換対象単位に対応したデータのビット数が2ビットであるため、言い換えればサブワード単位で置換を行うため、単位データのビット数が、正規RAM2よりも小さい冗長RAM32を採用することができた。
【0287】
また、正規RAM2の冗長回路として、単位データが2ビットで構成されている冗長RAM32を採用したために、半導体記憶装置31全体として効率的なレイアウトを得ることができる。図39は、半導体記憶装置31におけるフロアプランの一例を示す図である。冗長RAM32の列数は上述の実施の形態1,2よりも少ないため、正規RAM2と横一列に並べたときの横幅の面積の増加分は、実施の形態1,2よりも少ない。また、冗長RAM32の行数は正規RAM2よりも少ないので、冗長RAM32の下方に制御部33を配置したとしても、半導体記憶装置31の縦幅を均一にすることができる。
【0288】
実施の形態4.
上述の各正規RAM2a,2bは、512行×256列で配列された複数の正規メモリセル16で構成された正規メモリセルアレイ17を備えていた。この正規メモリセルアレイ17は、図40に示すように、その中央に配置された行デコーダによって2面に分かれている場合がある。図40では、1面の正規メモリセルアレイ17は、512行×128列の正規メモリセル16で構成されており、それに対応したデータのビット数は4ビットである。また図41に示すように、正規メモリセルアレイ17は分割されておらず、1面で構成されている場合もある。なお、正規メモリセルアレイが2面に分かれている場合において、1面の正規メモリセルアレイを「サブ正規メモリセルアレイ」と呼ぶ。本実施の形態4では、図40に示す、一方の面の正規メモリセルアレイ17を「サブ正規メモリセルアレイ17AA」、他方の面の正規メモリセルアレイ17を「サブ正規メモリセルアレイ17BB」とする。
【0289】
図40に示すように、正規メモリセルアレイ17の中央に行デコーダが配置されている場合には、互いに同じ値の行アドレスで示される、サブ正規メモリセルアレイ17AAのワード線と、サブ正規メモリセルアレイ17BBのワード線とは、互いに分割されている。そのため、例えば、サブ正規メモリセルアレイ17AAのワード線が断線し行欠陥が生じた場合、その行欠陥が、サブ正規メモリセルアレイ17BBに及ぶことはほとんど無い。従って、一方のサブ正規メモリセルアレイに行欠陥が発生した場合には、そのサブ正規メモリセルアレイのみを冗長回路で置換することによっても、確実に正規メモリセルアレイ17を救済することができる。
【0290】
そこで本実施の形態4では、正規メモリセルアレイ17が2面に分割されている場合、言い換えれば、ある行アドレスで示されるワード線が分割されている場合に、より小さい容量の冗長回路で、正規メモリセルアレイ17を確実に救済することができる半導体記憶装置を提供する。
【0291】
図42〜49は、本発明の実施の形態4に係る半導体記憶装置41の構成を示す図である。本実施の形態4に係る半導体記憶装置41は、8ビット×32kワード構成の256kbitのRAMである。
【0292】
図42に示すように、本実施の形態4に係る半導体記憶装置41は、上述の実施の形態2に係る半導体記憶装置21において、構成的には、制御部23の替わりに制御部43を、冗長RAM22の替わりに冗長RAM42を備えるものである。冗長RAM42は、4ビット×256ワード構成の1kbitのRAMで、32行×32列で配列された複数の冗長メモリセルで構成された冗長メモリセルアレイを有している。また冗長RAM42は、正規RAM2とは独立して設けられている。なお各正規RAM2a,2bの正規メモリセルアレイ17は、図40に示すように行デコーダで2面に分割されている。
【0293】
図43は冗長RAM42の入出力信号を示す図である。冗長RAM42が取り扱う単位データ、つまり入出力データは4ビットである。冗長RAM42には、制御部43から、5ビットの行アドレスXR<4:0>と、3ビットの列アドレスYR<2:0>と、チップイネーブル信号CECRと、ライト信号WECRと、4ビットのデータDIR<3:0>とが入力される。また、半導体記憶装置41の外部からのクロックCLKがクロックCLKRとして入力される。そして冗長RAM42は、4ビットのデータDQR<3:0>を、出力端子42a1から制御部43に出力する。
【0294】
図51は、冗長RAM42が備える冗長メモリセルアレイ98を模式的に示す図である。図51に示すように、32行×8列で配列された複数の冗長メモリセル49が、冗長RAM42における単位データ(4ビット)の1ビット分に対応している。図中のビットB<0>〜B<3>は、冗長RAM42における単位データのビットを示しており、ビットB<0>が単位データの最下位ビット、ビットB<3>が単位データの最上位ビットを示している。なお、ビットB<0>〜B<3>のそれぞれに対応する、32行×8列の冗長メモリセル49を、それぞれ冗長メモリセル群98a〜98dと呼ぶ。
【0295】
冗長RAM42の動作について説明する。冗長RAM42は、クロックCLKRに同期して、データの書き込み及び読み出しが行われる。冗長RAM42は、入力される行アドレスXR<4:0>をデコードして、32行のうち、そのデコードした結果が示す行を選択する。そして、列アドレスYR<2:0>をデコードして、各冗長メモリセル群98a〜98dにおいて、8列のうち、そのデコードした結果が示す列を選択する。これにより、各冗長メモリセル群98a〜98dにおいて、行アドレスXR<4:0>及び列アドレスYR<2:0>が示す冗長メモリセル49が選択される。
【0296】
チップイネーブル信号CECR=0であって、かつライト信号WECR=1のとき、各冗長メモリセル群98a〜98dにおいて、選択された冗長メモリセル49からデータが読み出され、4ビットのデータDQR<3:0>として、制御部43に出力される。
【0297】
チップイネーブル信号CECR=0であって、かつライト信号WECR=0のとき、制御部43からのデータDIR<3:0>が、選択された冗長メモリセル49に書き込まれる。
【0298】
上述の構成を成す冗長RAM2a,2b及び冗長RAM42は、それら自身のメモリセルを置換するための冗長回路を内部に有しておらず、一般的なモジュールジェネレータによって自動的に生成することができる。
【0299】
次に、正規RAM2a,2bの正規メモリセルアレイ17を、冗長RAM42の冗長メモリセルアレイ98で置換する方法について説明する。図50と、上述の図51は、正規RAM2a,2bを、冗長RAM42で置換する際の置換マッピングを示しており、これらを参照して説明する。
【0300】
図50は、各正規RAM2a,2bが備える正規メモリセルアレイ17を示しており、上述の図12に示す正規メモリセルアレイ17と同じものを示している。
【0301】
図50中の破線で示すように、正規RAM2a,2bの正規メモリセルアレイ17は、行方向に延びる複数の区画g1,g2に予め論理的に区切られている。各区画g1,g2は、行置換時に使用される行置換対象単位であって、行方向に並ぶ複数の正規メモリセル16、具体的には2行×128列で配列された複数の正規メモリセル16で構成されている。
【0302】
一つの区画g1は、互いに隣接する2つの行に配列され、かつビットB<3:0>に対応する正規メモリセル16で構成されている。また、一つの区画g2は、互いに隣接する2つの行に配列され、かつビットB<7:4>に対応する正規メモリセル16で構成されている。従って、各区画g1,g2に対応したデータのビット数(4ビット)は、一つのサブ正規メモリセルアレイに対応したデータのビット数(4ビット)に一致している。なお区画g1を「0番目の区画g」、区画g2を「1番目の区画g」と呼ぶ場合ある。
【0303】
各正規RAM2a,2bの正規メモリセルアレイ17は、256個の区画g1と256個の区画g2とを有しており、正規RAM2全体としては、512個の区画g1と512個の区画g2とを有している。なお、本実施の形態4に係る正規メモリセルアレイ17には、列置換対象単位(区画aの対)は予め区画されておらず、行置換対象単位(区画g)のみが予め制御部43によって区画されている。
【0304】
冗長RAM42の冗長メモリセルアレイ98は、図51に示すように、4つの冗長区画hに予め論理的に区切られている。一つの冗長区画hは、8行×32列で配列された複数の冗長メモリセル49で構成されている。なお、行アドレスXR<4:0>=0〜7(10進数表記)の範囲が示す行に対応した冗長区画hを0番目の冗長区画h、行アドレスXR<4:0>=8〜15(10進数表記)の範囲が示す行に対応した冗長区画hを1番目の冗長区画h、行アドレスXR<4:0>=16〜23(10進数表記)の範囲が示す行に対応した冗長区画hを2番目の冗長区画h、行アドレスXR<4:0>=24〜31(10進数表記)の範囲が示す行に対応した冗長区画hを3番目の冗長区画hとする。制御部43は、この冗長区画hを冗長メモリセルアレイ98に対して予め規定している。
【0305】
本実施の形態4に係る半導体記憶装置41では、正規メモリセルアレイ17に欠陥が発生し、行置換を行う際には、制御部43の働きによって、欠陥の発生場所に応じた正規メモリセルアレイ17の行置換対象単位(区画g1,g2)を、冗長メモリセルアレイ98の冗長区画hの任意の一つで置換することが可能である。例えば、図50中の斜線で示す正規メモリセルアレイ17の区画g1を、冗長メモリセルアレイ98の0番目の冗長区画hで置換することが可能であるし、図50中の斜線で示す区画g2を、1番目の冗長区画hで置換することが可能である。
【0306】
次に、このような置換を行う制御部43の内部構成について説明する。図44は制御部43の構成を示すブロック図である。図44に示すように、実施の形態4に係る制御部43は、実施の形態2に係る制御部23において、構成的には、データ出力選択回路25の替わりにデータ出力選択回路45を、冗長制御回路24の替わりに冗長制御回路44を備えるものである。
【0307】
図45はデータ出力選択回路45の構成を示す回路図である。図45に示すように、データ出力選択回路45は、正規RAM2aのデータの出力端子2a1と半導体記憶装置41のデータの出力端子41a1(図42に図示)とを接続するトライステートバッファ45a1,45a2と、正規RAM2bのデータの出力端子2b1と半導体記憶装置41の出力端子41a1とを接続するトライステートバッファ45b1,45b2と、冗長RAM42のデータの出力端子42a1と半導体記憶装置41の出力端子41a1とを接続するトライステートバッファ45c1,45c2とを備えている。なお、トライステートバッファ45a1,45a2,45b1,45b2,45c1,45c2をまとめて、「トライステートバッファ45w」と呼ぶ場合がある。
【0308】
正規RAM2aが出力するデータDQNA<3:0>,DQNA<7:4>は、それぞれトライステートバッファ45a1,45a2に入力されている。正規RAM2bが出力するデータDQNB<3:0>,DQNB<7:4>は、それぞれトライステートバッファ45b1,45b2に入力されている。冗長RAM42が出力するデータDQR<3:0>は、トライステートバッファ45c1,45c2の両方に入力されている。各トライステートバッファ45wは、4つのサブトライステートバッファから成り、一つのサブトライステートバッファには、一つの入力データが入力される。
【0309】
トライステートバッファ45b1,45b2は、それぞれイネーブル信号OEN0<0>,OEN0<1>で、活性化・不活性化が制御される。従って、トライステートバッファ45b1,45b2のそれぞれが有する4つのサブトライステートバッファは、共通のイネーブル信号で制御される。
【0310】
トライステートバッファ45c1,45c2は、それぞれイネーブル信号OER<0>,OER<1>で、活性化・不活性化が制御される、従って、トライステートバッファ45c1,45c2のそれぞれが有する4つのサブトライステートバッファは、共通のイネーブル信号で制御される。
【0311】
トライステートバッファ45a1,45b1,45c1の間では、入力されているデータのビット位置が互いに同じであるサブトライステートバッファの出力どうしが互いに接続されている。例えば、データDQNA<0>が入力されているサブトライステートバッファの出力と、データDQNB<0>が入力されているサブトライステートバッファの出力と、データDQR<0>が入力されているサブトライステートバッファの出力とが互いに接続されている。そして、トライステートバッファ45a1,45b1,45c1のいずれか一つが活性化され、活性化されたトライステートバッファのサブトライステートバッファの出力は、データDQ<3:0>として半導体記憶装置41の出力端子41a1を介して外部に出力される。例えば、データDQNA<0>〜<3>が半導体記憶装置41の外部に出力される場合には、それぞれデータDQ<0>〜<3>として出力される。
【0312】
トライステートバッファ45a2,45b2,45c2の間では、データDQNA<4>が入力されているサブトライステートバッファと、データDQNB<4>が入力されているサブトライステートバッファと、データDQR<0>が入力されているサブトライステートバッファとが接続されており、データDQNA<5>が入力されているサブトライステートバッファと、データDQNB<5>が入力されているサブトライステートバッファと、データDQR<1>が入力されているサブトライステートバッファとが接続されている。また、データDQNA<6>が入力されているサブトライステートバッファと、データDQNB<6>が入力されているサブトライステートバッファと、データDQR<2>が入力されているサブトライステートバッファとが接続されており、データDQNA<7>が入力されているサブトライステートバッファと、データDQNB<7>が入力されているサブトライステートバッファと、データDQR<3>が入力されているサブトライステートバッファとが接続されている。そして、トライステートバッファ45a2,45b2,45c2のいずれか一つが活性化され、活性化されたトライステートバッファのサブトライステートバッファの出力は、データDQ<7:4>として半導体記憶装置41の出力端子41a1を介して外部に出力される。例えば、データDQNA<4>〜<7>が半導体記憶装置41の外部に出力される場合には、それぞれデータDQ<4>〜<7>として出力される。
【0313】
なお、イネーブル信号OEN0<1:0>,OEN1<1:0>,OER<1:0>が“1”のとき、トライステートバッファは活性化されて入力信号をそのまま出力し、“0”のとき不活性化されて出力がハイインピーダンスになる。
【0314】
図46は冗長制御回路44の構成を示す回路図である。図46に示すように、冗長制御回路44は、行置換選択回路46と、イネーブル信号出力回路47と、冗長RAM制御回路48とを備えている。
【0315】
図47は行置換選択回路46の構成を示す回路図である。図47に示すように、行置換選択回路46は、ヒューズ回路46aj(j=0〜3)と、上述の冗長行用アドレス比較回路10bj(j=0〜3)と、インバータ46cj(j=0〜3)と、AND回路46dj〜46fj(j=0〜3)と、OR回路46hと、冗長行用アドレスエンコーダ46gとを備えている。
【0316】
ヒューズ回路46ajは、上述のヒューズ回路10ajにおいて、サブワード選択信号FRjB0を出力する単位ヒューズブロック10aaを更に備えるものである。サブワード選択信号FRjB0は、それを出力するヒューズ判定回路が切断の有無を判断するヒューズが、レーザートリミングや高電圧印可によって切断されると“1”を示し、ヒューズが切断されていないと“0”を示す。
【0317】
冗長行用アドレス比較回路10bjは、上述のように、アドレスA<14,8:1>と、アドレスFRjX1〜FRjX8,FRjZ0とを互いに比較し、すべてが一致した場合に“1”を出力し、それ以外では“0”を出力する。
【0318】
AND回路46djは、冗長行用アドレス比較回路10bjの出力と、イネーブル信号FRjENとの論理積を演算し、ヒット信号HITRj(j=0〜3)として出力する。OR回路46hは、入力されたヒット信号HITR0〜HITR3の論理和を演算し、ヒット信号HITRとして、冗長RAM制御回路48に出力する。
【0319】
インバータ46cjは、サブワード選択信号FRjB0を反転して出力する。AND回路46ejは、インバータ46cjの出力とヒット信号HITRjとの論理積を演算してヒット信号HRj<0>としてイネーブル信号出力回路47に出力する。AND回路46fjは、AND回路46djの出力とサブワード選択信号FRjB0との論理積を演算してヒット信号HRj<1>としてイネーブル信号出力回路47に出力する。
【0320】
冗長行用アドレスエンコーダ46gは、入力されたヒット信号HITR0〜HITR3をエンコードして、2ビットのアドレスXR<4:3>を冗長RAM42に出力する。ヒット信号HITR0=1のときアドレスXR<4:3>=(0,0)、ヒット信号HITR0=0,ヒット信号HITR1=1のときアドレスXR<4:3>=(0,1)、ヒット信号HITR0=0,ヒット信号HITR1=0,ヒット信号HITR2=1のときアドレスXR<4:3>=(1,0)を示す。また、ヒット信号HITR0=0,ヒット信号HITR1=0,ヒット信号HITR2=0,ヒット信号HITR3=1のとき、あるいはヒット信号HITR0〜HITR3のすべてが“0”のときアドレスXR<4:3>=(1,1)を示す。
【0321】
図48はイネーブル信号出力回路47の構成を示す回路図である。図48に示すように、OR回路47a,47bと、NAND回路47c〜47fと、インバータ47l〜47oとを備えている。OR回路47aは、ヒット信号HR0<0>,HR1<0>,HR2<0>,HR3<0>の論理和を演算して出力し、OR回路47bは、ヒット信号HR0<1>,HR1<1>,HR2<1>,HR3<1>の論理和を演算して出力する。インバータ47nは、インバータ47lで反転されたOR回路47aの出力を反転してOER<0>として、データ出力選択回路45に出力する。インバータ47oは、インバータ47mで反転されたOR回路47bの出力を反転してOER<1>として、データ出力選択回路45に出力する。またOR回路47a,47bの出力は、それぞれヒット信号HITB<0>,HITB<1>として冗長RAM制御回路48に出力される。
【0322】
各NAND回路47c,47dには、アドレスAA<14>が入力されており、各NAND回路47e,47fには、アドレスAB<14>が入力されている。各NAND回路47c,47eには、OR回路47aの出力が入力されており、各NAND回路47d,47fには、OR回路47bの出力が入力されている。そして、各NAND回路47c〜47fは、入力された2つの信号の否定論理積を演算して出力する。NAND回路47c〜47fの出力は、それぞれイネーブル信号OEN0<0>,OEN0<1>,OEN1<0>,OEN1<1>としてデータ出力選択回路45に入力される。
【0323】
図49は冗長RAM制御回路48の構成を示す回路図である。図49に示すように、冗長RAM制御回路48は、データ入力用サブワード選択回路48aと、インバータ48b〜48dと、NAND回路48eとを備えている。
【0324】
インバータ48bはアドレスA<14>を反転して、アドレスAB<14>としてイネーブル信号出力回路47に出力する。インバータ48cは、インバータ48bの出力を反転して、アドレスAA<14>としてイネーブル信号出力回路47に出力する。
【0325】
インバータ48dはチップイネーブル信号CECを反転してNAND回路48eに出力する。NAND回路48eは、インバータ48dの出力と、ヒット信号HITRとの否定論理積を演算し、チップイネーブル信号CECRとして冗長RAM42に出力する。
【0326】
アドレスA<0>,A<13:12>,A<11:9>は、それぞれ列アドレスXR<0>,XR<2:1>、行アドレスYR<2:3>として冗長RAM42に出力される。データ入力用サブワード選択回路48aは、データDI<7:0>と、ヒット信号HITB<1:0>とに基づいて、データDIR<3:0>を冗長RAM42に出力する。ヒット信号HITB<0>=1のとき、データDIR<3:0>=データDI<3:0>、ヒット信号HITB<1>=1のとき、データDIR<3:0>=データDI<7:4>である。なお、半導体記憶装置41の外部から入力されるライト信号WECは、そのままライト信号WECRとして冗長RAM42に入力される。
【0327】
本実施の形態4に係る半導体記憶装置41のその他の構成については、上述の実施の形態2に係る半導体記憶装置21と同じであるため、その説明は省略する。
【0328】
次に、本実施の形態4に係る半導体記憶装置41の動作について説明する。まず、正規RAM2a,2bの各正規メモリセルアレイ17に欠陥が発生していない際の動作について説明する。この場合には、行置換選択回路46のヒューズ回路46aj(j=0〜3)におけるすべてのヒューズはプログラムされず、ヒット信号HRj<1:0>,HITR,HITB<1:0>はすべて常時“0”となる。これにより、本実施の形態4に係る正規RAM2は、上述の実施の形態2に正規RAM2と同様に動作する。
【0329】
冗長RAM42側では、チップイネーブル信号CECR=1となって、冗長RAM42が不活性になるとともに、イネーブル信号OER<1:0>は全て“0”となって、冗長RAM42のデータDQR<3:0>は半導体記憶装置41の外部に出力されない。
【0330】
次に、正規RAM2の正規メモリセルアレイ17に行欠陥が発生している際の、半導体記憶装置41の動作について説明する。本実施の形態4では、正規RAM2において、アドレスA<8:1>=アドレスXj<8:1>、アドレスA<14>=アドレスZj<0>、サブワード番号SB<0>=サブワード番号Bi<0>で規定される行置換対象単位(区画g1,g2)を、j番目の冗長区画hで置換する場合を考える(j=0〜3)。ここで、サブワード番号SB<0>は区画gの番号を示している。サブワード番号SB<0>=0のときは、0番目の区画g(区画g1)を、サブワード番号SB<0>=1のときは、1番目の区画g(区画g2)を示す。ここでは、サブワード番号SB<0>がk番目の区画g(k=0,1)を示し、k番目の区画gをj番目の区画hで置換する場合を考える。
【0331】
正規RAM2に行欠陥が発生している場合、ヒューズ回路46ajが備えるヒューズのうち、サブワード選択信号FRjB0を出力する単位ヒューズブロック10aaが有するヒューズ以外については、そのプログラム方法は、上述の実施の形態1で説明した通りである。サブワード選択信号FRjB0を出力する単位ヒューズブロック10aaが有するヒューズについては、k=0のときはプログラムせず、k=1のときにプログラムする。
【0332】
冗長行用アドレス比較回路10bjは、上述のように、アドレスA<14,8:1>と、アドレスFRjX1〜FRjX8,FRjZ0とを比較して、すべてが一致したならば、“1”を出力する。イネーブル信号FRjENは、それを出力する単位ヒューズブロック10aaのヒューズがプログラムされているので、“1”を示す。そのため、ヒット信号HITRjは“1”となる。ヒット信号HITRは、ヒット信号HITR0〜HITR3の論理和の演算結果なので、“1”を示す。また、ヒット信号HRj<k>が“1”となり、ヒット信号HITB<k>が“1”となる。
【0333】
正規RAM2側では、イネーブル信号出力回路47のAND回路47c〜47fのうち、ヒット信号HITB<k>が入力されているAND回路は“0”を出力し、イネーブル信号OEN0<k>,OEN1<k>がアドレスA<14>の値にかかわらず“0”となり、各イネーブル信号が接続されているトライステートバッファの出力はハイインピーダンスになる。そのため、データDQNA<7:0>及びデータDQNB<7:0>のそれぞれにおいて、k番目の区画gに対応するデータは、半導体記憶装置41の外部には出力されない。
【0334】
一方、冗長RAM42側では、ヒット信号HITB<k>に対応するイネーブル信号OER<k>が“1”となり、そのイネーブル信号が接続されているトライステートバッファが活性化される。そのため、冗長RAM42のデータDQR<3:0>が、正規RAM2のk番目の区画gに対応する出力データの替わりに、半導体記憶装置41の外部に出力される。
【0335】
上述のように本実施の形態4に係る半導体記憶装置41では、行置換を行う際に使用される行置換対象単位(区画g1,g2)に対応したデータのビット数(4ビット)が、正規RAM2における単位データのビット数(8ビット)よりも小さい。そのため、正規メモリセリアレイ17が2面に分割されている場合に、一つのサブ正規メモリセルアレイに対応したデータのビット数に、行置換対象単位に対応したデータのビット数を一致させることができる。言い換えれば、ある行アドレスで示される正規メモリセルアレイ17のワード線が分割されている場合に、その分割されている一つのワード線に対応したデータのビット数に、行置換対象単位に対応したビット数を一致させることができる。そのため、上述の実施の形態1,2のように、行置換対象単位(区画d)に対応したビット数が、正規RAM2の単位データのビット数と一致している場合よりも、小さい容量の冗長RAMで、正規メモリセルアレイ17を確実に救済することができる。
【0336】
実施の形態5.
図52〜55は、本発明の実施の形態5に係る半導体記憶装置51の構成を示す図である。本実施の形態5に係る半導体記憶装置51は、8ビット×32kワード構成の256kbitのRAMである。
【0337】
図52に示すように、本実施の形態5に係る半導体記憶装置51は、上述の実施の形態3に係る半導体記憶装置31において、構成としては、制御部33の替わりに制御部52を備え、上述の冗長RAM42を更に備えるものである。なお、冗長RAM32と冗長RAM42との違いを明確化するために、それぞれの入出信号の信号名を変更している。
【0338】
冗長RAM32においては、列アドレスXR<8:0>、行アドレスYR<2:0>、チップイネーブル信号CECR、ライト信号WECR、クロックCLKR、データDIR<1:0>,DQR<1:0>を、それぞれ列アドレスXR1<8:0>、行アドレスYR1<2:0>、チップイネーブル信号CECR1、ライト信号WECR1、クロックCLKR1、データDIR1<1:0>,DQR1<1:0>に変更している。
【0339】
冗長RAM42においては、列アドレスXR<4:0>、行アドレスYR<2:0>、チップイネーブル信号CECR、ライト信号WECR、クロックCLKR、データDIR<3:0>,DQR<3:0>を、それぞれ列アドレスXR2<4:0>、行アドレスYR2<2:0>、チップイネーブル信号CECR2、ライト信号WECR2、クロックCLKR2、データDIR2<3:0>,DQR2<3:0>に変更している。
【0340】
正規RAM2a,2bの正規メモリセルアレイ17を、冗長RAM42の冗長メモリセルアレイ98あるいは冗長RAM32の冗長メモリセルアレイ88で置換する方法について説明する。
【0341】
図56は、各正規RAM2a,2bが備える正規メモリセルアレイ17を示しており、上述の図12に示す正規メモリセルアレイ17と同じものを示している。図56中の破線で示すように、正規RAM2a,2bの正規メモリセルアレイ17は、上述の区画g1,g2及び区画aとに予め論理的に区分されている。図中の区画e1〜e3は、図37に示す区画e1〜e3と同様に、説明の便宜上、列置換対象単位を構成する区画aを、区画e1〜e3としている。
【0342】
本実施の形態5に係る半導体記憶装置51では、正規メモリセルアレイ17に欠陥が発生し、列置換を行う際には、制御部52の働きによって、欠陥の発生場所に応じた正規メモリセルアレイ17の列置換対象単位(区画aの対)を、冗長RAM32における冗長メモリセルアレイ88の冗長区画f1〜f3の任意の一つで置換することが可能である。また行置換を行う際には、制御部52の働きによって、欠陥の発生場所に応じた正規メモリセルアレイ17の行置換対象単位(区画g1,g2)を、冗長RAM42における冗長メモリセルアレイ98の冗長区画hの任意の一つで置換することが可能である。なお、冗長RAM32の冗長区画f1〜f3は図38に示す通りである。また、冗長RAM42の冗長区画hは図51に示す通りである。
【0343】
次に、このような置換を行う制御部52の内部構成について説明する。図53は制御部52の構成を示すブロック図である。図53に示すように、実施の形態5に係る制御部52は、実施の形態3に係る制御部33において、構成的には、データ出力選択回路35の替わりにデータ出力選択回路55を、冗長制御回路34の替わりに冗長制御回路54を備えるものである。
【0344】
図54はデータ出力選択回路55の構成を示す回路図である。図54に示すように、データ出力選択回路55は、上述のデータ出力選択回路35において、構成としては、実施の形態4に係るデータ出力選択回路45のトライステートバッファ45c1,45c2を更に備えるものである。
【0345】
冗長RAM32が出力するデータDQR1<1:0>は、トライステートバッファ25d1〜25d4のすべてに入力されており、冗長RAM42が出力するデータDQR2<3:0>は、トライステートバッファ45c1,45c2の両方に入力されている。
【0346】
トライステートバッファ45c1において、入力データをデータDQ<0>,DQ<1>,DQ<2>,DQ<3>として出力するサブトライステートバッファの出力は、それぞれ、トライステートバッファ25d1,25d2において、入力データをデータDQ<0>,DQ<1>,DQ<2>,DQ<3>として出力するサブトライステートバッファの出力と接続されている。
【0347】
トライステートバッファ45c2において、入力データをデータDQ<4>,DQ<5>,DQ<6>,DQ<7>として出力するサブトライステートバッファの出力は、それぞれ、トライステートバッファ25d3,25d4において、入力データをデータDQ<5>,DQ<6>,DQ<7>,DQ<8>として出力するサブトライステートバッファの出力と接続されている。
【0348】
なお、トライステートバッファ5a1〜5a4と、トライステートバッファ5b1〜5b4と、トライステートバッファ25d1〜25d4との間の接続関係は、上述の実施の形態3で説明した通りである。
【0349】
トライステートバッファ25d1〜25d4は、それぞれイネーブル信号OER1<0>〜OER1<3>で、活性化・不活性化が制御される。また、トライステートバッファ45c1,45c2は、それぞれイネーブル信号OER2<0>,OER2<1>で、活性化・不活性化が制御される。
【0350】
図55は冗長制御回路54の構成を示すブロック図である。図55に示すように、冗長制御回路54は、実施の形態3に係る冗長制御回路34と、実施の形態4に係る冗長制御回路44と、セレクタ回路54a〜54dと、NOR回路54e,54fと、インバータ54gとを備えている。なお冗長制御回路44は、内部で生成されるヒット信号HITRを更に外部に出力している。
【0351】
冗長制御回路34からの列アドレスXR<8:0>,行アドレスYR<2:0>,ライト信号WECR,データDIR<1:0>は、それぞれ、列アドレスXR1<8:0>,行アドレスYR1<2:0>,ライト信号WECR1,データDIR<1:0>として、冗長RAM32に出力される。
【0352】
冗長制御回路44からの列アドレスXR<4:0>,行アドレスYR<2:0>,チップイネーブル信号CECR,ライト信号WECR,データDIR<3:0>は、それぞれ、列アドレスXR2<4:0>,行アドレスYR2<2:0>,チップイネーブル信号CECR2,ライト信号WECR2,データDIR2<3:0>として、冗長RAM42に出力される。また、冗長制御回路44からのイネーブル信号OER<1:0>は、イネーブル信号OER2<1:0>として、データ出力選択回路55に出力される。
【0353】
セレクタ54aは、ヒット信号HITR=1のとき、冗長制御回路44からのイネーブル信号OEN0<1:0>をデータ出力選択回路55に出力し、ヒット信号HITR=0のとき、冗長制御回路34からのイネーブル信号OEN0<1:0>をデータ出力選択回路55に出力する。
【0354】
セレクタ54bは、ヒット信号HITR=1のとき、冗長制御回路44からのイネーブル信号OEN0<1:0>を、イネーブル信号OEN0<3:2>としてデータ出力選択回路55に出力し、ヒット信号HITR=0のとき、冗長制御回路34からのイネーブル信号OEN0<3:2>をデータ出力選択回路55に出力する。
【0355】
セレクタ54cは、ヒット信号HITR=1のとき、冗長制御回路44からのイネーブル信号OEN1<1:0>をデータ出力選択回路55に出力し、ヒット信号HITR=0のとき、冗長制御回路34からのイネーブル信号OEN1<1:0>をデータ出力選択回路55に出力する。
【0356】
セレクタ54dは、ヒット信号HITR=1のとき、冗長制御回路44からのイネーブル信号OEN1<1:0>をイネーブル信号OEN1<3:2>としてデータ出力選択回路55に出力し、ヒット信号HITR=0のとき、冗長制御回路34からのイネーブル信号OEN1<3:2>をデータ出力選択回路55に出力する。
【0357】
NOR回路54fは、冗長制御回路34からのイネーブル信号OER<3:0>とヒット信号HITRとの否定論理和を演算して、イネーブル信号OER1<3:0>としてデータ出力選択回路55に出力する。
【0358】
NOR回路54eは、冗長制御回路34からのチップイネーブル信号CECRとヒット信号HITRとの否定論理和を演算して出力する。インバータ54gは、NOR回路54eの出力を反転してチップイネーブル信号CECR1として、冗長RAM32に出力する。
【0359】
本実施の形態5に係る半導体記憶装置51のその他の構成については、上述の実施の形態3に係る半導体記憶装置31と同じであるため、その説明は省略する。
【0360】
次に、本実施の形態5に係る半導体記憶装置51の動作について説明する。まず、正規RAM2a,2bの各正規メモリセルアレイ17に欠陥が発生していない際の動作について説明する。この場合には、冗長制御回路34,44のすべてのヒューズはプログラムされず、置換制御回路44からのヒット信号HITR=0となる。従って、冗長制御回路34から出力されるイネーブル信号OEN0<3:0>,OEN1<3:0>が、データ出力選択回路55に入力される。また、冗長制御回路34では、ヒット信号HITB<3:0>はすべて常時“0”となる。これにより、本実施の形態5に係る正規RAM2は、上述の実施の形態3に係る正規RAM2と同様に動作する。
【0361】
冗長RAM32側では、チップイネーブル信号CECR1=1となって、冗長RAM32が不活性になるとともに、イネーブル信号OER1<3:0>は全て“0”となって、冗長RAM32のデータDQR1<1:0>は半導体記憶装置51の外部に出力されない。
【0362】
また冗長制御回路44では、ヒット信号HRj<1:0>,HITR,HITB<1:0>はすべて常時“0”となるため、冗長RAM42側では、チップイネーブル信号CECR2=1となって、冗長RAM42が不活性になる。更に、イネーブル信号OER2<1:0>は全て“0”となって、冗長RAM42のデータDQR2<3:0>は半導体記憶装置51の外部に出力されない。
【0363】
次に、正規RAM2の正規メモリセルアレイ17に列欠陥が発生している際の、半導体記憶装51の動作について説明する。本実施の形態5では、上述の実施の形態3と同様に、正規RAM2において、アドレスA<13:10>=アドレスYi<4:1>、アドレスA<14>=アドレスZi<0>、サブワード番号SB<1:0>=サブワード番号Bi<1:0>で規定される列置換対象単位を、i番目の冗長区画fで置換する場合であって(i=0〜2)、サブワード番号SB<1:0>がサブワードのk番を示し(k=0〜3)、k番目の列置換対象単位を、i番目の冗長区画fで置換する場合を考える。この場合の冗長制御回路34の動作については、上述の実施の形態3で説明したため、その詳細な説明は省略する。
【0364】
列置換時には、冗長制御回路44のヒューズはプログラムされないため、ヒット信号HITR=0となる。そのため、冗長制御回路34から出力されるイネーブル信号OEN0<3:0>,OEN1<3:0>が、データ出力選択回路55に入力される。
【0365】
イネーブル信号OEN0<3:0>,OEN1<3:0>は、そのうちのイネーブル信号OEN0<k>,OEN1<k>がアドレスA<14>の値にかかわらず“0”となる。従って、イネーブル信号OEN0<k>,OEN1<k>が入力されているトライステートバッファの出力はハイインピーダンスになる。そのため、データDQNA<7:0>及びデータDQNB<7:0>のそれぞれにおいて、k番目のサブワードに対応するデータは、半導体記憶装置51の外部には出力されない。
【0366】
OR回路54fに入力されているヒット信号HITRは“0”であるため、冗長制御回路34からのイネーブル信号OER<3:0>が、イネーブル信号OER1<3:0>としてデータ出力選択回路55に入力される。イネーブル信号OER<3:0>のうち、イネーブル信号OER<k>が“1”となるため、そのイネーブル信号が接続されているトライステートバッファが活性化される。そのため、冗長RAM32のデータDQR1<1:0>が、正規RAM2のk番目のサブワードに対応する出力データの替わりに、半導体記憶装置51の外部に出力される。なお、冗長制御回路44からのイネーブル信号OER<1:0>は全て“0”であるため、トライステートバッファ45c1,45c2が活性化することはない。
【0367】
次に、正規RAM2の正規メモリセルアレイ17に行欠陥が発生している際の、半導体記憶装置51の動作について説明する。本実施の形態5では、上述の実施の形態4と同様に、正規RAM2において、アドレスA<8:1>=アドレスXj<8:1>、アドレスA<14>=アドレスZj<0>、サブワード番号SB<0>=サブワード番号Bi<0>で規定される行置換対象単位(区画g1,g2)を、j番目の冗長区画hで置換する場合であって(j=0〜3)、サブワード番号SB<0>がk番目の区画g(k=0,1)を示し、k番目の区画gをj番目の区画hで置換する場合を考える。この場合の冗長制御回路44の動作については、上述の実施の形態4で説明したため、その詳細な説明は省略する。
【0368】
行置換時には、冗長制御回路44のヒューズはプログラムされ、ヒット信号HITR=1となる。従って、データ出力選択回路55には、イネーブル信号OEN0<1:0>,OEN0<3:2>,OEN1<1:0>,OEN1<3:2>として、それぞれ冗長制御回路44からのイネーブル信号OEN0<1:0>,OEN0<1:0>,OEN1<1:0>,OEN1<1:0>が入力される。
【0369】
冗長制御回路44では、ヒット信号HITB<k>が“1”となるため、イネーブル信号OEN0<1:0>,OEN1<1:0>のうち、イネーブル信号OEN0<k>,OEN1<k>がアドレスA<14>の値にかかわらず“0”となる。そのため、イネーブル信号OEN0<k>,OEN1<k>が入力される各トライステートバッファの出力はハイインピーダンスになる。そのため、データDQNA<7:0>及びデータDQNB<7:0>のそれぞれにおいて、k番目の区画gに対応するデータは、半導体記憶装置51の外部には出力されない。
【0370】
冗長制御回路44では、ヒット信号HITB<k>に対応するイネーブル信号OER<k>が“1”となる。そのため、データ出力選択回路55に入力されているイネーブル信号OER2<k>が“1”となる。従って、イネーブル信号OER2<k>が接続されているトライステートバッファが活性化される。その結果、冗長RAM42のデータDQR<3:0>が、正規RAM2のk番目の区画gに対応する出力データの替わりに、半導体記憶装置51の外部に出力される。なお、OR回路54fに入力されているヒット信号HITRは“1”であるため、イネーブル信号OER1<3:0>は全て“0”となる。そのため、トライステートバッファ25d1〜25d4が活性化することはない。
【0371】
このように本実施の形態5では、行置換用の冗長RAM42と、列置換用の冗長RAM32とを別々に設けているため、冗長回路のレイアウトの自由度が増し、半導体記憶装置51全体として効率的なレイアウトを得ることができる。
【0372】
実施の形態6.
図57〜59は、本発明の実施の形態6に係る半導体記憶装置61の構成を示す図である。本実施の形態6に係る半導体記憶装置61は、8ビット×32kワード構成の256kbitのRAMである。
【0373】
図57に示すように、本実施の形態6に係る半導体記憶装置61は、上述の実施の形態3に係る半導体記憶装置31において、構成としては、正規RAM2の替わりに正規RAM62を備えるものである。正規RAM62は、それぞれが、8ビット×16kワード構成の128kbitのRAMである正規RAM62a,62bを備えており、全体として、8ビット×32kワード構成の256kbitのRAMとして機能する。各正規RAM62a,62bは、その内部に行置換用の冗長回路を備えており、行欠陥が生じた際にはそれ自身で行置換を行うことができる。
【0374】
図58は正規RAM62aの構成を示すブロック図であって、各構成要素の配置の様子も示している。なお、正規RAM62a,62bは互いに構成が同じであるため、代表として正規RAM62aの構成について説明する。また、正規RAM62a,62bをあわせて「正規RAM62ab」と呼ぶ場合ある。
【0375】
図58に示すように、正規RAM62aは、512行×256列で配列された複数の正規メモリセル(図示せず)から構成される正規メモリセルアレイ62a1と、冗長回路として機能する冗長行62a2と、制御部62a4と、行デコーダ62a5と、冗長行用ヒューズ回路62a7と、列デコーダ62a8と、列セレクタ回路62a9と、データ入出力回路62a11とを備えている。
【0376】
正規メモリセルアレイ62a1は、中央に配置された行デコーダ62a5で左右2面に分かれており、そのサブ正規メモリセルアレイは、512行×128列で配列された複数の正規メモリセルから構成されている。そして、冗長行62a2、列セレクタ回路62a9、及びデータ入出力回路62a11は、サブ正規メモリセルアレイごとに設けられている。なお、正規RAM62a,62bの入出力信号は、上述の正規RAM2a,2bと同じである。
【0377】
図59は正規RAM62aの各構成要素の構成を示すブロック図であって、簡略化のために、図58に示す構成要素のうち、右面の正規メモリセルアレイ62a1、冗長行62a2、列セレクタ回路62a9及びデータ入出力回路62a11と、行デコーダ62a5と、冗長行デコーダ62a6と、冗長行用ヒューズ回路62a7と、列デコーダ62a8と、制御部62a4とを示している。
【0378】
図59を参照して正規RAM62aの動作について説明する。まず、正規メモリセルアレイ62a1に欠陥が発生していない場合の正規RAM62aの動作について説明する。この場合には、冗長行62a2は働かせない。なお冗長行62a2は、一行で配列された複数の冗長メモリセルXMCで構成されている冗長メモリセル領域である。
【0379】
半導体記憶装置61の外部から入力された行アドレスXNA<8:0>は、制御部62a4が有するバッファXBUFを介して、行アドレスXAとして、行デコーダ62a5に入力される。制御部62a4に設けれらた制御回路CONTは、半導体記憶装置61の外部から入力されたチップイネーブル信号CECNAが“0”のとき行デコーダ62a5を活性化にし、“1”のとき不活性化にする。行デコーダ62a5は、活性化の状態のときには、行アドレスXAをデコードして、512行のうちから1行を選択し、対応するワード線WLを“1”にして活性化し、残りの全てをのワード線WLを“0”にして不活性化にする。このとき、冗長行デコーダ62a6は行アドレスXAの値に関わらず、“0”を示す信号NEDを行デコーダ62a5に出力している。なお、信号NEDが“0”のとき行デコーダ62a5は行アドレスXAをデコードする。これにより、正規メモリセルアレイ62a1の1行が選択され、その行の正規メモリセルMCがビット線BLに接続される。
【0380】
半導体記憶装置61の外部からの列アドレスYNA<4:0>は、制御部62a4に設けられたバッファYBUFを介して、列アドレスYAとして列デコーダ62a8に入力される。
【0381】
列デコーダ62a8と接続されている列セレクタ回路62a9には、4個のマルチプレクサMUX32が設けられており、各マルチプレクサMUX32には、32本のビット線BLが接続されている。また、データ入出力回路62a11には、それぞれがセンスアンプ及び書き込みドライバを有する4個のI/O回路IOが設けられており、I/O回路IOと、マルチプレクサMUX32とは1対1で対応している。列デコーダ62a8と各マルチプレクサMUX32とは、32本の列選択線CSELで接続されており、その32本の列選択線CSELと、マルチプレクサMUX32に接続されている32本のビット線BLとは、1対1で対応している。
【0382】
列デコーダ62a8は、入力された列アドレスYAをデコードして、32本の列選択線CSELのうち、そのデコード結果に対応した1本の列選択線CSELに“1”を設定し、その他を“0”に設定する。各マルチプレクサMUX32は、“1”に設定されている列選択線CSELに対応したビット線BLを、対応するI/O回路IOに接続する。
【0383】
このとき制御回路CONTは、半導体記憶装置61の外部から入力されたライト信号WECNA及びチップイネーブル信号CECNAがともに“0”の場合には、各I/O回路IOにおいて、書き込みドライバを活性化する。これによって、半導体記憶装置61の外部から入力されたデータDINA<7:4>が、右面のサブ正規メモリセルアレイに書き込まれる。また制御回路CONTは、ライト信号WECNAが“1”であって、チップイネーブル信号CECNAが“0”の場合には、各I/O回路IOにおいてセンスンプを活性化する。これにより、右面のサブ正規メモリセルアレイから読み出されたデータが、データDQNA<7:4>として、正規RAM62aの外部に出力される。なお、正規メモリセルアレイに欠陥が発生していない場合の正規RAM62の動作は、実施の形態3に係る正規RAM2の動作と全く同じである。
【0384】
正規メモリセルアレイ62a1に行欠陥が発生している場合、冗長行用ヒューズ回路62a7内のイネーブルヒューズ(図示せず)と、行欠陥を生じている行のアドレスに対応するアドレスヒューズFXAi(図示せず)とをレーザートリミング装置によって切断する。冗長行用ヒューズ回路62a7内に設けられ、ヒューズの切断の有無を判断するヒューズ判定回路(図示せず)は、それぞれ“1”を示すイネーブル信号FENO、アドレスFXAiOを出力する。イネーブル信号FENO=1は、イネーブルヒューズが切断されたことを示し、アドレスFXAiO=1は、行欠陥を生じている行のアドレスに対応するアドレスヒューズFXAiが切断されたことを示している。これに対して、切断されなかったヒューズのヒューズ判定回路の出力は“0”である。
【0385】
冗長行デコーダ62a6は、行欠陥を生じている行を示すアドレスFXAiOと行アドレスXAとを比較し、両者が一致した場合、“1”を示す信号NEDを出力する。この信号NEDによって、冗長行62a2のワード線が活性化される。そして、行デコーダ62a5は信号NEDに応答して、全出力を“0”とする。この結果、冗長行62a2の冗長メモリセルXMCのみがビット線BLに接続される。そして、上述した、正規メモリセルアレイ62a1に欠陥が発生していない場合と同様に、各マルチプレクサMUX32が、“1”に設定されている列選択線CSELに対応したビット線BLを、対応するI/O回路IOに接続する。これにより、冗長行62a2の冗長メモリセルXMCに対してデータの読み出し及び書き込みが行われる。
【0386】
行アドレスXAがアドレスFXAiOと一致しない場合には、冗長行デコーダ62a6は“0”を示す信号NEDを出力する。従ってこの場合、行デコーダ62a5は正規メモリセルアレイ62a1に欠陥が無い場合と同様に動作し、行アドレスXA及び列アドレスYAにより指定された正規メモリセルMCがアクセスされる。
【0387】
図58に示す、左面の正規メモリセルアレイ62a1、冗長行62a2、列セレクタ回路62a9及びデータ入出力回路62a11も、図59に示す構成を成しており、図59に示す、行デコーダ62a5、冗長行デコーダ62a6、冗長行用ヒューズ回路62a7、列デコーダ62a8、及び制御部62a4と一緒になって、上述のような動作を行う。なお、左面のデータ入出力回路62a11からデータDQNA<3:0>が出力され、そのデータ入出力回路62a11にはデータDINA<3:0>が入力される。
【0388】
各正規RAM62a,62bは、半導体記憶装置61の外部から入力されるクロックCLKNAに同期して動作を行うが、図59では、そのクロックCLKNAの記載を省略している。
【0389】
このように、各正規RAM62a,62bは、その内部に行置換用の冗長回路を備えており、それ自信で行置換を行う。そのため、正規RAM62abが行置換を行ったとしても、本実施の形態6に係る制御部33の動作に何ら影響を与えることはない。また、制御部33の動作が正規RAM62abの行置換動作に何ら影響を与えることは無い。
【0390】
正規RAM62abと制御部33との接続関係は、実施の形態3に係る半導体記憶装置31での、正規RAM2a,2bと制御部33との接続関係と同じである。また、上述の構成を成す正規RAM62a,62bは、一般的なモジュールジェネレータによって自動的に生成することができる。
【0391】
次に、正規RAM62a,62bの正規メモリセルアレイ62a1に列欠陥が発生した場合の置換方法について説明する。
【0392】
図60は、正規RAM62abが備える正規メモリセルアレイと冗長行とを模式的に示す図である。正規RAM62abの正規メモリセルアレイの構成は、上述の実施の形態3に係る正規メモリセルアレイ17の構成と同じである。
【0393】
図60に示すように、正規RAM62abの正規メモリセルアレイは、実施の形態3に係る正規メモリセルアレイ17と同様に、予め複数の区画aに区切られている。図中の区画e1〜e3は、図37に示す区画e1〜e3と同様に、説明の便宜上、列置換対象単位を構成する区画aを、区画e1〜e3としている。また冗長RAM32の冗長メモリセルアレイ88は、図38に示すように、区画f1〜f3に予め区切られている。
【0394】
本実施の形態6に係る半導体記憶装置61では、正規RAM62abの正規メモリセルアレイに欠陥が発生し、列置換を行う際には、制御部33の働きによって、欠陥の発生場所に応じた正規メモリセルアレイの列置換対象単位(区画aの対)を、冗長RAM32における冗長メモリセルアレイ88の冗長区画f1〜f3の任意の一つで置換することが可能である。また行置換を行う際には、上述のように、行欠陥を生じている行に並ぶ正規メモリセルMCを、冗長行の冗長メモリセルXMCで置換することが可能である。
【0395】
本実施の形態6に係る制御部33は、列置換対象単位を、図37に示す形状で、正規メモリセルアレイに予め規定しているが、正規RAM62ab側で行置換が行われるときには、列置換対象単位の形状が変化する。つまり、列置換だけを行う場合の列置換対象単位の形状と、行置換及び列置換を行う場合の列置換対象単位の形状とは互いに異なる。これは、列置換時に、入力された行アドレスXN<8:0>が行欠陥が発生している行を示す場合には、その行では無く、冗長行の冗長メモリセルXMCにアクセスされるためである。図60中の区画e1〜e3はそのときの列置換対象単位の形状を示している。具体的には、行アドレスXN<8:0>=3(10進数表記)で示される行が、冗長行で置換される場合の区画e1〜e3の形状を示しており、区画e1〜e3は、行アドレスXN<8:0>=3(10進数表記)で示される行に並ぶ正規メモリセルMCを含まず、その替わりに冗長行の冗長メモリセルXMCを含んでいる。
【0396】
本実施の形態6に係る半導体記憶装置61の列置換時の動作については、上述の実施の形態3に係る半導体記憶装置31と同じであるため、その詳細な説明は省略する。また、半導体記憶装置61のその他の構成についは、半導体記憶装置31と同じであるため、その説明は省略する。
【0397】
このように本実施の形態6に係る半導体記憶装置61では、上述の第2の従来技術とは異なり、行置換及び列置換を行うことができる。また、正規RAM62abのように、内部に行置換用の冗長回路を有する正規RAMは通常簡単に設計することができるため、その外部には制御部33と列置換用の冗長RAM32とを設けることによって、列置換及び行置換の両方を実現できる。
【0398】
実施の形態7.
図61〜63は、本発明の実施の形態7に係る半導体記憶装置71の構成を示す図である。本実施の形態7に係る半導体記憶装置71は、8ビット×32kワード構成の256kbitのRAMである。
【0399】
図61に示すように、本実施の形態7に係る半導体記憶装置71は、上述の実施の形態4に係る半導体記憶装置41において、構成としては、正規RAM2の替わりに正規RAM72を備えるものである。正規RAM72は、それぞれが、8ビット×16kワード構成の128kbitのRAMである正規RAM72a,72bを備えており、全体として、8ビット×32kワード構成の256kbitのRAMとして機能する。各正規RAM72a,72bは、その内部に列置換用の冗長回路を備えており、列欠陥が生じた際にはそれ自身で列置換を行うことができる。
【0400】
図62は正規RAM72aの構成を示すブロック図であって、各構成要素の配置の様子も示している。なお、正規RAM72a,72bは互いに構成が同じであるため、代表して正規RAM72aの構成について説明する。また、正規RAM72a,72bをあわせて「正規RAM72ab」と呼ぶ場合ある。
【0401】
図62に示すように、正規RAM72aは、上述の正規メモリセルアレイ62a1、制御部62a4、行デコーダ62a5、列デコーダ62a8及びデータ入出力回路62a11と、冗長回路として機能する冗長列72a3と、列セレクタ回路72a9と、I/Oセレクタ回路72a10とを備えている。
【0402】
冗長列72a3、列セレクタ回路72a9、I/Oセレクタ回路72a10、及びデータ入出力回路62a11は、正規メモリセルアレイ62a1のサブ正規メモリセルアレイごとに設けられている。なお、正規RAM72a,72bの入出力信号は、上述の正規RAM2a,2bと同じである。
【0403】
図63は正規RAM72aの各構成要素の構成を示すブロック図であって、簡略化のために、図62に示す構成要素のうち、右面の正規メモリセルアレイ62a1、冗長列72a3、列セレクタ回路72a9、I/Oセレクタ回路72a10及びデータ入出力回路62a11と、行デコーダ62a5と、列デコーダ62a8と、制御部62a4とを示している。
【0404】
正規RAM72の動作について説明する。正規RAM72a,72bの動作は互いに同じであるため、代表して正規RAM72aの動作について説明する。
【0405】
まず、正規メモリセルアレイ62a1に欠陥が発生していない場合の正規RAM72aの動作について説明する。この場合には、冗長列72a3は働かせない。なお冗長列72a3は、32列で配列された複数の冗長メモリセルYMCで構成されている冗長メモリセル領域である。
【0406】
半導体記憶装置71の外部から入力された行アドレスXNA<8:0>は、制御部62a4が有するバッファXBUFを介して、行アドレスXAとして、行デコーダ62a5に入力される。制御部62a4の制御回路CONTは、半導体記憶装置71の外部から入力されたチップイネーブル信号CECNAが“0”のとき行デコーダ62a5を活性化にし、“1”のとき不活性化にする。行デコーダ62a5は、活性化の状態のときには、行アドレスXAをデコードして、512行のうちから1行を選択し、対応するワード線WLを“1”にして活性化し、残りの全てをのワード線WLを“0”にして不活性化にする。これにより、正規メモリセルアレイ62a1の1行が選択され、その行の正規メモリセルMCがビット線BLに接続される。
【0407】
半導体記憶装置71の外部からの列アドレスYNA<4:0>は、制御部62a4のバッファYBUFを介して、列アドレスYAとして列デコーダ62a8に入力される。
【0408】
列デコーダ62a8と接続されている列セレクタ回路72a9には、正規メモリセルアレイ62a1に対応した4個のマルチプレクサMUX32aと、冗長列72a3に対応した1個のマルチプレクサMUX32bが設けられており、各マルチプレクサMUX32a,MUX32bには、32本のビット線BLが接続されている。
【0409】
I/Oセレクタ回路72a10には、1個のマルチプレクサMUX2と1個のヒューズ回路FSとから成る組が、4組設けられている。各ヒューズ回路FSの内部には、図示しないヒューズ及びヒューズ判定回路が設けられている。ヒューズ判定回路は、ヒューズが切断されたときには“1”、切断されていないときには“0”を示す信号FYを、対応するマルチプレクサMUX2に出力する。
【0410】
マルチプレクサMUX2のそれぞれは、列セレクタ回路72a9のマルチプレクサMUX32bに接続されている。マルチプレクサMUX2は、更にマルチプレクサMUX32aと、1対1で接続されている。
【0411】
データ入出力回路62a11には、それぞれがセンスアンプ及び書き込みドライバを有する4個のI/O回路IOが設けられており、4個のI/O回路IOと4個のマルチプレクサMUX2とが1対1で接続されている。列デコーダ62a8と各マルチプレクサMUX32a,MUX32bとは、32本の列選択線CSELで接続されており、その32本の列選択線CSELと、マルチプレクサMUX32a,MUX32bに接続されている32本ビット線BLとは、1対1で対応している。
【0412】
列デコーダ62a8は、入力された列アドレスYAをデコードして、32本の列選択線CSELのうち、そのデコード結果に対応した1本の列選択線CSELに“1”を設定し、その他を“0”に設定する。各マルチプレクサMUX32aは、“1”に設定されている列選択線CSELに対応したビット線BLを、対応するマルチプレクサMUX2に接続する。またマルチプレクサMUX32bは、“1”に設定されている列選択線CSELに対応したビット線BLを、各マルチプレクサMUX2に接続する。
【0413】
正規メモリセルアレイ62a1に欠陥が生じていない場合には、I/Oセレクタ回路72a10におけるヒューズ回路FSのヒューズは切断されていないため、信号FYは“0”を示す。これにより、各マルチプレクサMUX2は、正規メモリセルアレイ62a1のビット線を、対応するI/O回路IOに接続する。
【0414】
このとき制御回路CONTは、半導体記憶装置71の外部から入力されたライト信号WECNA及びチップイネーブル信号CECNAがともに“0”の場合には、各I/O回路IOにおいて、書き込みドライバを活性化する。これによって、半導体記憶装置71の外部から入力されたデータDINA<7:4>が、右面のサブ正規メモリセルアレイに書き込まれる。また制御回路CONTは、ライト信号WECNAが“1”であって、チップイネーブル信号CECNAが“0”の場合には、各I/O回路IOにおいてセンスンプを活性化する。これにより、右面のサブ正規メモリセルアレイから読み出されたデータが、データDQNA<7:4>として、正規RAM72aの外部に出力される。
【0415】
正規メモリセルアレイ62a1に列欠陥が発生している場合、列欠陥を生じている列を含む32列束に対応する、I/Oセレクタ回路72a10内のヒューズ回路FSのヒューズを、レーザトリミング装置によって切断する。ヒューズが切断されたヒューズ回路FSは、“1”を示す信号FYを、それに対応するマルチプレクサMUX2に出力する。
【0416】
各マルチプレクサMUX32aは、上述のようにして列デコーダ62a8によって“1”に設定された列選択線CSELに対応したビット線BLを、対応するマルチプレクサMUX2に接続する。またマルチプレクサMUX32bは、“1”に設定されている列選択線CSELに対応したビット線BLを、各マルチプレクサMUX2に接続する。
【0417】
4個のマルチプレクサMUX2のうち、“1”を示す信号FYを受け取ったマルチプレクサMUX2は、冗長列72a3のビット線を、対応するI/O回路IOに接続する。その他のマルチプレクサMUX2は、正規メモリセルアレイ62a1のビット線を、対応するIO回路IOに接続する。
【0418】
ワード線選択は、正規メモリセルアレイ62a1に欠陥が無い場合と同様に実施される。このようにして、列欠陥が生じている列を含む32列束に代わって、冗長列72a3がアクセスされる。
【0419】
図62に示す、左面の正規メモリセルアレイ62a1、冗長列72a3、列セレクタ回路72a9、I/Oセレクタ回路72a10、及びデータ入出力回路62a11も、図63に示す構成を成しており、図63に示す、行デコーダ62a5、列デコーダ62a8、及び制御部62a4と一緒になって、上述のような動作を行う。なお、左面のデータ入出力回路62a11からはデータDQNA<3:0>が出力され、そのデータ入出力回路62a11にはデータDINA<3:0>が入力される。
【0420】
各正規RAM72a,72bは、半導体記憶装置71の外部から入力されるクロックCLKNAに同期して動作を行うが、図63では、そのクロックCLKNAの記載を省略している。
【0421】
このように、各正規RAM72a,72bは、その内部に列置換用の冗長回路を備えており、それ自信で列置換を行う。そのため、正規RAM72a,72bが列置換を行ったとしても、本実施の形態7に係る制御部43の動作に何ら影響を与えることはない。なお、上述のように正規RAM72a,72bの入出力信号は、正規RAM2a,2bと同じであり、制御部43との接続関係は、実施の形態4に係る半導体記憶装置41での、正規RAM2a,2bと制御部43との接続関係と同じである。また、後述する制御部43の行置換が正規RAM62abの列置換動作に何ら影響を与えることは無い。
【0422】
上述の構成を成す正規RAM72a,72bは、一般的なモジュールジェネレータによって自動的に生成することができる。
【0423】
次に、正規RAM72a,72bの正規メモリセルアレイ62a1に行欠陥が発生した場合の置換方法について説明する。
【0424】
図64は、正規RAM72abが備える正規メモリセルアレイと冗長列とを模式的に示す図である。正規RAM72abの正規メモリセルアレイの構成は、上述の実施の形態4に係る正規メモリセルアレイ17の構成と同じである。なお図中の冗長列1は図62の左面の冗長列に対応し、冗長列2は右面の冗長列に対応している。
【0425】
図64に示すように、正規RAM72abの正規メモリセルアレイは、実施の形態4に係る正規メモリセルアレイ17と同様に、予め複数の区画g1,g2に論理的に区切られており、区画g1,g2は行置換対象単位である。また冗長RAM42の冗長メモリセルアレイ98は、図51に示すように、4つの冗長区画hに予め区切られている。
【0426】
本実施の形態7に係る半導体記憶装置71では、正規RAM72abの正規メモリセルアレイに欠陥が発生し、行置換を行う際には、制御部43の働きによって、欠陥の発生場所に応じた正規メモリセルアレイの行置換対象単位(区g1,g2)を、冗長RAM42における冗長メモリセルアレイ98の冗長区画hの任意の一つで置換することが可能である。また列置換を行う際には、上述のように、列欠陥を生じている列に並ぶ正規メモリセルMCを、冗長列の冗長メモリセルYMCで置換することが可能である。
【0427】
本実施の形態7に係る制御部43は、行置換対象単位を、図50に示す形状で、正規メモリセルアレイに予め規定しているが、正規RAM72ab側で列置換が行われるときには、行置換対象単位の形状が変化する。つまり、行置換だけを行う場合の行置換対象単位の形状と、行置換及び列置換を行う場合の行置換対象単位の形状とは互いに異なる。これは、行置換時に入力される列アドレスYN<4:0>が、列欠陥が発生している列を含む32列束のいずれかを示す場合には、その32列束では無く、冗長列の冗長メモリセルYMCにアクセスされるためである。図64中の斜線で示す冗長区画g1はそのときの行置換対象単位の形状を示している。具体的には、ビットB<1>に対応した32列束が、冗長列1で置換される場合の冗長区画g1を示しており、冗長区画g1は、ビットB<1>に対応した正規メモリセルMCを含まず、その替わりに冗長列1の冗長メモリセルYMCを含んでいる。
【0428】
本実施の形態7に係る半導体記憶装置71の行置換時の動作については、上述の実施の形態4に係る半導体記憶装置41と同じであるため、その詳細な説明は省略する。また、半導体記憶装置71のその他の構成についは、半導体記憶装置41と同じであるため、その説明は省略する。
【0429】
このように本実施の形態7に係る半導体記憶装置71では、上述の第2の従来技術とは異なり、行置換及び列置換を行うことができる。また、正規RAM72abのように、内部に列置換用の冗長回路を有する正規RAMは通常簡単に設計することができるため、その外部には制御部43と行置換用の冗長RAM42とを設けることによって、列置換及び行置換の両方を実現できる。
【0430】
なお上述の実施の形態1〜7では、データを半導体記憶装置の外部に出力するデータ出力選択回路を、複数のトライステートバッファで構成していたが、図65に示すように、AND回路とOR回路との組み合わせで、かかるデータ出力選択回路を構成しても良い。なお図65では、データDQ<0>を出力するための回路構成のみを示しているが、データDQ<1>〜DQ<7>についても同様である。
【0431】
図65に示す回路では、データDQNA<0>とイネーブル信号OEN1<0>との論理和の演算結果と、データDQNB<0>とイネーブル信号OEN0<0>との論理和の演算結果と、データDQR<6>とイネーブル信号OER3<0>との論理和の演算結果と、データDQR<4>とイネーブル信号OER2<0>との論理和の演算結果と、データDQR<2>とイネーブル信号OER1<0>との論理和の演算結果と、データDQR<0>とイネーブル信号OER0<0>との論理和の演算結果との論理積を演算し、その結果をデータDQ<0>として、半導体記憶装置の外部に出力している。
【0432】
また、上述の実施の形態1〜7において、正規RAMと冗長RAMとを互いに同じ半導体基板上に形成しても良いし、互いに異なる半導体基板上に形成しても良い。
【0433】
また上述の実施の形態1〜7では、置換情報の蓄積手段として、ヒューズをプログラムする方法を採用したが、他の方法を採用しても良い。例えば、正規RAMの不良を自動的に判別し、その判別結果に応じた置換情報をレジスタに蓄える、BIST(Buld In Self Test)技術を適用した回路を、本発明の半導体記憶装置に組み込んで、かかるレジスタに書き込まれた置換情報を使用しても良い。
【0434】
【発明の効果】
この発明のうち請求項1に係る半導体記憶装置によれば、置換対象単位に対応したデータのビット数が、第1の記憶装置における単位データのビット数と同じである場合よりも、第2の記憶装置の回路規模を小さくすることができる。
【0435】
更に、置換時に第2の記憶装置の一部の冗長メモリセルを使用することが可能であるため、不良が発生している冗長メモリセルを使用せずに、置換対象単位を冗長メモリセルで置換することができる。その結果、半導体記憶装置の製造の歩留まりが向上する。
【0436】
また、この発明のうち請求項2に係る半導体記憶装置によれば、制御部は、第1の記憶装置におけるデータのうち、置換対象単位に対応したデータ以外のデータを、そのビット位置でそのまま出力しているため、データのビット位置をシフトして出力する場合よりも、データ出力までの遅延を低減できる。
【0437】
また、この発明のうち請求項3に係る半導体記憶装置によれば、第2の記憶装置で複数の第1の記憶装置を救済することができるため、第1の記憶装置ごとに第2の記憶装置を設ける必要が無い。そのため、第2の記憶装置の回路規模を小さくすることができる。その結果、半導体記憶装置の製造の歩留まりが向上する。
【0438】
また、この発明のうち請求項4に係る半導体記憶装置によれば、正規メモリセルの列方向にビット線を、その行方向にワード線を配置した際、行方向の正規メモリセルの不良は、単位データの複数のビットに及ぶ場合が多い。そのため、第1の記憶装置における単位データのビット数よりも小さい、第1の置換対象単位に対応したビット数に、第2の置換対象単位に対応したビット数を一致させた場合よりも、より多くの正規メモリセルを救済することができる。その結果、半導体記憶装置の製造の歩留まりが向上する。
【0439】
また、この発明のうち請求項5に係る半導体記憶装置によれば、ワード線が延在する方向に並ぶ正規メモリセルを救済する際に使用される置換対象単位に対応したデータのビット数が、第1の記憶装置における単位データのビット数よりも小さい。従って、その置換対象単位に対応したデータのビット数が、第1の記憶装置における単位データのビット数と一致する場合とは異なり、ワード線が分割されている場合に、置換対象単位に対応したデータのビット数を、分割された一つのワード線に対応するデータのビット数と一致させることができる。そのため、置換対象単位に対応したデータのビット数が、第1の記憶装置における単位データのビット数と一致する場合よりも、小さい容量の第2の記憶装置で、正規メモリセルアレイを確実に救済することができる。その結果、半導体記憶装置の製造の歩留まりが向上する。
【0440】
また、この発明のうち請求項6に係る半導体記憶装置によれば、中間接続端子の端子数が、第2の記憶装置の出力端子の端子数よりも小さいため、第2のデータ出力選択回路で、第2の記憶装置の出力端子のすべてを、半導体記憶装置の出力端子に接続する場合よりも、第2のデータ出力選択回路の回路規模を小さくすることができる。
【0441】
また、この発明のうち請求項7に係る半導体記憶装置によれば、行方向に並ぶ正規メモリセル及び列方向に並ぶ正規メモリセルの両方を救済することができる。
【0442】
また、この発明のうち請求項8に係る半導体記憶装置によれば、行方向に並ぶ正規メモリセルを置換する記憶装置と、列方向に並ぶ正規メモリセルを置換する記憶装置とを別々に設けているため、冗長回路として使用される記憶装置のレイアウトの自由度が増す。
【0443】
また、この発明のうち請求項9に係る半導体記憶装置によれば、1ビットごとに置換する場合よりも、制御部の回路構成を簡単にできる。
【0444】
また、この発明のうち請求項10に係る半導体記憶装置によれば、1ビットごとにバッファを制御する場合よりも、制御部の回路構成を簡単にできる。
【0445】
また、この発明のうち請求項11に係る半導体記憶装置によれば、正規メモリセルの列方向にビット線を、その行方向にワード線を配置した際、列置換を優先する場合よりも、多くの正規メモリセルを救済することができる。その結果、半導体記憶装置の製造の歩留まりが向上する。
【図面の簡単な説明】
【図1】本発明の実施の形態1に係る半導体記憶装置の構成を示す図である。
【図2】本発明の実施の形態1に係る半導体記憶装置の構成を示す図である。
【図3】本発明の実施の形態1に係る半導体記憶装置の構成を示す図である。
【図4】本発明の実施の形態1に係る半導体記憶装置の構成を示す図である。
【図5】本発明の実施の形態1に係る半導体記憶装置の構成を示す図である。
【図6】本発明の実施の形態1に係る半導体記憶装置の構成を示す図である。
【図7】本発明の実施の形態1に係る半導体記憶装置の構成を示す図である。
【図8】本発明の実施の形態1に係る半導体記憶装置の構成を示す図である。
【図9】本発明の実施の形態1に係る半導体記憶装置の構成を示す図である。
【図10】本発明の実施の形態1に係る半導体記憶装置の構成を示す図である。
【図11】本発明の実施の形態1に係る半導体記憶装置の構成を示す図である。
【図12】本発明の実施の形態1に係る正規メモリセルアレイの構成を示す図である。
【図13】本発明の実施の形態1に係る冗長メモリセルアレイの構成を示す図である。
【図14】本発明の実施の形態1に係るエンコード信号ENCの値を示す図である。
【図15】本発明の実施の形態1に係るアドレススクランブル表を示す図である。
【図16】本発明の実施の形態1に係るデータ入力用サブワード選択回路が出力するデータを示す図である。
【図17】本発明の実施の形態1に係るデータ入力用サブワード選択回路が出力するデータを示す図である。
【図18】本発明の実施の形態2に係る半導体記憶装置の構成を示す図である。
【図19】本発明の実施の形態2に係る半導体記憶装置の構成を示す図である。
【図20】本発明の実施の形態2に係る半導体記憶装置の構成を示す図である。
【図21】本発明の実施の形態2に係る半導体記憶装置の構成を示す図である。
【図22】本発明の実施の形態2に係る半導体記憶装置の構成を示す図である。
【図23】本発明の実施の形態2に係る半導体記憶装置の構成を示す図である。
【図24】本発明の実施の形態2に係る半導体記憶装置の構成を示す図である。
【図25】本発明の実施の形態2に係るDIセレクタが出力するデータを示す図である。
【図26】本発明の実施の形態2に係るデータ出力選択回路22cが出力するデータを示す図である。
【図27】本発明の実施の形態2に係る冗長列用アドレスエンコーダが出力するデータを示す図である。
【図28】本発明の実施の形態2に係るデータ入力用サブワード選択回路が出力するデータを示す図である。
【図29】本発明の実施の形態2に係るデータ入力用サブワード選択回路が出力するデータを示す図である。
【図30】本発明の実施の形態3に係る半導体記憶装置の構成を示す図である。
【図31】本発明の実施の形態3に係る半導体記憶装置の構成を示す図である。
【図32】本発明の実施の形態3に係る半導体記憶装置の構成を示す図である。
【図33】本発明の実施の形態3に係る半導体記憶装置の構成を示す図である。
【図34】本発明の実施の形態3に係る半導体記憶装置の構成を示す図である。
【図35】本発明の実施の形態3に係る半導体記憶装置の構成を示す図である。
【図36】本発明の実施の形態3に係る半導体記憶装置の構成を示す図である。
【図37】本発明の実施の形態3に係る正規メモリセルアレイの構成を示す図である。
【図38】本発明の実施の形態3に係る冗長メモリセルアレイの構成を示す図である。
【図39】本発明の実施の形態3に係る半導体記憶装置のフロアプランの一例を示す図である。
【図40】正規RAMの一般的な構成を示す図である。
【図41】正規RAMの一般的な構成を示す図である。
【図42】本発明の実施の形態4に係る半導体記憶装置の構成を示す図である。
【図43】本発明の実施の形態4に係る半導体記憶装置の構成を示す図である。
【図44】本発明の実施の形態4に係る半導体記憶装置の構成を示す図である。
【図45】本発明の実施の形態4に係る半導体記憶装置の構成を示す図である。
【図46】本発明の実施の形態4に係る半導体記憶装置の構成を示す図である。
【図47】本発明の実施の形態4に係る半導体記憶装置の構成を示す図である。
【図48】本発明の実施の形態4に係る半導体記憶装置の構成を示す図である。
【図49】本発明の実施の形態4に係る半導体記憶装置の構成を示す図である。
【図50】本発明の実施の形態4に係る正規メモリセルアレイの構成を示す図である。
【図51】本発明の実施の形態4に係る冗長メモリセルアレイの構成を示す図である。
【図52】本発明の実施の形態5に係る半導体記憶装置の構成を示す図である。
【図53】本発明の実施の形態5に係る半導体記憶装置の構成を示す図である。
【図54】本発明の実施の形態5に係る半導体記憶装置の構成を示す図である。
【図55】本発明の実施の形態5に係る半導体記憶装置の構成を示す図である。
【図56】本発明の実施の形態5に係る正規メモリセルアレイの構成を示す図である。
【図57】本発明の実施の形態6に係る半導体記憶装置の構成を示す図である。
【図58】本発明の実施の形態6に係る半導体記憶装置の構成を示す図である。
【図59】本発明の実施の形態6に係る半導体記憶装置の構成を示す図である。
【図60】本発明の実施の形態6に係る正規メモリセルアレイの構成を示す図である。
【図61】本発明の実施の形態7に係る半導体記憶装置の構成を示す図である。
【図62】本発明の実施の形態7に係る半導体記憶装置の構成を示す図である。
【図63】本発明の実施の形態7に係る半導体記憶装置の構成を示す図である。
【図64】本発明の実施の形態7に係る正規メモリセルアレイの構成を示す図である。
【図65】データ出力選択回路の回路構成の変形例を示す図である。
【図66】第1の従来技術における半導体記憶装置の構成を示す図である。
【図67】第1の従来技術における半導体記憶装置の構成を示す図である。
【図68】第1の従来技術における半導体記憶装置の構成を示す図である。
【図69】第1の従来技術における半導体記憶装置の構成を示す図である。
【符号の説明】
1,21,31,41,51,61,71 半導体記憶装置、1a1,3a1,21a1,22a1,22f1,31a1,32a1,41a1,42a1 出力端子、2,2a,2b,62,62a,62b,72,72a,72b 正規RAM、3,22,32,42 冗長RAM、4,23,33,43,52 制御部、5,22c,25,35,45,55 データ出力選択回路、5c1〜5c4,5d1〜5d4,5e1〜5e4,5f1〜5f4 トライステートバッファ、16,MC 正規メモリセル、17 正規メモリセル領域、18 冗長メモリセル領域、19,39,49,XMC,YMC 冗長メモリセル、88,98 冗長メモリセルアレイ、62a1 正規メモリセルアレイ、62a2 冗長行、72a3 冗長列。
Claims (11)
- 正規メモリセル領域を有する第1の記憶装置と、
前記第1の記憶装置とは独立して設けられ、冗長メモリセル領域を有する第2の記憶装置と、
欠陥が生じた前記正規メモリセル領域を救済する際に使用される置換対象単位を前記正規メモリセル領域に対して予め規定しておくとともに、前記正規メモリセル領域に実際に欠陥が生じた際に、前記冗長メモリセル領域を構成する複数の冗長メモリセルの一部で、前記正規メモリセル領域の前記置換対象単位を置換することが可能な制御部と
を備え、
前記置換対象単位に対応したデータのビット数は、前記第1の記憶装置における単位データのビット数よりも小さい、半導体記憶装置。 - 正規メモリセル領域を有する第1の記憶装置と、
前記第1の記憶装置とは独立して設けられ、冗長メモリセル領域を有する第2の記憶装置と、
欠陥が生じた前記正規メモリセル領域を救済する際に使用される置換対象単位を前記正規メモリセル領域に対して予め規定しておくとともに、前記正規メモリセル領域に実際に欠陥が生じた際に、前記冗長メモリセル領域で前記正規メモリセル領域の前記置換対象単位を置換する制御部と
を備え、
前記置換対象単位に対応したデータのビット数は、前記第1の記憶装置における単位データのビット数よりも小さく、
前記制御部は、
前記置換対象単位を前記冗長メモリセル領域で置換する際、
前記第1の記憶装置における単位データのうち、前記置換対象単位に対応したデータ以外については、そのビット位置でそのまま出力し、
前記置換対象単位に対応したデータについては、その替わりに、そのビット位置に、前記冗長メモリセル領域から読み出したデータを出力する、半導体記憶装置。 - 正規メモリセル領域をそれぞれが有し、互いに独立して設けられ、かつ互いに異なるアドレス領域が割り当てられた複数の第1の記憶装置と、
各前記第1の記憶装置とは独立して設けられ、冗長メモリセル領域を有する第2の記憶装置と、
各前記第1の記憶装置において、欠陥が生じた前記正規メモリセル領域を救済する際に使用される置換対象単位を前記正規メモリセル領域に対して予め規定しておくとともに、入力されたアドレスに基づいて、複数の前記第1の記憶装置のうち、前記アドレスに対応した前記第1の記憶装置における前記置換対象単位を、前記冗長メモリセル領域で置換する制御部と
を備え、
各前記第1の記憶装置において、前記置換対象単位に対応したデータのビット数は、単位データのビット数よりも小さい、半導体記憶装置。 - 行列状に配列された複数の正規メモリセルで構成されている正規メモリセル領域を有する第1の記憶装置と、
前記第1の記憶装置とは独立して設けられ、冗長メモリセル領域を有する第2の記憶装置と、
欠陥が生じた前記正規メモリセル領域を救済する際に使用される置換対象単位を前記正規メモリセル領域に対して予め規定しておくとともに、前記正規メモリセル領域に実際に欠陥が生じた際に、前記冗長メモリセル領域で前記正規メモリセル領域の前記置換対象単位を置換する制御部と
を備え、
前記正規メモリセル領域の前記置換対象単位は、列方向に並ぶ前記正規メモリセルで構成されている第1の置換対象単位と、行方向に並ぶ前記正規メモリセルで構成されている第2の置換対象単位とを含み、
前記制御部は、
前記第1の置換対象単位を前記冗長メモリセル領域で置換する列置換と、
前記第2の置換対象単位を前記冗長メモリセル領域で置換する行置換と
を行い、
前記第1の置換対象単位に対応したデータのビット数は、前記第1の記憶装置における単位データのビット数よりも小さく、かつ前記第2の置換対象単位に対応したデータのビット数よりも小さい、半導体記憶装置。 - ビット線が延在する第1の方向と、前記第1の方向に垂直であって、ワード線が延在する第2の方向とに沿って並び、行列状に配列された複数の正規メモリセルで構成されている正規メモリセル領域を有する第1の記憶装置と、
前記第1の記憶装置とは独立して設けられ、冗長メモリセル領域を有する第2の記憶装置と、
欠陥が生じた前記正規メモリセル領域を救済する際に使用される置換対象単位を前記正規メモリセル領域に対して予め規定しておくとともに、前記正規メモリセル領域に実際に欠陥が生じた際に、前記冗長メモリセル領域で前記正規メモリセル領域の前記置換対象単位を置換する制御部と
を備え、
前記置換対象単位は、前記第2の方向に並ぶ前記正規メモリセルで構成されており、
前記置換対象単位に対応したデータのビット数は、前記第1の記憶装置における単位データのビット数よりも小さい、半導体記憶装置。 - 正規メモリセル領域を有する第1の記憶装置と、
前記第1の記憶装置とは独立して設けられ、冗長メモリセル領域を有する第2の記憶装置と、
欠陥が生じた前記正規メモリセル領域を救済する際に使用される置換対象単位を前記正規メモリセル領域に対して予め規定しておくとともに、前記正規メモリセル領域に実際に欠陥が生じた際に、前記冗長メモリセル領域で前記正規メモリセル領域の前記置換対象単位を置換する制御部と
を備える半導体記憶装置であって、
前記置換対象単位に対応したデータのビット数は、前記第1の記憶装置における単位データのビット数よりも小さく、
前記半導体記憶装置には、
中間接続端子と、
前記第2の記憶装置におけるデータの出力端子と、前記中間接続端子とを接続する第1のデータ出力選択回路と、
前記中間接続端子と、前記半導体記憶装置におけるデータの出力端子とを接続する第2のデータ出力選択回路と
が設けられており、
前記中間接続端子の端子数は、前記第2の記憶装置における出力端子の端子数よりも小さい、半導体記憶装置。 - 行列状に配列された複数の正規メモリセルで構成されている正規メモリセル領域と、第1の冗長メモリセル領域とを有する第1の記憶装置と、
前記第1の記憶装置とは独立して設けられ、第2の冗長メモリセル領域を有する第2の記憶装置と、
制御部と
を備え、
前記第1の記憶装置は、前記正規メモリセル領域のうち、行方向に並ぶ前記正規メモリセルで構成されている第1の領域に欠陥が生じた際には、前記第1の領域を前記第1の冗長メモリセル領域で置換し、
前記制御部は、前記正規メモリセル領域のうち、列方向に並ぶ前記正規メモリセルで構成されている第2の領域に欠陥が生じた際には、前記第2の領域を前記第2の冗長メモリセル領域で置換する、半導体記憶装置。 - 行列状に配列された複数の正規メモリセルで構成されている正規メモリセル領域を有する第1の記憶装置と、
前記第1の記憶装置とは独立して設けられ、第1の冗長メモリセル領域を有する第2の記憶装置と、
各前記第1,2の記憶装置とは独立して設けられ、第2の冗長メモリセル領域を有する第3の記憶装置と、
欠陥が生じた前記正規メモリセル領域を救済する際に使用される置換対象単位を前記正規メモリセル領域に対して予め規定する制御部と
を備え、
前記正規メモリセル領域の前記置換対象単位は、行方向に並ぶ前記正規メモリセルで構成されている第1の置換対象単位と、列方向に並ぶ前記正規メモリセルで構成されている第2の置換対象単位とを含み、
前記制御部は、前記第1の置換対象単位を前記第1の冗長メモリセル領域で置換し、前記第2の置換対象単位を前記第2の冗長メモリセル領域で置換する、半導体記憶装置。 - 前記置換対象単位に対応したデータのビット数は複数である、請求項1乃至請求項6のいずれか一つに記載の半導体記憶装置。
- 前記制御部は、
前記半導体記憶装置におけるデータの複数の出力端子のそれぞれに対応して設けられ、前記第2の記憶装置におけるデータの出力端子と、前記半導体記憶装置におけるデータの出力端子とを接続する複数のバッファを有し、
前記置換対象単位に対応したデータのビット数は複数であって、
前記バッファは、前記置換対象単位に対応したデータのビット数の単位で、活性化・不活性化が前記制御部によって制御される、請求項1乃至請求項5のいずれか一つに記載の半導体記憶装置。 - 前記制御部は、
入力されたアドレスに基づいて、前記列置換及び前記行置換のいずれか一方を行い、
前記アドレスが、前記第1,2の置換対象単位の両方に含まれる前記正規メモリセルを示す場合には、前記行置換を優先させて行う、請求項4に記載の半導体記憶装置。
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