KR100618830B1 - 디코더를 이용한 리던던시 리페어 회로 및 리던던시리페어 방법 - Google Patents

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Abstract

반도체 메모리 장치의 리던던시 리페어 회로 및 이를 이용한 방법이 개시된다. 본 발명에 따르면, 퓨즈 박스가 포함되어 있는 리던던시 제어 회로를 칼럼 디코더 또는 로우 디코더 영역에서 분리하여 주변 회로부에 배치 설계하고, 리던던시 제어 회로에서 출력되는 퓨즈 정보를 인코딩하여 칼럼 디코더 또는 로우 디코더의 리던던트 라인 드라이버로 출력한다. 따라서, 주변 회로부에서 칼럼 디코더 또는 로우 디코더로 연결되는 버스 라인을 줄일 수 있다.

Description

디코더를 이용한 리던던시 리페어 회로 및 리던던시 리페어 방법{Redundancy repair circuit using decoder and Method thereof}
도 1은 종래의 멀티 뱅크 반도체 메모리 장치 내의 한 뱅크를 나타낸 블록도이다.
도 2는 반도체 메모리 장치에서 리던던시 제어 회로를 주변 회로 영역에 배치하여 설계한 경우를 나타낸 블록도이다.
도 3은 도2에 도시된 바와 같이 리던던시 제어 회로를 주변 회로부에 설계하는 경우의 필요한 버스 라인을 나타낸다.
도 4는 본 발명에 따른 메모리 셀 리던던시의 리페어 방법을 이용하는 리던던시 제어 회로를 나타낸 블록도이다.
도 5는 본 발명에 따른 리던던시 제어 회로 내의 인코더의 인코딩 방법을 나타내는 도이다.
도 6은 본 발명의 일 실시예에 따라 리던던시 제어 회로를 주변 회로부에 설계하는 경우의 필요한 버스 라인을 나타낸다.
도 7은 본 발명에 따른 리던던트 칼럼 선택 라인 드라이버의 디코딩 방법을 나타낸 도이다.
도 8은 도 4 내지 도 7에 도시된 본 발명에 따른 리던던시 리페어 회로를 이 용하여 메모리 셀의 리페어 방법을 나타내는 일 예를 나타낸 도이다.
본 발명은 반도체 메모리 장치에 관한 것으로, 구체적으로는, 반도체 메모리 장치의 리던던시 리페어 회로 및 리던던시 리페어 방법에 관한 것이다.
반도체 메모리 장치, 예를 들어 디램(DRAM; Dynamic Random Access Memory)은 로우/칼럼 어레이(row/column array)로 배열되는 무수히 많은 메모리 셀들을 포함한다. 각 메모리 셀은 통상 한 비트의 정보를 저장한다. 어레이는 로우 라인(신호선)과 로우 라인에 직교하여 배열되는 칼럼 라인을 포함한다. 메모리 셀은 로우 라인과 칼럼 라인의 각 교차점에 위치한다. 특정 메모리 셀에 연결된 로우 라인과 칼럼 라인을 어드레싱 함으로써 대응되는 메모리 셀에 억세스한다.
반도체 메모리 장치는 메모리 라인의 모든 메모리 셀, 로우 라인, 칼럼 라인이 정상적으로 동작하여야 한다. 실제로는, 주어진 웨이퍼 상에 있는 메인 메모리 셀 어레이들이 100% 동작 가능할 수는 없다. 따라서, 대부분의 반도체 장치는 몇몇의 불량 셀들을 대체할 수 있는 비교적 적은 리던던트 셀 어레이를 구비하도록 설계한다.
일반적인 메모리 셀 어레이의 설계 방법 중 하나로, 리던던트 어레이는 리던던트 메모리 셀 칼럼을 통해 이루어진다. 이 방법에서는, 리던던트 메모리 셀 각각은 메인 메모리 셀 어레이 로우 라인과 교차되는 리던던트 칼럼 라인에 연결된 다. 각 리던던트 칼럼 라인은 하나 이상의 불량 셀을 가지는 것으로 판명되는 메인 메모리 셀 어레이 칼럼을 대체할 수 있다. 메인 어레이 칼럼이 어드레스 될 때마다, 리던던시 제어 블록은 칼럼 어드레스를 결함이 있는 칼럼 어드레스와 비교한다. 결함 칼럼이 어드레스 될 때마다, 리던던시 제어 블록은 결함 칼럼 대신에 결함 칼럼과 관련된 리던던트 칼럼을 선택하여 출력한다.
결함 로우를 리던던트 로우로 대체하는 리던던시 스킴 역시 사용된다. 일부 반도체 장치는 관련 회로 내의 리던던트 로우와 리던던트 칼럼을 동시에 포함하기도 한다.
리던던시 제어 블록과 이와 관련된 리던던트 칼럼/로우를 사용하기 전에, 결함이 있는 라인 어드레스가 리던던시 제어 블록에 프로그램되어야 한다. 프로그래밍을 하기 위해 리던던시 제어 블록은 다수개의 퓨즈 블록을 포함한다. 반도체 메모리 장치가 웨이퍼 상태일 때, 메인 메모리 어레이를 테스트하고, 결함이 있는 메모리 셀의 위치를 파악한다.
칼럼 대체 방식에서는, 주어진 결함 칼럼을 대체하기 위해 리던던시 제어 블록과 리던던트 칼럼이 선택된다. 결함 칼럼의 어드레스는 퓨즈 블록에 있는 퓨즈들을 선택적으로 절단(cut)함으로써, 그 칼럼 어드레스를 나타내도록 리던던시 제어 블록 내에 설정된다. 퓨즈는 일반적으로 레이저 빔을 사용하여 물리적으로 절단된다. 또한, 반도체 메모리 장치의 패키징 후에 발견된 메모리 셀을 리페어 하기 위해서, 포스트 리페어(post-repair) 방법이 사용되기도 한다.
도 1은 종래의 멀티 뱅크 반도체 메모리 장치 내의 한 뱅크를 나타낸 블록도 이다.
도 1에서와 같이, 멀티 뱅크 반도체 메모리 장치의 복수의 뱅크(11) 각각은 노말(normal) 메모리 셀(12)과 리던던시 메모리 셀(13)을 포함한다. 상기 리던던시 메모리 셀(13)은 상기 노말 메모리 셀(12)에서 결함(defect)이 발생될 때, 이를 리페어(repair)한다.
도 1에 도시된 메모리 뱅크(11)는, 리던던트 메모리 셀(13) 각각이 메인 메모리 셀 어레이 로우 라인과 교차되는 리던던트 칼럼 라인에 연결되어, 리던던트 메모리 셀 칼럼 방식을 구현하는 뱅크를 나타낸다. 이러한 메모리 뱅크에서는, 각 리던던트 칼럼 선택 라인은 하나 이상의 불량 셀을 가지는 것으로 판명되는 메인 메모리 셀 어레이 칼럼을 대체한다.
상기 노말 메모리 셀(12)의 칼럼 방향에는 노말 칼럼 선택 라인 드라이버(14) 및 노말 칼럼 디코더(15)가 배치된다. 상기 노말 칼럼 선택 라인 드라이버(14) 및 노말 칼럼 디코더(15)는 입력되는 칼럼 어드레스에 따라 상기 노말 메모리 셀(12)의 칼럼 선택 라인을 활성화한다.
또, 상기 리던던시 메모리 셀(13)의 칼럼 방향에는 상기 리던던시 메모리 셀(13)을 구동하는 복수의 리던던시 칼럼 선택 라인 드라이버(16) 및 복수의 리던던시 제어 블록(17)이 제공된다. 상기 복수의 리던던시 제어 블록(17)은 레이저 빔 등으로 프로그래밍 될 수 있는 다수의 퓨즈 박스를 구비한다.
상기 복수의 리던던시 제어 블록(17) 각각은 입력되는 칼럼 어드레스가 결함 셀의 어드레스와 일치하면 리던던시 칼럼 선택 라인을 활성화하는 제어 신호를 출 력한다. 상기 복수의 리던던시 칼럼 선택 라인 드라이버들(16)은 상기 리던던시 제어 블록(17)에 의해 제어되어 대응되는 리던던시 칼럼 선택 라인을 활성화한다. 일 예로 각 리던던시 칼럼 선택 라인 드라이버(16)에는 6개의 리던던시 칼럼 선택 라인(Redundancy Column Select Line; RCSL)이 연결될 수 있다.
하지만, 도 1에 도시된 바와 같이, 리던던시 제어 블록(17)이 칼럼 디코더가 있는 디코더 영역에 설계되면, 반도체 메모리 장치의 신뢰성을 떨어뜨릴 수 있다. 또한, 반도체 메모리 장치의 메모리 용량이 커짐에 따라 메모리 셀 어레이의 셀 밀도도 증가하고 메모리 장치의 크기도 커지고 있다. 따라서, 반도체 메모리 장치의 설계 시 반도체 메모리 장치의 크기를 줄이기 위해, 칼럼 선택 라인 디코더의 면적을 줄일 필요성이 존재한다.
본 발명이 이루고자 하는 기술적 과제는, 리던던시 제어 회로가 리던던시 라인 드라이버와 다른 영역에 배치될 때, 리던던시 라인 정보를 전달하는 버스 라인을 줄인 반도체 메모리 장치를 제공하는 것이다.
상술한 바와 같은 본 발명의 목적을 달성하기 위한, 본 발명의 일 실시예에 따르면, 리던던시 리페어 회로는, 메모리 셀 내에 복수개의 노말 어드레스 라인 및 복수개의 리던던시 어드레스 라인을 갖는 메모리 코어 회로, 결함 셀에 대응하는 소정의 어드레스가 미리 프로그래밍되어 결함이 있는 상기 노말 어드레스 라인을 상기 리던던시 어드레스 라인으로 리페어하고, 상기 리던던시 어드레스 정보를 인 코딩하여 출력하기 위한 리페어 리던던시(repair redundancy) 제어 회로 블록, 및 상기 리페어 리던던시 제어 회로 블록으로부터의 리페어 퓨즈 정보를 디코딩하여 상기 디코딩된 퓨즈 정보에 대응되는 리던던시 라인을 활성화하기 위한 리던던시 라인 드라이버를 포함하고, 상기 리페어 리던던시 제어 회로 블록은 상기 리던던시 라인 드라이버와 떨어진 영역에 배치된다.
본 발명의 일 실시예에서, 상기 리페어 리던던시 제어 회로 블록은 하나의 세그먼트 당 리페어된 특정한 리던던시를 나타내는 N 개의 리던던시 라인이 존재하는 경우, 상기 각 N 개의 리던던시 라인을 상기 N 보다 적은 M 비트의 코드로 인코딩하는 인코더를 포함한다.
본 발명의 일 실시예에서, 상기 리던던시 라인 드라이버는 상기 인코더에서 출력된 M 비트의 정보를 디코딩하여 대응되는 리던던시 라인으로 출력하는 디코더를 포함한다.
바람직하게는, 상기 리페어 리던던시 제어 회로 블록은 반도체 메모리 회로 내의 주변(Peri) 회로 내에 배치 설계되고, 상기 리던던시 라인 드라이버는 칼럼 디코더 내에 배치될 수 있다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치는, 반도체 메모리 셀 내의 결함이 있는 노말 메모리 셀을 리페어(repair)하기 위한 리던던시 메모리 셀, 결함 셀에 대응하는 소정의 어드레스가 미리 프로그래밍되어 결함이 있는 상기 노말 어드레스 라인을 상기 리던던시 어드레스 라인으로 리페어하고, 상기 리던던시 메모리 셀의 어드레스를 지정하는 특정의 리던던시 라인 정보를 소정의 비트로 코 드화하기 위한 리페어 리던던시 제어 회로 블록, 및 상기 소정의 비트로 코드화된 정보를 디코딩하여, 디코딩된 리던던시 어드레스에 대응되는 리던던시 라인을 활성화하기 위한 리던던시 라인 드라이버를 포함한다.
바람직하게는, 상기 리페어 리던던시 제어 회로 블록은 반도체 메모리 장치의 주변 장치 회로부에 배치되고, 상기 리던던시 라인 드라이버는 어드레스 디코더부에 배치될 수 있다.
더욱 바람직하게는, 상기 리페어 리던던시 제어 회로 블록은 상기 결함이 있는 메모리 셀의 어드레스를 지정할 수 있도록 프로그래밍하기 위한 다수개의 퓨즈 블록을 포함할 수 있다.
본 발명의 다른 실시예에서, 상기 리페어 리던던시 제어 회로 블록은 하나의 세그먼트 당 리페어된 특정한 리던던시를 나타내는 N 개의 리던던시 라인이 존재하는 경우, 상기 각 N 개의 리던던시 라인을 상기 N 보다 적은 M 비트의 코드로 인코딩하는 인코더를 포함할 수 있다.
본 발명의 다른 실시예에서, 상기 리던던시 라인 드라이버는 상기 인코더에서 출력된 M 비트의 정보를 디코딩하여 대응되는 리던던시 라인으로 출력하는 디코더를 포함할 수 있다.
본 발명과 본 발명의 동작성의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 반도체 메모리 장치에서 리페어 리던던시 제어 회로를 주변 회로 영역에 배치하여 설계한 경우를 나타낸 블록도이다.
도 2를 참조하면, 반도체 메모리 장치(21)의 리페어 리던던시 제어 회로(26)는 리던던시 칼럼 선택 라인 드라이버(27)와는 다른 영역에 배치된다. 즉, 칼럼 디코더(24)의 크기를 줄이고, 메모리 장치의 신뢰성을 향상시키기 위해, 리던던시 라인의 어드레스를 설정하는 퓨즈 박스가 포함하고 리던던시 칼럼 선택 라인 드라이버(27)를 제어하는 리페어 리던던시 제어 회로(26)는, 칼럼 디코더(24)가 배치되는 영역이 아닌 주변(peri) 회로(25) 영역에 설계된다.
이 경우, 리던던시 제어 회로(26)에 설정된 리페어 퓨즈 정보는 주변 회로(25)에서 칼럼 디코더(24)로 전달되어야 한다. 따라서, 리던던시 제어 회로(26)와 리던던시 칼럼 선택 라인 드라이버(27) 사이에는 리던던시 칼럼 선택 라인의 수에 대응되는 버스 라인이 필요하다.
또한, 리던던시 리페어를 칼럼 라인이 아닌 워드 라인을 통해 제어하는 경우에도, 리던던시 제어 회로로부터 로우 디코더에 존재하는 리던던시 워드 라인 드라이버 사이에 리페어 퓨즈 정보를 전달할 부가적인 버스 라인이 필요하다.
도 3은 도2에 도시된 바와 같이 리던던시 제어 회로를 주변 회로부에 설계하는 경우의 필요한 버스 라인을 나타낸다.
도 3을 참조하면, 리던던트 칼럼 선택 라인 드라이버 블록(34)의 각 세그먼 트(segment)는 리던던트 메모리 셀(31)로 연결된 6개의 리던던트 칼럼 선택 라인(RCSL)을 포함한다고 가정한다. 또한, 멀티 뱅크 반도체 메모리 장치 내의 한 뱅크의 리던던트 메모리 셀(31)로 연결되는 리던던트 칼럼 선택 라인 드라이버(34)가 전부 8 개의 세그먼트를 갖는다면, 주변 회로부(33) 내의 리던던시 제어 회로(35)에서 출력된 리페어 퓨즈 정보를 칼럼 디코더(32)의 리던던트 칼럼 선택 라인 드라이버(34)로 전달하기 위해서는 전부 48 개의 버스 라인이 필요하다. 즉, 주변 회로부(33)와 칼럼디코더(32) 사이에 하나의 메모리 뱅크 당 각각 48개의 버스 라인이 필요하다.
이렇게, 리페어된 리던던트 메모리 셀(31)을 지정하는 리페어 퓨즈 정보를 전달하기 위해 주변 회로부(33)에 배치된 리던던시 제어 회로와 칼럼 디코더(32) 사이에 48 개의 버스 라인을 두면, 상기 버스 라인을 배치하기 위한 공간이 더 필요하게 된다. 따라서, 반도체 메모리 장치의 크기를 줄이기 위해 리던던시 제어 회로를 칼럼 디코더(32)에서 주변 회로부(33)로 분리 배치한 이점이 상쇄될 수 있다.
도 4는 본 발명에 따른 메모리 셀 리던던시의 리페어 방법을 이용하는 리던던시 제어 회로를 나타낸 블록도이다.
도 4를 참조하면, 반도체 메모리 장치의 주변 회로부에 배치 설계된 다수의 리던던시 제어 회로 중 각 세그먼트(segment)를 형성하는 하나의 리던던시 제어 회로(40)의 일부분을 나타낸다. 리던던시 제어 회로(40)는 각각 리페어된 리던던트 메모리 셀을 지정하는 6개의 리페어 퓨즈 박스(41, 42, 43, 44, 45 및 46) 및 인코 더(47)를 포함한다.
각 리페어 퓨즈 박스(41, 42, 43, 44, 45 및 46)는 노말 메모리 셀에 결함이 있는 경우, 레이저 빔 등을 통해 퓨즈를 커팅하여 리던던트 메모리 셀로 리페어하도록 리던던트 메모리 셀을 지정한다. 따라서, 각각의 퓨즈 박스는 리던던트 메모리 셀에 대응되는 리페어 퓨즈 정보를 포함하게 된다. 따라서, 외부에서 입력된 어드레스 정보가 리페어 어드레스와 일치하면, 상기 리페어 퓨즈 정보를 리던던시 칼럼 선택 라인 드라이버로 출력하여, 대응되는 리던던트 칼럼 선택 라인을 활성화한다.
또한, 각각의 퓨즈 박스(41 내지 46)는 각각 하나의 리던던트 칼럼 선택 라인(RCSL)에 대응되어, 6개의 리페어 퓨즈 박스를 포함하는 리던던시 제어 회로(40)는 6개의 리던던트 칼럼 선택 라인(RCSL)을 출력한다. 따라서, 도 3에 도시된 바와 같이 8개의 리던던시 제어 회로에서 총 48 개의 리던던트 칼럼 선택 라인(RCSL)이 출력된다.
도 4에서는, 리페어 퓨즈 박스(41)는 리던던트 칼럼 선택 라인에 대응되는 리페어 퓨즈 정보(#0)를 인코더(47)로 출력하고, 리페어 퓨즈 박스(42)는 리던던트 칼럼 선택 라인에 대응되는 리페어 퓨즈 정보(#1)를 인코더(47)로 출력하고, 리페어 퓨즈 박스(43)는 리던던트 칼럼 선택 라인에 대응되는 리페어 퓨즈 정보(#2)를 인코더(47)로 출력하고, 리페어 퓨즈 박스(44)는 리던던트 칼럼 선택 라인에 대응되는 리페어 퓨즈 정보(#3)를 인코더(47)로 출력하고, 리페어 퓨즈 박스(45)는 리던던트 칼럼 선택 라인에 대응되는 리페어 퓨즈 정보(#4)를 인코더(47)로 출력하 며, 리페어 퓨즈 박스(46)는 리던던트 칼럼 선택 라인에 대응되는 리페어 퓨즈 정보(#5)를 인코더(47)로 출력한다.
인코더(47)는 6개의 리페어 퓨즈 박스(41 내지 46)에서 리페어 퓨즈 정보를 입력받고, 상기 입력받은 6개의 리페어 퓨즈 정보에 따라 대응되는 3 비트의 코드(CF[0], CF[1], CF[2])로 인코딩된 코드 정보를 출력한다. 상기 인코딩된 코드 정보(CF[0], CF[1], CF[2])는 반도체 메모리 장치의 칼럼 디코더 내의 리던던트 칼럼 선택 라인 드라이버로 입력된다.
도 5는 본 발명에 따른 리던던시 제어 회로 내의 인코더의 인코딩 방법을 나타내는 도이다.
도 5에서와 같이, 인코더(47)는 6개의 리던던트 칼럼 선택 라인에 대응되는 6개의 퓨즈 정보(#0 내지 #5)를 입력받는다. 인코더(47)는 리페어 퓨즈 박스(41)에서 출력된 퓨즈 정보(#0)를 입력받으면, CF[0]=1, CF[1]=0, CF[2]=0 의 3비트로 인코딩된 코드 정보를 출력한다. 또한, 인코더(47)는 리페어 퓨즈 박스(42)에서 출력된 퓨즈 정보(#1)를 입력받으면, CF[0]=0, CF[1]=1, CF[2]=0 의 3비트로 인코딩된 코드 정보를 출력하고, 리페어 퓨즈 박스(43)에서 출력된 퓨즈 정보(#2)를 입력받으면, CF[0]=0, CF[1]=0, CF[2]=1 의 3비트로 인코딩된 코드 정보를 출력하고, 리페어 퓨즈 박스(44)에서 출력된 퓨즈 정보(#3)를 입력받으면, CF[0]=1, CF[1]=1, CF[2]=0 의 3비트로 인코딩된 코드 정보를 출력하고,, 리페어 퓨즈 박스(45)에서 출력된 퓨즈 정보(#4)를 입력받으면, CF[0]=0, CF[1]=1, CF[2]=1 의 3비트로 인코딩된 코드 정보를 출력하고, 리페어 퓨즈 박스(46)에서 출력된 퓨즈 정보(#5)를 입 력받으면, CF[0]=1, CF[1]=0, CF[2]=1 의 3비트로 인코딩된 코드 정보를 출력한다.
즉, 인코더(47)는 어떤 퓨즈 정보를 입력받았는지에 따라 대응되는 코드 정보를 출력할 수 있다. 입력되는 퓨즈 정보의 수를 단 몇 개의 비트 정보로 인코딩할 수 있어, 출력되는 비트 정보의 수는 입력되는 퓨즈 정보의 수에 비해 현저하게 줄일 수 있다.
따라서, 인코더(47)에서 출력되는 버스 라인은 첫 번째 비트 정보인 CF[0]에 대한 버스 라인과, 두 번째 비트 정보인 CF[1]에 대한 버스 라인, 및 세 번째 비트 정보인 CF[2]에 대한 버스 라인으로 모두 3개의 버스 라인만이 필요하다.
즉, 인코더(47)는 log26보다 작지 않은 가장 작은 정수인 3 비트의 코드 정보로 인코딩이 가능하다. 따라서, 인코더(47)는 6개의 버스 라인을 3개의 버스 라인으로 줄일 수 있게 한다.
도 4 및 도 5에서는 하나의 리던던트 제어 회로에서 6개의 RCSL에 대응되는 퓨즈 정보를 제어하는 예가 설명되었지만, 일반적으로 N 개의 RCSL에 대응되는 퓨즈 정보를 제어할 수도 있다. 이 경우, 인코더(47)에서 인코딩되는 코드 정보는 log2N 보다 작지 않은 가장 작은 정수인 M 비트로 표현 가능하다. 예를 들어, 8개까지의 퓨즈 정보에 대해서는 3비트로 인코딩할 수 있으며, 16개가지의 퓨즈 정보에 대해서는 4비트의 데이터로 인코딩이 가능하다. 따라서, 하나의 리던던트 제어 회로에서 제어되는 리던던트 칼럼 선택 라인의 수가 많아질수록, 줄일 수 있는 버스 라인의 비율은 더욱 커질 수 있다.
도 6은 본 발명의 일 실시예에 따라 리던던시 제어 회로를 주변 회로부에 설계하는 경우의 필요한 버스 라인을 나타낸다.
도 6을 참조하면, 하나의 메모리 뱅크 내의 리던던트 메모리 셀(601)에 대해서 8개의 리던던트 칼럼 선택 라인 드라이버(611 내지 618)가 구비되고, 8개의 리던던시 제어 회로(621 내지 628)가 구비된다고 가정한다.
상기 8개의 리던던트 칼럼 선택 라인 드라이버(611 내지 618)는 반도체 메모리 장치의 칼럼 디코더(602) 내에 설계되고, 상기 8개의 리던던시 제어 회로(621 내지 628)는 주변 회로부(603) 내에 설계된다. 리던던시 제어 회로(621)는 CF[0:2]에 대응되는 코드 정보를 칼럼 디코더(602)로 출력하고, 상기 코드 정보(CF[0:2])는 칼럼 디코더(602) 내의 리던던트 칼럼 선택 라인 드라이버(611)로 입력된다. 또한, 리던던시 제어 회로(622)는 CF[3:5]에 대응되는 코드 정보를 칼럼 디코더(602)로 출력하고, 상기 코드 정보(CF[3:5])는 칼럼 디코더(602) 내의 리던던트 칼럼 선택 라인 드라이버(612)로 입력된다. 또한, 리던던시 제어 회로(623)는 CF[6:8]에 대응되는 코드 정보를 칼럼 디코더(602)로 출력하고, 상기 코드 정보(CF[6:8])는 칼럼 디코더(602) 내의 리던던트 칼럼 선택 라인 드라이버(613)로 입력된다. 또한, 리던던시 제어 회로(624)는 CF[9:11]에 대응되는 코드 정보를 칼럼 디코더(602)로 출력하고, 상기 코드 정보(CF[9:11])는 칼럼 디코더(602) 내의 리던던트 칼럼 선택 라인 드라이버(614)로 입력된다. 또한, 리던던시 제어 회로(625)는 CF[12:14]에 대응되는 코드 정보를 칼럼 디코더(602)로 출력하고, 상기 코드 정보(CF[12:14])는 칼럼 디코더(602) 내의 리던던트 칼럼 선 택 라인 드라이버(615)로 입력된다. 또한, 리던던시 제어 회로(626)는 CF[15:17]에 대응되는 코드 정보를 칼럼 디코더(602)로 출력하고, 상기 코드 정보(CF[15:17])는 칼럼 디코더(602) 내의 리던던트 칼럼 선택 라인 드라이버(616)로 입력된다. 또한, 리던던시 제어 회로(627)는 CF[18:20]에 대응되는 코드 정보를 칼럼 디코더(602)로 출력하고, 상기 코드 정보(CF[18:20])는 칼럼 디코더(602) 내의 리던던트 칼럼 선택 라인 드라이버(617)로 입력된다. 또한, 리던던시 제어 회로(628)는 CF[21:23]에 대응되는 코드 정보를 칼럼 디코더(602)로 출력하고, 상기 코드 정보(CF[21:23])는 칼럼 디코더(602) 내의 리던던트 칼럼 선택 라인 드라이버(618)로 입력된다.
상기 인코딩된 퓨즈 정보(CF[0:23])는 리던던트 칼럼 선택 라인 드라이버(611 내지 618)에서 각 리던던트 칼럼 선택 라인(RCSL)에 대응되는 어드레스 정보로 디코딩되어, 각각 대응되는 RCSL을 활성화한다.
따라서, 주변 회로부(603)에서 칼럼 디코더(602)로 출력되는 퓨즈 정보 라인은 전부 24개의 버스 라인만이 필요하다. 따라서, 종래의 48개의 버스 라인이 필요했을 때 보다 많은 버스 라인이 줄어들게 되어, 반도체 메모리의 집적도를 향상시킬 수 있다.
도 7은 본 발명에 따른 리던던트 칼럼 선택 라인 드라이버의 디코딩 방법을 나타낸 도이다.
도 7에 나타난 바와 같이, 리던던트 칼럼 선택 라인 드라이버는 도 6에 도시된 인코딩된 퓨즈 정보(CF[0:2])를 입력받는 리던던트 칼럼 선택 라인 드라이버(611)를 나타낸다.
리던던트 칼럼 선택 라인 드라이버(611)는 3:6 디코더(71)를 포함한다. 디코더(71)는 도 4에 도시된 리던던시 제어 회로(40)의 인코더(47)의 인코딩 방법을 이용하여 입력된 인코딩된 퓨즈 정보를 디코딩한다.
따라서, 디코더(71)는 3 비트의 퓨즈 정보로부터 6개의 리던던트 칼럼 선택 라인 인에이블 신호(RCSL[0] 내지 RCSL[5])를 출력한다.
즉, 리던던트 칼럼 선택 라인 드라이버(611)는, 코드 정보(CF[0:2})가 '100' 이면 퓨즈 정보(#0)에 대응되는 리던던시 칼럼 선택 라인을 활성화하고, 코드 정보(CF[0:2})가 '010' 이면 퓨즈 정보(#1)에 대응되는 리던던시 칼럼 선택 라인을 활성화하고, 코드 정보(CF[0:2})가 '001' 이면 퓨즈 정보(#2)에 대응되는 리던던시 칼럼 선택 라인을 활성화하고, 코드 정보(CF[0:2})가 '110' 이면 퓨즈 정보(#3)에 대응되는 리던던시 칼럼 선택 라인을 활성화하고, 코드 정보(CF[0:2})가 '011' 이면 퓨즈 정보(#4)에 대응되는 리던던시 칼럼 선택 라인을 활성화하고, 코드 정보(CF[0:2})가 '101' 이면 퓨즈 정보(#4)에 대응되는 리던던시 칼럼 선택 라인을 활성화한다.
도 8은 도 4 내지 도 7에 도시된 본 발명에 따른 리던던시 리페어 회로를 이용하여 메모리 셀의 리페어 방법을 나타내는 일 예를 나타낸 도이다.
도 8을 참조하면, 외부에서 어드레스(Ai)가 입력될 때, 리던던스 제어 회로(40)는 상기 어드레스(Ai)가 리페어 어드레스인지를 판단한다. 만일 입력된 어드레스(Ai)가 리페어 퓨즈 박스(44)에서 설정된 리던던트 메모리 셀의 리던던트 칼럼 선택 라인의 어드레스에 대응되는 어드레스라면, 상기 리페어 칼럼 선택 라인에 대응되는 퓨즈 정보(#3)를 출력한다.
인코더(47)는 리페어 퓨즈 박스(44)에서 퓨즈 정보(#3)를 입력받으면, 상기 퓨즈 정보에 대응되는 코드 정보(CF[0:2]=100)를 출력한다. 상기 코드 정보를 입력받은 리던던트 칼럼 선택 라인 드라이버(611)의 디코더(71)는 상기 코드 정보(CF[0:2]=100)를 디코딩하여 대응되는 리던던트 칼럼 선택 라인(RCSL[3])을 활성화한다. 따라서, 결함이 있는 노말 메모리 셀 대신에 상기 리던던트 칼럼 선택 라인(RCSL[3])에 대응되는 리페어 메모리 셀에 활성화될 수 있다.
본 발명에 따른 리던던시의 리페어 방법 및 회로를 사용하면, 퓨즈 박스가 포함되는 리던던시 제어 회로를 칼럼 디코더가 아닌 주변 회로부에 장착하여, 칼럼 디코더의 면적을 줄일 수 있을 뿐만 아니라, 주변 회로부에서 칼럼 디코더로 연결되는 퓨즈 정보 전달에 필요한 버스 라인의 수도 줄일 수 있는 효과가 있다. 따라서, 반도체 메모리 장치의 전체 회로 면적을 줄일 수 있고, 메모리 장치의 용량을 늘리고 집적도를 높이는 데 많은 도움이 될 수 있다.
상술한 실시예에서는 리던던트 메모리 셀이 리던던트 칼럼 선택 라인에 연결된 예를 설명하였지만, 리던던트 메모리 셀이 리던던트 워드 라인에 연결된 예도 본 발명에 포함된다. 이 경우, 리던던시 제어 회로는 칼럼 디코더 및/또는 로우 디코더에서 분리되어 주변 회로부에 배치 설계될 수 있다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명에 따른 반도체 메모리 장치에 따르면, 칼럼 디코더의 면적을 줄일 수 있을 뿐만 아니라,주변 회로부에서 칼럼 디코더로 연결되는 퓨즈 정보 전달에 필요한 버스 라인의 수도 줄일 수 있다. 또한, 반도체 메모리 장치의 전체 회로 면적을 줄일 수 있고, 메모리 장치의 용량을 늘리고 집적도를 높이는 데 많은 도움이 될 수 있다.

Claims (20)

  1. 반도체 메모리 장치의 리던던시 리페어 회로에 있어서,
    메모리 셀 내에 복수개의 노말 어드레스 라인 및 복수개의 리던던시 어드레스 라인을 갖는 메모리 코어 회로;
    결함 셀에 대응하는 소정의 어드레스가 미리 프로그래밍되어 결함이 있는 상기 노말 어드레스 라인을 상기 리던던시 어드레스 라인으로 리페어하고, 상기 리던던시 어드레스 정보를 인코딩하여 출력하기 위한 리페어 리던던시(repair redundancy) 제어 회로 블록; 및
    상기 리페어 리던던시 제어 회로 블록으로부터의 리페어 퓨즈 정보를 디코딩하여 상기 디코딩된 퓨즈 정보에 대응되는 리던던시 라인을 활성화하기 위한 리던던시 라인 드라이버를 구비하고,
    상기 리페어 리던던시 제어 회로 블록은 상기 반도체 메모리 장치의 주변 회로 영역에 배치되고, 상기 리던던시 라인 드라이버는 상기 반도체 메모리 장치의 어드레스 디코더 영역에 배치되는 것을 특징으로 하는 리던던시 리페어 회로
  2. 제 1 항에 있어서,
    상기 리페어 리던던시 제어 회로 블록은 하나의 세그먼트 당 리페어된 특정한 리던던시를 나타내는 N 개의 리던던시 라인이 존재하는 경우, 상기 각 N 개의 리던던시 라인을 상기 N 보다 적은 M 비트의 코드로 인코딩하는 인코더를 포함하는 것을 특징으로 하는 리던던시 리페어 회로.
  3. 제 2 항에 있어서,
    상기 M은 log2N 보다 작지 않은 가장 작은 정수 값으로 표현될 수 있는 것을 특징으로 하는 리던던시 리페어 회로.
  4. 제 2 항에 있어서,
    상기 리던던시 라인 드라이버는 상기 인코더에서 출력된 M 비트의 정보를 디코딩하여 대응되는 리던던시 라인으로 출력하는 디코더를 포함하는 것을 특징으로 하는 리던던시 리페어 회로.
  5. 제 3 항에 있어서,
    상기 각 세그먼트는 각각 6개의 리던던시 라인이 존재하며, 상기 인코더는 6 개의 리던던시 라인을 3 비트의 정보로 인코딩하는 것을 특징으로 하는 리던던시 리페어 회로.
  6. 제 1 항에 있어서,
    상기 리던던시는 칼럼 리던던시인 것을 특징으로 하는 리던던시 리페어 회로.
  7. 제 6 항에 있어서,
    상기 리던던시 제어 회로 블록은 반도체 메모리 회로 내의 주변(Peri) 회로 내에 배치 설계되고, 상기 리던던시 라인 드라이버는 칼럼 디코더 내에 배치되는 것을 특징으로 하는 리던던시 리페어 회로.
  8. 제 1 항에 있어서,
    상기 리던던시는 로우 리던던시인 것을 특징으로 하는 리던던시 리페어 회로.
  9. 제 8 항에 있어서,
    상기 리던던시 제어 회로 블록은 반도체 메모리 회로 내의 주변(Peri) 회로 내에 배치 설계되고, 상기 리던던시 라인 드라이버는 로우 디코더 내에 배치되는 것을 특징으로 하는 리던던시 리페어 회로.
  10. 반도체 메모리 셀 내의 결함이 있는 노말 메모리 셀을 리페어(repair)하기 위한 리던던시 메모리 셀;
    결함 셀에 대응하는 소정의 어드레스가 미리 프로그래밍되어 결함이 있는 상기 노말 어드레스 라인을 상기 리던던시 어드레스 라인으로 리페어하고, 상기 리던던시 메모리 셀의 어드레스를 지정하는 특정의 리던던시 라인 정보를 소정의 비트로 코드화하기 위한 리페어 리던던시 제어 회로 블록; 및
    상기 소정의 비트로 코드화된 정보를 디코딩하여, 디코딩된 리던던시 어드레스에 대응되는 리던던시 라인을 활성화하기 위한 리던던시 라인 드라이버를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 10 항에 있어서,
    상기 리페어 리던던시 제어 회로 블록은 반도체 메모리 장치의 주변 장치 회로부에 배치되고, 상기 리던던시 라인 드라이버는 어드레스 디코더부에 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 10 항에 있어서,
    상기 리페어 리던던시 제어 회로 블록은 상기 결함이 있는 메모리 셀의 어드레스를 지정할 수 있도록 프로그래밍하기 위한 다수개의 퓨즈 블록을 포함하는 것 을 특징으로 하는 반도체 메모리 장치.
  13. 제 11 항에 있어서,
    상기 리페어 리던던시 제어 회로 블록은 하나의 세그먼트 당 리페어된 특정한 리던던시를 나타내는 N 개의 리던던시 라인이 존재하는 경우, 상기 각 N 개의 리던던시 라인을 상기 N 보다 적은 M 비트의 코드로 인코딩하는 인코더를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제 13 항에 있어서,
    상기 M은 log2N 보다 작지 않은 가장 작은 정수 값으로 표현될 수 있는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제 13 항에 있어서,
    상기 리던던시 라인 드라이버는 상기 인코더에서 출력된 M 비트의 정보를 디코딩하여 대응되는 리던던시 라인으로 출력하는 디코더를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제 15 항에 있어서,
    상기 리던던시 라인은 칼럼 리던던시 라인이며, 상기 리던던시 라인 드라이 버는 칼럼 디코더 회로에 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제 15 항에 있어서,
    상기 리던던시 라인은 로우 리던던시 라인이며, 상기 리던던시 라인 드라이버는 로우 디코더 회로에 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  18. 외부에서 입력된 어드레스가 리던던시 어드레스인지를 비교하는 단계;
    상기 리던던시 어드레스를 지정하는 리던던시 라인 정보로 변경하는 단계;
    상기 리던던시 라인 정보를 소정의 비트로 인코딩하는 단계;
    상기 인코딩된 정보를 디코딩하는 단계; 및
    상기 디코딩된 리던던시 라인 정보에 기초하여 상기 어드레스에 대응되는 리던던시 라인을 활성화하는 단계를 구비하고,
    상기 인코딩하는 단계는,
    하나의 세그먼트 당 리페어된 특정한 리던던시를 나타내는 N 개의 리던던시 라인이 존재하는 경우, 상기 각 N 개의 리던던시 라인을 상기 N 보다 작은 M 비트의 코드로 인코딩하는 것을 특징으로 하는 반도체 메모리 장치의 리던던시 리페어 방법.
  19. 삭제
  20. 제 18 항에 있어서,
    상기 디코딩하는 단계는,
    상기 인코딩하는 단계에서 생성된 M 비트의 정보를 상기 N 개의 리던던시 라인 정보로 디코딩하는 것을 특징으로 하는 반도체 메모리 장치의 리던던시 리페어 방법.
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Publication number Priority date Publication date Assignee Title
US9336905B2 (en) 2014-10-07 2016-05-10 SK Hynix Inc. Repair circuit and semiconductor apparatus using the same

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100821583B1 (ko) * 2006-11-14 2008-04-15 주식회사 하이닉스반도체 반도체 메모리 장치의 리던던시 제어 회로 및 방법
KR100921830B1 (ko) * 2007-12-27 2009-10-16 주식회사 하이닉스반도체 반도체 메모리 장치의 퓨즈 모니터링 회로
KR100921831B1 (ko) * 2007-12-27 2009-10-16 주식회사 하이닉스반도체 반도체 메모리 장치의 퓨즈 모니터링 회로
JP4865018B2 (ja) * 2009-09-08 2012-02-01 株式会社東芝 半導体集積回路
KR101877938B1 (ko) * 2011-12-21 2018-08-10 에스케이하이닉스 주식회사 반도체 메모리 장치
KR101898173B1 (ko) * 2012-04-20 2018-09-12 에스케이하이닉스 주식회사 반도체 장치
US10134486B2 (en) * 2016-09-13 2018-11-20 Samsung Electronics Co., Ltd. Memory device including a redundancy column and a redundancy peripheral logic circuit
US11948655B2 (en) * 2022-04-21 2024-04-02 Micron Technology, Inc. Indicating a blocked repair operation

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5835425A (en) 1997-09-04 1998-11-10 Siemens Aktiengesellschaft Dimension programmable fusebanks and methods for making the same
JPH11260094A (ja) 1997-12-22 1999-09-24 Texas Instr Inc <Ti> 遠隔ヒューズサイト付き組込型メモリ装置および方法
JP3964584B2 (ja) * 1999-11-26 2007-08-22 東芝マイクロエレクトロニクス株式会社 半導体記憶装置
KR100351902B1 (ko) 2000-09-28 2002-09-12 주식회사 하이닉스반도체 칼럼 리던던시 리페어 회로
TW546664B (en) * 2001-01-17 2003-08-11 Toshiba Corp Semiconductor storage device formed to optimize test technique and redundancy technology
US6385071B1 (en) * 2001-05-21 2002-05-07 International Business Machines Corporation Redundant scheme for CAMRAM memory array
JP2003157682A (ja) * 2001-11-26 2003-05-30 Mitsubishi Electric Corp 不揮発性半導体記憶装置
JP2004127475A (ja) * 2002-07-29 2004-04-22 Renesas Technology Corp 半導体記憶装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9336905B2 (en) 2014-10-07 2016-05-10 SK Hynix Inc. Repair circuit and semiconductor apparatus using the same

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