JP2509343B2 - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JP2509343B2 JP2509343B2 JP1240142A JP24014289A JP2509343B2 JP 2509343 B2 JP2509343 B2 JP 2509343B2 JP 1240142 A JP1240142 A JP 1240142A JP 24014289 A JP24014289 A JP 24014289A JP 2509343 B2 JP2509343 B2 JP 2509343B2
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Description
【発明の詳細な説明】 〔概要〕 半導体メモリ装置、特に、複数のセンスアンプ列に共
用される列選択回路を備えた複数（ｍ）ビット入出力構
成のメモリにおいて列選択線の冗長を行う技術に関し、 複数出力ビット（ｍビット）が同時にフェイルするの
を回避して冗長時のビット救済効果を高め、ひいてはシ
ステムにおける信頼性を向上させることを目的とし、 複数のセンスアンプ列およびそれに対応するセルアレ
イ列の各列をそれぞれｍ個のグループに分割して各グル
ープ毎にそれぞれ冗長用センスアンプおよび冗長用セル
アレイを配置し、前記複数のセンスアンプ列に共用され
る列選択回路をｍ個のグループに分割して各グループ毎
に冗長用列選択部を設け、入力アドレスと冗長アドレス
の一致または不一致に基づき冗長切り換えを制御する冗
長制御手段を具備し、冗長時に、該冗長制御手段の出力
に基づいて前記列選択回路は、行選択回路で選択される
同一の行選択線を有するセルアレイに対応したセンスア
ンプ１列に属する列選択線を前記分割されたグループ毎
に１本ずつ同時に選択し、該選択したｍ本の列選択線を
前記冗長用列選択部と本来の列選択部の置き換えにより
それぞれ対応する冗長用列選択線に切り換えて冗長用セ
ンスアンプを選択するように構成する。
用される列選択回路を備えた複数（ｍ）ビット入出力構
成のメモリにおいて列選択線の冗長を行う技術に関し、 複数出力ビット（ｍビット）が同時にフェイルするの
を回避して冗長時のビット救済効果を高め、ひいてはシ
ステムにおける信頼性を向上させることを目的とし、 複数のセンスアンプ列およびそれに対応するセルアレ
イ列の各列をそれぞれｍ個のグループに分割して各グル
ープ毎にそれぞれ冗長用センスアンプおよび冗長用セル
アレイを配置し、前記複数のセンスアンプ列に共用され
る列選択回路をｍ個のグループに分割して各グループ毎
に冗長用列選択部を設け、入力アドレスと冗長アドレス
の一致または不一致に基づき冗長切り換えを制御する冗
長制御手段を具備し、冗長時に、該冗長制御手段の出力
に基づいて前記列選択回路は、行選択回路で選択される
同一の行選択線を有するセルアレイに対応したセンスア
ンプ１列に属する列選択線を前記分割されたグループ毎
に１本ずつ同時に選択し、該選択したｍ本の列選択線を
前記冗長用列選択部と本来の列選択部の置き換えにより
それぞれ対応する冗長用列選択線に切り換えて冗長用セ
ンスアンプを選択するように構成する。
本発明は、半導体メモリ装置に関し、特に、複数のセ
ンスアンプ列に共用される列選択回路を備えた複数ビッ
ト入出力構成のメモリにおいて列選択線の冗長を行う技
術に関する。
ンスアンプ列に共用される列選択回路を備えた複数ビッ
ト入出力構成のメモリにおいて列選択線の冗長を行う技
術に関する。
近年の半導体メモリ装置の大容量化に伴い、チップサ
イズは益々大きくなってきているため、そのチップサイ
ズを小さくできる回路構成が要望されている。
イズは益々大きくなってきているため、そのチップサイ
ズを小さくできる回路構成が要望されている。
チップサイズの小型化を図るために、従来は、列選択
回路とそれに対応する列選択線を複数のセンスアンプ列
に共用させた形態で設け、それによってその配置数を減
らすことによりチップ面積の減少を図っている。
回路とそれに対応する列選択線を複数のセンスアンプ列
に共用させた形態で設け、それによってその配置数を減
らすことによりチップ面積の減少を図っている。
このような構成を備えた半導体メモリの一構成例が第
６図に示される。
６図に示される。
図中、SA1〜SA4はそれぞれ冗長用センスアンプRSA10
〜RSA40を備えたセンスアンプ列、MA1〜MA4はそれぞれ
冗長用セルアレイRMA10〜RMA40を備えたセルアレイ列、
AP1〜AP4は出力データを増幅してデータバスDBに出力す
る増幅器、61は入力アドレスADDに応答するアドレスバ
ッファ、62はブロック（センスアンプ１列とそれに対応
するセルアレイ１列）を選択するセレクタ、631〜634は
対応するセルアレイ列に属する行選択線を選択するロウ
デコーダ、641〜644は対応するセンスアンプ列に含まれ
る各センスアンプを駆動するドライバ、65は入力アドレ
スADDと冗長アドレスRADDの一致または不一致を検出す
るアドレス比較回路、66はコラム・プリ・デコーダ、67
はセンスアンプ列SA1〜SA4に共用され、冗長用コラムデ
コーダRCDを有するコラムデコーダ（列選択回路）、そ
して、CL,RCLはそれぞれ列選択回路67に対応して配設さ
れた列選択線および冗長用列選択線を示す。
〜RSA40を備えたセンスアンプ列、MA1〜MA4はそれぞれ
冗長用セルアレイRMA10〜RMA40を備えたセルアレイ列、
AP1〜AP4は出力データを増幅してデータバスDBに出力す
る増幅器、61は入力アドレスADDに応答するアドレスバ
ッファ、62はブロック（センスアンプ１列とそれに対応
するセルアレイ１列）を選択するセレクタ、631〜634は
対応するセルアレイ列に属する行選択線を選択するロウ
デコーダ、641〜644は対応するセンスアンプ列に含まれ
る各センスアンプを駆動するドライバ、65は入力アドレ
スADDと冗長アドレスRADDの一致または不一致を検出す
るアドレス比較回路、66はコラム・プリ・デコーダ、67
はセンスアンプ列SA1〜SA4に共用され、冗長用コラムデ
コーダRCDを有するコラムデコーダ（列選択回路）、そ
して、CL,RCLはそれぞれ列選択回路67に対応して配設さ
れた列選択線および冗長用列選択線を示す。
この構成では、アドレス比較回路65において入力アド
レスADDと冗長アドレスRADDが一致すると、コラム・プ
リ・デコーダ66は非活性化され、一方、冗長用コラムデ
コーダRCDは活性化されて冗長用列選択線RCLが選択され
る。つまり、欠陥ビットの冗長を行う場合、本来のコラ
ムデコーダCDと冗長用コラムデコーダRCDの置き換えに
より１本の列選択線CLと１本の冗長用列選択線RCLを切
り換えて冗長用センスアンプRSA10〜RSA40を選択してい
る。
レスADDと冗長アドレスRADDが一致すると、コラム・プ
リ・デコーダ66は非活性化され、一方、冗長用コラムデ
コーダRCDは活性化されて冗長用列選択線RCLが選択され
る。つまり、欠陥ビットの冗長を行う場合、本来のコラ
ムデコーダCDと冗長用コラムデコーダRCDの置き換えに
より１本の列選択線CLと１本の冗長用列選択線RCLを切
り換えて冗長用センスアンプRSA10〜RSA40を選択してい
る。
上述した従来形の構成によれば、複数のセンスアンプ
列SA1〜SA4に共用される列選択回路67により列選択線CL
が１本のみ選択され、しかも入出力ビット構成が４ビッ
トの複数ビットとなっているため、もしデバイス使用時
に列選択線が切れた場合には、出力４ビットが同時にフ
ェイルしてしまうという不都合が生じる。
列SA1〜SA4に共用される列選択回路67により列選択線CL
が１本のみ選択され、しかも入出力ビット構成が４ビッ
トの複数ビットとなっているため、もしデバイス使用時
に列選択線が切れた場合には、出力４ビットが同時にフ
ェイルしてしまうという不都合が生じる。
一般に、冗長を行うメモリには誤り検出・訂正（ECC;
Error Check and Correct）回路が搭載されているが、
このようなメモリにおいて上記のような不具合が生じて
複数出力ビットが同時にフェイルしてしまうと、ECC回
路本来のビット救済が役に立たなくなる。つまり、シス
テム上の１ビット誤り検出・訂正では救済できないとい
う欠点がある。これは、システム全体としての信頼性の
低下につながり、好ましくない。
Error Check and Correct）回路が搭載されているが、
このようなメモリにおいて上記のような不具合が生じて
複数出力ビットが同時にフェイルしてしまうと、ECC回
路本来のビット救済が役に立たなくなる。つまり、シス
テム上の１ビット誤り検出・訂正では救済できないとい
う欠点がある。これは、システム全体としての信頼性の
低下につながり、好ましくない。
本発明は、かかる従来技術における課題に鑑み創作さ
れたもので、複数出力ビットが同時にフェイルするのを
回避して冗長時のビット救済効果を高め、ひいてはシス
テムにおける信頼性を向上させることができる半導体メ
モリ装置を提供することを目的としている。
れたもので、複数出力ビットが同時にフェイルするのを
回避して冗長時のビット救済効果を高め、ひいてはシス
テムにおける信頼性を向上させることができる半導体メ
モリ装置を提供することを目的としている。
第１図に本発明の半導体メモリ装置の原理図が示され
る。
る。
本発明の半導体メモリ装置は、複数のセンスアンプ列
11〜1nおよびそれに対応するセルアレイ列21〜2nと、該
複数のセルアレイ列に対応して設けられた行選択回路３
と、前記複数のセンスアンプ列に共用される列選択回路
４を備えたｍビット入出力構成の半導体メモリ装置であ
って、 前記複数のセンスアンプ列およびそれに対応するセル
アレイ列の各列をそれぞれｍ個のグループSAij,MAij
（ｉ＝１〜n,j＝１〜ｍ）に分割して各グループ毎にそ
れぞれ冗長用センスアンプおよび冗長用セルアレイRSAi
j,RMAij（ｉ＝１〜n,j＝１〜ｍ）を配置し、前記列選択
回路をｍ個のグループCD1〜CDmに分割して各グループ毎
に冗長用列選択部RCD1〜RCDmを設け、さらに、入力アド
レスADDと冗長アドレスRADDの一致または不一致に基づ
き冗長切り換えを制御する冗長制御手段５を具備してい
る。
11〜1nおよびそれに対応するセルアレイ列21〜2nと、該
複数のセルアレイ列に対応して設けられた行選択回路３
と、前記複数のセンスアンプ列に共用される列選択回路
４を備えたｍビット入出力構成の半導体メモリ装置であ
って、 前記複数のセンスアンプ列およびそれに対応するセル
アレイ列の各列をそれぞれｍ個のグループSAij,MAij
（ｉ＝１〜n,j＝１〜ｍ）に分割して各グループ毎にそ
れぞれ冗長用センスアンプおよび冗長用セルアレイRSAi
j,RMAij（ｉ＝１〜n,j＝１〜ｍ）を配置し、前記列選択
回路をｍ個のグループCD1〜CDmに分割して各グループ毎
に冗長用列選択部RCD1〜RCDmを設け、さらに、入力アド
レスADDと冗長アドレスRADDの一致または不一致に基づ
き冗長切り換えを制御する冗長制御手段５を具備してい
る。
そして冗長時に、該冗長制御手段の出力に基づいて前
記列選択回路は、前記行選択回路で選択される同一の行
選択線を有するセルアレイに対応したセンスアンプ１列
に属する列選択線を前記分割されたグループ毎に１本ず
つ（CL1〜CLm）同時に選択し、該選択したｍ本の列選択
線を前記冗長用列選択部と本来の列選択部の置き換えに
よりそれぞれ対応する冗長用列選択線RCL1〜RCLmに切り
換えて冗長用センスアンプを選択することを特徴とす
る。
記列選択回路は、前記行選択回路で選択される同一の行
選択線を有するセルアレイに対応したセンスアンプ１列
に属する列選択線を前記分割されたグループ毎に１本ず
つ（CL1〜CLm）同時に選択し、該選択したｍ本の列選択
線を前記冗長用列選択部と本来の列選択部の置き換えに
よりそれぞれ対応する冗長用列選択線RCL1〜RCLmに切り
換えて冗長用センスアンプを選択することを特徴とす
る。
また、上記構成において冗長用列選択部と本来の列選
択部の置き換えに基づく冗長用列選択線と本来の列選択
線の切り換えは、分割されたｍ個のグループに対して同
時に行うようにしてもよいし、あるいは各グループ毎に
独立に行うようにしてもよい。さらに、同時切り換えと
独立切り換えを混合した形態であってもよい。
択部の置き換えに基づく冗長用列選択線と本来の列選択
線の切り換えは、分割されたｍ個のグループに対して同
時に行うようにしてもよいし、あるいは各グループ毎に
独立に行うようにしてもよい。さらに、同時切り換えと
独立切り換えを混合した形態であってもよい。
上述した構成によれば、冗長時には、分割された各グ
ループ毎に列選択線を１本ずつ同時に選択し、選択した
複数（ｍ本）の列選択線をそれぞれ対応する冗長用列選
択線に切り換えて冗長用センスアンプを選択するように
している。
ループ毎に列選択線を１本ずつ同時に選択し、選択した
複数（ｍ本）の列選択線をそれぞれ対応する冗長用列選
択線に切り換えて冗長用センスアンプを選択するように
している。
つまり、ｍビット入出力構成において冗長時に選択さ
れる列選択線の数は、１本ではなく、複数本（ｍ本）で
あるため、仮にデバイス使用時に何らかの原因でその内
の１本が切れたとしても、従来形に見られたような複数
出力ビットが同時にフェイルしてしまうという不都合、
を回避することができる。これは、システム上の１ビッ
ト誤り検出・訂正によるビット救済効果を高めることに
寄与し、ひいてはシステムにおける信頼性の向上につな
がる。
れる列選択線の数は、１本ではなく、複数本（ｍ本）で
あるため、仮にデバイス使用時に何らかの原因でその内
の１本が切れたとしても、従来形に見られたような複数
出力ビットが同時にフェイルしてしまうという不都合、
を回避することができる。これは、システム上の１ビッ
ト誤り検出・訂正によるビット救済効果を高めることに
寄与し、ひいてはシステムにおける信頼性の向上につな
がる。
なお、本発明の他の構成上の特徴および作用の詳細に
ついては、添付図面を参照しつつ以下に記述される実施
例を用いて説明する。
ついては、添付図面を参照しつつ以下に記述される実施
例を用いて説明する。
第２図には本発明の一実施例としての半導体メモリ装
置の構成が示される。
置の構成が示される。
同図において、SA1，SA2はセンスアンプ列を示し、各
列はそれぞれ４つのグループSA11〜SA14，SA21〜SA24に
分割され、各グループ毎にそれぞれ冗長用センスアンプ
RSA11〜RSA14，RSA21〜RSA24が配置されている。MA1，M
A2はそれぞれセンスアンプ列SA1，SA2に対応するセルア
レイ列を示し、同様にそれぞれ４つのグループMA11，MA
14，MA21〜MA24に分割され、各グループ毎にそれぞれ冗
長用セルアレイRMA11〜RMA14，RMA21〜RMA24が配置され
ている。冗長用セルアレイRMA11〜RMA14，RMA21〜RMA24
は、１対の相補ビット線を介して対応する冗長用センス
アンプRSA11〜RSA14，RSA21〜RSA24に接続されており、
同様に、セルアレイMA11〜MA14，MA21〜MA24も１対の相
補ビット線を介してそれぞれ対応するセンスアンプSA11
〜SA14，SA21〜SA24に接続されている。
列はそれぞれ４つのグループSA11〜SA14，SA21〜SA24に
分割され、各グループ毎にそれぞれ冗長用センスアンプ
RSA11〜RSA14，RSA21〜RSA24が配置されている。MA1，M
A2はそれぞれセンスアンプ列SA1，SA2に対応するセルア
レイ列を示し、同様にそれぞれ４つのグループMA11，MA
14，MA21〜MA24に分割され、各グループ毎にそれぞれ冗
長用セルアレイRMA11〜RMA14，RMA21〜RMA24が配置され
ている。冗長用セルアレイRMA11〜RMA14，RMA21〜RMA24
は、１対の相補ビット線を介して対応する冗長用センス
アンプRSA11〜RSA14，RSA21〜RSA24に接続されており、
同様に、セルアレイMA11〜MA14，MA21〜MA24も１対の相
補ビット線を介してそれぞれ対応するセンスアンプSA11
〜SA14，SA21〜SA24に接続されている。
CDはセンスアンプ列SA1，SA2とそれに対応するセルア
レイ列MA1，MA2に共用されるコラムデコーダ（列選択回
路）を示し、同様に４つのグループCD1〜CD4に分割さ
れ、各グループ毎にそれぞれ冗長用コラムデコーダRCD1
〜RCD4が設けられている。
レイ列MA1，MA2に共用されるコラムデコーダ（列選択回
路）を示し、同様に４つのグループCD1〜CD4に分割さ
れ、各グループ毎にそれぞれ冗長用コラムデコーダRCD1
〜RCD4が設けられている。
A1，A2は出力データを増幅するための回路を示し、そ
れぞれブロック（センスアンプ１列とそれに対応するセ
ルアレイ１列）毎に配置され、それぞれ４つの増幅器
（アンプ）を備え、その出力側は４ビットのデータバス
DB（信号は１対の相補ビットの形態で出力されるのでデ
ータ線は８本）に接続されている。各増幅器の入力側
は、それぞれ１対のMOSトランジスタを介してグループ
１〜４にそれぞれ属する冗長用センスアンプに対応した
１対の相補ビット線に接続されると共に、それぞれ複数
対（図示の例では１対のみ示される）のMOSトランジス
タを介してグループ１〜４にそれぞれ属するセンスアン
プ群に対応した複数対の相補ビット線に接続されてい
る。冗長用の対構成のトランジスタの各ゲートは、それ
ぞれ冗長用列選択線RCL1〜RCL4を介して上述の冗長用コ
ラムデコーダRCD1〜RCD4に接続され、一方、複数対構成
のトランジスタの各ゲートは、それぞれ列選択線CL1〜C
L4（図示の簡単化のため４本のみ示される）を介してコ
ラムデコーダCD1〜CD4に接続されている。
れぞれブロック（センスアンプ１列とそれに対応するセ
ルアレイ１列）毎に配置され、それぞれ４つの増幅器
（アンプ）を備え、その出力側は４ビットのデータバス
DB（信号は１対の相補ビットの形態で出力されるのでデ
ータ線は８本）に接続されている。各増幅器の入力側
は、それぞれ１対のMOSトランジスタを介してグループ
１〜４にそれぞれ属する冗長用センスアンプに対応した
１対の相補ビット線に接続されると共に、それぞれ複数
対（図示の例では１対のみ示される）のMOSトランジス
タを介してグループ１〜４にそれぞれ属するセンスアン
プ群に対応した複数対の相補ビット線に接続されてい
る。冗長用の対構成のトランジスタの各ゲートは、それ
ぞれ冗長用列選択線RCL1〜RCL4を介して上述の冗長用コ
ラムデコーダRCD1〜RCD4に接続され、一方、複数対構成
のトランジスタの各ゲートは、それぞれ列選択線CL1〜C
L4（図示の簡単化のため４本のみ示される）を介してコ
ラムデコーダCD1〜CD4に接続されている。
11は入力アドレスADDに応答するアドレスバッファ、1
2は該アドレスバッファからのロウアドレス信号に基づ
きブロックを選択するブロック・セレクタ、131，132は
該ブロック・セレクタにより選択された時にそれぞれ対
応するセルアレイ列に属する行選択線（図示せず）を選
択するロウデコーダ、141，142は同じくブロック・セレ
クタにより選択された時にそれぞれ対応するセンスアン
プ列に含まれる各センスアンプを駆動するドライバ、15
はアドレスバッファ11を介して入力されたアドレスADD
と冗長アドレスRADDの一致または不一致を検出するアド
レス比較回路、そして、16はグループ１〜４に共用さ
れ、該アドレス比較回路の出力とアドレスバッファ11か
らのコラムアドレス信号に応答するコラム・プリ・デコ
ーダを示す。
2は該アドレスバッファからのロウアドレス信号に基づ
きブロックを選択するブロック・セレクタ、131，132は
該ブロック・セレクタにより選択された時にそれぞれ対
応するセルアレイ列に属する行選択線（図示せず）を選
択するロウデコーダ、141，142は同じくブロック・セレ
クタにより選択された時にそれぞれ対応するセンスアン
プ列に含まれる各センスアンプを駆動するドライバ、15
はアドレスバッファ11を介して入力されたアドレスADD
と冗長アドレスRADDの一致または不一致を検出するアド
レス比較回路、そして、16はグループ１〜４に共用さ
れ、該アドレス比較回路の出力とアドレスバッファ11か
らのコラムアドレス信号に応答するコラム・プリ・デコ
ーダを示す。
本実施例では、アドレス比較回路15において入力アド
レスADDと冗長アドレスRADDが一致した場合、コラム・
プリ・デコーダ16は非活性化され、グループ１〜４に対
応する冗長用コラムデコーダRCD1〜RCD4は一斉に活性化
されてそれぞれ冗長用列選択線RCL1〜RCL4が選択され
る。これによって、分割された各グループ１〜４に対し
て列選択線と冗長用列選択線の切り換え（冗長）が同時
に行われる。
レスADDと冗長アドレスRADDが一致した場合、コラム・
プリ・デコーダ16は非活性化され、グループ１〜４に対
応する冗長用コラムデコーダRCD1〜RCD4は一斉に活性化
されてそれぞれ冗長用列選択線RCL1〜RCL4が選択され
る。これによって、分割された各グループ１〜４に対し
て列選択線と冗長用列選択線の切り換え（冗長）が同時
に行われる。
第３図は本発明の他の実施例の構成を示すもので、上
記実施例（第２図）と構成上異なる点は、アドレス比較
回路151，152とコラム・プリ・デコーダ161，162を２系
統にしたことである。他の回路構成およびその作用につ
いては、上記実施例と同様であるのでその説明は省略す
る。
記実施例（第２図）と構成上異なる点は、アドレス比較
回路151，152とコラム・プリ・デコーダ161，162を２系
統にしたことである。他の回路構成およびその作用につ
いては、上記実施例と同様であるのでその説明は省略す
る。
この実施例では、グループ１と２、３と４にそれぞれ
対応する冗長用コラムデコーダRCD1とRCD2，RCD3とRCD4
が同時に活性化され、グループ１、２とグループ３、４
の間に関しては独立に活性化される。それに応じて、冗
長用列選択線RCL1とRCL2は同時に選択され、同様にRCL3
とRCL4についても同時に選択され、RCL1，RCL2とRCL3，
RCL4の双方に関しては独立に選択される。これによっ
て、分割されたグループ１〜４においてグループ１と
２、３と４に対してそれぞれ列選択線と冗長用列選択線
の切り換えが同時に行われ、また、グループ１、２とグ
ループ３、４の間に関しては列選択線の冗長は独立に行
われる。
対応する冗長用コラムデコーダRCD1とRCD2，RCD3とRCD4
が同時に活性化され、グループ１、２とグループ３、４
の間に関しては独立に活性化される。それに応じて、冗
長用列選択線RCL1とRCL2は同時に選択され、同様にRCL3
とRCL4についても同時に選択され、RCL1，RCL2とRCL3，
RCL4の双方に関しては独立に選択される。これによっ
て、分割されたグループ１〜４においてグループ１と
２、３と４に対してそれぞれ列選択線と冗長用列選択線
の切り換えが同時に行われ、また、グループ１、２とグ
ループ３、４の間に関しては列選択線の冗長は独立に行
われる。
この例では、１コラム冗長×２独立＝２コラム冗長と
なり、各グループ毎でそれぞれ独立に冗長する場合の４
コラム冗長に比べると冗長数は少なくなるが、２コラム
冗長の場合にはヒューズ（図示せず；アドレス比較回路
の前段に設けられている）が２系統でよいため、４コラ
ム冗長の場合に比してヒューズ面積を半分に減少させる
ことができるという利点を有する。
なり、各グループ毎でそれぞれ独立に冗長する場合の４
コラム冗長に比べると冗長数は少なくなるが、２コラム
冗長の場合にはヒューズ（図示せず；アドレス比較回路
の前段に設けられている）が２系統でよいため、４コラ
ム冗長の場合に比してヒューズ面積を半分に減少させる
ことができるという利点を有する。
第４図には第３図実施例における主要部の回路構成が
示される。なお、コラム・プリ・デコーダ161，162とコ
ラムデコーダCD1〜CD4の構成については、一部のゲート
のみが図示される。
示される。なお、コラム・プリ・デコーダ161，162とコ
ラムデコーダCD1〜CD4の構成については、一部のゲート
のみが図示される。
図示の回路は、アドレスビットA0〜A7および冗長アド
レスビットRA0〜RA7にそれぞれ応答する排他的オアゲー
ト21〜23,25〜27,29,30と、該排他的オアゲート21〜23,
25〜27,29および30の各出力に応答するナンドゲート24,
28,31と、該ナンドゲート24,28,31の各出力に応答する
ノアゲート32と、該ノアゲートの出力に応答するインバ
ータ33と、該インバータの出力に応答して冗長用列選択
信号RCOLを出力するインバータ34と、インバータ33の出
力およびアドレスビットA0〜A2（および相補ビット）に
応答するナンドゲート35,37と、インバータ33の出力お
よびアドレスビットA3〜A5（および相補ビット）に応答
するナンドゲート39,41と、インバータ33の出力および
アドレスビットA6,A7（および相補ビット）に応答する
ナンドゲート43,45と、該ナンドゲート35,37,39,41,43,
45の各出力にそれぞれ応答するインバータ36,38,40,42,
44,46と、該インバータの各出力の組合せに応答するナ
ンドゲート47,49,51と、該ナンドゲートの47,49,51の各
出力にそれぞれ応答して列選択信号COL0，COL1，COL2を
出力するインバータ48,50,52とから構成されている。
レスビットRA0〜RA7にそれぞれ応答する排他的オアゲー
ト21〜23,25〜27,29,30と、該排他的オアゲート21〜23,
25〜27,29および30の各出力に応答するナンドゲート24,
28,31と、該ナンドゲート24,28,31の各出力に応答する
ノアゲート32と、該ノアゲートの出力に応答するインバ
ータ33と、該インバータの出力に応答して冗長用列選択
信号RCOLを出力するインバータ34と、インバータ33の出
力およびアドレスビットA0〜A2（および相補ビット）に
応答するナンドゲート35,37と、インバータ33の出力お
よびアドレスビットA3〜A5（および相補ビット）に応答
するナンドゲート39,41と、インバータ33の出力および
アドレスビットA6,A7（および相補ビット）に応答する
ナンドゲート43,45と、該ナンドゲート35,37,39,41,43,
45の各出力にそれぞれ応答するインバータ36,38,40,42,
44,46と、該インバータの各出力の組合せに応答するナ
ンドゲート47,49,51と、該ナンドゲートの47,49,51の各
出力にそれぞれ応答して列選択信号COL0，COL1，COL2を
出力するインバータ48,50,52とから構成されている。
第５図は第４図回路による冗長切り換え動作の一例を
示すもので、図示の例では、アドレスビットA7と冗長ア
ドレスビットRA7の一致に基づく冗長の形態が示されて
いる。
示すもので、図示の例では、アドレスビットA7と冗長ア
ドレスビットRA7の一致に基づく冗長の形態が示されて
いる。
以上説明したように本発明によれば、複数ビット（ｍ
ビット）入出力構成において、冗長時にｍ本の列選択線
を同時に選択して冗長を行っているので、従来形に見ら
れたような複数出力ビットの同時フェイルを回避するこ
とができ、それによってビット救済効果を高めることが
できる。これは、生産における歩留りの向上およびシス
テムにおける信頼性の向上に寄与するものである。
ビット）入出力構成において、冗長時にｍ本の列選択線
を同時に選択して冗長を行っているので、従来形に見ら
れたような複数出力ビットの同時フェイルを回避するこ
とができ、それによってビット救済効果を高めることが
できる。これは、生産における歩留りの向上およびシス
テムにおける信頼性の向上に寄与するものである。
第１図は本発明の半導体メモリ装置の原理図、 第２図は本発明の一実施例の構成を一部回路図の形態で
示したブロック図、 第３図は本発明の他の実施例の構成を一部回路図の形態
で示したブロック図、 第４図は第３図実施例における主要部の構成を示す回路
図、 第５図は第４図回路の冗長切り換え動作の一例を示すタ
イミングチャート、 第６図は従来形の一例としての半導体メモリ装置の構成
を一部回路図の形態で示したブロック図、である。 （符号の説明） 11〜1n…センスアンプ列、21〜2n…セルアレイ列、３…
行選択回路、４…列選択回路、５…冗長制御手段、SAij
（ｉ＝１〜n,j＝１〜ｍ）…センスアンプ群、MAij（ｉ
＝１〜n,j＝１〜ｍ）…セルアレイ群、RSAij（ｉ＝１〜
n,j＝１〜ｍ）…冗長用センスアンプ、RMAij（ｉ＝１〜
n,j＝１〜ｍ）…冗長用セルアレイ、CD1〜CDm…（本来
の）列選択部、RCD1〜RCDm…冗長用列選択部、ADD…入
力アドレス、RADD…冗長アドレス、CL1〜CLm…（同時選
択した）列選択線、RCL1〜RCLm…冗長用列選択線。
示したブロック図、 第３図は本発明の他の実施例の構成を一部回路図の形態
で示したブロック図、 第４図は第３図実施例における主要部の構成を示す回路
図、 第５図は第４図回路の冗長切り換え動作の一例を示すタ
イミングチャート、 第６図は従来形の一例としての半導体メモリ装置の構成
を一部回路図の形態で示したブロック図、である。 （符号の説明） 11〜1n…センスアンプ列、21〜2n…セルアレイ列、３…
行選択回路、４…列選択回路、５…冗長制御手段、SAij
（ｉ＝１〜n,j＝１〜ｍ）…センスアンプ群、MAij（ｉ
＝１〜n,j＝１〜ｍ）…セルアレイ群、RSAij（ｉ＝１〜
n,j＝１〜ｍ）…冗長用センスアンプ、RMAij（ｉ＝１〜
n,j＝１〜ｍ）…冗長用セルアレイ、CD1〜CDm…（本来
の）列選択部、RCD1〜RCDm…冗長用列選択部、ADD…入
力アドレス、RADD…冗長アドレス、CL1〜CLm…（同時選
択した）列選択線、RCL1〜RCLm…冗長用列選択線。
Claims (4)
- 【請求項１】複数のセンスアンプ列（11〜1n）およびそ
れに対応するセルアレイ列（21〜2n）と、該複数のセル
アレイ列に対応して設けられた行選択回路（３）と、前
記複数のセンスアンプ列に共用される列選択回路（４）
を備えたｍビット入出力構成の半導体メモリ装置におい
て、 前記複数のセンスアンプ列およびそれに対応するセルア
レイ列の各列をそれぞれｍ個のグループ（SAij,MAij;i
＝１〜n,j＝１〜ｍ）に分割して各グループ毎にそれぞ
れ冗長用センスアンプおよび冗長用セルアレイ（RSAij,
RMAij;i＝１〜n,j＝１〜ｍ）を配置し、 前記列選択回路をｍ個のグループ（CD1〜CDm）に分割し
て各グループ毎に冗長用列選択部（RCD1〜RCDm）を設
け、 入力アドレス（ADD）と冗長アドレス（RADD）の一致ま
たは不一致に基づき冗長切り換えを制御する冗長制御手
段（５）を具備し、 冗長時に、該冗長制御手段の出力に基づいて前記列選択
回路は、前記行選択回路で選択される同一の行選択線を
有するセルアレイに対応したセンスアンプ１列に属する
列選択線を前記分割されたグループ毎に１本ずつ（CL1
〜CLm）同時に選択し、該選択したｍ本の列選択線を前
記冗長用列選択部と本来の列選択部の置き換えによりそ
れぞれ対応する冗長用列選択線（RCL1〜RCLm）に切り換
えて冗長用センスアンプを選択することを特徴とする半
導体メモリ装置。 - 【請求項２】前記冗長制御手段は、冗長時に前記列選択
回路に対して、冗長用列選択部と本来の列選択部の置き
換えによる冗長用列選択線と本来の列選択線の切り換え
を、分割されたｍ個のグループに対して同時に行わせる
ことを特徴とする請求項１に記載の半導体メモリ装置。 - 【請求項３】前記冗長制御手段は、冗長時に前記列選択
回路に対して、冗長用列選択部と本来の列選択部の置き
換えによる冗長用列選択線と本来の列選択線の切り換え
を、分割されたｍ個のグループに対してそれぞれ独立に
行わせることを特徴とする請求項１に記載の半導体メモ
リ装置。 - 【請求項４】前記冗長制御手段は、冗長時に前記列選択
回路に対して、冗長用列選択部と本来の列選択部の置き
換えによる冗長用列選択線と本来の列選択線の切り換え
を、分割されたｍ個のグループに対して所定個数単位の
グループ毎に同時に行わせると共に、該所定個数単位の
グループ間についてはそれぞれ独立に行わせることを特
徴とする請求項１に記載の半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1240142A JP2509343B2 (ja) | 1989-09-18 | 1989-09-18 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1240142A JP2509343B2 (ja) | 1989-09-18 | 1989-09-18 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03104096A JPH03104096A (ja) | 1991-05-01 |
| JP2509343B2 true JP2509343B2 (ja) | 1996-06-19 |
Family
ID=17055122
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1240142A Expired - Fee Related JP2509343B2 (ja) | 1989-09-18 | 1989-09-18 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2509343B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3194368B2 (ja) | 1997-12-12 | 2001-07-30 | 日本電気株式会社 | 半導体記憶装置及びその駆動方法 |
| KR100328828B1 (ko) * | 1999-07-16 | 2002-03-14 | 박종섭 | 칼럼 리던던시 회로의 칼럼 인에이블 장치 |
| KR100634414B1 (ko) | 2004-09-06 | 2006-10-16 | 삼성전자주식회사 | 에러 검출용 패러티 발생기를 구비한 낸드 플래시 메모리 장치 및 그것의 에러 검출 방법 |
-
1989
- 1989-09-18 JP JP1240142A patent/JP2509343B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03104096A (ja) | 1991-05-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |