JPH03104096A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH03104096A JPH03104096A JP1240142A JP24014289A JPH03104096A JP H03104096 A JPH03104096 A JP H03104096A JP 1240142 A JP1240142 A JP 1240142A JP 24014289 A JP24014289 A JP 24014289A JP H03104096 A JPH03104096 A JP H03104096A
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- 101100137454 Drosophila melanogaster Rcd4 gene Proteins 0.000 abstract 1
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Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
半導体メモリ装置、特に、複数のセンスアンプ列に共用
される列選択回路を備えた複数（ｍ）ビット入出力構成
のメモリにおいて列選択線の冗長を行う技術に関し、 複数出力ビット（ｍビット）が同時にフエイルするのを
回避して冗長時のビット救済効果を高め、ひいてはシス
テムにおける信頼性を向上させることを目的とし、 複数のセンスアンプ列およびそれに対応するセルアレイ
列の各列をそれぞれｍ個のグループに分割して各グルー
プ毎にそれぞれ冗長用センスアンプおよび冗長用セルア
レイを配置し、前記複数のセンスアンプ列に共用される
列選択回路をｍ個のグループに分割して各グループ毎に
冗長用列選択部を設け、入力アドレスと冗長アドレスの
一致または不一致に基づき冗長切り換えを制御する冗長
制御手段を具備し、冗長時に、該冗長制御手段の出力に
基づいて前記列選択回路は、行選択回路で選択される同
一の行選択線を有するセルアレイに対応したセンスアン
プ１列に属する列選択線を前記分割されたグループ毎に
１本ずつ同時に選択し、該選択したｍ本の列選択線を前
記冗長用列選択部と本来の列選択部の置き換えによりそ
れぞれ対応する冗長用列選択線に切り換えて冗長用セン
スアンプを選択するように構成する。
される列選択回路を備えた複数（ｍ）ビット入出力構成
のメモリにおいて列選択線の冗長を行う技術に関し、 複数出力ビット（ｍビット）が同時にフエイルするのを
回避して冗長時のビット救済効果を高め、ひいてはシス
テムにおける信頼性を向上させることを目的とし、 複数のセンスアンプ列およびそれに対応するセルアレイ
列の各列をそれぞれｍ個のグループに分割して各グルー
プ毎にそれぞれ冗長用センスアンプおよび冗長用セルア
レイを配置し、前記複数のセンスアンプ列に共用される
列選択回路をｍ個のグループに分割して各グループ毎に
冗長用列選択部を設け、入力アドレスと冗長アドレスの
一致または不一致に基づき冗長切り換えを制御する冗長
制御手段を具備し、冗長時に、該冗長制御手段の出力に
基づいて前記列選択回路は、行選択回路で選択される同
一の行選択線を有するセルアレイに対応したセンスアン
プ１列に属する列選択線を前記分割されたグループ毎に
１本ずつ同時に選択し、該選択したｍ本の列選択線を前
記冗長用列選択部と本来の列選択部の置き換えによりそ
れぞれ対応する冗長用列選択線に切り換えて冗長用セン
スアンプを選択するように構成する。
本発明は、半導体メモリ装置に関し、特に、複数のセン
スアンプ列に共用される列選択回路を備えた複数ビット
入出力構成のメモリにおいて列選択線の冗長を行う技術
に関する。
スアンプ列に共用される列選択回路を備えた複数ビット
入出力構成のメモリにおいて列選択線の冗長を行う技術
に関する。
近年の半導体メモリ装置の大容量化に伴い、チップサイ
ズは益々大きくなってきているため、そのチップサイズ
を小さくできる回路構成が要望されている。
ズは益々大きくなってきているため、そのチップサイズ
を小さくできる回路構成が要望されている。
チップサイズの小型化を図るために、従来は、列選択回
路とそれに対応する列選択線を複数のセンスアンプ列に
共用させた形態で設け、それによってその配置数を減ら
すことによりチップ面積の減少を図っている。
路とそれに対応する列選択線を複数のセンスアンプ列に
共用させた形態で設け、それによってその配置数を減ら
すことによりチップ面積の減少を図っている。
このような構成を備えた半導体メモリの一構戊例が第６
図に示される。
図に示される。
図中、ＳＡ．−ＳＡ．はそれぞれ冗長用センスアンプＲ
ＳＡ＋ｏ〜ＲＳＡ．。を備えたセンスアンプ列、ＭＡｔ
〜ＭＡ４はそれぞれ冗長用セルアレイＲＭＡＩ。〜ＲＭ
Ａ．。
ＳＡ＋ｏ〜ＲＳＡ．。を備えたセンスアンプ列、ＭＡｔ
〜ＭＡ４はそれぞれ冗長用セルアレイＲＭＡＩ。〜ＲＭ
Ａ．。
を備えたセルアレイ列、ＡＰ． −ＡＰ４ は出力デー
タを増幅してデータパスＤＢに出力する増幅器、６１は
入力アドレスＡＤＤに応答するアドレスバッファ、６２
はブロック（センスアンプ１列とそれに対応するセルア
レイ１列〉を選択するセレクタ、６３，〜６３４ は対
応するセルアレイ列に属する行選択線を選択するロウデ
コーダ、６４，〜６４，は対応するセンスアンプ列に含
まれる各センスアンプを駆動するドライバ、６５は入力
アドレスＡＤＤ と冗長アドレスＲＡＤＤの一致または
不一致を検出するアドレス比較回路、６６はコラム・ブ
リ・デコーダ、６７はセンスアンプ列ＳＡ＋ −ＳＡ＊
に共用され、冗長用コラムデコーダＲＣＤを有するコ
ラムデコーダ（列選択回路〉、そして、ＣＬ， ＲＣＬ
はそれぞれ列選択回路６７に対応して配設された列選択
線および冗長用列選択線を示す。
タを増幅してデータパスＤＢに出力する増幅器、６１は
入力アドレスＡＤＤに応答するアドレスバッファ、６２
はブロック（センスアンプ１列とそれに対応するセルア
レイ１列〉を選択するセレクタ、６３，〜６３４ は対
応するセルアレイ列に属する行選択線を選択するロウデ
コーダ、６４，〜６４，は対応するセンスアンプ列に含
まれる各センスアンプを駆動するドライバ、６５は入力
アドレスＡＤＤ と冗長アドレスＲＡＤＤの一致または
不一致を検出するアドレス比較回路、６６はコラム・ブ
リ・デコーダ、６７はセンスアンプ列ＳＡ＋ −ＳＡ＊
に共用され、冗長用コラムデコーダＲＣＤを有するコ
ラムデコーダ（列選択回路〉、そして、ＣＬ， ＲＣＬ
はそれぞれ列選択回路６７に対応して配設された列選択
線および冗長用列選択線を示す。
この構戊では、アドレス比較回路６５において入力アド
レスＡＤＤ と冗長アドレスＲＡＤＤが一致すると、コ
ラム・ブリ・デコーダ６６は非活性化され、一方、冗長
用コラムデコーダＲＣＤは活性化されて冗長用列選択線
ＲＣＬが選択される。つまり、欠陥ビットの冗長を行う
場合、本来のコラムデコーダＣＤと冗長用コラムデコー
ダＲＣＤの置き換えによりＩ本の列選択線ＣＬと１本の
冗長用列選択線ＲＣＬを切り換えて冗長用センスアンプ
ＲＳＡ，。〜ＲＳＡ．。を選択している。
レスＡＤＤ と冗長アドレスＲＡＤＤが一致すると、コ
ラム・ブリ・デコーダ６６は非活性化され、一方、冗長
用コラムデコーダＲＣＤは活性化されて冗長用列選択線
ＲＣＬが選択される。つまり、欠陥ビットの冗長を行う
場合、本来のコラムデコーダＣＤと冗長用コラムデコー
ダＲＣＤの置き換えによりＩ本の列選択線ＣＬと１本の
冗長用列選択線ＲＣＬを切り換えて冗長用センスアンプ
ＲＳＡ，。〜ＲＳＡ．。を選択している。
上述した従来形の構戊によれば、複数のセンスアンプ列
ＳＡ＋ 〜ＳＡ４ に共用される列選択回路６７により
列選択線ＣＬが１本のみ選択され、しかも入出力ビット
構戒が４ビットの複数ビットとなっているため、もしデ
バイス使用時に列選択線が切れた場合には、出力４ビッ
トが同時にフェイルしてしまうという不都合が生じる。
ＳＡ＋ 〜ＳＡ４ に共用される列選択回路６７により
列選択線ＣＬが１本のみ選択され、しかも入出力ビット
構戒が４ビットの複数ビットとなっているため、もしデ
バイス使用時に列選択線が切れた場合には、出力４ビッ
トが同時にフェイルしてしまうという不都合が生じる。
一般に、冗長を行うメモリには誤り検出・訂正（Ｅ Ｃ
Ｃ ； Ｅ！ｒｒｏｒ Ｃｈｅｃｋ ａｎｄ Ｃｏｒ
ｒｅｃｔ）回路が搭載されているが、このようなメモリ
において上記のような不具合が生じて複数出力ビットが
同時にフエイルしてしまうと、ＥＣＣ回路本来のビット
救済が役に立たなくなる。つまり、システム上の１ビッ
ト誤り検出・訂正では救済できないという欠点がある。
Ｃ ； Ｅ！ｒｒｏｒ Ｃｈｅｃｋ ａｎｄ Ｃｏｒ
ｒｅｃｔ）回路が搭載されているが、このようなメモリ
において上記のような不具合が生じて複数出力ビットが
同時にフエイルしてしまうと、ＥＣＣ回路本来のビット
救済が役に立たなくなる。つまり、システム上の１ビッ
ト誤り検出・訂正では救済できないという欠点がある。
これは、システム全体としての信頼性の低下につながり
、好ましくない。
、好ましくない。
本発明は、かかる従来技術における課題に鑑み創作され
たもので、複数出力ビットが同時にフェイルするのを回
避して冗長時のピット救済効果を高め、ひいてはシステ
ムにおける信頼性を向上させることができる半導体メモ
リ装置を提供することを目的としている。
たもので、複数出力ビットが同時にフェイルするのを回
避して冗長時のピット救済効果を高め、ひいてはシステ
ムにおける信頼性を向上させることができる半導体メモ
リ装置を提供することを目的としている。
第１図に本発明の半導体メモリ装置の原理図が示される
。
。
本発明の半導体メモリ装置は、複数のセンスアンプ列Ｉ
Ｉ〜１ｎおよびそれに対応するセルアレイ列２．〜２ｎ
と、該複数のセルアレイ列に対応して設けられた行選択
回路３と、前記複数のセンスアンプ列に共用される列選
択回路４を備えたｍビット入出力構成の半導体メモリ装
置であって、前記複数のセンスアンプ列およびそれに対
応するセルアレイ列の各列をそれぞれｍ個のグループＳ
Ａｉｊ，ＭＡｉｊ （ｉ＝ｌ 〜ｎ， ｊ＝ ｌ 〜ｍ
）に分割して各グループ毎にそれぞれ冗長用センスアン
プおよび冗長用セルアレイＲＳＡｉｊ， ＲＭＡｉｊ
（ｉ＝ｌ 〜ｎ， ｊ＝ ｌ 〜ｍ）を配置し、前記列
選択回路をｍ個のグループＣＤ＋−ＣＤｍに分割して各
グループ毎に冗長用列選択部ＲＣＤ １〜ＲＣＤｍを設
け、さらに、入力アドレスＡＤＤと冗長アドレスＲＡＤ
Ｄの一致または不一致に基づき冗長切り換えを制御する
冗長制御手段５を具備している。
Ｉ〜１ｎおよびそれに対応するセルアレイ列２．〜２ｎ
と、該複数のセルアレイ列に対応して設けられた行選択
回路３と、前記複数のセンスアンプ列に共用される列選
択回路４を備えたｍビット入出力構成の半導体メモリ装
置であって、前記複数のセンスアンプ列およびそれに対
応するセルアレイ列の各列をそれぞれｍ個のグループＳ
Ａｉｊ，ＭＡｉｊ （ｉ＝ｌ 〜ｎ， ｊ＝ ｌ 〜ｍ
）に分割して各グループ毎にそれぞれ冗長用センスアン
プおよび冗長用セルアレイＲＳＡｉｊ， ＲＭＡｉｊ
（ｉ＝ｌ 〜ｎ， ｊ＝ ｌ 〜ｍ）を配置し、前記列
選択回路をｍ個のグループＣＤ＋−ＣＤｍに分割して各
グループ毎に冗長用列選択部ＲＣＤ １〜ＲＣＤｍを設
け、さらに、入力アドレスＡＤＤと冗長アドレスＲＡＤ
Ｄの一致または不一致に基づき冗長切り換えを制御する
冗長制御手段５を具備している。
そして冗長時に、該冗長制御手段の出力に基づいて前記
列選択回路は、前記行選択回路で選択される同一の行選
択線を有するセルアレイに対応したセンスアンプ１列に
属する列選択線を前記分割されたグループ毎に１本ずつ
（ＣＬ ，−ＣＬｍ）同時に選択し、該選択したｍ本の
列選択線を前記冗長用列選択部と本来の列選択部の置き
換えによりそれぞれ対応する冗長用列選択線ＲＣＬ ，
〜ＲＣ’Ｌｍに切り換えて冗長用センスアンプを選択す
ることを特徴とする。
列選択回路は、前記行選択回路で選択される同一の行選
択線を有するセルアレイに対応したセンスアンプ１列に
属する列選択線を前記分割されたグループ毎に１本ずつ
（ＣＬ ，−ＣＬｍ）同時に選択し、該選択したｍ本の
列選択線を前記冗長用列選択部と本来の列選択部の置き
換えによりそれぞれ対応する冗長用列選択線ＲＣＬ ，
〜ＲＣ’Ｌｍに切り換えて冗長用センスアンプを選択す
ることを特徴とする。
また、上記構戒において冗長用列選択部と本来の列選択
部の置き換えに基づく冗長用列選択線と本来の列選択線
の切り換えは、分割されたｍ個のグループに対して同時
に行うようにしてもよいし、あるいは各グループ毎に独
立に行うようにしてもよい。さらに、同時切り換えと独
立切り換えを混合した形態であってもよい。
部の置き換えに基づく冗長用列選択線と本来の列選択線
の切り換えは、分割されたｍ個のグループに対して同時
に行うようにしてもよいし、あるいは各グループ毎に独
立に行うようにしてもよい。さらに、同時切り換えと独
立切り換えを混合した形態であってもよい。
上述した構戊によれば、冗長時には、分割された各グル
ープ毎に列選択線を１本ずつ同時に選択し、選択した複
数（ｍ本）の列選択線をそれぞれ対応する冗長用列選択
線に切り換えて冗長用センスアンプを選択するようにし
ている。
ープ毎に列選択線を１本ずつ同時に選択し、選択した複
数（ｍ本）の列選択線をそれぞれ対応する冗長用列選択
線に切り換えて冗長用センスアンプを選択するようにし
ている。
つまり、ｍピット入出力構成において冗長時に選択され
る列選択線の数は、１本ではなく、複数本Ｃｍ本）であ
るため、仮にデバイス使用時に何らかの原因でその内の
１本が切れたとしても、従来形に見られたような複数出
力ビットが同時にフエイルしてしまうという不都合、を
回避することができる。これは、システム上の１ビット
誤り検出・訂正によるビット救済効果を高めることに寄
与し、ひいてはシステムにおける信頼性の向上につなが
る。
る列選択線の数は、１本ではなく、複数本Ｃｍ本）であ
るため、仮にデバイス使用時に何らかの原因でその内の
１本が切れたとしても、従来形に見られたような複数出
力ビットが同時にフエイルしてしまうという不都合、を
回避することができる。これは、システム上の１ビット
誤り検出・訂正によるビット救済効果を高めることに寄
与し、ひいてはシステムにおける信頼性の向上につなが
る。
なお、本発明の他の構成上の特徴および作用の詳細につ
いては、添付図面を参照しつつ以下に記述される実施例
を用いて説明する。
いては、添付図面を参照しつつ以下に記述される実施例
を用いて説明する。
第２図には本発明の一実施例としての半導体メモリ装置
の構戊が示される。
の構戊が示される。
同図において、ＳＡ．，ＳＡ２ はセンスアンプ列を示
し、各列はそれぞれ４つのグループＳＡ＋＋〜Ｓ＾．，
ＳＡ２１〜ＳＡ２４に分割され、各グループ毎にそれぞ
れ冗長用センスアンプＲＳＡ，，〜ＲＳＡ＋４，ＲＳＡ
２＋−ＲＳＡ＊４が配置されている。ＭＡ，，ＭＡ．は
それぞれセンスアンプ列Ｓ八ｌ，ＳＡ２ に対応するセ
ルアレイ列を示し、同様にそれぞれ４つのグループＭＡ
ＩＬ−ＭＡｌ４， ＭＡａ＋〜ＭＡａａに分割され、各
グループ毎にそれぞれ冗長用セルアレイＨＭＡ＋＋〜Ｒ
ＭＡＩ４， ＲＭＡ２１−ＲＭＡ２ｇが配置されている
。冗長用セルアレイＲＭＡ．〜ＲＭＡｌ４，ＲＭＡ２１
−ＲＭＡ２４は、１対の相補ビット線を介して対応する
冗長用センスアンブＲＳＡｕ〜ＲＳＡ．．，ＲＳＡ２１
〜ＲＳＡ．４ に接続されており、同様に、セルアレイ
ＭＡ＋＋〜Ｍ＾Ｉ ４１ ＭＡ２１〜ＭＡ２．も１対の
相補ビット線を介してそれぞれ対応するセンスアンプＳ
Ａ＋＋〜ＳＡＩ４，ＳＡ２ Ｉ−ＳＡ２４に接続されて
いる。
し、各列はそれぞれ４つのグループＳＡ＋＋〜Ｓ＾．，
ＳＡ２１〜ＳＡ２４に分割され、各グループ毎にそれぞ
れ冗長用センスアンプＲＳＡ，，〜ＲＳＡ＋４，ＲＳＡ
２＋−ＲＳＡ＊４が配置されている。ＭＡ，，ＭＡ．は
それぞれセンスアンプ列Ｓ八ｌ，ＳＡ２ に対応するセ
ルアレイ列を示し、同様にそれぞれ４つのグループＭＡ
ＩＬ−ＭＡｌ４， ＭＡａ＋〜ＭＡａａに分割され、各
グループ毎にそれぞれ冗長用セルアレイＨＭＡ＋＋〜Ｒ
ＭＡＩ４， ＲＭＡ２１−ＲＭＡ２ｇが配置されている
。冗長用セルアレイＲＭＡ．〜ＲＭＡｌ４，ＲＭＡ２１
−ＲＭＡ２４は、１対の相補ビット線を介して対応する
冗長用センスアンブＲＳＡｕ〜ＲＳＡ．．，ＲＳＡ２１
〜ＲＳＡ．４ に接続されており、同様に、セルアレイ
ＭＡ＋＋〜Ｍ＾Ｉ ４１ ＭＡ２１〜ＭＡ２．も１対の
相補ビット線を介してそれぞれ対応するセンスアンプＳ
Ａ＋＋〜ＳＡＩ４，ＳＡ２ Ｉ−ＳＡ２４に接続されて
いる。
ＣＤはセンスアンプ列ＳＡＩ．ＳＡ２ とそれに対応す
るセルアレイ列ＭＡ＋．ＭＡａに共用されるコラムデコ
ーダ（列選択回路）を示し、同様に４つのグループＣＤ
．〜ＣＤ．に分割され、各グループ毎にそれぞれ冗長用
コラムデコーダＲＣＤ ．〜ＲＣＤ，が設けられている
。
るセルアレイ列ＭＡ＋．ＭＡａに共用されるコラムデコ
ーダ（列選択回路）を示し、同様に４つのグループＣＤ
．〜ＣＤ．に分割され、各グループ毎にそれぞれ冗長用
コラムデコーダＲＣＤ ．〜ＲＣＤ，が設けられている
。
ＡＩ＋＾２は出力データを増幅するための回路を示し、
それぞれブロック（センスアンプ１列とそれに対応する
セルアレイ１列）毎に配置され、それぞれ４つの増幅器
（アンプ）を備え、その出力側は４ビットのデータパス
ＤＢ （信号は１対の相補ビットの形態で出力されるの
でデータ線は８本〉に接続されている。各増幅器の入力
側は、それぞれ１対のＭＯＳ｝ランジスタを介してグル
ープ１〜４にそれぞれ属する冗長用センスアンプに対応
した１対の相補ビット線に接続されると共に、それぞれ
複数対（図示の例では１対のみ示される）のＭＯＳ｝ラ
ンジスタを介してグループ１〜４にそれぞれ属するセン
スアンプ群に対応した複数対の相補ビット線に接続され
ている。冗長用の対構成のトランジスタの各ゲートは、
それぞれ冗長用列選択線ＲＣＬ ＋〜ＲＣＬ，を介して
上述の冗長用コラムデコーダＲＣＤ ，〜ＲＣＤ４に接
続され、一方、複数対構戊のトランジスタの各ゲートは
、それぞれ列選択線ＣＬ．〜ＣＬ，（図示の簡単化のた
め４本のみ示される）を介してコラムデコーダＣ．Ｄ＋
−ＣＤＩに接続されている。
それぞれブロック（センスアンプ１列とそれに対応する
セルアレイ１列）毎に配置され、それぞれ４つの増幅器
（アンプ）を備え、その出力側は４ビットのデータパス
ＤＢ （信号は１対の相補ビットの形態で出力されるの
でデータ線は８本〉に接続されている。各増幅器の入力
側は、それぞれ１対のＭＯＳ｝ランジスタを介してグル
ープ１〜４にそれぞれ属する冗長用センスアンプに対応
した１対の相補ビット線に接続されると共に、それぞれ
複数対（図示の例では１対のみ示される）のＭＯＳ｝ラ
ンジスタを介してグループ１〜４にそれぞれ属するセン
スアンプ群に対応した複数対の相補ビット線に接続され
ている。冗長用の対構成のトランジスタの各ゲートは、
それぞれ冗長用列選択線ＲＣＬ ＋〜ＲＣＬ，を介して
上述の冗長用コラムデコーダＲＣＤ ，〜ＲＣＤ４に接
続され、一方、複数対構戊のトランジスタの各ゲートは
、それぞれ列選択線ＣＬ．〜ＣＬ，（図示の簡単化のた
め４本のみ示される）を介してコラムデコーダＣ．Ｄ＋
−ＣＤＩに接続されている。
１１は入力アドレスＡＤ口に応答するアドレスバッファ
、１２は該アドレスバッファからのロウアドレス信号に
基づきブロックを選択するブロック・セレクタ、１３，
，１３２ は該ブロック・セレクタにより選択された時
にそれぞれ対応するセルアレイ列に？する行選択線（図
示せず）を選択するロウデコーダ、１４■１４２は同じ
くブロック・セレクタにより選択された時にそれぞれ対
応するセンスアンプ列に含まれる各センスアンプを駆動
するドライバ、１５はアドレスバッファ１１を介して入
力されたアドレスＡＤＤと冗長アドレスＲＡＤＤの一致
または不一致を検出するアドレス比較回路、そして、１
６はグループ１〜４に共用され、該アドレス比較回路の
出力とアドレスバッファ１１からのコラムアドレス信号
に応答するコラム・ブリ・デコーダを示す。
、１２は該アドレスバッファからのロウアドレス信号に
基づきブロックを選択するブロック・セレクタ、１３，
，１３２ は該ブロック・セレクタにより選択された時
にそれぞれ対応するセルアレイ列に？する行選択線（図
示せず）を選択するロウデコーダ、１４■１４２は同じ
くブロック・セレクタにより選択された時にそれぞれ対
応するセンスアンプ列に含まれる各センスアンプを駆動
するドライバ、１５はアドレスバッファ１１を介して入
力されたアドレスＡＤＤと冗長アドレスＲＡＤＤの一致
または不一致を検出するアドレス比較回路、そして、１
６はグループ１〜４に共用され、該アドレス比較回路の
出力とアドレスバッファ１１からのコラムアドレス信号
に応答するコラム・ブリ・デコーダを示す。
本実施例では、アドレス比較回路１５においテ入力アド
レスＡＤＤ と冗長アドレスＲＡロロが一致した場合、
コラム・ブリ・デコーダ１６は非活性化され、グループ
１〜４に対応する冗長用コラムデコーダＲＣＤ ，〜Ｒ
ＣＤ，は一斉に活性化されてそれぞれ冗長用列選択線Ｒ
ＣＬ ，〜ＲＣＬ，が選択される。これによって、分割
された各グループ１〜４に対して列選択線と冗長用列選
択線の切り換え（冗長）が同時に行われる。
レスＡＤＤ と冗長アドレスＲＡロロが一致した場合、
コラム・ブリ・デコーダ１６は非活性化され、グループ
１〜４に対応する冗長用コラムデコーダＲＣＤ ，〜Ｒ
ＣＤ，は一斉に活性化されてそれぞれ冗長用列選択線Ｒ
ＣＬ ，〜ＲＣＬ，が選択される。これによって、分割
された各グループ１〜４に対して列選択線と冗長用列選
択線の切り換え（冗長）が同時に行われる。
第３図は本発明の他の実施例の構成を示すもので、上記
実施例（第２図）と構戒上異なる点は、アドレス比較回
路１５，， １５２ とコラム・ブリ・デコーダ１６．
， １６２を２系統にしたことである。他の回路構戒お
よびその作用については、上記実施例と同様であるので
その説明は省略する。
実施例（第２図）と構戒上異なる点は、アドレス比較回
路１５，， １５２ とコラム・ブリ・デコーダ１６．
， １６２を２系統にしたことである。他の回路構戒お
よびその作用については、上記実施例と同様であるので
その説明は省略する。
この実施例では、グループ１と２、３と４にそれぞれ対
応する冗長用コラムデコーダＲＣＤ．とＲＣＤ．，ＲＣ
Ｄ３とＲＣＤ．が同時に活性化され、グループ１、２と
グループ３、４の間に関しては独立に活性化される。そ
れに応じて、冗長用列選択線ＲＣＬ ．とＲＣＬ．は同
時に選択され、同様にＲＣＬ．とＲＣＬ．についても同
時に選択され、ＲＣＬ．， ＲＣＬ．とＲＣＬ３， Ｒ
ＣＬ．の双方に関しては独立に選択される。これによっ
て、分割されたグループ１〜４においてグループ１と２
、３と４に対してそれぞれ列選択線と冗長用列選択線の
切り換えが同時に行われ、また、グループ１、２とグル
ープ３、４の間に関しては列選択線の冗長は独立に行わ
れる。
応する冗長用コラムデコーダＲＣＤ．とＲＣＤ．，ＲＣ
Ｄ３とＲＣＤ．が同時に活性化され、グループ１、２と
グループ３、４の間に関しては独立に活性化される。そ
れに応じて、冗長用列選択線ＲＣＬ ．とＲＣＬ．は同
時に選択され、同様にＲＣＬ．とＲＣＬ．についても同
時に選択され、ＲＣＬ．， ＲＣＬ．とＲＣＬ３， Ｒ
ＣＬ．の双方に関しては独立に選択される。これによっ
て、分割されたグループ１〜４においてグループ１と２
、３と４に対してそれぞれ列選択線と冗長用列選択線の
切り換えが同時に行われ、また、グループ１、２とグル
ープ３、４の間に関しては列選択線の冗長は独立に行わ
れる。
この例では、１コラム冗長×２独立＝２コラム冗長とな
り、各グループ毎でそれぞれ独立に冗長する場合の４コ
ラム冗長に比べると冗長数は少なくなるが、２コラム冗
長の場合にはヒネーズ（図示せず；アドレス比較回路の
前段に設けられている〉が２系統でよいため、４コラム
冗長の場合に比してヒューズ面積を半分に減少させるこ
とができるという利点を有する。
り、各グループ毎でそれぞれ独立に冗長する場合の４コ
ラム冗長に比べると冗長数は少なくなるが、２コラム冗
長の場合にはヒネーズ（図示せず；アドレス比較回路の
前段に設けられている〉が２系統でよいため、４コラム
冗長の場合に比してヒューズ面積を半分に減少させるこ
とができるという利点を有する。
第４図には第３図実施例における主要部の回路構戊が示
される。なお、コラム・ブリ・デコーダ１６．， １６
２ とコラムデコーダＣＤ．〜ＣＤ．の構成については
、一部のゲートのみが図示される。
される。なお、コラム・ブリ・デコーダ１６．， １６
２ とコラムデコーダＣＤ．〜ＣＤ．の構成については
、一部のゲートのみが図示される。
図示の回路は、アドレスビットＡＯ〜Ａ７および冗長ア
ドレスビットＲＡＯ〜ＲＡＴにそれぞれ応答する排他的
オアゲート２１〜２３． ２５〜２７． ２９． ３０
と、該排他的オアゲート２ｌ〜２３． ２５〜２７．
２９および３０の各出力に応答するナンドゲー｝２４，
２８． ３１と、該ナンドゲート２４． ２８． ３
１の各出力に応答するノアゲート３２と、該ノアゲート
の出力に応答するインバータ３３と、該インバータの出
力に応答して冗長用列選択信号ＲＣＯＬを出力するイン
バータ３４と、インバータ３３の出力およびアドレスビ
ットＡＯ〜Ａ２ （および相補ビット）に応答するナン
ドゲー｝ ３５． ３７と、インバータ３３の出力およ
びアドレスビットＡ３〜Ａ５（および相補ビット）に応
答するナンドゲート３９．４１と、インバータ３３の出
力およびアドレスビットＡ６， Ａ７ （および相補ピ
ット〉に応答するナンドゲー｝ ４３． ４５ と、該
ナンドゲート３５． ３７． ３９． ４１． ４３．
４５の各出力にそれぞれ応答するインバータ３６．
３８， ４０．４２１ ４４． ４６と、該インバータ
の各出力の組合せに応答するナンドゲー｝ ４７． ４
９． ５１と、該ナンドゲートの４７． ４９． ５１
の各出力にそれぞれ応答して列選択信号ＣＯＬｏ，ＣＯ
Ｌｔ， ＣＯＬ２を出力するインバータ４８． ５０．
５２とから構戒されている。
ドレスビットＲＡＯ〜ＲＡＴにそれぞれ応答する排他的
オアゲート２１〜２３． ２５〜２７． ２９． ３０
と、該排他的オアゲート２ｌ〜２３． ２５〜２７．
２９および３０の各出力に応答するナンドゲー｝２４，
２８． ３１と、該ナンドゲート２４． ２８． ３
１の各出力に応答するノアゲート３２と、該ノアゲート
の出力に応答するインバータ３３と、該インバータの出
力に応答して冗長用列選択信号ＲＣＯＬを出力するイン
バータ３４と、インバータ３３の出力およびアドレスビ
ットＡＯ〜Ａ２ （および相補ビット）に応答するナン
ドゲー｝ ３５． ３７と、インバータ３３の出力およ
びアドレスビットＡ３〜Ａ５（および相補ビット）に応
答するナンドゲート３９．４１と、インバータ３３の出
力およびアドレスビットＡ６， Ａ７ （および相補ピ
ット〉に応答するナンドゲー｝ ４３． ４５ と、該
ナンドゲート３５． ３７． ３９． ４１． ４３．
４５の各出力にそれぞれ応答するインバータ３６．
３８， ４０．４２１ ４４． ４６と、該インバータ
の各出力の組合せに応答するナンドゲー｝ ４７． ４
９． ５１と、該ナンドゲートの４７． ４９． ５１
の各出力にそれぞれ応答して列選択信号ＣＯＬｏ，ＣＯ
Ｌｔ， ＣＯＬ２を出力するインバータ４８． ５０．
５２とから構戒されている。
第５図は第４図回路による冗長切り換え動作の一例を示
すもので、図示の例では、アドレスビッ｝Ａ７と冗長ア
ドレスビッ｝ ＲＡＴの一致に基づく冗長の形態が示さ
れている。
すもので、図示の例では、アドレスビッ｝Ａ７と冗長ア
ドレスビッ｝ ＲＡＴの一致に基づく冗長の形態が示さ
れている。
以上説明したように本発明によれば、複数ビッ｝ （ｍ
ビット〉入出力構成において、冗長時にｍ本の列選択線
を同時に選択して冗長を行っているので、従来形に見ら
れたような複数出力ビットの同時フェイルを回避するこ
とができ、それによってビット救済効果を高めることが
できる。これは、生産における歩留りの向上およびシス
テムにおける信頼性の向上に寄与するものである。
ビット〉入出力構成において、冗長時にｍ本の列選択線
を同時に選択して冗長を行っているので、従来形に見ら
れたような複数出力ビットの同時フェイルを回避するこ
とができ、それによってビット救済効果を高めることが
できる。これは、生産における歩留りの向上およびシス
テムにおける信頼性の向上に寄与するものである。
第１図は本発明の半導体メモリ装置の原理図、第２図は
本発明の一実施例の構成を一部回路図の形態で示したブ
ロック図、 第３図は本発明の他の実施例の構成を一部回路図の形態
で示したブロック図、 第Ｆ図は第３図実施例における主要部の構戒を示す回路
図、 第５１！ｌは第４図回路の冗長切り換え動作の一例を示
すタイミングチャート、 第６図は従来形の一例としての半導体メモリ装置の構成
を一部回路図の形態で示したブロック図、である。 ？符号の説明） １■〜１ｎ・・・センスアンフ列、 ２１〜２ｎ・・・セルアレイ列、 ３・・・行選択回路、 ４・・・列選択回路、 ５・・・冗長制御手段、 ＳＡｉｊ（ｉ＝１ 〜ｎ， ｊ＝１〜ｍ） ・＝センス
アンプ群、ＭＡｉｊ （ｉ＝１ 〜ｎ， ｊ＝１〜ｍ）
・・・セルアレイ群、ＲＳＡｉｊ （ｉ＝１−ｎ，
ｊ＝１ −ｍ）−・−冗長用センスアンプ、ＲＭＡｉｊ
（ｉ＝１〜ｎ， ｊ＝１ 〜ｍ）−・冗長用セルアレ
イ、ＣＤ１〜ＣＯｍ・・・（本来の）列選択部、ＲＣＤ
，−ＲＣＤｍ・・・冗長用列選択部、ＡＤＤ・・・入力
アドレス、 ＲＡＤＤ・・・冗長アドレス、 ＣＬ１〜ＣＬｍ・・・（同時選択した）列選択線、ＲＣ
Ｌ ．〜ＲＣＬｍ・・・冗長用列選択線。
本発明の一実施例の構成を一部回路図の形態で示したブ
ロック図、 第３図は本発明の他の実施例の構成を一部回路図の形態
で示したブロック図、 第Ｆ図は第３図実施例における主要部の構戒を示す回路
図、 第５１！ｌは第４図回路の冗長切り換え動作の一例を示
すタイミングチャート、 第６図は従来形の一例としての半導体メモリ装置の構成
を一部回路図の形態で示したブロック図、である。 ？符号の説明） １■〜１ｎ・・・センスアンフ列、 ２１〜２ｎ・・・セルアレイ列、 ３・・・行選択回路、 ４・・・列選択回路、 ５・・・冗長制御手段、 ＳＡｉｊ（ｉ＝１ 〜ｎ， ｊ＝１〜ｍ） ・＝センス
アンプ群、ＭＡｉｊ （ｉ＝１ 〜ｎ， ｊ＝１〜ｍ）
・・・セルアレイ群、ＲＳＡｉｊ （ｉ＝１−ｎ，
ｊ＝１ −ｍ）−・−冗長用センスアンプ、ＲＭＡｉｊ
（ｉ＝１〜ｎ， ｊ＝１ 〜ｍ）−・冗長用セルアレ
イ、ＣＤ１〜ＣＯｍ・・・（本来の）列選択部、ＲＣＤ
，−ＲＣＤｍ・・・冗長用列選択部、ＡＤＤ・・・入力
アドレス、 ＲＡＤＤ・・・冗長アドレス、 ＣＬ１〜ＣＬｍ・・・（同時選択した）列選択線、ＲＣ
Ｌ ．〜ＲＣＬｍ・・・冗長用列選択線。
Claims (1)
- 【特許請求の範囲】 １、複数のセンスアンプ列（１＿１、〜１＿ｎ）および
それに対応するセルアレイ列（２＿１〜２＿ｎ）と、該
複数のセルアレイ列に対応して設けられた行選択回路（
３）と、前記複数のセンスアンプ列に共用される列選択
回路（４）を備えたｍビット入出力構成の半導体メモリ
装置において、 前記複数のセンスアンプ列およびそれに対応するセルア
レイ列の各列をそれぞれｍ個のグループ（ＳＡｉｊ、Ｍ
Ａｉｊ；ｉ＝１〜ｎ、ｊ＝１〜ｍ）に分割して各グルー
プ毎にそれぞれ冗長用センスアンプおよび冗長用セルア
レイ（ＲＳＡｉｊ、ＲＭＡｉｊ；ｉ＝１〜ｎ、ｊ＝１〜
ｍ）を配置し、 前記列選択回路をｍ個のグループ（ＣＤ＿１〜ＣＤ＿ｍ
）に分割して各グループ毎に冗長用列選択部（ＲＣＤ＿
１〜ＲＣＤ＿ｍ）を設け、 入力アドレス（ＡＤＤ）と冗長アドレス（ＲＡＤＤ）の
一致または不一致に基づき冗長切り換えを制御する冗長
制御手段（５）を具備し、 冗長時に、該冗長制御手段の出力に基づいて前記列選択
回路は、前記行選択回路で選択される同一の行選択線を
有するセルアレイに対応したセンスアンプ１列に属する
列選択線を前記分割されたグループ毎に１本ずつ（ＣＬ
＿１〜ＣＬ＿ｍ）同時に選択し、該選択したｍ本の列選
択線を前記冗長用列選択部と本来の列選択部の置き換え
によりそれぞれ対応する冗長用列選択線（ＲＣＬ＿１〜
ＲＣＬ＿ｍ）に切り換えて冗長用センスアンプを選択す
ることを特徴とする半導体メモリ装置。 ２、前記冗長制御手段は、冗長時に前記列選択回路に対
して、冗長用列選択部と本来の列選択部の置き換えによ
る冗長用列選択線と本来の列選択線の切り換えを、分割
されたｍ個のグループに対して同時に行わせることを特
徴とする請求項１に記載の半導体メモリ装置。 ３、前記冗長制御手段は、冗長時に前記列選択回路に対
して、冗長用列選択部と本来の列選択部の置き換えによ
る冗長用列選択線と本来の列選択線の切り換えを、分割
されたｍ個のグループに対してそれぞれ独立に行わせる
ことを特徴とする請求項１に記載の半導体メモリ装置。 ４、前記冗長制御手段は、冗長時に前記列選択回路に対
して、冗長用列選択部と本来の列選択部の置き換えによ
る冗長用列選択線と本来の列選択線の切り換えを、分割
されたｍ個のグループに対して所定個数単位のグループ
毎に同時に行わせると共に、該所定個数単位のグループ
間についてはそれぞれ独立に行わせることを特徴とする
請求項１に記載の半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1240142A JP2509343B2 (ja) | 1989-09-18 | 1989-09-18 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1240142A JP2509343B2 (ja) | 1989-09-18 | 1989-09-18 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03104096A true JPH03104096A (ja) | 1991-05-01 |
| JP2509343B2 JP2509343B2 (ja) | 1996-06-19 |
Family
ID=17055122
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1240142A Expired - Fee Related JP2509343B2 (ja) | 1989-09-18 | 1989-09-18 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2509343B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6212118B1 (en) | 1997-12-12 | 2001-04-03 | Nec Corporation | Semiconductor memory |
| KR100328828B1 (ko) * | 1999-07-16 | 2002-03-14 | 박종섭 | 칼럼 리던던시 회로의 칼럼 인에이블 장치 |
| US7783941B2 (en) | 2004-09-06 | 2010-08-24 | Samsung Electronics Co., Ltd. | Memory devices with error detection using read/write comparisons |
-
1989
- 1989-09-18 JP JP1240142A patent/JP2509343B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6212118B1 (en) | 1997-12-12 | 2001-04-03 | Nec Corporation | Semiconductor memory |
| KR100328828B1 (ko) * | 1999-07-16 | 2002-03-14 | 박종섭 | 칼럼 리던던시 회로의 칼럼 인에이블 장치 |
| US7783941B2 (en) | 2004-09-06 | 2010-08-24 | Samsung Electronics Co., Ltd. | Memory devices with error detection using read/write comparisons |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2509343B2 (ja) | 1996-06-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |