KR970002070B1 - 결함구제용의 용장회로를 갖는 반도체 메모리 - Google Patents

Abstract

내용없음.

Description

결함구제용의 용장회로를 갖는 반도체 메모리

제1도는 본 발명의 제1실시예에 따른 SRAM의 블럭도.

제2도는 제1도의 메모리어레이 블럭선택신호 y1, y2와 센스앰프 선택신호 S1, S2 사이의 관계를 도시한 표.

제3도는 제1도의 제어장치의 예를 도시한 도면.

제4도 및 제5도는 제3도의 제어장치에 사용되는 구제 검출신호 ARE, ARE를 발생하기 위한 회로도.

제6도는 본 발명의 또 다른 실시예의 SRAM을 도시한 블럭도.

제7도는 메모리어레이블럭 선택신호와 센스앰프 선택신호 사이의 논리관계를 도시한 표.

제8도는 제7도의 논리관계를 실현하기 위한 예를 도시한 회로도.

제9도는 제8도의 회로예에 사용되는 신호 ARE1, ARE1, ARE2, ARE2 등을 발생하기 위한 회로도.

* 도면의 주요부분에 대한 부호의 설명

1 : 제1의 메모리어레이블럭 2 : 제2의 메모리어레이블럭

M1 : 제1의 메모리어레이 MR1 : 제1의 용장메모리어레이

M2 : 제2의 메모리어레이 MR2 : 제2의 용장메모리어레이

CDL1, CDL1 : 제1의 데이타선 CDL2, CDL2 : 제2의 데이타선

SA1 : 제1의 센스앰프 SA2 : 제2의 센스앰프

D, D : 데이타버스 MA : 메인앰프

DOB : 데이타 출력버퍼회로

본 발명은 일반적으로 스테이틱 랜덤 액세스 메모리와 같은 반도체 메모리장치에 관한 것으로, 특히 데이타를 용장예비메모리블럭의 예비메모리셀에서 메모리장치내의 불량메모리셀을 대치하거나 마스킹하기 위해 고속으로 리드하는데 적합한 회로방식에 관한 것이다.

결합비트를 구제하기 위한 용장회로의 방식은, 예를 들어 일본국 특허공개공보 No.164096/1983과 No.46498/1987에 기재되어 있다. 일본국 특허공개공보 No.164096/1983의 제2도는 1개의 트랜지스터형 메모리셀을 이용한 다이나믹 랜덤 액세스 메모리장치의 결합구제기술을 나타내고 있다. 이 도면은 메모리블럭중 1개내에 있는 A매트의 결함메모리셀이 어드레스신호에 의해 활성화되고, 동시에 다른 메모리블럭내에 있는 센스앰프만 비트라인 전압차를 감지하고 증폭하도록 다른 메모리블럭내에 있는 A매트의 용장예비메모리셀이 활성화되는 회로방식이다. 상기 공보의 제2도는 메모리블럭내에 있는 센스앰프의 선택적인 활성화에 의한 결합구제만 개시되어 있고, 메모리셀 정보가 메모리블럭의 외부에서 리드된 고속의 결합구제 용장회로에 관해서는 개시되어 있지 않았다.

일본국 특허공개공보 No.46497/1987은 다이나믹형 랜덤 액세스 메모리를 위한 결함구제기술이 같은 형식으로 기재되어 있다. 상술한 회로는 통상의 메모리어레이와 이 통상의 메모리어레이를 구제하기 위한 예비 메모리어레이가 1개의 메모리블럭내에 배치된 방식이다. 다른 하나의 통상의 메모리어레이와 같은 모양의 예비메모리어레이는 또한 다른 하나의 메모리블럭내에 배치되고, 통상의 메모리어레이내에 있는 결합메모리셀이 어드레스될 때 통상의 메모리어레이를 액세스하기 위한 어드레스디코더의 동작은 금지되지만, 통상의 메모리어레이를 구제하기 위한 예비메모리어레이를 액세스하여 이 예비메모리어레이로부터의 정보가 메모리 블럭의 외부로 리드된다.

일본국 특허공개공보 No.46497/1987에 기술된 결함구제기술은 어드레스신호가 메모리장치의 외부로부터 공급된 후에 통상의 메모리어레이내에 있는 불량메모리셀을 어드레스신호와 일치하는가를 검출하고, 이 일치검출에 따라서 통상의 메모리어레이로 액세스하기 위한 어드레스디코더의 동작을 금지하여 예비메모리어레이를 액세스하여 정보를 이 예비메모리어레이에서 메모리블럭의 외부로 리드하는 스텝을 포함한다. 따라서 결함을 구제하기 위한 정보리드에 관한 액세스시간이 지연된다는 문제점이 있었다.

본 발명의 목적은 상술한 문제점을 개선하고, 용장예비메모리에서 정보리드동작에 관한 액세스시간 지연이 감소된 메모리장치를 제공하는 것이다.

본 방식은 다수개의 메모리셀로 되는 제1의 메모리어레이와 다수개의 예비메모리셀로 되는 제1의 예비메모리어레이를 갖는 제1의 메모리어레이블럭을 포함한다. 제2의 메모리어레이블럭은 다수개의 메모리셀로 되는 제2의 메모리어레이와 다수개의 예비메모리셀로 되는 제2의 예비메모리어레이를 갖는다.

제1의 워드드라이버수단이 제1의 메모리어레이블럭내에 있는 제1의 메모리에레이의 제1의 워드라인을 선택하기 위해 마련되어 있다. 마찬가지로, 제2의 워드드라이버수단은 제2의 메모리어레이블럭내에 있는 제2의 메모리어레이의 제2의 워드라인을 선택하고, 제1의 예비워드드라이버수단은 제1의 메모리어레이블럭내에 있는 제1의 예비메모리어레이의 제1의 예비워드라인을 선택하며, 제2의 예비워드드라이버수단은 제2의 메모리어레이블럭내에 있는 제2의 예비메모리어레이의 제2의 예비워드라인을 선택한다. 제1의 센스앰프는 제1의 메모리어레이블럭에서 리드한 정보를 감지하고, 제2의 센스앰프는 제2의 메모리어레이블럭에서 리드한 정보를 감지한다.

데이타버스는 제1 및 제2의 센스앰프의 출력에 접속한다. 제1의 데이타라인은 제1의 메모리어레이블럭과 제1의 센스앰프의 입력사이에 접속되고, 제2의 데이타라인은 제2의 메모리어레이블럭과 제2의 센스앰프의 입력사이에 접속된다. 제1의 컬럼스위치수단은 제1의 메모리어레이블럭내에 있는 제1의 메모리어레이와 제1의 예비메모리어레이블럭에 공통으로 접속된 비트라인군중 1비트라인의 정보를 제1의 데이타라인으로 전달한다. 제2의 컬럼스위치수단은 제2의 메모리어레이블럭내에 있는 제2의 메모리어레이와 제2의 예비메모리어레이블럭에 공통으로 접속된 비트라인군중 1비트라인의 정보를 제2의 데이타라인으로 전달한다. 제1의 컬럼드라이버수단은 제1의 컬럼스위치수단의 정보전달을 제어하고, 제2의 컬럼드라이버수단은 제2의 컬럼스위치수단의 정보전달을 제어한다. 제어장치는 제1 및 제2의 센스앰프의 감지동작을 제어한다.

제1의 워드드라이버수단이 제1의 메모리어레이블럭내에 있는 제1의 메모리어레이의 제1의 워드라인을 선택할 때, 제2의 예비워드드라이버수단은 동시에 제2의 메모리어레이블럭내에 있는 제2의 예비메모리어레이의 제2의 예비워드라인을 선택한다. 제1의 컬럼드라이버수단이 제1의 컬럼스위치수단의 정보전달동작을 허용할 때 제2의 컬럼드라이버수단은 제2의 컬럼스위치수단의 정보전달동작을 허용하므로, 제1의 메모리어레이블럭내에 있는 제1의 메모리어레이에서 결함가능성이 있는 정보가 제1의 데이타라인으로 전송되고, 제2의 메모리어레이블럭내에 있는 제2의 예비메모리어레이에서의 정보가 제2의 데이타라인으로 전송된다.

결함구제 또는 복구동안, 제어장치는 제1의 센스앰프의 감지동작을 금지시키지만, 제2의 센스앰프의 감지동작을 허용한다. 이 방법으로 제2의 데이타라인으로 전송된 제2의 메모리어레이블럭의 제2의 예비메모리어레이에서 정보를 제2의 센스앰프를 거쳐서 데이타버스로 리드할 수 있다.

결함비구제 또는 비복구동안, 제어장치는 제1의 센스앰프의 감지동작을 허용하지만 제2의 센스앰프의 감지동작을 금지시킨다. 이 방법으로 제1의 데이타라인에서 전달된 제1의 메모리어레이블럭내의 제1의 메모리어레이에서 리드된 정보를 제1의 센스앰프를 거쳐서 데이타버스로 리드할 수 있다.

상술한 바와 같이, 결합비구제 또는 구제동안, 제1의 메모리어레이블럭내에 있는 제1의 메모리어레이에서의 리드정보와 제2의 메모리어레이블럭내에 있는 제2의 예비메모리어레이에서의 예비리드정보를 각각 제1 및 제2의 컬럼스위치수단과 제1 및 제2의 데이타라인을 거쳐서 제1의 센스앰프의 입력과 제2의 센스앰프의 입력으로 전달할 수 있다.

그러므로 제1 및 제2의 데이타라인이 비교적 큰 표유용량을 가져도, 표유용량의 충방전은 제1 및 제2의 센스앰프의 스위치가 결함비구제 또는 구제동안 완료되기 전에 리드정보와 예비리드정보에 의해 대부분 완료된다. 따라서 데이타버스로의 리드정보와 예비리드정보에 관한 액세스시간을 결함비구제 및 구제동안 줄일 수 있다.

본 발명과는 달리, 제1의 컬럼스위치 및 제2의 컬럼스위치의 신호전달이 결함비구제 및 구제에 따라서 전환되면, 제1의 데이타라인과 제2의 데이타라인의 표유용량을 충방전하기 위해 많은 시간이 필요하고, 리드동작을 위한 엑세스 시간지연이 당연히 발생한다.

제1의 워드드라이버수단과 제2의 예비워드드라이버수단의 신호전달이 검출된 비구제 및 구제에 따라서 전환되면, 제1의 워드라인과 제2의 예비워드라인의 표유용량을 충방전하기 위해 많은 시간이 필요하다.

본 발명의 장점은 결함메모리소자가 양호한 메모리소자로 복구되고 마스크될 수 있는 방식을 제공하는 것이다.

본 발명의 다른 장점은 복구를 신속하고 신뢰성 있게 실현하는 결함메모리소자 복구방식을 제공하는 것이다.

본 발명의 또 다른 장점은 메모리활용이 가능한 결함메모리소자 복구방식을 제공하는 것이다.

본 발명의 상기 및 그 밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부도면으로 명확하게 될 것이다.

이하 본 발명의 구성에 대해서 실시예와 함께 설명한다.

또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 붙이고 그 반복적인 설명은 생략한다.

본 발명에 따른 스테이틱형 랜덤 액세스 메모리(이하 SRAM 이라 한다)의 블럭도를 제1도에 따라 설명한다.

M1과 M2는 각각 다수개의 메모리셀을 포함하는 분할된 메모리어레이를 표시한다. MW는 분할된 메모리어레이 M1과 M2에 공통인 X계 어드레스를 위한 메엔워드라인, W1과 W2는 각각 메모리어레이 M1과 M2의 워드라인, WD1과 WD2는 워드디코더드라이버를 표시한다.

MR1과 MR2는 메모리어레이 M1과 M2의 결함을 구제하기 위한 예비메모리어레이이며, 각각 다수개의 메모리셀을 포함한다. 제1도에서 각각은 1개의 예비워드라인 WR1, WR2를 포함한다. MWR은 예비메인워드라인, WDR1과 WDR2는 예비워드디코더드라이버를 표시한다.

y1과 y2는 메모리어레이블럭선택을 위한 프리디코드 어드레스신호선 또는 어드레스신호를 표시하며, 워드드라이버 WD1 및 WD2, 예비워드드라이버 WDR1및 WDR2, Y(컬럼)디코더드라이버 YDC1 및 YDC2에 입력된다. S1과 S2는 센스앰프 SA1, SA2 및 라이트회로 WT1, WT2를 선택하기 위한 신호를 표시한다.

제1의 메모리어레이블럭(1)내에 있는 제1의 메모리어레이 M1은 다수개의 메모리셀을 포함하며 그 1예가 스테이틱 플립플롭(11)로 표시된다. 워드라인 W1이 고레벨이 있을 때, 상보 디지탈신호는 이 스테이틱 메모리셀(11)에서 비트라인쌍 B1, B1로 리드된다. 또, 제1의 예비메모리어레이의 예비메모리어레이 MR1은 다수개의 예비메모리셀을 포함하며 그 1예가 스테이틱 플립플롭(12)으로 표시된다. 예비워드라인 WR1이 고레벨에 있을 때, 상보 디지탈신호는 상술한 바와 같이 이 스테이틱 예비메모리셀(12)에서 비트라이쌍 B1, B1로 리드된다. 이와 같은 방법으로 비트라인쌍 B1, B1는 스테이틱 메모리셀(11)과 스테이틱 예비메모리셀(12)에 공통으로 접속된다.

제2의 메모리어레이블럭(2)내에 있는 제2의 메모리어레이 M2의 스테이틱 플립플롭(21), 제2의 예비메모리어레이 MR2의 스테이틱 플립플롭(22), 비트라인쌍 B2, B2는 상술한 바와 같은 구성으로 되어 있다.

제1도에서 도시하진 않았지만, 비트라인쌍 B1, B1과 같은 다수개의 비트라인쌍은 제1의 메모리어레이블럭(1)내에 배치되고, 비트라인쌍 B2, B2와 같은 다수개의 비트라인쌍은 제2의 메모리어레이블럭(2)내에 배치된다.

비트라인쌍 B1, B1의 신호는 컬럼스위치 YSW1의 MOSFET Q11, Q12를 거쳐서 공통데이타라인쌍 CDL1, CDL1에 전달되고, 비트라인쌍 B2, B2의 신호는 컬럼스위치 YSW2의 MOSFET Q21, Q22를 거쳐서 공통데이타라인쌍 CDL2, CDL2에 전달된다.

센스앰프 선택신호 S1, S2는 상술한 메모리어레이블럭 선택신호 y1, y1로부터 제2도에 따라 제어장치(3)에 의해 발생된다. 제2도를 실현하기 위한 제어장치(3)의 회로예가 제3도에 도시되어 있다. 제3도에서, ARE는 구제검출신호이며, 예비워드가 사용될 때 고레벨로, 예비워드가 사용되지 않을 때 저레벨로 된다. 예비워드가 사용되지 않을 때, ARE는 저레벨, ARE는 고레벨에 있고, 전달게이트 TRG1은 도통, TRG2는 도통되지 않는다.

그러므로 S1=y1이고 S2=y2이다. 한편, 예비워드가 사용될 때, TRG1이 비도통, TRG2가 도통되며 S1=y2이고 S2=y1이 되도록, ARE는 고레벨, ARE는 저레벨에 있다.

구제검출신호 ARE, ARE는, 예를 들면 제4도 및 제5도에 도시한 회로구성에 의해 적절히 실현된다. 제4도에서, PRD는 1개의 결함구제 프로그램회로를 표시한다. 프로그램은 인버터 INV1의 입력과 출력이 저레벨과 고레벨에 있고, 인버터 INV2의 출력이 저레벨에 있도록, 구제될 결함의 어드레스 X₀, X₁에 대응하는 프로그램소자인 퓨즈 FS를 단선하거나 끊어서 마련된다. 이러한 방법으로 전달게이트 TRS가 도통되어 원하는 어드레스신호 X₀, X₁가 출력된다. PB는 다수개의 프로그램회로 PRD의 블럭집합을 표시하고, 결함구제가 될 때 블럭내부의 구제 어드레스에 해당하는 어드레스신호를 출력하도록 프로그램을 실행한다. 따라서, 구제될 결합어드레스에 대응하는 출력신호 XR가 얻어진다. 다음에, 구제검출신호 ARE와 ARE는 제5도에 도시한 인버터 INV4의 입력과 출력에서 얻어진다.

다음에 본 발명의 결함구제 동작을 제1도에 따라 설명한다. 지금 메인워드라인 MW가 선택되었다고 가정한다. 예비메인워드라인 MWR은 X계 어드레스신호와 어드레스신호 y1 및 y2에 관계없이 선택된다. 어드레스신호 y1이 선택되고 어드레스신호 y2가 선택되지 않았다고 하면, 워드라인 W1과 예비워드라인 WR2는 각각 워드드라이버 WD1과 예비워드드라이버 WDR2에 의해 선택된다. 여기서, y1과 y2의 합신호가 Y(컬럼)계 어드레스를 위한 Y디코더, YDC1, YDC2에 입력되고, 비트라인쌍(메모리어레이 M1과 예비메모리어레이 MR1에 공통으로 접속된 비트라인군 사이)은 Y스위치 게이트 YSW1에 의해 선택됨과 동시에 비트라인쌍(메모리어레이 M2와 예비메모리어레이 MR2에 접속된 비트라인군 사이)은 Y스위치 게이트 YSW2에 의해 선택된다.

즉, 워드라인 W1과 관계된 1비트 메모리셀의 리드데이는 Y스위치 게이트 YSW1과 공통데이타라인 CDL1, CDL1을 거쳐서 센스앰프 SA1의 입력에 전달되고, 동시에 예비워드라인 WR2와 관계된 1비트 예비메모리셀의 리드데이타는 Y스위치 게이트 YSW2와 관계된 예비메모리셀의 데이타는 센스앰프 SA2가 신호 S2에 의해 선택될 때 출력되어, 각각 상보 신호형태(즉, 차동신호형태)로 데이타버스 D, D에 입력된다. 따라서 워드라인 W1과 관계된 데이타는 결함구제가 안될 때 출력되고, 예비워드라인 WR2와 관계된 정보는 결함구제가 될 때 출력된다. 이것은 워드라인 W1에 1개의 결함이라도 존재할 때, 예비워드라인 WR2가 구체워드로서 동작함을 의미한다.

이때 구제검출신호 ARE, ARE는 제4도 및 제5도에서 전달게이트 TRS, NAND회로 NAND, 인버터회로 INV3 및 INV4의 3 내지 4단의 게이트지연과 배선지연을 당하게 된다. 그러나, 이 지연시간은 많아야 수 나노초이고, 선택신호 S1 또는 S2의 레벨은 메모리셀로부터의 리드데이타가 각 센스앰프 SA1, SA2에 도달하기 전에 결정된다.

따라서, 액세스시간의 지연은 예비눠즈다 사용될 때 발생하지 않아 고속의 메모리 리드동작을 유지할 수 있다. 그러므로 데이타 버스 D,D에서하리드된 상보신호는 메인앰프 MA와 데이타출력버퍼 DOB를 거쳐서 SRAM의 출력단자(4)에 마지막으로 전달된다.

한편, 데이타 라이트동작에 대해서 라이트회로 WT1은 비구제시 선택신호 S1에 의해 선택되어 워드 W1의 비트로 라이트되고, 라이트회로 WT2는 구제시 선택신호 S2에 의해 선택되어 예비워드 WR2의 비트로 라이트된다.

어드레스신호 y2가 선택되고 y1이 선택되지 않았을 때, 예비워드라인 WR1은 상술한 바와 전부 동일한 동작원리로 워드라인 W2의 구제워드라인처럼 동작하고 액세스 지연이 없는 구제회로를 실현할 수 있다.

제1도는 1개의 예비워드라인, 즉 메모리어레이블럭내에서 1개의 결함워드라인만이 구제가능하고, 액세스 지연이 없는 결함구제방식을 도시한 것이다. 다음에 3개의 결함워드라인이 구제가능하고 액세스 지연이 없는 결함구제방식을 제2의 실시예의 SRAM으로서 설명한다.

제6도에 도시한 SRAM에서 M10, M20, M30, M40은 분할 메모리어레이블럭이고, MR10, MR20, MR30, MR40은 예비메모리어레입르럭이다. 3개의 예비워드라인 WR_1a, WR_1b, WR_1c, WR_2a, WR_2b, WR_2c, …등은 각각 이 예비메모리블럭 M10, M20, M30, M40에 배치된다. MW1, MW2, MW3는 각 메모리어레이블럭 M10, M20, M30, M40에 공통으로 연장된 메인워드라인이며, 1개의 라인은 항상 어드레스신호에 따라서 선택된다. MWR1, MWR2, MWR3은 예비메모리어레이블럭 M10, M20, M30, M40을 위한 메인워드라인이며, 항상 구제될 워드라인과 같은 수로 선택된다. 예를 덜어, 구제워드라인이 1개이면 MWR1만 선택되고, 구제워드라인이 2개이면 MWR1, MWR2, 3개이면 MWR1, MWR2, MWR3이 각각 칩선택 기간동안 항상 선택된다. W_ia, W_ib, W_ic(i=1,2,3)는 워드라인이며, WR_ia, WR_ib, WR_ic(i=1,2,3)은 예비워드라인이다. 이 워드라인은 AND 회로로 된 워드디코더 WD,WDR에 의해 선택된다. 예를 들어 AND 회로는 제1도에서 WD1, 2, WDR1,2로 도시되는 NAND회로와 인버터의 조합을 포함한다. 워드디코더는 NOR회로의 1개의 단에 적절하게 형성되고, 이 경우 워드는 모든 입력신호가 저레벨에 있을 때 선택된다. y1, y2, y3, y4는 메모리어레이블럭을 선택하기 위한 어드레스신호라인 또는 프리디코드 어드레스신호이며, y1 내지 y4 사이에서 1개의 신호라인만 항상 고레벨에 있다. YDC는 Y디코더이고, YSW는 비트라인 선택게이트이다. WT1 내지 WT4는 라이트회로이고, SA1 내지 SA4는 센스앰프이다. S1, S2, S3 및 S4는 센스앰프 및 라이트회로 선택신호이고, D 와 는 데이타버스이다.

신호 S1 내지 S4는 제7도에 따라서 어드레스신호 또는 프리디코드 어드레스신호 y1 내지 y4에서 발생된다. 제7도의 논리를 실현하기 위한 회로의 예가 제8도에 도시된다. 제8도에서, ARE1, ARE2, ARE3는 각각 제1, 제2, 제3의 예비워드 선택신호이고, 각 워드가 선택될 때 고레벨에 있으며, 각 워드가 선택되지 않을 때 저레벨에 있다. ARE1, ARE2, ARE3는 각각 ARE1, ARE2, ARE3의 반전신호이다.

ARE는 ARE1, ARE2, ARE3의 합신호이며, 예비워드중 어느 1개라도 선택될때 고레벨이고, 예비워드가 하나도 선택되지 않을 때 저레벨이다.

예비워드가 하나도 선택되지 않을 때 전달게이트 TRGO만 도통되고, 제1, 제2, 제3의 예비워드중 1개가 결함구제를 위해 사용될 때 전달게이트 TRG10, TRG20, TRG30중 대응하는 1개만 도통되며, 제7도에 도시한 논리를 실현할 수 있다.

ARE, AREi, AREi(i=1,2,3)는 제9도에 도시한 회로에 의해 얻을 수 있다. 제9도에서, XR1, XR2, XR3는 각각 구제될 제1, 제2, 제3의 워드라인 어드레스의 출력신호이고, 예를 들어 제4도에 도시한 3개의 회로를 이용하여 얻을 수 있다.

다음에 결함구제동작을 제6도에 따라 설명한다. 결함이 워드라인 W_1a에 존재하고 제1의 예비워드라인에 의해 구제된다고 가정한다.

정상적으로 선택된 MWR1로서, W_1a가 MW1과 y1에 의해 선택되고, 동시에 WR_2a가 MWR1과 y1에 의해 선택된다. 제4도의 회로에 의해 제1의 결합 W_1a의 워드어드레스의 출력 XR₁이 고레벨로 설정되고, 제9도의 회로에 의해 ARE, ARE1이 고레벨로 설정되나, ARE, ARE1는 저레벨로 설정된다. 이때에 ARE2와 ARE3은 저레벨로 되나 ARE2, ARE3는 고레벨로 된다. 따라서, 제8도의 회로에서 전달게이트 TRG10만 도통되고, S2=y1된다. 즉, 센스앰프 SA2와 라이트회로 WT2는 SA1과 WT1 대신에 선택된다. Y디코더 YDC는 y1 내지 y4의 합신호에 의해 4개의 메모리어레이블럭을 동시에 선택하므로, WR_2a는 W_1a의 예비워드로서 동작한다.

W_1b가 W_1a에 부가하여 결합을 갖는다면, MWR1과 MWR2는 정상적으로 선택한다. 이때 MR_3b도 예비워드 WR_2a에 부가하여 블럭선택신호 y1에 의해 정상적으로 선택된다. 제8도의 TRG20은 제2의 예비워드 W_1b의 어드레스에 의해 도통되고 S3=y1되며, WT3, SA3는 각각 WT1과 SA1대신에 선택된다.

그러므로 예비워드 WR_3b는 W_1b의 예비워드로서 동작한다.

또한, W_1c가 결함을 갖는다면 WR_4c는 동일한 방법으로 W_1c의 예비워드로서 동작한다.

다른 메모리어레이블럭 M20, M30, M40이 불량워드를 가질 때 예비워드는 동일한 순서로 할당된다.

3개의 불량워드가 다른 메모리어레이블럭에 존재할 때에도 상술한 순서에 따라서 그 동작이 상술한 바와 동일하다는 것을 용이하게 확인할 수 있다.

이런 결함구제가 실행될 때, 어드레스 스위치에서 발생한 지연시간은 많아야 수 나노초이고, 센스앰프를 선택하는 본 발명의 결함구제방식에 따라서 결함구제를 액세스 지연없이 실현할 수 있다.

본 발명에 의하면 결함구제를 실행하기 위한 어드레스전환에 따른 지연시간의 영향을 받지 않고 리드할 수 있는 메모리를 실현할 수 있다. 즉, 본 발명은 액세스시간에서 발생한 지연이 없는 결함구제를 실현할 수 있다.

이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명했지만, 본 발명은 상기 실시예에 한정되는 것은 아니고, 그 요지를 이탈하지 않는 범위에서 여러가지로 변경가능한 것은 물론이다.

Claims (16)

1. 여러개의 메모리셀을 포함하는 제1의 메모리어레이와 여러개의 예비메모리셀을 포함하는 제1의 예비메모리어레이를 갖는 제1의 메모리어레이블럭, 여러개의 메모리셀을 포함하는 제2의 메모리어레이와 여러개의 예비메모리셀을 포함하는 제2의 예비메모리어레이를 갖는 제2의 메모리어레이블럭, 상기 제1의 메모리어레이블럭의 상기 제1의 메모리어레이의 제1의 워드라인을 선택하는 제1의 워드드라이버수단, 상기 제2의 메모리어레이블럭의 상기 제2의 메모리어레이의 제2의 워드라인을 선택하는 제2의 워드드라이버 수단, 상기 제1의 메모리어레이블럭의 상기 제1의 예비메모리어레이의 제1의 예비워드라인을 선택하는 제1의 예비워드드라이버수단, 상기 제2의 메모리어레이블럭의 상기 제2의 예비메모리어레이의 제2의 예비워드라인을 선택하는 제2의 예비워드 드라이버수단의 상기 제1의 메모리어레이블럭에서 리드된 데이타를 감지하는 제1의 센스앰프, 상기 제2의 메모리어레이블럭에서 리드된 데이타를 감지하는 제2의 센스앰프, 상기 제1의 센스앰프의 출력과 상기 제2의 센스앰프의 출력에 접속된 데이타버스, 상기 제1의 메모리어레이블럭과 상기 제1의 센스앰프의 입력 사이에 접속된 제1의 데이타라인, 상기 제2의 메모리어레이블럭과 상기 제2의 센스앰프의 입력 사이에 접속된 제2의 데이타라인, 상기 제1의 메모리어레이블럭이 상기 제1의 메모리어레이와 상기 제1의 메모리어레이블럭의 상기 제1의 예비메모리어레이에 공통으로 접속된 비트라인군중의 하나의 비트라인상의 상기 데이타를 상기 제1의 데이타라인으로 전달하는 제1의 컬럼스위치수단, 상기 제2의 메모리어레이블럭의 상기 제2의 메모리어레이와 상기 제2의 메모리어레이블럭의 상기 제2의 예비메모리어레이에 공통으로 접속된 비트라인군중의 하나의 비트라인상의 상기 데이타를 상기 제2의 데이타라인으로 전달하는 제2의 컬럼스위치수단, 상기 제1의 컬럼스위치수단의 데이타전달을 제어하는 제1의 컬럼드라이버수단, 상기 제2의 컬럼스위치수단의 데이타전달을 제어하는 제2의 컬럼드라이버수단, 상기 제1의 센스앰프의 감지동작과 상기 제2의 센스앰프의 감지동작을 제어하는 제어유닛을 포함하고, 상기 제1의 워드드라이버수단이 메모리어레이블럭에 응답해서 상기 제1의 메모리어레이블럭의 상기 제1의 메모리어레이의 상기 제1의 워드라인을 선택할때에 상기 제2의 예비워드드라이버수단에 의해서 상기 제2의 메모리어레이블럭의 상기 제2의 예비메모리어레이의 상기 제2의 예비워드라인을 동시에 선택하고, 상기 제1의 컬럼드라이버수단이 상기 메모리어레이블럭 선택신호에 응답해서 상기 제1의 컬럼스위치수단의 데이타 전달동작을 허가할 때에 상기 메모리어레이블럭 선택신호에 응답해서 상기 제2의 컬럼드라이버수단에 의해서 상기 제2의 컬럼스위치수단의 데이타 전달동작을 허가하여 상기 제1의 메모리어레이블럭의 상기 제1의 메모리어레이에서의 데이타가 상기 제1의 데이타라인으로 전달되고, 상기 제2의 메모리어레이블럭의 상기 제2의 예비메모리어레이에서의 데이타가 상기 제2의 데이타라인으로 동시에 전달되며, 결함구제시에, 상기 제어유닛은 상기 제1의 센스앰프의 감지동작을 금지하지만 상기 메모리어레이블럭 선택신호에 응답해서 상기 제2의 센스앰프의 감지동작을 허가하는 것에 의해서, 상기 제2의 데이타라인으로 전달된 상기 제2의 메모리어레이블럭의 상기 제2의 예비메모리어레이에서의 데이타가 상기 제2의 센스앰프를 거쳐서 상기 데이타버스에 리드되고, 결함비구제시에, 상기 제어유닛은 상기 제1의 센스앰프의 감지동작을 허가하지만 상기 메모리어레이블럭 선택신호에 응답해서 상기 제2의 센스앰프의 감지동작을 금지하는 것에 의해서, 상기 제1의 데이타라인으로 전달된 상기 제1의 메모리어레이블럭의 상기 제1의 메모리어레이에서의 데이타가 상기 제1의 센스앰프를 거쳐서 상기 데이타버스에 리드되는 것을 특징으로 하는 메모리.
2. 제1항에 있어서, 상기 제1 및 제2의 메모리어레이블럭의 상기 제1 및 제2의 메모리어레이의 상기 여러개의 메모리셀의 각각과 상기 제1 및 제2의 예비메모리어레이블럭의 상기 제1 및 제2의 예비메모리어레이의 상기 여러개의 예비메모리셀의 각각은 스테이틱형 플립플롭을 포함하는 것을 특징으로 하는 메모리.
3. 제1항에 있어서, 상기 제1의 워드드라이버수단은 메인워드라인의 신호와 상기 제1의 메모리어레이블럭을 선택하는 어드레스신호에 의해 구동되고, 상기 제2의 워드드라이버수단은 상기 메인워드라인의 상기 신호와 상기 제2의 메모리어레이블럭을 선택하는 어드레스신호에 의해서 구동되며, 상기 제1의 예비워드드라이버수단은 예비메인워드라인의 신호와 상기 제2의 메모리어레이블럭을 선택하는 상기 어드레스신호에 의해서 구동되고, 상기 제2의 예비워드드라이버수단은 상기 예비메인워드라인의 상기 신호와 상기 제1의 메모리블럭을 선택하는 상기 어드레스신호에 의해서 구동되는 것을 특징으로 하는 메모리.
4. 일련의 워드소자가 배열된 여러개의 메모리셀을 갖는 제1의 메모리어레이와 일련의 워드소자가 배열된 여러개의 예비메모리셀을 갖는 제1의 예비메모리어레이를 포함하는 제1의 메모리블럭, 일련의 워드소자가 배열된 여러개의 메모셀을 갖는 제2의 메모리와 일련의 워드소자 배열된 여러개의 예비메모리셀을 갖는 제2의 예비메모리를 포함하는 제2의 메모리블럭, 메모리어레이블럭 선택신호에 응답해서 상기 제1의 메모리어레이에서 제1의 워드소자를 선택하는 수단, 상기 메모리블럭 선택신호에 응답해서 제1의 중개버스로 상기 제1의 워드소자를 출력하는 제1의 출력수단, 상기 메모리블럭 선택신호에 응답해서 상기 제2의 메모리어레이에서 제2의 워드소자를 선택하는 수단, 상기 제1의 메모리어레이에서의 상기 제1의 워드소자의 선택과 동시에 상기 메모리블럭 선택신호에 응답해서 상기제2의 예비메모리어레이에서 제1의 치환 워드소자를 선택하는 수단, 상기 제1의 중개버스로의 상기 제1의 워드소자의 출력과 동시에 상기 메모리어레이블럭 선택신호에 응답해서 제2의 중개버스로 상기 제2의 예비메모리어레이에서의 제1의 치환 워드소자를 출력하는 제2의 출력수단, 결함이 있는 제1의 워드소자를 나타내는 치환신호를 발생하는 수단, 상기 치환신호에 따라서 상기 제1 및 제2의 중개버스중의 하나의 내용을 공통데이타버스로 선택적으로 통신하는 수단을 포함하는 것을 특징으로 하는 반도체 메모리장치.
5. 제4항에 있어서, 상기 치환신호를 발생하는 수단은 어드레스신호를 디코드하는 수단, 디코드된 어드레스신호에 대응하는 결함이 있는 메모리소자를 나타내는 데이타를 기억하는 수단을 포함하는 것을 특징으로 하는 반도체 메모리장치.
6. 제5항에 있어서, 상기 결함이 있는 메모리소자를 나타내는 데이타를 기억하는 수단은 결함이 있는 메모리소자를 나타내도록 선택적으로 절단되는 퓨즈를 포함하는 것을 특징으로 하는 반도체 메모리장치.
7. 제6항에 있어서, 상기 제1 및 제2의 메모리블럭에 대응하는 제1 및 제2의 어드레스 신호라인을 또 포함하고, 상기 제1 및 제2의 출력수단은 상기 제1및 제2의 어드레스 신호라인중의 어느것인가 한쪽에 공급된 어드레스신호에 의해 활성화되고, 이것에 의해 데이타가 상기 제1 및 제2의 신호라인중의 어느것인가 한쪽의 신호에 따라서 상기 제1의 출력수단을 거쳐서 제1의 중개버스 및 상기 제2의 출력수단을 거쳐서 제2의 중개버스에 존재하게 되는 것을 특징으로 하는 반도체 메모리장치.
8. 제7항에 있어서, 상기 제1 및 제2의 중개버스중의 하나의 내용을 공통데이타버스로 선택적으로 통신하는 수단은 상기 제1의 중개버스와 상기 공통데이타버스 사이에 동작가능하게 접속된 제1의 센스앰프, 상기 제2의 중개버스와 상기 공통데이타버스 사이에 동작가능하게 접속된 제2의 센스앰프, 상기 제1의 어드레스라인이 선택되고 상기 치환신호가 발생되지 않은 경우에는 상기 제1의 센스앰프를 인에이블하고, 상기 제2의 센스앰프를 디스에이블하는 수단, 상기 제1의 어드레스라인이 선택되고 상기 치환신호가 발생되는 경우에는 상기 제1의 센스앰프를 디스에이블하고, 상기 제2의 센스앰프를 인에이블하는 수단을 포함하는 것을 특징으로 하는 반도체 메모리장치.
9. 제8항에 있어서, 상기 제2의 출력수단은 상기 제2의 메모리어레이에서의 제2의 워드소자를 상기 제2의 중개버스로 출력하는 수단을 포함하고, 상기 제1의 출력수단은 상기 제1의 예비메모리어레이에서의 제2의 치환 워드소자를 상기 제2의 중개버스로의 상기 제2의 워드소자의출력과 동시에 상기 제1의 중개버스로 출력하는 수단을 포함하는 것을 특징으로 하는 반도체 메모리장치.
10. 제9항에 있어서, 상기 제1 및 제2의 중개버스중의 하나의 내용을 선택적으로 통신하는 수단은 상기 제2의 어드레스라인이 선택되고 치환신호가 발생되지 않은 경우에는 상기 제2의 센스앰프를 인에이블하고, 상기 제1의 센스앰프를 디스에이블하는 수단, 상기 제2의 어드레스라인이 선택되고 치환신호가 발생되는 경우에는 상기 제2의 센스앰프를 디스에이블하고, 상기 제1의 센스앰프를 인에이블하는 수단을 또 포함하는 것을 특징으로 하는 반도체 메모리장치.
11. 이중블럭 메모리장치내의 결함이 있는 메모리소자를 마스크하는 방법에 있어서, 메모리어레이블럭 선택신호에 응답해서 제1의 메모리블럭의 메모리어레이의 여러개의 메모리셀에서 제1의 워드소자를 선택하는 스텝, 상기 메모리어레이블럭 선택신호에 응답해서 제1의 중개버스에 제1의 워드소자를 출력하는 스텝, 상기 제1의 메모리블럭의 메모리어레이의 상기 제1의 워드소자의 선택과 동시에 상기 메모리어레이블럭 선택신호에 응답해서 제2의 메모리블럭의 예비메모리어레이에서 제1의 치환 워드소자를 선택하는 스텝, 상기 제1의 중개버스로의 상기 제1의 워드소자의 출력과 동시에 상기 메모리어레이블럭 선택신호에 응답해서 제2의 중개버스로 상기 제2의 메모리블럭의 제2의 예비메모리어레이에서 제1의 치환 워드소자를 출력하는 스텝, 결함이 있는 제1의 워드소자를 나타내는 치환신호를 발생하는 스텝, 상기 제1 및 제2의 중개버스중의 하나의 내용을 상기 치환신호에 따라서 공통데이타버스로 선택적으로 통신하는 스텝을 포함하는 것을 특징으로 하는 마스크방법.
12. 제11항에 있어서, 상기 제1의 메모리어레이내의 제1의 워드소자의 위치를 나타내는 어드레스신호를 디코드하는 스텝, 디코드된 어드레스신호와 결함이 있는 워드위치를 나타내는 데이타를 비교하는 스텝, 상기 디코드된 어드레스신호의 비교결과에 따라서 치환신호를 발생하는 스텝을 또 포함하는 것을 특징으로 하는 마스크방법.
13. 제12항에 있어서, 상기 제1및 제2의 중개버스의 내용을 공통데이타버스로 선택적으로 통신하는 스텝은 상기 치환신호가 발생되지 않은 경우에는 상기 제1의 중개버스와 상기 공통데이타버스를 동작가능하게 접속하는 제1의 센스앰프를 인에이블하는 스텝, 상기 치환신호가 발생되는 경우에는 상기 제2의 중개버스와 상기 공통데이타버스를 동작가능하게 접속하는 제2의 센스앰프를 인에이블하는 스텝을 포함하는 것을 특징으로 하는 마스크방법.
14. 제13항에 있어서, 상기 제2의 메모리블럭의 메모리어레이의 여러개의 메모리셀에서 제2의 워드소자를 선택하는 스텝, 상기 제2의 워드소자를 상기 제2의 중개버스로 출력하는 스텝, 상기 제2의 메모리블럭의 메모리어레이에서의 제2의 워드소자의 선택과 동시에 상기 제1의 메모리블럭의 예비메모리어레이에서 제2의 치환 워드소자를 선택하는 스텝, 상기 제2의 중개버스로의 상기 제2의 워드소자의 출력과 동시에 상기 제1의 메모리블럭의 예비메모리어레이에서의 제2의 치환 워드소자를 상기 제1의 중개버스로 출력하는 스텝을 또 포함하는 것을 특징으로 하는 마스크방법.
15. 선택적으로 어드레스가능한 일련의 워드소자가 배열된 여러개의 메모리를 셀을 갖는 메모리어레이와 적어도 하나의 선택적으로 어드레스가능한 예비워드소자가 배열된 일련의 메모리소자를 갖는 예비메모리어레이를 각각 포함하는 N개(여기서, N은 2 이상의 정수)의 선택가능한 메모리블럭, 공통데이타버스, 상기 공통데이타버스에 각각의 메모리블럭을 동작가능하게 접속하는 N개의 선택적으로 동작가능한 센스앰프, 상기 N개의 메모리블럭의 각각에 동작가능하게 접속된 N개의 블럭선택라인, 선택된 어느 하나의 메모리블럭의 메모리어레이로부터의 선택된 워드소자와 서로 다른 메모리블럭의 예비메모리어레이로부터의 선택된 예비워드소자를 동시에 어드레스하는 수단, 결함이 있는 워드소자를 나타내는 데이타를 기억하는 수단, 상기 선택된 워드소자의 어드레스와 상기 결함이 있는 워드소자를 나타내는 데이타를 비교하는 어드레스 비교수단, 상기 어드레스 비교수단의 출력에 따라서 상기 선택된 워드소자와 상기 선택된 예비워드소자중의 하나에 관련된 센스앰프를 선택적으로 인에이블하는 수단을 포함하고, 상기 N개의 선택적으로 동작가능한 센스앰프의 각각의 입력은 상기 N개의 메모리블럭의 각각에 결합되고, 상기 N개의 선택적으로 동작가능한 센스앰프의 각각의 출력은 상기 공통데이타버스에 공통인 것을 특징으로 하는 반도체 메모리장치.
16. 제15항에 있어서, 상기 어드레스 비교수단은 어드레스 디코더와 디코드된 어드레스에 의해 표시되는 워드소자가 결함으로 판단되는 경우에 선택적으로 절단되는 퓨즈와를 포함하는 것을 특징으로 하는 반도체 메모리장치.

Images