CN103928047B - 具有单端口存储器单元的多读取端口存储器系统以及操作方法 - Google Patents

Abstract

一种改进的多端口寄存器堆系统和操作的方法。多端口寄存器堆存储系统包括：n个单存储器位单元各自存储数据值并且具有连接相应的局部位线的单个位单元写入端口和单个读取端口，其中对应并行激活的单个位单元在n个读取端口处输出存储的数据值到n个局部位线的相应局部位线，根据解码的读取地址信号并行访问每个单个位单元。提供了实现对应于n个读取端口的n个选择逻辑设备的接收器设备，每个选择逻辑设备从n个单个位单元接收每个n个局部位线输出值，并且直接根据解码的读取地址信号实现逻辑以选择相应的局部位线输出作为全局输出位。

Description

具有单端口存储器单元的多读取端口存储器系统以及操作 方法

背景技术

本公开通常涉及微处理器和微处理器存储器系统，并且更具体地涉及用于提供具有单端口存储器单元的多读取端口存储器系统的装置和方法。

微处理器使用存储器阵列（例如寄存器堆）以为处理单元临时存储数据。为了能够同时访问存储单元阵列，寄存器堆被用于提供多个读取和/或写入端口。根据应用，这些所谓的多端口寄存器堆可以被配置为多达八个或者甚至更多的读取端口。

图2图示了传统（1写入，4读取）1W4R寄存器堆10的框图。尽管描绘了地址读取体系结构，应当理解写入字线配置（未示出）还使用如在本领域中已知的相似体系结构。在读取字线实现中，1W4R寄存器堆10为分别四个读取端口1W4R（1写入、4读取）端口位单元30_0、...、30_3中的每一个分别提供四个读取地址解码器元件DCD0、...、DCD3元件15_0、...、15_3。每个相应的解码器元件15_0、...、15_3在相应的读取地址位输入线12_0、...、12_3处共同接收相应的读取使能位解码器选择器信号和相应的读取地址位（例如，2位）。当被使能时，解码器元件15_0、..、15_3响应于2个读取地址输入在总线上生成相应的并行输出读取地址解码位17。在所示实现中，2:4读取地址解码器元件15_0、...、15_3提供四个读取地址解码位17的输出。如进一步在图2中所示，提供对应时钟控制缓存设备20_0、...、20_3用以接收相应使能的解码器元件15_0、...、15_3的四个读取地址输出位17。图2的插图示出了时钟控制缓存单元20_3处的详细处理，其使用与门或者相似的逻辑门23将接收的解码器并行输出位17与读取控制时钟信号25结合以对四个并行读取地址解码信号提供时钟（在读取操作中被称为的RWL₀、...、RWL₃22）。读取字线（RWL₀、...、RWL₃）信号的相应组22_0、...、22_3被输入到相应的1W4R端口位单元30_0、...、30_3以选择性地读取存储在其中的数据值。在相应的读取端口传输门电路处接收每个读取字线信号22以在对应的局部位线37处驱动对应的输出位单元值（例如，真值或者其互补）。通过在相应的局部接收器元件40以及全局接收器和输出驱动器元件50处的处理，将局部位线LBL₀、...、LBL₃上的读取输出数据输出为寄存器堆10的输出RD0-RD3。

还使用相似的结构提供用于将数据写入寄存器堆的写入字线实现。就写入操作（未示出）来说，实现了相同结构，即，写入使能位，并且写入地址位（未示出）被输入到相应的写入解码器（未示出）（其选通输出），在那里使用时钟（CLK）控制缓存器和位单元以生成写入位，例如，用于执行1W4R位单元写入操作的写入字线(WWL）位。

根据应用，多端口寄存器堆可以被配置为多达八个或者更多的读取端口。

图1示出了传统的1W4R端口位单元电路30（代表图2的单个1W4R电路30_0、...、30_3）的详细示意图。每个位单元30包括一个写入端口和四个读取端口并且实现了实现交叉耦合的反相器配置的传统6晶体管存储器位单元设计的单个存储器位单元（单个位单元）75并且包括单个读取端口。

如图1所示，为了将数据写入单个位单元75，输入写入字线（WWL）29从写入解码电路（未示出）接收解码的写入信号，以激活在位单元75的相应的位单元节点82和互补位单元节点84处存储数据值以及存储数据值输入WBL0_t（例如，写入位线0真值数据值）和WBL0_c（例如，写入位线0互补数据值）。例如，低或者“0”值WWL信号可以代表位单元保持操作，而高或者逻辑“1”值WWL信号可以代表位单元写入操作。

在图1中，在对应于局部位线37₀、...、37₃的每个局部位线LBL₀、...、LBL₃处，连接了包括串行配置的并行操作的下拉NMOSFET器件N0、N1的传输门选择电路90。在耦合至相应的读取字线RWL₀、...、RWL₃的NMOS设备N0的控制下读出LBL₀、...、.LBL₃处的数据值，读取字线RWL₀、...、RWL₃各自接收解码的地址信号以根据写入并且存储在位单元节点82（84）处的数据将相应的读取位线37₀、...、37₃驱动至其真（或者互补）值。对于每个读取端口，通过将门连接至对应单元节点，对应NMOS晶体管器件N1读出存储在单个位单元节点82或者84处的数据值。在图1的示例电路30中，从1W4R位单元电路的读取位线LBL1_t和LBL3_t读取对应于真值的局部位线数据值，并且在互补读取位线LBL0_c、LBL2c处提供它的互补值。读取位线LBL₀、...LBL₃通常被预充电至较高值，例如，在预充电阶段中使用local_prch信号42（即，local_prch=0）直到位单元75根据在读取过程（local_prch=1）的评估阶段中的存储的位单元数据值驱动位线至高或者低。

需要多少读取端口就可以增加多少选择电路（即，N0、N1传输门）。然而，要求附加的寄存器堆单元电路和写入线占据了更多的芯片面积。

图3描绘了用于从图1的1W4R端口寄存器堆30读出数据值的进一步的传统电路125。该读取过程通过局部接收器电路40和全局接收器和输出驱动电路50在两个阶段中进行。当被选择时，从单元节点将每个端口的读取数据驱动至局部位线（LBL₀、...、LBL₃）并且被馈送至对应的局部接收器40_0、...、40_3，其接着通过全局接收器50在相应线全局位线GBL0、...、GBL3上驱动数据，提供并行的读取数据输出RD0-RD3。如在本领域中巳知的，每个局部接收器40₀、...、40₃包括作为放大器的反相器、上拉晶体管器件（预充电和保持器）45和局部接收器处的下拉配置的NMOS晶体管器件46，用于在全局接收器50处进行接收的相应线全局位线GBL3₀、...、GBL₃上驱动读取局部位线数据值。

图2的传统的多端口寄存器堆体系结构10的一个缺陷是单元面积和导线间距面积通常线性地增加至读取端口的数量。尽管增大单元高度不是问题，但是由于预定的标准单元间距，增加宽度通常被严格地限制。

此外，增加端口的数量对于位单元布图设计非常有挑战。位于非常拥挤的区域，多端口位单元可以呈现发生在相邻位线和字线之间的更多串扰耦合是很可能的。

进一步地，随着在存储节点（真/comp）中的每一个上的附加载荷，读取/写入访问次数根据端口的数量增加。

此外，由于存在针对每个读取端口的一个解码器，因此解码的地址与时钟控制缓存器中的读取时钟结合以生成读取字线。如图2所指示的，在该特定区域中，随着增加读取端口的数量，布线变得越来越复杂。

非常期望提供具有多读取端口的更面积高效的寄存器堆以及用于操作该寄存器堆的方法，避免传统多端口单元体系结构的缺陷。

发明内容

在一个方面中，提供了使用单个端口存储器位单元的具有多个读取端口的寄存器堆电路，避免传统多端口寄存器堆实现方式的缺陷。

在一个方面中，提供了具有多读取端口的寄存器堆以及操作的方法。具有多个读取端口的寄存器堆包括：n个单个存储器位单元，其中n是等于或者大于2的整数，每个单个存储器位单元存储数据值并且提供单个位单元写入端口和连接相应的局部读取位线的相应的单个读取端口，用于在被访问时传输所述存储数据值，所述n个单个存储器位单元中的每一个被并行访问，以根据解码的地址位在相应的局部读取位线处并行输出对应的单个读取端口处的对应的存储数据值；以及n个选择器器件，每个选择器器件对应于单个存储器位单元并且其每一个同时从每个所述被访问的单个存储器位单元并行接收在相应的局部读取位线上传输的相应存储的单个位单元数据值，每个选择器器件直接根据所述解码的地址位实现选择逻辑，以选择提供与所述被访问的单个读取端口相对应的存储的单个位数据值的相应的局部位线输出。

该方面进一步的，寄存器堆进一步包括n个解码器器件，一个解码器器件对应于单个位单元并且被配置用于接收读取端口存储器地址的预定位信号和使能信号，通过所述使能信号选择所述n个解码器器件中的解码器器件以生成与所述预定位信号相对应的所述解码的地址位。

此外，寄存器堆进一步包括：n个时钟控制缓存器件，时钟控制缓存器件对应于相应的解码器器件，每个时钟控制缓存器用于并行接收所述解码的地址位信号以及实现生成相应的输出读取字线信号的逻辑，每个所述输出读取字线信号被输入到对应的单个位存储器单元，用于访问所述对应的单个位单元。

此外，寄存器堆包括：n个时钟控制缓存器件，时钟控制缓存器器件对应于相应的解码器器件，每个控制缓存器器件用于并行接收所述解码的地址位信号，并且实现生成相应的输出读取字线信号的逻辑，每个所述输出读取字线信号被输入到对应的单个位存储器单元，用于访问所述对应的单个位单元。

此外，接收器器件耦合以从每个相应的局部读取位线接收从每个所述被访问的单个存储器位单元读取端口并行传输的单个位单元数据值，所述接收器器件同时提供在每个相应的局部读取位线上传输的所述数据作为到每个所述n选择器器件的输入，每个单独的选择器器件根据所述解码的地址位和所述使能信号被选择以生成对应的寄存器堆读取端口输出位。

该方面进一步的，每个选择器器件包括n:1多路复用器逻辑器件用于在所述局部读取位线上同时接收所述读取端口数据值，以及与每个n:1多路复用器逻辑器件相关联的选择器装置，用于根据生成的解码的地址位信号和使能信号选择局部位线数据值中的一个作为对应多路复用器逻辑器件的对应寄存器堆读取端口输出位。

在一个实施例中，提供了操作n端口寄存器堆的方法，其中n是等于或者大于2的整数。n端口寄存器堆包括各自存储单个位值的n个单个存储器位单元并且具有单个位单元写入端口和连接相应的局部读取位线的单个读取端口，用于在被访问时输出存储数据值。方法包括：响应于寄存器堆读取请求，并行激活每个所述n个单个存储器位单元以在对应的单个读取端口处输出对应的存储数据值，用于根据解码的地址位在相应的局部读取位线处并行输出；在对应于所述n个单个存储器位单元的n个选择器器件的每一个处，并行接收从每个所述被访问的单个存储器位单元并行在相应的局部读取位线上传输的所述相应存储的单个位单元数据值；以及在所述n个选择器器件中的每一个处直接根据所述解码的地址位实现选择逻辑，以选择提供与所述被访问的单个读取端口相对应的存储的单个位数据值的相应的局部位线输出。

该实施例进一步的，方法包括：在n个解码器器件中的每一个处，同时接收读取端口存储器地址的预定位信号以及使能信号，n个解码器器件中的一个由使能信号选择以生成对应于预定位信号的解码地址位。

此外，方法包括：在n个时钟控制缓存器件的每一个相应的时钟控制缓存器件处并行接收所述解码的地址位，以及在每个时钟控制缓存器件处实现生成相应的输出读取字线信号的逻辑，每个所述输出读取字线信号被输入到对应的单个位存储器单元，用于访问所述对应的单个位单元。

方法进一步包括：在相应的局部读取位线上将单个位单元数据值从每个被访问的单个存储器位单元读取端口并行传输到每个所述n个选择器器件；以及在每个所述选择器器件处，从所述局部读取位线同时接收每个所述传输的单个位单元数据值，其中所述在每个所述n个选择逻辑器件处实现逻辑包括：根据所述解码的地址位和所述使能信号，选择单独的选择器器件以生成对应的寄存器堆读取端口输出位；以及在每个选择的选择器器件处，根据接收的所述解码器读取地址信号生成对应的寄存器堆读取输出位。

附图说明

本发明的对象、特征和优势将对本领域普通技术人员变得显而易见，考虑到与所附附图相结合的下列详细说明，其中：

图1示出了实现单个1W1R位单元的具有一个写入端口和四个读取端口（1W4R）的传统位单元的示意图；

图2图示了具有实现单个位单元的1W4R端口位单元的传统1WR寄存器堆10的示意性框图；

图3描绘了用于从1W4R端口寄存器堆读出数据值的进一步的传统电路125；

图4图示了多端口存储器阵列电路的示例性实施例;以及

图5图示了实现4:1多路复用器选择器件的多端口存储器阵列电路的局部接收器器件的一个实施例。

具体实施方式

本发明涉及包括具有多个单个1写入1读取（1W1R）端口单元（单个位单元）的新的多端口寄存器堆存储器阵列实现的微处理器寄存器堆电路体系结构以及使用该体系结构的方法。现在关于附图对本发明的各方面进行详细描述。应当注意的是贯穿不同实施例，相同的参考数字指代相同的元件。

在一个方面中，提供了如图4所图示的n端口寄存器堆存储器阵列100。出于图示的目的，n=4，以使得多端口存储器阵列100包括作为四个单个位单元（例如，四个1写入1读取（1W1R）端口单元300_0、...、300_3）的4读取端口的实现。应当理解，对于此处描述的实施例，每个单个位存储器单元可以包括多个读取端口，以使得单个位单元可以包括xW1R单元（其中x=0、1...、N）。

在一个实施例中，多读取端口存储器阵列100实现了在使能时各自生成n个解码器读取地址位信号（解码器读取地址信号）的相应的读取地址解码器15_0、...、15_3。在描绘4端口存储器阵列的一个实施例中，每个读取地址解码器15_0、...、15_3是2:4地址解码器，在使能时响应于2个读取地址输入生成并行在相应导体（例如相应的数据总线17_0、...、17_3）中的每一个上提供的四个输出解码器读取地址信号17。生成的四个读取地址解码位17基于相应接收的单个读取使能信号以及两个读取地址位信号12_0、...、12_3。

如图4进一步所示，提供对应于每个读取端口的对应时钟控制缓存器件200_0、...、200_3以接收相应使能的解码器元件15_0、...、15_3的总线上的四个解码器读取地址信号（输出）17。如图4的插图详细所示，描绘了每个对应时钟控制缓存器件200_0、...、200_0中的时钟控制缓存器件的操作，并行接收的四个读取端口的解码地址位17通过或逻辑门250在一起求或，或门的输出使用与门260对时钟信号25进行选通，以形成单个读取字线（例如，RWL₀）值。因此，每个时钟控制缓存器200_0、...、200_3为相应的1W1R单元300_0、...、300_3对相应的单个读取字线（称为并行的RWL₀、...、RWL₃）提供时钟。对相应的1W1R单元300_0、300_3的访问因此仅仅是基于地址的，并且与来自哪个读取端口无关。

当对相应的RWL₀、...、RWL₃提供时钟以提供在每个1W1R单元300_0、...、300_3处生成的相应的存储数据值输出220_0、220_3时，其被提供作为每个相应的局部位线LBL₀、...、LBL₃处的输出。也就是说，一旦访问，寻址单元的内容就被转移至局部位线LBL370_0、...、370_3。

在一个实现2:4读取地址解码的实现方式中，如图4所示，在相应的单个位单元输出220_0、...、220_3处访问的数据，通过相应的导电交叉点连接226_0、...、226_3分别导通至对应的局部位线LBL 370_0、...、370_3，在这些数据各自在局部接收器器件400中被接收和放大。对于图4所描绘的实施例，从单个位单元300_0读取的数据值通过导电连接226_0被输出到对应的局部位线LBL 370_0；从单个位单元300_1读取的数据值通过导电连接226_1被输出到对应的局部位线LBL 370_1，如此等等。

然后，考虑在四个1W1R位单元中的每一个处具有4个输出的n=4的读取端口实现方式，寄存器堆电路作出关于哪个端口被激活的决定。读取地址限定要读取哪个单元，即，选择局部位线用于为每个单元提供相应的全局位线输出。提供4:1选择器电路以根据正在读取什么地址和正在读取哪个读取端口来选择LBL线中的一个。

在一个实施例中，局部接收器器件400包括选择器逻辑器件，用于从接收的局部位线LBL输出370_0、...、370_3当中选择将要被作为输出全局读信号GBL0、...、GBL3而被驱动至全局接收器和输出驱动器500。在一个实施例中，选择器逻辑器件包括对应于寄存器堆读取端口的4:1多路复用器（MUX）器件450_0、...、450_3。对于n多读取端口，有相应的具有各自实现n：1选择逻辑的n个多路复用器器件。

每个4:1多路复用器器件450_0、...、450_3执行根据激活的读取端口/地址为寄存器堆输出分配局部位线LBL数据。

在图4的实施例中，每个MUX器件450_0、...、450_3在相应的局部位线LBL 370_0、...、370_3上接收相应的单个位单元300_0、...、300_3输出。在图4中，每个LBL位线370_0、...、370_3通过进一步的导电交叉点连接227的矩阵被输入到每个MUX器件，所述导电交叉点连接227将一组导电线371与LBL位线370_0、...、370_3相连接，每个MUX器件450_0、...、450_3相应地从LBL位线370_0、...、370_3接收LBL位线输入。

在一个实施例中，可以用标准逻辑门实现每个4:1多路复用器器件450_0、...、450_3。图5图示了各自实现相应的多路复用器逻辑器件450_0、...、450_3的相应的局部接收器器件400_0、...、400_3的一个实施例。在一个实施例中，图5示出了在单个多路复用器逻辑器件450_0处的相应的局部位线LBL 370_0、...、370_3上接收LBL数据的典型的单个局部接收器器件400_0，所述单个多路复用器逻辑器件450_0根据解码的读取地址选择单个LBL 370_0、...、370_3中的数据作为输出全局读取信号线GBL0。在一个实施例中，通过将传输门配置中的选择晶体管（N00...N03）添加至局部接收器中的现有预充电电路上拉晶体管来配置多路复用器逻辑器件450_0。例如，在局部接收器器件400_0中，每个输入局部位线370_0、...、370_3可以上拉晶体管45_0、...、45_3进行预充电，上拉晶体管45_0、...、45_3通过相应的栅极下拉晶体管490_0、...、490_3连接至全局读取信号线GBL0。根据解码的读取地址，每个多路复用器逻辑器件450₀被配置用于在传输门配置中添加的相应选择晶体管N00...N03的控制下，选择相应的栅极下拉晶体管490_0、...、490_3，以提供对应局部位线值370_0、...、370_3处的数据作为全局读取信号线GBL0输出数据。

通过解码器进行对对应读取端口的数据分配，解码器的输入是每个读取端口的读取使能和最低有效地址位。在一个实施例中，这可以包括读取端口的两个最低有效地址位，例如，（0,0）、（0，1），（1，0）和（1，1）。该2位解码器可以是或者包括主读取解码器，例如，解码器15_0、15_3，其中的一个（例如，解码器15_0）如图4所示或者实现位于相同解码器范围中的附加逻辑。因此，在一个实现方式中，每个相应的解码器15_0、...、15_3的输出解码地址信号17被用于控制在相应的接收器器件处的相应的4:1MUX 450_0、...、450_3，接收器器件从4局部位线输入选择特定局部位线数据值。

考虑图4，现在描述了示例的实现方式：假设RD0_EN的值是″1″以及对解码器的所有其它输入（RD^**_ADD、RD^*_EN）的值是″0″。这意味着读取端口0已经被激活，因此clk控制缓存器200_0中和单个位单元300_0中的逻辑是有效。假定存储在单个位阵列单元300_0中的值导致LBL₀被放电至″0″。注意所有其它LBL信号（例如，LBL_1、LBL_2、LBL_3）将保持预充电。提供4:1多路复用器(″MUX″）器件450_0的局部接收器将变得有效。在图5中，N00晶体管将″导通″，而所有其它MUX器件（例如，450_1、450_2、450_3）将是无效的。由于该端口是有效的，因此GBL0位线将被放电，而所有GBL1、GBL2和GBL3将保持它们的预充电状态。

因此，在一个方面中，与传统的多端口单元体系结构相反，通过使用单个端口存储器位单元提供具有多个读取端口的寄存器堆的系统和方法。一般地说，具有n个读取端口的寄存器堆存储器阵列100是可配置的，其中使用单个(1W1R端口）位单元。该实现方式中的解码器器件可以提供解码器，解码器提供n个解码器地址位，每个解码器地址位对应于单个读取端口。在一个实现方式中，2:4读取地址解码器器件提供n=4。对于n范围从n≥2（例如，n=4、8或者更大），任何多端口寄存器堆配置都是可能的。

寄存器堆装置具有使用多个单个（1w1r端口）存储器位单元的多个读取端口以及用于操作这种寄存器堆装置的优点包括：1）由于仅需要唯一一个读取端口，每个位单元的单元面积明显减少；2）与使用四个读取端口单元的宏相比较，可以预见针对具有128个条目的大寄存器堆在15%与20%之间的面积减少；以及3）在单元阵列区域中的垂直布线的简化，从而导致减少的耦合噪声。

此外，复杂的布线从拥挤的位单元区域转移到（一个或者多个）局部接收器。另外，由于复杂的布线现在被转移至更松驰的水平方向，因此垂直线的限制不再是问题。

虽然描述和说明了本发明优选的实施例，但是当然应该理解的是在不脱离本发明的精神的情况下可对其构成和具体细节做出各种修改和变化，因此本发明并不局限于所描述且所说明的准确形式，而是应将其解释为覆盖了术语随后权利要求范围之内的所有修改。

Claims (25)

1.一种具有多个读取端口的寄存器堆，包括：

n个单个存储器位单元，其中n是等于或者大于2的整数，每个单个存储器位单元存储数据值并且提供连接相应的局部读取位线的相应的单个读取端口，用于在被访问时传输存储的单个存储器位单元数据值，所述n个单个存储器位单元中的每一个被并行访问，以根据解码的地址位在相应的局部读取位线处并行输出对应的单个读取端口处的对应的存储的单个存储器位单元数据值；以及

n个选择器器件，每个选择器器件对应于单个存储器位单元并且其每一个同时从每个被访问的单个存储器位单元并行接收在相应的局部读取位线上传输的相应存储的单个存储器位单元数据值，每个选择器器件直接根据所述解码的地址位实现选择逻辑，以选择相应的局部读取位线输出，所述相应的局部读取位线输出提供与所述被访问的单个读取端口相对应的存储的单个存储器位单元数据值。

2.根据权利要求1所述的寄存器堆，进一步包括：

n个解码器器件，一个解码器器件对应于单个存储器位单元并且被配置用于接收读取端口存储器地址的预定位信号和使能信号，通过所述使能信号选择所述n个解码器器件中的一个解码器器件以生成与所述预定位信号相对应的所述解码的地址位。

3.根据权利要求2所述的寄存器堆，进一步包括：

n个时钟控制缓存器件，时钟控制缓存器件对应于相应的解码器器件，每个时钟控制缓存器件用于并行接收所述解码的地址位，并实现生成相应的输出读取字线信号的逻辑，每个所述输出读取字线信号被输入到对应的单个存储器位单元，用于访问所述对应的单个存储器位单元。

4.根据权利要求3所述的寄存器堆，其中每个时钟控制缓存器件包括：

或逻辑门器件，并行接收每个所述解码的地址位并且根据所述解码的地址位生成输出读取字线信号；以及

与逻辑门器件，接收读取控制时钟信号以提供所述输出读取字线信号，以激活每个对应的单个存储器位单元的读取端口，由此每个单个存储器位单元被激活以在相应的局部读取位线输出上提供存储的单个存储器位单元数据值。

5.根据权利要求3所述的寄存器堆，进一步包括：

接收器器件，耦合至每个相应的局部读取位线以接收从每个被访问的单个存储器位单元的读取端口并行传输的单个存储器位单元数据值，所述接收器器件将在每个所述相应的局部读取位线上传输的所述单个存储器位单元数据值作为输入同时提供到所述n个选择器器件中的每一个，

每个单独的选择器器件根据所述解码的地址位和所述使能信号被选择以生成对应的寄存器堆读取端口输出位。

6.根据权利要求5所述的寄存器堆，其中每个选择器器件包括用于在所述局部读取位线上同时接收所述单个存储器位单元数据值的n：1多路复用器逻辑器件，所述寄存器堆进一步包括：

与每个n：1多路复用器逻辑器件相关联的选择器装置，用于根据所述解码的地址位和所述使能信号选择所述局部读取位线上的所述单个存储器位单元数据值中的一个作为对应的多路复用器逻辑器件的对应的寄存器堆读取端口输出位。

7.根据权利要求6所述的寄存器堆，进一步在所述接收器器件处包括：用于预充电每个所述局部读取位线的局部位线预充电电路，

以及，在每个n：1多路复用器逻辑器件处包括：

连接到对应的所述局部读取位线的对应的第一传输门晶体管，被激活用于选择相应的一个局部读取位线数据值作为所述寄存器堆读取端口输出位，以及

连接到对应的所述第一传输门晶体管的对应的第二传输门晶体管，用于响应于所述相关联的选择器装置控制所述寄存器堆读取端口输出位值的输出。

8.根据权利要求7所述的寄存器堆，其中所述相关联的选择器装置包括：

与对应的多路复用器逻辑器件相关联的相应的地址解码器，所述地址解码器提供所述解码的地址位，用于激活所述第二传输门晶体管以控制在所述接收器器件处的所述寄存器堆读取端口输出位值的输出。

9.根据权利要求2所述的寄存器堆，其中n＝4并且所述n个解码器器件中每一个是2：4地址解码器，用于接收一个使能信号和读取端口存储器地址的两个所述预定位信号以及用于当使能时生成四个所述解码的地址位。

10.根据权利要求9所述的寄存器堆，其中两个所述预定位信号对应于寄存器堆读取端口的最低有效地址位。

11.根据权利要求1所述的寄存器堆，其中每个单个存储器位单元提供一个或者多个写入端口。

12.一种操作n端口寄存器堆的方法，所述n端口寄存器堆具有各自存储单个存储器位单元数据值的n个单个存储器位单元并且具有连接相应的局部读取位线的单个读取端口，用于在被访问时输出所述单个存储器位单元数据值，其中n是等于或者大于2的整数，所述方法包括：

响应于寄存器堆读取请求，并行激活所述n个单个存储器位单元中的每一个以在对应的单个读取端口处输出对应的存储的单个存储器位单元数据值，用于根据解码的地址位在相应的局部读取位线处并行输出；

在对应于所述n个单个存储器位单元的n个选择器器件的每一个处，同时接收从每个被访问的单个存储器位单元在相应的局部读取位线上并行传输的相应存储的单个存储器位单元数据值；以及

在所述n个选择器器件中的每一个处直接根据所述解码的地址位实现选择逻辑，以选择提供与所述被访问的单个读取端口相对应的存储的单个存储器位单元数据值的相应的局部读取位线输出。

13.根据权利要求12所述的方法，进一步包括：

在n个解码器器件中的每一个处，同时接收读取端口存储器地址的预定位信号以及使能信号，所述n个解码器器件中的一个由所述使能信号选择，以生成与所述预定位信号相对应的所述解码的地址位。

14.根据权利要求13所述的方法，进一步包括：

在n个时钟控制缓存器件的每一个相应的时钟控制缓存器件处并行接收所述解码的地址位，以及

在每个时钟控制缓存器件处实现生成相应的输出读取字线信号的逻辑，每个所述输出读取字线信号被输入到对应的单个存储器位单元，用于访问所述对应的单个存储器位单元。

15.根据权利要求14所述的方法，其中所述在时钟控制缓存器件处生成相应的输出读取字线信号包括：

在或逻辑门器件处，接收每个所述解码的地址位并且根据所述解码的地址位生成输出读取字线信号；以及

在与逻辑门器件处，接收读取控制时钟信号以提供所述输出读取字线信号，以激活每个对应的并行单个存储器位单元的读取端口，由此每个单个存储器位单元被激活以在相应的局部读取位线输出上提供存储的单个存储器位单元数据值。

16.根据权利要求14所述的方法，进一步包括：

在相应的所述局部读取位线上将单个存储器位单元数据值从每个所述被访问的单个存储器位单元的读取端口并行传输到所述n个选择器器件中的每一个；以及

在每个所述选择器器件处，从所述局部读取位线同时接收每个传输的单个存储器位单元数据值，其中在所述n个选择器器件中的每一个处实现选择逻辑包括：

根据所述解码的地址位和所述使能信号，选择单独的选择器器件以生成对应的寄存器堆读取端口输出位；以及

在每个选择的选择器器件处，根据接收的所述解码的地址位生成对应的寄存器堆读取端口输出位。

17.根据权利要求16所述的方法，其中每个选择器器件包括n：1多路复用器逻辑器件，用于从每个所述单个存储器位单元同时接收所述局部读取位线上的所述被访问的单个存储器位单元数据值，所述实现选择逻辑包括：在每个所述多路复用器逻辑器件处，

选择所述局部读取位线上的所述单个存储器位单元数据值中的一个，以直接根据所述解码的地址位和所述使能信号在每个多路复用器逻辑器件处提供单个对应的寄存器堆读取端口输出位。

18.根据权利要求17所述的方法，进一步包括：

使用局部位线预充电电路，对每个所述局部读取位线进行预充电。

19.根据权利要求18所述的方法，其中每个所述选择器器件包括连接到对应的所述局部读取位线的对应的第一传输门晶体管，以及连接到所述第一传输门晶体管的相应的第二传输门晶体管，用于响应于选择器信号控制所述寄存器堆读取端口输出位的输出，所述方法包括：

激活相应的第二传输门晶体管，以根据所述解码的地址位和使能信号为寄存器堆读取端口输出位选择相应的一个局部读取位线上的所述单个存储器位单元数据值。

20.根据权利要求19所述的方法，进一步包括：通过与对应的多路复用器逻辑器件相关联的地址解码器器件，提供所述解码的地址位用于激活所述第二传输门晶体管，以控制所述寄存器堆读取端口输出位的输出。

21.一种用于处理器器件的多读取端口存储器系统，包括：

n个单个存储器位单元，其中n是等于或者大于2的整数，每个单个存储器位单元存储数据值并且提供连接相应的局部读取位线的相应的单个读取端口，用于在被访问时传输存储的单个存储器位单元数据值，

n个解码器器件，一个解码器器件对应于单个存储器位单元并且被配置用于接收读取端口存储器地址的预定位信号和使能信号，通过所述使能信号选择所述n个解码器器件中的解码器器件，以生成与所述预定位信号相对应的解码的地址位；

n个时钟控制缓存器件，时钟控制缓存器件对应于相应的解码器器件，每个时钟控制缓存器件用于并行接收所述解码的地址位，并且实现生成相应的输出读取字线信号的逻辑，每个所述输出读取字线信号被输入到对应的单个存储器位单元，用于访问所述对应的单个存储器位单元，其中并行访问所述n个单个存储器位单元中的每一个，以根据解码的地址位在相应的局部读取位线处并行输出对应的单个读取端口处的对应的单个存储器位单元数据值；以及

n个选择器器件，每个选择器器件对应于单个存储器位单元并且其每一个同时从每个所述被访问的单个存储器位单元并行接收在相应的局部读取位线上传输的相应存储的单个存储器位单元数据值，每个选择器器件直接根据所述解码的地址位实现选择逻辑，以选择提供与所述被访问的单个读取端口相对应的存储的单个存储器位单元数据值的相应的局部读取位线输出。

22.根据权利要求21所述的系统，进一步包括：

接收器器件，耦合至每个相应的局部读取位线，以从每个所述被访问的单个存储器位单元的读取端口接收并行传输的单个存储器位单元数据值，所述接收器器件将在每个所述相应的局部读取位线上传输的所述单个存储器位单元数据值作为输入同时提供到所述n个选择器器件中的每一个，

每个单独的选择器器件根据所述解码的地址位和所述使能信号被选择以生成对应的寄存器堆读取端口输出位。

23.根据权利要求22所述的系统，其中每个选择器器件包括n：1多路复用器逻辑器件，用于在所述局部读取位线上同时接收所述单个存储器位单元数据值，所述系统进一步包括：

与每个n：1多路复用器逻辑器件相关联的选择器装置，用于根据所生成的解码的地址位和所述使能信号选择所述局部读取位线上的所述单个存储器位单元数据值中的一个，作为对应的多路复用器逻辑器件的对应的寄存器堆读取端口输出位。

24.根据权利要求23所述的系统，进一步在所述接收器器件处包括：用于预充电每个所述局部读取位线的局部位线预充电电路，

以及，在每个n：1多路复用器逻辑器件处包括：

连接到对应的所述局部读取位线的对应的第一传输门晶体管，被激活用于选择相应的一个局部读取位线数据值作为所述寄存器堆读取端口输出位，以及

连接到对应的所述第一传输门晶体管的对应的第二传输门晶体管，用于响应于所述相关联的选择器装置控制所述寄存器堆读取端口输出位值的输出。

25.根据权利要求24所述的系统，其中所述相关联的选择器装置包括：

与对应的多路复用器逻辑器件相关联的相应的地址解码器，所述地址解码器提供所述解码的地址位，用于激活所述第二传输门晶体管以控制在所述接收器器件处的所述寄存器堆读取端口输出位值的输出。