KR101604631B1 - 불 휘발성 메모리 장치 및 그것의 프로그램 방법 - Google Patents

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Abstract

여기에 제공되는 불 휘발성 메모리 장치는 웰들에 각각 형성된 복수의 메모리 블록들과; 상기 복수의 메모리 블록들 중 선택된 메모리 블록의 웰을 바이어스하도록 구성된 바이어스 블록과; 그리고 프로그램 동작시 워드 라인 전압들이 상기 선택된 메모리 블록에 인가되기 이전에 상기 선택된 메모리 블록의 도핑 영역들을 정션 전압으로 프리챠지하도록 상기 바이어스 블록을 제어하는 제어 로직 블록을 포함한다.

Description

불 휘발성 메모리 장치 및 그것의 프로그램 방법{NON-VOLATILE MEMORY DEVICE AND PROGRAM METHOD THEREOF}
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 불 휘발성 메모리 장치에 관한 것이다.
불 휘발성 메모리 장치로서, 플래시 메모리 장치는 복수의 메모리 영역들이 한번의 프로그램 동작으로 소거 또는 프로그램되는 일종의 EEPROM이다. 일반적인 EEPROM은 단지 하나의 메모리 영역이 한 번에 소거 또는 프로그램 가능하게 하며, 이는 플래시 메모리 장치를 사용하는 시스템들이 동시에 다른 메모리 영역들에 대해 읽고 쓸 때 보다 빠르고 효과적인 속도로 플래시 메모리 장치가 동작할 수 있음을 의미한다. 플래시 메모리 및 EEPROM의 모든 형태는 데이터를 저장하는 데 사용되는 전하 저장 수단의 열화 또는 전하 저장 수단을 둘러싸고 있는 절연막의 마멸로 인해서 특정 수의 소거 동작들 후에 마멸된다.
플래시 메모리 장치는 실리콘 칩에 저장된 정보를 유지하는 데 전원을 필요로 하지 않는 방법으로 실리콘 칩 상에 정보를 저장한다. 이는 만약 칩에 공급되는 전원이 차단되면 전원의 소모없이 정보가 유지됨을 의미한다. 추가로, 플래시 메모 리 장치는 물리적인 충격 저항성 및 빠른 읽기 접근 시간을 제공한다. 이러한 특징들때문에, 플래시 메모리 장치는 배터리에 의해서 전원을 공급받는 장치들의 저장 장치로서 일반적으로 사용되고 있다.
본 발명의 목적은 신뢰성을 향상시킬 수 있는 불 휘발성 메모리 장치 및 그것의 프로그램 방법을 제공하는 것이다.
본 발명의 일 특징은 웰들에 각각 형성된 복수의 메모리 블록들과; 상기 복수의 메모리 블록들 중 선택된 메모리 블록의 웰을 바이어스하도록 구성된 바이어스 블록과; 그리고 프로그램 동작시 워드 라인 전압들이 상기 선택된 메모리 블록에 인가되기 이전에 상기 선택된 메모리 블록의 도핑 영역들을 정션 전압으로 프리챠지하도록 상기 바이어스 블록을 제어하는 제어 로직 블록을 포함하는 불 휘발성 메모리 장치를 제공하는 것이다.
예시적인 실시예에 있어서, 상기 워드 라인 전압들이 상기 선택된 메모리 블록에 인가될 때, 상기 선택된 메모리 블록의 도핑 영역들의 정션 전압들은 상기 워드 라인 전압들에 의해서 승압되며, 상기 승압된 정션 전압들은 상기 선택된 메모리 블록에 속한 스트링들의 채널 전압들에 가해진다.
예시적인 실시예에 있어서, 상기 도핑 영역들은 상기 선택된 메모리 블록에 속한 메모리 셀들의 소오스/드레인 영역들이다.
예시적인 실시예에 있어서, 상기 복수의 메모리 블록들 각각은 제 1 비트 라인들을 포함하며, 상기 복수의 메모리 블록들 각각의 제 1 비트 라인들은 상기 복수의 메모리 블록들에 각각 대응하는 스위치 블록들을 통해 제 2 비트 라인들에 연결되며, 상기 스위치 블록들은 독립된 웰들에 각각 형성된다.
본 발명의 다른 특징은 복수의 메모리 블록들을 포함하는 불 휘발성 메모리 장치의 프로그램 방법을 제공하는 것이다. 프로그램 방법은 상기 복수의 메모리 블록들 중 선택된 메모리 블록에 속한 도핑 영역들을 정션 전압으로 프리챠지하고, 프로그램될 데이터에 따라 상기 선택된 메모리 블록의 비트 라인들 각각을 비트 라인 프로그램 전압과 비트 라인 프로그램 금지 전압 중 하나로 구동하고, 상기 선택된 메모리 블록의 워드 라인들을 패스 전압으로 구동하고, 상기 워드 라인들 중 선택된 워드 라인을 프로그램 전압으로 구동하는 것을 포함하며, 상기 복수의 메모리 블록들은 독립된 웰들에 각각 형성된다.
예시적인 실시예에 있어서, 상기 패스 전압 및 상기 프로그램 전압이 상기 선택된 메모리 블록에 인가될 때, 상기 선택된 메모리 블록의 도핑 영역들의 정션 전압들은 상기 패스 전압 및 상기 프로그램 전압에 의해서 승압되며, 상기 승압된 정션 전압들은 상기 선택된 메모리 블록에 속한 스트링들의 채널 전압들에 가해진다.
예시적인 실시예에 있어서, 상기 도핑 영역들은 상기 선택된 메모리 블록에 속한 메모리 셀들의 소오스/드레인 영역들이다.
본 발명의 또 다른 특징은 불 휘발성 메모리 장치와; 그리고 상기 불 휘발성 메모리 장치를 제어하도록 구성된 제어기를 포함하며, 상기 불 휘발성 메모리 장치는 웰들에 각각 형성된 복수의 메모리 블록들과; 상기 복수의 메모리 블록들 중 선택된 메모리 블록의 웰을 바이어스하도록 구성된 바이어스 블록과; 그리고 프로그램 동작시 워드 라인 전압들이 상기 선택된 메모리 블록에 인가되기 이전에 상기 선택된 메모리 블록의 도핑 영역들을 정션 전압으로 프리챠지하도록 상기 바이어스 블록을 제어하는 제어 로직 블록을 포함하는 메모리 시스템을 제공하는 것이다.
본 발명에 의하면, 프로그램 전압과 채널 전압 사이의 전압차를 줄임으로써 프로그램 금지된 메모리 셀에 가해지는 스트레스를 줄이는 것이 가능하다.
이하, 본 발명의 예시적인 실시예들이 참조 도면들에 의거하여 상세히 설명될 것이다.
도 1은 본 발명의 예시적인 실시예에 따른 불 휘발성 메모리 장치를 개략적으로 보여주는 블록도이고, 도 2는 도 1의 점선(A-A')을 따라 절단된 단면을 개략적으로 보여주는 단면도이다.
도 1을 참조하면, 본 발명의 불 휘발성 메모리 장치(1000)는 메모리 셀 어레이(100), 행 디코더 블록(200), 읽기/쓰기 블록(300), 바이어스 블록(400), 입출력 인터페이스 블록(500), 그리고 제어 로직 블록(600)을 포함할 것이다.
메모리 셀 어레이(100)는 데이터를 저장하며, 행들과 열들로 배열된 메모리 셀들을 포함할 것이다. 메모리 셀들은 복수의 메모리 블록들(BLK0∼BLKn)을 구성할 것이다. 메모리 셀들 각각은 1-비트 데이터 또는 M-비트 데이터(M은 2 또는 그 보다 큰 정수)를 저장할 것이다. 메모리 셀들 각각은 플로팅 게이트 또는 전하 트랩층과 같은 전하 저장층을 갖는 메모리 셀, PRAM 셀, FRAM 셀, 또는 MRAM 셀과 같은 저항 가변 소자를 갖는 메모리 셀, 등으로 구성될 것이다. 하지만, 메모리 셀 구조가 여기에 개시된 것에 국한되지 않음은 잘 이해될 것이다. 메모리 셀 어레이(100)를 구성하는 메모리 블록들(BLK1∼BLKn)은 단일의 웰에 형성되는 것이 아니라 개별적으로 대응하는 웰들에 형성될 것이다. 다시 말해서, 도 2에 도시된 바와 같이, 메모리 블록(BLK1)은 대응하는 독립된 웰에 형성되고, 메모리 블록(BLK2)은 대응하는 독립된 웰에 형성되며, 메모리 블록(BLKn)은 대응하는 독립된 웰에 형성된다. 메모리 블록들(BLK1∼BLKn)이 독립된 웰들에 각각 형성되기 때문에, 메모리 블록들(BLK1∼BLKn)의 웰들의 구동을 독립적으로 제어하는 것이 가능할 것이다.
예시적인 실시예에 있어서, 웰들은 P형 웰들일 것이다. 웰들은 반도체 기판에 형성된 N형 웰에 형성될 것이다. 즉, 메모리 셀 어레이(100)는 트리플-웰 구조를 가질 것이다. 하지만, 메모리 셀 어레이(100)의 웰 구조가 여기에 개시된 것에 국한되지 않음은 잘 이해될 것이다.
계속해서 도 1을 참조하면, 행 선택 블록(200)은 제어 로직 블록(600)의 제어에 응답하여 동작하며, 메모리 셀 어레이(100)의 메모리 블록들(BLK0∼BLKn)을 선택할 것이다. 행 선택 블록(200)은 동작 모드에 따라 선택된 메모리 블록의 행들 즉, 워드 라인들의 구동을 제어할 것이다. 읽기/쓰기 블록(300)은 제어 로직 블록(600)의 제어에 응답하여 동작하며, 메모리 셀 어레이(100)로부터/에 데이터를 읽고/쓰도록 구성될 것이다. 예를 들면, 읽기/쓰기 블록(300)은 읽기/검증 읽기 동작 동안 메모리 셀 어레이(100)로부터 데이터를 읽도록 구성된 감지 증폭 회로로서 동작할 것이다. 읽기/쓰기 블록(300)은 쓰기 동작(또는, 프로그램 동작) 동안 메모리 셀 어레이(100)에 데이터를 쓰도록 구성된 쓰기 구동 회로로서 동작할 것이다. 바이어스 블록(400)은 제어 로직 블록(600)의 제어에 응답하여 동작하며, 각 동작에 필요한 전압들(예를 들면, 워드 라인 전압들, 웰 전압들, 비트 라인 전압들, 등)을 발생할 것이다. 입출력 인터페이스 블록(500)은 제어 로직 블록(600)의 제어에 응답하여 동작하며, 외부(예를 들면, 메모리 제어기/호스트 처리 유니트)와 불 휘발성 메모리 장치(1000)의 구성 요소들 사이에 신호 경로를 제공할 것이다.
본 발명에 따르면, 제어 로직 블록(600)은 프로그램 동작시 워드 라인 전압들이 선택된 메모리 블록에 인가되기 이전에 선택된 메모리 블록의 도핑 영역들을 정션 전압으로 프리챠지하도록 바이어스 블록(400)을 제어할 것이다.
도 3은 도 1에 도시된 메모리 블록들 중 하나를 개략적으로 보여주는 회로도이다. 도 3에는 단지 하나의 메모리 블록(BLK1)이 도시되어 있다. 하지만, 메모리 셀 어레이(100)를 구성하는 나머지 메모리 블록들(BLK2∼BLKn) 역시 도 3에 도시된 것과 실질적으로 동일하게 구성될 것이다. 메모리 블록(BLK1)은 비트 라인들(BL1∼BLm)에 각각 대응하는 스트링들(101)을 포함할 것이다. 도 2에서 설명된 바와 같이, 메모리 블록(BLK1) 즉, 스트링들(101)은 독립된 웰에 형성될 것이다. 스트링들(101)은 서로 동일하게 구성될 것이다.
각 스트링(101)은 스트링 선택 트랜지스터(SST), 접지 선택 트랜지스 터(GST), 그리고 선택 트랜지스터들(SST, GST) 사이에 직렬 연결된 메모리 셀들(MC1∼MC32)로 구성될 것이다. 스트링들(101)의 스트링 선택 트랜지스터들(SST)은 스트링 선택 라인(SSL)을 통해 공통으로 제어되며, 스트링들(101)의 접지 선택 트랜지스터들(GST)은 접지 선택 라인(GSL)을 통해 공통으로 제어될 것이다. 각 행에 속하는 메모리 셀들은 대응하는 워드 라인을 통해 공통으로 제어될 것이다. 예를 들면, 첫 번째 행에 속하는 메모리 셀들(MC1)은 워드 라인(WL1)을 통해 공통으로 제어되고, 두 번째 행에 속하는 메모리 셀들(MC2)은 워드 라인(WL2)을 통해 공통으로 제어되며, 마지막 행에 속하는 메모리 셀들(MC32)은 워드 라인(WL32)을 통해 공통으로 제어될 것이다.
도 3에는 단지 32개의 워드 라인들(WL1∼WL32)이 메모리 블록(BLK1)에 배열된 예가 도시되어 있지만, 본 발명이 여기에 개시된 것에 국한되지 않음은 잘 이해될 것이다. 예를 들면, 메모리 블록(BLK1)은 16개의 워드 라인들, 64개의 워드 라인들, 또는 128개의 워드 라인들을 포함하도록 구성될 수 있다.
예시적인 실시예에 있어서, 비트 라인들(BL1∼BLm)은 메모리 블록들(BLK1∼BLKn)에 의해서 공유되도록 배열될 것이다. 비트 라인들(BL1∼BLm)은 읽기/쓰기 블록(300)에 연결될 것이다. 하지만, 비트 라인들(BL1∼BLm)의 배열이 여기에 개시된 것에 국한되지 않음은 잘 이해될 것이다. 예를 들면, 비트 라인들(BL1∼BLm)은 각 메모리 블록 내에 배열되고, 그로벌 비트 라인들을 통해 읽기/쓰기 블록(300)에 연결될 수 있다. 즉, 메모리 셀 어레이(100)는 계층적인 비트 라인 구조를 갖도록 구성될 수 있다.
도 4는 본 발명의 예시적인 실시예에 따른 불 휘발성 메모리 장치의 프로그램 방법을 설명하기 위한 흐름도이고, 도 5는 본 발명의 프로그램 방법에 따른 셀 정션(cell junction)의 전압 변화를 보여주는 도면이다.
프로그램 동작을 수행하기에 앞서, S100 단계에서, 메모리 셀 어레이(100)에 저장될 데이터는 제어 로직 블록(600)의 제어 하에 입출력 인터페이스 블록(500)을 통해 읽기/쓰기 블록(300)에 로드될 것이다. 데이터의 로딩에 앞서 메모리 블록, 워드 라인, 등을 선택하기 위한 어드레스 정보가 불 휘발성 메모리 장치(1000)에 제공됨은 잘 이해될 것이다. 일단 메모리 셀 어레이(100)에 저장될 데이터가 읽기/쓰기 블록(300)에 로드되면, 행 선택 블록(200)은 제어 로직 블록(600)의 제어하에 어드레스 정보에 응답하여 메모리 블록들(BLK1∼BLKn) 중 하나(예를 들면, BLK1)를 선택할 것이다. 메모리 블록(BLK1)이 선택되면, S120 단계에서, 제어 로직 블록(600)은 주어진 전압(이하, "정션 프리챠지 전압"이라 칭함)이 선택된 메모리 블록(예를 들면, BLK1)의 웰에 공급되도록 바이어스 블록(400)을 제어할 것이다. 이러한 바이어스 조건에 따르면, 웰과 소오스/드레인으로 사용되는 도핑 영역들(102)에 의해서 PN 정션들(또는, 졍션 다이오드들)이 형성되기 때문에, 도 5에 도시된 바와 같이, 웰에 공급된 정션 프리챠지 전압은 셀의 소오스/드레인으로 사용되는 도핑 영역들(102)로 전달될 것이다.
예시적인 실시예에 있어서, 도핑 영역들(102)의 전압들은 각 메모리 셀의 소오스/드레인 전압으로서 정션 전압(VJC)이라 칭한다. 선택된 메모리 블록(BLK1)의 웰에 정션 프리챠지 전압이 공급되는 반면에, 비선택된 메모리 블록들(BLK2∼BLKn)의 웰들에는 정션 프리챠지 전압이 공급되지 않는다. 앞서 언급된 바와 같이, 메모리 블록들(BLK1∼BLKn)이 독립된 웰들에 각각 형성되기 때문에, 선택된 메모리 블록(BLK1)의 웰에만 독립적으로 정션 프리챠지 전압을 공급하는 것이 가능하다.
S140 단계에서, 웰에 공급된 정션 프리챠지 전압은 제어 로직 블록(160)의 제어에 따라 바이어스 블록(140)을 통해 방전될 것이다. 비록 정션 프리챠지 전압이 웰로부터 방전되더라도, 도핑 영역들(102)의 전압들은 PN 정션들(또는, 정션 다이오드들)이 역 바이어스되기 때문에 유지될 것이다.
앞서 설명된 단계들(S120, S140)을 통해 선택된 메모리 블록(BLK1)에 속한 메모리 셀들의 도핑 영역들(또는, 소오스/드레인 영역들)은 정션 전압(VJC)으로 프리챠지될 것이다. 여기서, 각 도핑 영역(102)의 정션 전압(VJC)은 정션 프리챠지 전압에 의해서 결정될 것이다. 예를 들면, 정션 프리챠지 전압이 높을수록 정션 전압(VJC)도 높아질 것이다. 이에 반해서, 정션 프리챠지 전압이 낮을수록 정션 전압(VJC) 역시 낮을 것이다.
정션 프리챠지 전압이 선택된 메모리 블록의 웰로부터 방전된 후, S160 단계에서, 로드된 데이터에 따라 메모리 셀들이 프로그램될 것이다. 좀 더 구체적으로, 먼저, 선택된 메모리 블록(BLK1)의 웰은 프로그램 동작을 위한 웰 전압으로 바이어스될 것이다. 그 다음에, 비트 라인들(BL1∼BLm)은, 선택된 메모리 블록(BLK1)의 스트링 선택 트랜지스터들(SST)이 턴 온된 상태에서, 로드된 데이터에 따라 읽기/ 쓰기 블록(130)에 의해서 비트 라인 프로그램 전압과 비트 라인 프로그램 금지 전압 중 어느 하나로 각각 구동될 것이다. 여기서, 비트 라인 프로그램 전압은 선택된 메모리 셀이 프로그램될 메모리 셀일 때 선택된 메모리 셀의 스트링에 인가되고, 비트 라인 프로그램 금지 전압은 선택된 메모리 셀이 프로그램 금지될 메모리 셀일 때 선택된 메모리 셀의 스트링에 인가될 것이다.
이러한 바이어스 조건에 의하면, 잘 알려진 바와 같이, 스트링 선택 트랜지스터들(SST) 각각은 비트 라인 전압에 따라 선택적으로 셧 오프될 것이다. 예를 들면, 스트링 선택 트랜지스터(SST)는 비트 라인으로 비트 라인 프로그램 전압이 인가될 때 턴-온되고 비트 라인으로 비트 라인 프로그램 금지 전압이 인가될 때 셧 오프될 것이다. 스트링 선택 트랜지스터(SST)가 셧 오프되는 경우, 셧 오프된 스트링 선택 트랜지스터(SST)를 포함한 스트링(또는, 스트링 채널)은 플로팅될 것이다.
그 다음에, 선택된 메모리 블록(BLK1)의 워드 라인들(WL1∼WL32)은 제어 로직 블록(160)의 제어에 따라 행 디코더 블록(110)에 의해서 패스 전압으로 구동될 것이다. 패스 전압이 워드 라인들(WL1∼WL32)로 공급될 때 선택된 메모리 블록의 메모리 셀들은 턴 온될 것이다. 비트 라인 프로그램 전압을 갖는 비트 라인들과 연결된 스트링들(101)의 경우, 정션 전압들(VJC)은 패스 전압이 워드 라인들(WL1∼WL32)로 공급될 때 비트 라인들로 방전될 것이다. 이에 반해서, 플로팅된 스트링들(101)의 경우, 정션 전압들(VJC)은 패스 전압이 워드 라인들(WL1∼WL32)로 공급될 때 기생 커패시터들(도 5 참조)을 통해 1차적으로 승압될 것이다. 여기서, 패스 전 압으로 인한 승압은 정션 전압(VJC)과 플로팅 게이트(또는 제어 게이트) 사이의 전압차에 의해서 결정될 것이다. 예를 들면, 패스 전압으로 인한 승압은 정션 전압(VJC)과 플로팅 게이트(또는 제어 게이트) 사이의 전압차가 작을 때 작을 것이다. 이에 반해서, 패스 전압으로 인한 승압은 정션 전압(VJC)과 플로팅 게이트(또는 제어 게이트) 사이의 전압차가 클 때 클 것이다.
정션 전압들(VJC)의 승압과 더불어, 플로팅된 스트링들의 채널 전압들 역시 높아질 것이다. 플로팅된 스트링들의 채널 전압들은 메모리 셀들이 턴 온되어 있기 때문에 정션 전압들(VJC)의 영향을 받을 것이다. 즉, 정션 전압들(VJC)이 채널 전압들에 부가되며, 그 결과 채널 전압들은 셀프 부스팅에 의해서 결정된 전압 이상으로 높아질 것이다.
선택된 메모리 블록의 워드 라인들(WL1∼WL32)이 패스 전압으로 구동된 후, 선택된 워드 라인으로 프로그램 전압이 공급될 것이다. 이때, 비선택된 워드 라인들은 계속해서 패스 전압으로 바이어스될 것이다. 플로팅된 스트링에 속하고 선택된 워드 라인에 연결된 메모리 셀 즉, 프로그램 금지된 메모리 셀의 채널 전압은 프로그램 전압에 의해서 승압될 것이다. 마찬가지로, 프로그램 전압이 선택된 워드 라인에 인가될 때, 프로그램 금지된 메모리 셀의 정션 전압들(VJC) 역시 기생 커패시터들(도 5 참조)을 통해 2차적으로 승압될 것이다. 승압된 정션 전압들(예를 들면, VJC+α)은 채널 전압에 영향을 미칠 것이다. 즉, 정션 전압들(VJC)이 채널 전압 에 부가되며, 그 결과 채널 전압은 프로그램 전압에 따라 생기는 셀프 부스팅에 의해서 결정된 전압 이상으로 높아질 것이다.
예시적인 실시예에 있어서, 비록 정션 전압의 승압이 패스 전압에 의해서 영향을 받더라도, 정션 전압의 승압은 프로그램 전압에 의해서 주로 결정될 것이다.
앞서의 설명에 따르면, 도핑 영역들(102)을 정션 전압(VJC)으로 설정함으로써/프리챠지함으로써 플로팅된 스트링들에 속하는 메모리 셀들의 채널 전압들을 높이는 것이 가능하다. 특히, 선택된 워드 라인에 연결된 프로그램 금지된 메모리 셀의 경우, 도핑 영역들(102)이 정션 전압(VJC)으로 프리챠지될 때 프로그램 전압과 채널 전압의 전압차는 도핑 영역들(102)이 정션 전압(VJC)으로 프리챠지되지 않을 때 프로그램 전압과 채널 전압의 전압차와 비교하여 볼 때 감소할 것이다. 이는 선택된 워드 라인에 연결된 프로그램 금지된 메모리 셀에 가해지는 스트레스(예를 들면, 프로그램 전압 스트레스)가 감소함을 의미한다. 프로그램 금지된 메모리 셀에 가해지는 스트레스가 감소됨에 따라, 프로그램 금지된 메모리 셀에 원하지 않게 전하가 주입되는 것을 방지할 수 있다. 디자인 룰(또는, 셀 크기)이 감소됨에 따라 프로그램 전압에 의해서 프로그램 금지된 메모리 셀에 원하지 않게 전하가 주입되는 현상은 심각해질 수 있다. 앞서 설명된 프로그램 방법을 통해 프로그램 전압 스트레스를 줄임으로써 메모리 셀들(또는, 불 휘발성 메모리 장치)의 신뢰성을 향상시킬 수 있다.
도 6은 본 발명의 다른 실시예에 따른 불 휘발성 메모리 장치를 개략적으로 보여주는 블록도이고, 도 7은 도 6의 점선(B-B')을 따라 절단된 단면을 보여주는 개략적으로 보여주는 블록도이다. 도 6을 참조하면, 불 휘발성 메모리 장치(2000)는 메모리 셀 어레이(2100), 행 디코더 블록(2200), 그리고 읽기/쓰기 블록(2300)을 포함할 것이다. 비록 도면에는 도시되지 않았지만, 불 휘발성 메모리 장치(2000)는 도 1에 도시된 바이어스 블록, 입출력 인터페이스 블록, 그리고 제어 로직 블록을 더 포함할 것이다.
메모리 셀 어레이(2100)는 복수의 메모리 블록들(BLK1∼BLKn)과 복수의 스위치 블록들(SW1∼SWn)을 포함할 것이다. 복수의 메모리 블록들(BLK1∼BLKn)은 복수의 스위치 블록들(SW1∼SWn)에 각각 대응할 것이다. 도 7에서 설명된 바와 같이, 메모리 블록들(BLK1∼BLKn)은 독립된 웰들에 각각 형성될 것이다. 마찬가지로, 도 7에 도시된 바와 같이, 스위치 블록들(SW1∼SWn)은 독립된 웰들에 각각 형성될 것이다. 앞서 설명된 바와 같이, 메모리 블록들 및 스위치 블록들을 위한 웰들은 반도체 기판에 형성된 N형 웰에 형성될 것이다. 메모리 셀 어레이(2100)에는 읽기/쓰기 블록(2300)에 연결된 복수의 그로벌 비트 라인들(GBL1∼GBLm)이 배열될 것이다. 메모리 블록들(BLK1∼BLKn) 각각은 복수의 비트 라인들(이하, 로컬 비트 라인들이라 칭함)을 포함할 것이다. 메모리 블록들(BLK1∼BLKn) 각각의 로컬 비트 라인들은 대응하는 스위치 블록들(SW1∼SWn)을 통해 그로벌 비트 라인들(GBL1∼GBLm)에 연결될 것이다. 예를 들면, 메모리 블록(BLK1)의 로컬 비트 라인들(LBL1e, LBL1o)은 스위치 블록(SW1)을 통해 그로벌 비트 라인(GBL1)에 선택적으로 연결될 것이다. 행 디코더 블록(2200)은 메모리 블록들(BLK1∼BLKn) 및 스위치 블록들(SW1∼SWn)의 선 택 및 구동을 제어할 것이다. 이는 이후 상세히 설명될 것이다.
도 8은 도 6에 도시된 메모리 셀 어레이 및 행 디코더 블록의 일부를 보여주는 블록도이다. 도 8에는 단지 하나의 메모리 블록(BLK1) 및 스위치 블록(SW1)이 도시되어 있다. 하지만, 나머지 메모리 블록들(BLK2∼BLKn) 및 나머지 스위치 블록들(SW2∼SWn) 역시 도 8에 도시된 것과 실질적으로 동일하게 구성될 것이다.
메모리 블록(BLK1)은 도 3에서 설명된 것과 실질적으로 동일하며, 그것에 대한 설명은 그러므로 생략될 것이다. 메모리 블록(BLK1)은 비트 라인들 즉, 로컬 비트 라인들(LBL1e, LBL1o)∼(LBLxe, LBLxo)을 포함하며, 로컬 비트 라인들(LBL1e, LBL1o)∼(LBLxe, LBLxo)은 쌍으로 구성될 것이다. 스위치 블록(SW1)은 로컬 비트 라인 쌍들에 각각 대응하는 스위치들(2110∼2120)을 포함할 것이다. 스위치(2110)는 2개의 NMOS 트랜지스터들(N1, N2)로 구성될 것이다. NMOS 트랜지스터(N1)는 스위치 제어 신호(SCTRL1)에 응답하여 로컬 비트 라인(LBL1e)을 그로벌 비트 라인(GBL1)에 연결하고, NMOS 트랜지스터(N2)는 스위치 제어 신호(SCTRL2)에 응답하여 로컬 비트 라인(LBL1o)을 그로벌 비트 라인(GBL1)에 연결할 것이다. 즉, 한 쌍의 로컬 비트 라인들(LBL1e, LBL1o) 중 하나가 스위치(2110)를 통해 그로벌 비트 라인(GBL1)에 연결될 것이다. 스위치 제어 신호들(SCTRL1, SCTRL2)은 행 디코더 블록(2200)의 디코딩 및 구동 회로(2220)에 의해서 생성될 것이다.
행 디코더 블록(2200)은 메모리 블록(BLK1)의 선택 및 구동을 제어하도록 구성된 제 1 디코딩 및 구동 회로(2210)와 스위치 블록(SW1)의 선택 및 구동을 제어하도록 구성된 제 2 디코딩 및 구동 회로(2220)를 포함할 것이다. 특히, 제 2 디코 딩 및 구동 회로(2220)는 메모리 블록(BLK1)을 선택하기 위한 어드레스 정보 및 한 쌍의 비트 라인들 중 하나를 선택하기 위한 어드레스 정보에 응답하여 스위치 제어 신호들(SCTRL1, SCTRL2) 중 하나를 활성화시킬 것이다. 제 2 디코더 및 구동 회로(2200)는 소거 동작시 로컬 비트 라인들과 그로벌 비트 라인들이 전기적으로 분리되도록 스위치 제어 신호들(SCTRL1, SCTRL2)을 비활성화시킬 것이다. 나머지 메모리 블록들(BLK2∼BLKn) 각각은 도 8에 도시된 것과 동일하게 구성된 제 1 및 디코딩 및 구동 회로(2210)를 통해 구동되며, 나머지 스위치 블록들(SW2∼SWn) 각각은 도 8에 도시된 것과 동일하게 구성된 제 2 및 디코딩 및 구동 회로(2220)를 통해 구동될 것이다.
도 1에서 설명된 것과 마찬가지로, 본 발명의 다른 실시예에 따른 불 휘발성 메모리 장치(2000)는 패스 전압 및 프로그램 전압이 워드 라인들로 공급되기 이전에 선택된 메모리 블록의 도핑 영역들(102)을 정션 전압으로 프리챠지하는/설정하는 동작을 수행할 것이다. 본 발명의 다른 실시예에 따른 불 휘발성 메모리 장치(2000)는 로컬 비트 라인들이 선택된 메모리 블록에 대응하는 스위치 블록을 통해 그로벌 비트 라인들에 연결된다는 점을 제외하면 도 1에서 설명된 것과 실질적으로 동일하며, 그것에 대해 설명은 그러므로 생략될 것이다. 본 발명의 다른 실시예에 따른 불 휘발성 메모리 장치(2000)는 도 1에 도시된 것과 실질적으로 동일한 효과를 얻을 수 있다. 즉, 프로그램 전압 스트레스를 줄임으로써 메모리 셀들(또는, 불 휘발성 메모리 장치)의 신뢰성을 향상시킬 수 있다.
스위치 블록을 통해 선택된 메모리 블록의 로컬 비트 라인들을 그로벌 비트 라인들에 연결함으로써 그로벌 비트 라인들의 로딩을 최소화하는 것이 가능하다. 비트 라인 로딩의 최소화는 읽기 속도의 향상을 의미한다. 또한, 비트 라인 로딩을 최소화함으로써 대용량 칩의 설계시 매트 구조의 채용을 배제할 수 있다. 매트 구조는 행 디코더 블록, 읽기/쓰기 블록, 바이어스 블록, 등과 같은 구성 요소들의 추가를 가져온다. 그러므로, 매트 구조의 채용을 배제함으로써 대용량 칩의 설계시 칩 사이즈를 감소시키는 것이 가능하다. 메모리 블록을 독립된 웰에 형성함으로써 프로그램 동작시 ISPP 시간(또는, 프로그램 시간)의 증가를 억제할 수 있다. 이는 선택된 메모리 블록의 독립된 웰만이 프로그램 동작시 웰 전압으로 바이어스되기 때문이다. 또한, 스위치 블록들을 통해 그로벌 비트 라인들 사이의 거리를 넓힘으로써 커플링 커패시턴스의 증가를 최소화할 수 있다.
프로그램 동작은 F-N 터널링을 발생하기에 적합한 바이어스 조건을 이용하여 수행될 것이다. 예를 들면, F-N 터널링은 웰 전압과 제어 게이트 전압(즉, 워드 라인 전압) 사이의 전압차에 의해서 발생할 것이다. 그러한 전압차는 다양하게 만들어질 수 있다. 예를 들면, 웰에 0V를 그리고 제어 게이트에 대략 15V의 워드 라인 전압(즉, 프로그램 전압)을 인가함으로써 F-N 터널링을 발생하는 것이 가능하다. 이러한 경우, 비트 라인들은 프로그램 데이터에 따라 0V 또는 전원 전압으로 구동될 것이다. 또는, 웰(메모리 블록의 웰과 스위치 블록의 웰을 포함함)에 음의 전압(예를 들면, -5V)를 그리고 제어 게이트에 대략 10V의 워드 라인 전압(즉, 프로그램 전압)을 인가함으로써 F-N 터널링을 발생하는 것이 가능하다. 이러한 경우, 비트 라인들은 프로그램 데이터에 따라 0V 또는 음의 전압(예를 들면, -5V)으로 구 동될 것이다. 본 발명에 따른 프로그램 방법이 여기에 개시된 바이어스 조건들(F-N 터널링을 위한 바이어스 조건)에 국한되지 않음은 잘 이해될 것이다.
도 9는 본 발명에 따른 불 휘발성 메모리 장치를 포함한 메모리 시스템을 개략적으로 보여주는 블록도이고, 도 10은 도 9에 도시된 제어기를 개략적으로 보여주는 블록도이다.
도 9을 참조하면, 메모리 시스템(3000)은 스마트카드, 메모리 카드, 등과 같은 집저 회로 카드일 것이다. 메모리 시스템(3000)은 제어기(3100)와 불 휘발성 메모리 장치(3200)를 포함할 것이다. 불 휘발성 메모리 장치(3200)는 도 1 또는 도 6에 도시된 것과 실질적으로 동일할 것이다. 불 휘발성 메모리 장치(3200)는 본 발명에 따른 프로그램 방법을 이용하여 데이터를 저장할 것이다. 제어기(3100)는, 도 10에 도시된 바와 같이, CPU(3110), ROM(3120), RAM(3130), 그리고 입출력 인터페이스(3140)를 포함할 것이다. 집적 회로 카드(3000)가 적용되는 분야에 따라, 제어기(3100)는 암호화/복호화 기능, 에러 정정 기능, 보안 기능, 등을 수행할 수 있는 구성 요소들을 더 포함할 것이다.
도 11은 본 발명에 따른 불 휘발성 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.
도 11을 참조하면, 컴퓨팅 시스템(4000)은 버스(4001)에 전기적으로 연결된 마이크로프로세서(4100), 사용자 인터페이스(4200), 베이스밴드 칩셋(baseband chipset)과 같은 모뎀(4300), 제어기(4400), 그리고 저장 매체(4500)를 포함한다. 저장 매체(4500)는 본 발명에 따른 불 휘발성 메모리 장치로 구성될 것이다. 저장 매체(4500)에는 마이크로프로세서(4100)에 의해서 처리된/처리될 N-비트 데이터(N은 1 또는 그 보다 큰 정수)가 제어기(4400)를 통해 저장될 것이다. 컴퓨팅 시스템(4000)이 모바일 장치인 경우, 컴퓨팅 시스템의 동작 전압을 공급하기 위한 배터리(4600)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템에는 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 제어기(4400)와 저장 매체(4500)는 메모리 카드, SSD, 등로 구현될 수 있다.
저장 매체 그리고/또는 제어기는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 저장 매체 그리고/또는 제어기는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다.
본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내 용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.
도 1은 본 발명의 예시적인 실시예에 따른 불 휘발성 메모리 장치를 개략적으로 보여주는 블록도이다.
도 2는 도 1의 점선(A-A')을 따라 절단된 단면을 개략적으로 보여주는 단면도이다.
도 3은 도 1에 도시된 메모리 블록들 중 하나를 개략적으로 보여주는 회로도이다.
도 4는 본 발명의 예시적인 실시예에 따른 불 휘발성 메모리 장치의 프로그램 방법을 설명하기 위한 흐름도이다.
도 5는 본 발명의 프로그램 방법에 따른 셀 정션(cell junction)의 전압 변화를 보여주는 도면이다.
도 6은 본 발명의 다른 실시예에 따른 불 휘발성 메모리 장치를 개략적으로 보여주는 블록도이다.
도 7은 도 6의 점선(B-B')을 따라 절단된 단면을 보여주는 개략적으로 보여주는 블록도이다.
도 8은 도 6에 도시된 메모리 셀 어레이 및 행 디코더 블록의 일부를 보여주는 블록도이다.
도 9는 본 발명에 따른 불 휘발성 메모리 장치를 포함한 메모리 시스템을 개략적으로 보여주는 블록도이다.
도 10은 도 9에 도시된 제어기를 개략적으로 보여주는 블록도이다.
도 11은 본 발명에 따른 불 휘발성 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.

Claims (10)

  1. 웰들에 각각 형성된 복수의 메모리 블록들과;
    상기 복수의 메모리 블록들 중 선택된 메모리 블록의 웰에 정션전압을 인가하도록 구성된 바이어스 블록과; 그리고
    프로그램 동작시 워드 라인 전압들이 상기 선택된 메모리 블록에 인가되기 이전에 상기 선택된 메모리 블록의 도핑 영역들을 상기 정션 전압으로 프리챠지하고, 상기 도핑 영역들의 상기 정션 전압을 유지하면서 상기 바이어스 블록을 통해 상기 웰에 공급된 상기 정션 전압을 디스차지하도록 상기 바이어스 블록을 제어하는 제어 로직 블록을 포함하는 불 휘발성 메모리 장치.
  2. 제 1 항에 있어서,
    상기 워드 라인 전압들이 상기 선택된 메모리 블록에 인가될 때, 상기 선택된 메모리 블록의 도핑 영역들의 상기 정션 전압은 상기 워드 라인 전압들에 의해서 승압되며, 상기 승압된 정션 전압은 상기 선택된 메모리 블록에 속한 스트링들의 채널 전압에 가해지는 불 휘발성 메모리 장치.
  3. 제 2 항에 있어서,
    상기 도핑 영역들은 상기 선택된 메모리 블록에 속한 메모리 셀들의 소오스/드레인 영역들인 불 휘발성 메모리 장치.
  4. 제 1 항에 있어서,
    상기 복수의 메모리 블록들 각각은 제 1 비트 라인들을 포함하며, 상기 복수의 메모리 블록들 각각의 제 1 비트 라인들은 상기 복수의 메모리 블록들에 각각 대응하는 스위치 블록들을 통해 제 2 비트 라인들에 연결되는 불 휘발성 메모리 장치.
  5. 제 4 항에 있어서,
    상기 스위치 블록들은 독립된 웰들에 각각 형성되는 불 휘발성 메모리 장치.
  6. 복수의 메모리 블록들을 포함하는 불 휘발성 메모리 장치의 프로그램 방법에 있어서:
    상기 복수의 메모리 블록들 중 선택된 메모리 블록의 웰에 정션 전압을 인가하고,
    상기 선택된 메모리 블록에 속한 도핑 영역들을 상기 정션 전압으로 프리챠지하고,
    프로그램될 데이터에 따라 상기 선택된 메모리 블록의 비트 라인들 각각을 비트 라인 프로그램 전압과 비트 라인 프로그램 금지 전압 중 하나로 구동하고,
    상기 도핑 영역들의 상기 정션 전압을 유지하면서 상기 웰에 공급된 상기 정션 전압을 디스차지하고,
    상기 선택된 메모리 블록의 워드 라인들을 패스 전압으로 구동하고,
    상기 워드 라인들 중 선택된 워드 라인을 프로그램 전압으로 구동하는 것을 포함하며,
    상기 복수의 메모리 블록들은 독립된 웰들에 각각 형성되는 것을 특징으로 하는 프로그램 방법.
  7. 제 6 항에 있어서,
    상기 패스 전압 및 상기 프로그램 전압이 상기 선택된 메모리 블록에 인가될 때, 상기 선택된 메모리 블록의 상기 도핑 영역들의 상기 정션 전압은 상기 패스 전압 및 상기 프로그램 전압에 의해서 승압되며, 상기 승압된 정션 전압은 상기 선택된 메모리 블록에 속한 스트링들의 채널 전압에 가해지는 것을 특징으로 하는 프로그램 방법.
  8. 제 7 항에 있어서,
    상기 도핑 영역들은 상기 선택된 메모리 블록에 속한 메모리 셀들의 소오스/드레인 영역들인 것을 특징으로 하는 프로그램 방법.
  9. 불 휘발성 메모리 장치와; 그리고
    상기 불 휘발성 메모리 장치를 제어하도록 구성된 제어기를 포함하며,
    상기 불 휘발성 메모리 장치는
    웰들에 각각 형성된 복수의 메모리 블록들과;
    상기 복수의 메모리 블록들 중 선택된 메모리 블록의 웰에 정션 전압을 인가하도록 구성된 바이어스 블록과; 그리고
    프로그램 동작시 워드 라인 전압들이 상기 선택된 메모리 블록에 인가되기 이전에 상기 선택된 메모리 블록의 도핑 영역들을 상기 정션 전압으로 프리챠지하고, 상기 도핑 영역들의 상기 정션 전압을 유지하면서 상기 바이어스 블록을 통해 상기 웰에 공급된 상기 정션 전압을 디스차지하도록 상기 바이어스 블록을 제어하는 제어 로직 블록을 포함하는 메모리 시스템.
  10. 제 9 항에 있어서,
    상기 불 휘발성 메모리 장치와 상기 제어기는 집적 회로 카드를 구성하는 메모리 시스템.
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