JP5020608B2

JP5020608B2 - 低負荷ビットライン構造を有する不揮発性半導体メモリ及びそのプログラミング方法

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Description

本発明は不揮発性半導体メモリに係り、より具体的には、ビット-ライン負荷を減少させる構造を有するＮＡＮＤフラッシュメモリ装置及びそのプログラミング方法に関する。

半導体メモリは揮発性半導体メモリ及び不揮発性半導体メモリに分類される。揮発性半導体メモリは電源が供給されるうちにデータを記憶して外部の読み出し動作によってデータを外部に出力することができるが、電源がターンオフされれば、メモリに記憶されたデータが失われるという短所がある。一方、ＭＲＯＭ、ＰＲＯＭ、ＥＰＲＯＭ、及びＥＥＰＲＯＭのような不揮発性半導体メモリ、そしてフラッシュメモリは電源が供給されなくても、記憶されたデータを維持することができる。

このような装置のうちでフラッシュメモリはセルとビットラインの接続構造によってＮＡＮＤタイプフラッシュメモリ及びＮＯＲタイプフラッシュメモリに分類される。ＮＯＲタイプフラッシュメモリは高速動作に適合するが、高い集積度を提供するのが容易ではない。対照的にＮＡＮＤフラッシュメモリは高い集積度を提供するのが容易である。

図１Ａ及び図１Ｂはそれぞれフローティングゲートを有するフラッシュメモリセルの初期状態とプログラムされた状態を図示している。

図１Ａに示されたように、シングルトランジスタ-タイプフラッシュメモリセル１００は一般的に半導体基板１１５からソース１０５とドレイン１１０との間に形成されたチャネル、コントロールゲート１２０、ゲート酸化物１５０と絶縁膜１４０との間に形成されたフローティングゲート１３０を含む。絶縁膜１４０、フローティングゲート１３０、ゲート酸化物１５０、そしてコントロールゲート１２０はチャネルの上に積み重ねられている。フローティングゲート１３０は電子をトラップ（ｔｒａｐ）し、トラップされた電子はフラッシュメモリセル１００の閾値電圧を定めるために用いられる。フローティングゲート１３０に移動する電子はＦ‐Ｎトンネリング、電子注入などによって発生される。電子注入はチャネルホットエレクトロン注入（ＣＨＥ（ｃｈａｎｎｅｌｈｏｔ‐ｅｌｅｃｔｒｏｎｉｎｊｅｃｔｉｏｎ））、チャネル初期２次電子注入（ＣＩＳＥＩ（ｃｈａｎｎｅｌ‐ｉｎｉｔｉａｔｅｄｓｅｃｏｎｄａｒｙｅｌｅｃｔｒｏｎｉｎｊｅｃｔｉｏｎ））方式などによって実行される。また、Ｆ‐Ｎトンネリングはデータを一括消去するためにフラッシュメモリ装置で一般的に用いられる。さらに、以下により詳細に説明するが、不揮発性半導体メモリ装置が読み出し動作を実行する場合、フラッシュメモリセル１００に記憶されるデータ値はフラッシュメモリセル１００の閾値電圧をセンシング（ｓｅｎｓｉｎｇ）することによって決定される。

図１に示されたように、初期状態ではフラッシュメモリセル１００は“非プログラム（または消去)”状態であり、セルに論理“１”を記憶する。非プログラム状態で、フラッシュメモリセル１００は初期状態で閾値電圧Ｖ_ＴＨ１を有し、閾値電圧Ｖ_ＴＨ１より低い電圧がコントロールゲート１２０に印加される場合、フラッシュメモリセル１００はターンオフされ、閾値電圧Ｖ_ＴＨ１より高い電圧がコントロールゲート１２０に印加される場合、フラッシュメモリセル１００はターンオンされる。閾値電圧Ｖ_ＴＨ１は一般的に‐１Ｖから‐３Ｖまでである。

図１Ｂに図示されたように、フラッシュメモリセル１００はプログラム状態である場合、論理“０”を記憶する。プログラムされた状態で、メモリセル１００はＶ_ＴＨ１よりさらに大きい初期閾値電圧Ｖ_ＴＨ２を有し、閾値電圧Ｖ_ＴＨ２より低い電圧がコントロールゲート１２０に印加される場合には、フラッシュメモリセル１００はターンオフされ、閾値電圧Ｖ_ＴＨ２より高い電圧がコントロールゲート１２０に印加される場合には、フラッシュメモリセル１００はターンオンされる。Ｖ_ＴＨ２は一般的に１Ｖから３Ｖまでである。

図２Ａ及び図２Ｂはフラッシュメモリセル１００の消去動作、及びプログラミング動作をそれぞれ図示している。

図２Ａに示されたように、消去動作はメモリセル１００のフローティングゲート１３０から電子を除去するために、コントロールゲート１２０に接地電圧を印加し、フラッシュメモリセル１００のバルク（ｂｕｌｋ）基板に消去電圧“Ｖ_{ＥＲＡＳＥ}”を印加してフラッシュメモリセル１００に論理“１”を記憶させることで実行される。フローティングゲート１３０から電子を除去することによってフラッシュメモリセル１００の閾値電圧Ｖ_ＴＨ１が減少する。典型的な例として、閾値電圧Ｖ_ＴＨ１は‐１Ｖから‐３Ｖまでである。消去動作がフラッシュメモリセル１００で実行された後に、フラッシュメモリセル１００は“ＥｒａｓｅｄＣｅｌｌ”で参照され、メモリセル１００は論理“１”を記憶する。一般的に、消去電圧Ｖ_{ＥＲＡＳＥ}はＮＡＮＤフラッシュメモリ装置の動作電圧Ｖ_ＣＣより大きい。例えば、動作電圧Ｖ_ＣＣが５Ｖの場合、消去電圧は１９Ｖとなりうる。

図２Ｂに示されたように、プログラミング動作は電流が流れることによってフローティングゲート１３０に電子を記憶するために、ソース１０５とドレイン１１０に電流が流れるようにし、フラッシュメモリセル１１０のコントロールゲート１２０に接地電圧を印加し、フラッシュメモリセル１００のコントロールゲート１２０にプログラム電圧Ｖ_ＰＧＭを印加してフラッシュメモリセル１００に論理“０”を記憶することによって実行される。フローティングゲート１３０に電子を記憶することによりフラッシュメモリセル１００の閾値電圧Ｖ_ＴＨ２が増加することによってＶ_ＴＨ２＞Ｖ_ＴＨ１になるようにする。典型的な例としては、閾値電圧Ｖ_ＴＨ２は１Ｖから３Ｖまででありうる。プログラミング動作がフラッシュメモリセル１００で実行された後に、フラッシュメモリセル１００は“ＰｒｏｇｒａｍｍｅｄＣｅｌｌ”で参照され、メモリセル１００は論理“０”を記憶する。

図３は、メモリセルアレイ３２０、複数のローデコーダ３４０、ページバッファブロック３６０、そしてカラムデコーダ３８０を含む基本的なＮＡＮＤフラッシュメモリ装置３００の構造を図示している。メモリセルアレイ３２０は複数のメモリブロック３２５を含む。それぞれのメモリブロック３２５はそれぞれ対応するビットライン３３０に接続された複数のメモリセルストリング（“ｓｔｒｉｎｇｓ”）を含む。すなわち、それぞれのビットライン３３０は複数のストリング‐各メモリブロック３２５の１つのストリング‐に接続されている。ページバッファブロック３６０は複数のページバッファを含む。

図４は複数のページバッファＰＢ０〜ＰＢ_Ｚを含むページバッファブロック４５０に接続された基本的なＮＡＮＤフラッシュメモリセルアレイのメモリブロック４００の構成を図示している。図３に示されたように、一般的なメモリセルアレイは、多数のメモリブロックによって増加されたブロックサイズによって定義された（（ｎ＋１）＊（ｋ＋１））＊ｍのようなアレイのサイズを有する多数の（ｍ）メモリブロック４００を含む。二つのビットラインはそれぞれ二つの（偶数と奇数）ビットラインとの間をスイッチするための選択手段を有するページバッファＰＢｉに接続されている。ページバッファブロック４５０はデータプログラミング動作の間にビットラインの上にデータをロードし、データ読み出し動作の間のページバッファブロック４５０はビットラインの上に伝送されたデータを感知してラッチする。１つのワードラインに接続されたメモリセルは１つのページのメモリセルと定義される。

図５は、それぞれビットラインＢＬ０〜ＢＬｋに接続された複数のＮＡＮＤフラッシュメモリセルストリング５００を含む基本的なＮＡＮＤフラッシュメモリセルアレイをより詳細に図示している。それぞれのストリング５００はストリング選択トランジスタＳＳＴ、グラウンド選択トランジスタＧＳＴ、そしてストリング選択トランジスタＳＳＴとグラウンド選択トランジスタＧＳＴとの間に直列に接続された数のフラッシュメモリセル１００を含む。一般的に、１６または３２フラッシュメモリセル１００はフラッシュメモリセルストリング５００に直列に接続されている。ストリング選択トランジスタＳＳＴのドレインは対応するビットラインに接続され、ゲートはストリング選択ラインＳＳＬに接続されている。メモリセル１００はそれぞれ対応するワードラインＷＬ０〜ＷＬｎに接続されている。グラウンド選択トランジスタＧＳＴのドレインはセルソースラインＣＳＬに接続されている。ワードラインＷＬ０〜ＷＬｎ、ストリング選択トランジスタＳＳＴ、そしてグラウンド選択トランジスタＧＳＴはローデコーダ回路によって駆動される（図３に図示されている）。

ＮＡＮＤフラッシュメモリ装置の選択された行（またはワードライン）のメモリセルのプログラムのために、メモリブロックのメモリセルは０Ｖより少ない閾値電圧Ｖ_ＴＨ１を各メモリセルに与えるために、第一のに消去（ｅｒａｓｅ）動作が実行される。（全てのメモリセルは論理“１”が記憶される）。いったん、メモリセルが消去されれば、プログラムデータはＮＡＮＤフラッシュメモリ装置のページバッファにロードされる。そして、ハイ電圧ポンプ回路はプログラム動作のために比較的に高い電圧プログラミングパルスを発生させる。その後に、ロードされたデータは順次にプログラミングパルスを含むプログラムループの繰り返しによって選択されたワードラインのメモリセルにプログラムされる。それぞれのプログラムループはビットラインセットアップ区間、プログラム区間、ディスチャージ／回復区間、そして検証区間からなる。

ビットラインセットアップ区間の間、各ビットラインＢＬ０〜ＢＬｋはロードされたプログラムデータによってパワー供給電圧またはグラウンド電圧でチャージされる。すなわち、“０”にプログラムされたメモリセルに接続されたビットラインＢＬはグラウンド電圧でチャージされ、論理“１”を記憶するようにするためにプログラム禁止された（プログラムされない）メモリセルに接続されたビットライン（ＢＬ）はパワー供給電圧でチャージされる。プログラム区間で、プログラム電圧Ｖ_ＰＧＭは選択されたワードラインに供給され、パス電圧Ｖ_ＰＡＳＳは選択されないワードラインに供給される。選択されたワードラインとビットラインに接続されたメモリセルがグラウンド電圧でチャージされるために、Ｆ‐Ｎトンネリングを行うように十分なバイアス状態が満足されるべきである。したがって電子はバルクからメモリセルのフローティングゲートまで注入されるべきである。一方、よく知られたように、パワー供給電圧でチャージされたビットラインに接続されたメモリセルはプログラムが禁止される。ビットライン、及びワードラインの電圧は回復区間のような機能であるディスチャージ区間の間にディスチャージされる。そしてターゲット閾値電圧に到達されたメモリセルは検証区間の間に決定される。

図６はＮＡＮＤフラッシュメモリセルアレイの多様な動作のための電圧状態を示す。

図７はメモリ装置で整列されたビットラインと接続された複数のストリングをより詳細に示す図面である。図５及び図７に示されたように、各ストリングはストリング選択トランジスタを通じてビットラインに接続されている。そしてビットラインはページバッファに接続されている。ビットラインは自らページバッファとストリング選択トランジスタ（ＳＳＴ）との間でトランジスタまたはスイッチに直列に接続されない。

しかし、このような配列はいくつかの短所がある。すべてのブロックが各ビットラインに接続された後、多数のブロックが増加するように、またビットラインに負荷が増加することは、メモリ装置の動作速度を落とす。また、ひとつのワードラインに接続された１つのメモリセルは各ビットラインに接続されたすべてのブロックのすべてのワードラインとの間で同時にプログラムされうる。その結果、メモリ装置をプログラミングする速度はさらに多いメモリブロックがメモリ装置の記憶用量を増加するためにビットラインに接続されれば、減少される。

したがって、本発明の目的はビットライン負荷を減少させることができる望ましいＮＡＮＤフラッシュメモリ装置を提供することである。また、本発明はより速くプログラムされることができる望ましいＮＡＮＤフラッシュメモリ装置を提供することである。

他の目的及び本発明の長所については後述する。

本発明は低負荷ビットライン構造を有する不揮発性半導体メモリ及びそのプログラミング方法を含む。

本発明の一側面は、ＮＡＮＤフラッシュメモリ装置はＮＡＮＤフラッシュメモリセルアレイ、ＮＡＮＤフラッシュメモリセルに接続された複数のワードライン、そしてＮＡＮＤフラッシュメモリセルに接続された複数のビットラインを含む。前記ビットラインそれぞれは第一のビットライン部分、第二のビットライン部分、そして第一のビットライン部分と第二のビットライン部分とを共に選択的に接続するために第一のビットラインと第二のビットラインとの間を拡張するスイッチング装置を含む。少なくとも第一のＮＡＮＤフラッシュメモリセルは第一のビットライン部分に接続され、少なくとも第二のＮＡＮＤフラッシュメモリセルは第二のビットライン部分に接続されている。

本発明の他の側面は、複数のビットラインと複数のワードラインに配列されたＮＡＮＤフラッシュメモリセルのアレイを含み、前記ビットラインそれぞれは第一のビットライン部分、第二のビットライン部分、そして第一のビットライン部分と第二のビットライン部分とを共に選択的に接続するために第一のビットラインと第二のビットラインとの間を拡張するスイッチング装置を含み、第一のビットライン部分に接続された第一のページバッファと第二のビットライン部分に接続された第二のページバッファをさらに含むＮＡＮＤフラッシュメモリ装置のＮＡＮＤフラッシュメモリセルをプログラミングするための方法が提供される。ＮＡＮＤフラッシュメモリセルをプログラミングする方法は、第二のビットライン部分に接続された第二のＮＡＮＤフラッシュメモリセルにプログラムされるために第二のデータを第一のページバッファにローディングする段階、第一のページバッファから第二のページバッファまで第二のデータを伝送する段階、第一のビットライン部分に接続された第一のＮＡＮＤフラッシュメモリセルにプログラムされるために第一のデータを第一のページバッファにローディングする段階、第一のビットライン部分及び第二のビットライン部分の接続を互いに切るためにスイッチング装置を制御する段階、そして第二のページバッファの第二のデータを有する第二のＮＡＮＤフラッシュメモリセルをプログラミングする間に第一のページバッファの第一のデータを有する第一のＮＡＮＤフラッシュメモリセルをプログラミングする段階を含む。

前記の本発明によれば、低負荷ビットライン構造を有する不揮発性半導体メモリはそれぞれのビットライン負荷を減少させることができる。

図８は本発明の好適な一つ以上の側面によるメモリ装置に接続された複数のメモリセルとビットラインの配列を示している。

図８に示されたように、ビットライン８００は第一のビットライン部分８１０、第二のビットライン部分８２０、そして第一のビットライン部分８１０と第二のビットライン部分８２０を選択的に接続するために、第一のビットライン部分８１０と第二のビットライン部分８２０との間を拡張するスイッチング装置（例えば、ビットライントランジスタ）８３０を含む。一つ以上の第一のＮＡＮＤフラッシュメモリセルは第一のビットライン部分８１０に接続され、一つ以上の第二のＮＡＮＤフラッシュメモリセルは第二のビットライン部分８２０に接続されている。すなわち、スイッチング装置８３０はビットライン８００の第一のビットライン部分８１０と第二のビットライン部分８２０との間に直列に接続されている。

図９は本発明の好適な一つ以上の側面によって、メモリセルアレイ９２０、複数（ｍ）の行デコーダ９４０、ページバッファブロック９６０、そして列デコーダ９８０を含むＮＡＮＤフラッシュメモリ装置９００の構造を図示している。メモリセルアレイ９２０は複数のメモリブロック９２５を含む。各メモリブロック９２５はそれぞれ対応するビットライン９３０に接続された複数（ｋ＋１）のメモリセルストリング（“ｓｔｒｉｎｇｓ”）９２７を含む。すなわち、各ビットライン９３０は複数のストリング９２７‐各メモリブロック９２５の一つのストリング‐に接続されている。

さらに、各ビットライン９３０は第一のビットライン部分９３２、第二のビットライン部分９３４、そしてスイッチング装置９３６の制御端子に接続されたグループ選択ライン９３５でグループ選択信号に応答して第一のビットライン部分９３２と第二のビットライン部分９３４とを選択的に接続するために、第一のビットライン部分９３２と第二のビットライン部分９３４との間を拡張するスイッチング装置（例えば、ビットライントランジスタ）９３６を含む。すなわち、メモリブロック９２５はスイッチング装置９３６によって二つのグループ９９０ａ、９９０ｂで分けられる。

たとえ図８及び図９に示される実施形態が二つのグループでメモリブロックを分離するシングルスイッチング装置を含むビットラインを示しているが、一般的に、このようなビットラインはメモリブロックを三つ以上のグループに分離する二つ以上のスイッチング装置を含む。

図１０は各ビットラインのためのスイッチング装置の制御端子に接続されたグループ選択ライン１０３５によって分離された各対の近接したグループ１０２１である、“ｍ”メモリブロックの“Ｚ”グループ１０２１を含むメモリセルアレイ１０００の一実施形態を示している。一般的に、メモリセルの各Ｚグループ１０２１は一つ以上のメモリブロックを含む。

図１１Ａ‐Ｃはメモリセルアレイのうちのメモリブロック、及びグループの三つの例示的な構成を示している。図１１Ａで、メモリブロック０からメモリブロックＫまでは他のサイズを有する二つのグループに分離され、ブロック０だけを含む第一のグループ、そしてブロック１からブロックＫまで含む第二のグループに分離される。図１１Ｂで、メモリブロック０からメモリブロックＫは同一のサイズを有する二つのグループに分離され、ブロック０からブロック（（（Ｋ＋１）／２）‐１）まで含む第一のグループ、そしてブロック（（（Ｋ＋１）／２）‐１）からブロックＫまで含む第二のグループに分離される。図１１Ｃで、メモリブロック０からメモリブロックＫまでは多様な他のサイズを有するＰグループに分離される。

図１２Ａ‐Ｃはビットラインの同一グループと列デコーダの同一グループに接続された二つのメモリグループを有するメモリ装置の動作を図示している。

たとえ、シングルビットライン１２３０が図１２Ａ‐Ｃに簡略に図示されているが、二つのグループは複数のビットラインに分配される。ビットライン１２３０は第一のビットライン部分１２３２、第二のビットライン部分１２３４、そしてスイッチング装置１２３６の制御端子に接続されたグループ選択ライン１２３５でグループ選択信号に応答して第一のビットライン部分１２３２と第二のビットライン部分１２３４とを選択的に接続するために、第一のビットライン部分１２３２と第二のビットライン部分１２３４との間を拡張するスイッチング装置（例えば、ビットライントランジスタ）１２３６を含む。

図１２Ｂは第一のグループ１の一つ以上のメモリセルが消去、プログラム、読み出し動作のためにアクセスされる場合を示している。図１２Ｂで、第一のグループ１は、第二のビットライン部分１２３４から第一のビットライン部分１２３２の接続を切ってスイッチング装置１２３６をターンオフするために、グループ選択ライン信号によって選択される。従って、第一のグループ１のメモリセルが動作する間にページバッファ１２６０によって示されるビットライン１２３０でのロードは減少される。

図１２Ｃは第二のグループ２の一つ以上のメモリセルが消去、プログラム、読み出し動作のためにアクセスされる場合を示している。図１２Ｃで、第二のグループ２は、第一のビットライン部分１２３２と第二のビットライン部分１２３４を接続し、スイッチング装置１２３６をターンオンするために、グループ選択ライン信号によって選択される。従って、第二のグループ２のメモリセルは第二のグループ２のメモリセルが動作する間にページバッファ１２６０に接続されている。

図１３はＮＡＮＤフラッシュメモリ装置のさらに他の実施形態の部分を図示するブロック図であり、図１４はＮＡＮＤフラッシュメモリ装置１３００の部分をより詳細に示している。ＮＡＮＤフラッシュメモリ装置１３００はメモリセルアレイ１３２０、複数の（ｍ）行デコーダ（図示しない）、第一のページバッファブロック１３６０、第二のページバッファブロック１３６５、そして列デコーダ１３８０を含む。メモリセルアレイ１３２０は複数のメモリブロック１３２５を含む。各メモリブロック１３２５はそれぞれ対応するビットライン１３３０に接続され、複数のメモリセルストリング（“ｓｔｒｉｎｇｓ”）１３２７を含む。第一のページバッファブロック１３６０は複数の第一のページバッファを含み、第二のページバッファブロック１３６０は複数の第二のページバッファを含む。

各ビットライン１３３０は第一のビットライン部分１３３２、第二のビットライン部分１３３４、そしてグループ選択ライン１３３５でグループ選択信号に応答して第一のビットライン部分１３３２と第二のビットライン部分１３３４とを選択的に接続するために、第一のビットライン部分１３３２と第二のビットライン部分１３３４との間を拡張するスイッチング装置（例えば、ビットライントランジスタ)１３３６を含む。すなわち、メモリブロック１３２５はスイッチング装置１３３６によって二つのメモリグループ１３９０ａ、１３９０ｂに分離される。

図１４に図示されたように、すべてのデータのためのデータ入／出力経路は列デコーダ１３８０と第一のページバッファブロック１３６０を通じて行われる。すなわち、第二のページバッファブロック１３６５は列デコーダ１３８０の任意のデータ入／出力バスに接続されず、第二のメモリグループ１３９０ｂのメモリセルのためのデータは第一のページバッファブロック１３６０を通じて第二のページバッファブロック１３６５にロードされる。

第二のページバッファブロック１３６５の存在によって、シングルメモリセルアレイのように、または二つのグループ１３９０ａ、１３９０ｂに対応する二つの独立メモリセルアレイのように機能するメモリセルアレイ１３２０のために可能性が開かれている。すなわち、図１３及び図１４の構成で、一つビットライン１３３０に接続された二つのメモリセルはシングルプログラミング動作の間に他のデータ値で独立的にプログラムされることができ、シングル読み出し動作の間に二つとも読まれることができる。

図１５はスイッチ装置１１３６をそれぞれ含むビットライン１３３０を含み、第一のページバッファブロック１３６０及び第二のページバッファブロック１３６５を含むＮＡＮＤフラッシュメモリ装置１３００でメモリセルの“ダブル‐スピード”プログラミングの例示的な方法１５００を説明するためのフローチャートである。

まず、段階１５０２で、第一のページバッファ及び第二のページバッファが初期化される。

この場合、段階１５０４で、メモリセルの第二のグループ１３９０ｂの第二の選択されたワードラインに接続されたメモリセルでプログラムされるデータは列デコーダから第一のページバッファまでロードされる。

次の段階１５０６で、第一のページバッファにロードされたデータは第二のページバッファにロードされる。このような工程の間、ビットライン１３３０でスイッチング装置１３３６は第一のビットライン部分１３３２及び第二のビットライン部分１３３４とを共に接続するために制御される。（例えば、接続されたビットライントランジスタをターンオンするようにグループ選択ライン１３３５は高い電圧レベルを有する。)第一のページバッファから第二のページバッファまでデータが伝送された後に、次いで、ビットライン１３３０でスイッチング装置１３３６は第一のビットライン部分１３３２及び第二のビットライン部分１３３４の接続を互いに切るために制御される。（例えば、接続されたビットライントランジスタをターンオフするようにグループ選択ライン１３３５は低い電圧レベルを有する。)
次いで、段階１５０８で、第一のページバッファはまた初期化される。

段階１５１０で、メモリセルの第一のグループ１３９０ｂの第一の選択されたワードラインに接続されたメモリセルでプログラムされるデータは列デコーダ１３８０から第一のページバッファまでロードされる。

この時点で、このような装置はメモリセルの第一のグループ１３９０ａの選択されたワードラインに接続されたメモリセルとメモリセルの第二のグループ１３９０ｂの選択されたワードラインに接続されたメモリセルでデータを実質的にプログラムする準備ができている。従って、段階１５１２で、適切な電圧が各ビットライン１３３０に供給される間、ＳＳＬｓはＶｃｃが供給され、ＧＳＬｓは０Ｖが供給され、Ｖ_ＰＧＭプログラミング電圧パルスはそれぞれ第一のグループ１３９０ａ及び第二のグループ１３９０ｂの第一の及び第二の選択されたワードラインに供給される。そして、Ｖ_ＰＡＳＳは選択されたメモリセルをプログラムするために第一のグループ１３９０ａ及び第二のグループ１３９０ｂ（図６に図示される）の選択されないワードラインに供給される。このような段階の間、ビットライン１３３０でスイッチング装置１３３６は第一のビットライン部分１３３２及び第二のビットライン部分１３３４の接続を互いに切るために制御される。（例えば、接続されたビットライントランジスタをターンオフするようにグループ選択ライン１３３５は低い電圧レベルを有する。)

次の段階１５１４で、データ読み出し動作は、データがプログラムされるためにすべてのメモリセルで完全にプログラムされるか否かを検証するために実行される。このような段階で、適切な電圧が選択されたワードライン、及び選択されないワードライン（図６に図示される)、ＳＳＬ、ＧＳＬ、ＣＳＬに供給される。第一のグループ１３９０ａの選択されたメモリセルからデータは第一のページバッファに伝送され、第二のグループ１３９０ｂの選択されたメモリセルからデータは第二のページバッファに伝送される。このような段階の間、ビットライン１３３０でスイッチング装置１３３６は第一のビットライン部分１３３２及び第二のビットライン部分１３３４の接続を互いに切るために制御される。（例えば、接続されたビットライントランジスタをターンオフするようにグループ選択ライン１３３５は低い電圧レベルを有する。)
以後の段階１５１６で、データ(第一のページバッファに伝送されたデータ)が、メモリセルの第一のグループ１３９０ａでプログラムされるために、すべてのメモリセルで完全にプログラムされたことかが決定される。データプログラミング動作が失敗したと段階１５１６で決定されれば、その工程は段階１５１８に進行する。

段階１５１８で、最大数のプログラミングパルスが選択されたワードラインに供給されたか否かがチェックされる。供給されたら、その工程はプログラミング動作が終了する段階１５３４に進行する。一方、その工程が段階１５２０に進行すれば、有益に、その工程が選択されたワードラインに追加的なプログラミングパルスを供給するために段階１５１２に戻る前にプログラミング電圧Ｖ_ＰＧＭは“ステップ‐アップ”（増加）される。

第一のグループ１３９０ａのためのデータプログラミング動作が成功したと段階１５１６で決定されれば、その工程は段階１５２２に進行する。段階１５２２で、データは第二のページバッファから第一のページバッファまで伝送される。すなわち、メモリセルの第二のグループ１３９０ｂの選択されたワードラインに接続されたメモリセルに記憶されたデータは第二のページバッファから第一のページバッファまで伝送される。このような段階の間、ビットライン１３３０でスイッチング装置１３３６は第一のットライン部分１３３２及び第二のビットライン部分１３３４を共に接続するために制御される。（例えば、接続されたビットライントランジスタをターンオンするようにグループ選択ライン１３３５はＶｃｃのような高い電圧レベルを有する。)
データが第二のページバッファから第一のページバッファまで伝送された後に、段階１５２４で、データ（第一のページバッファに伝送されたデータ）が、メモリセルの第二のグループ１３９０ｂでプログラムされるために、すべてのメモリセルで完全にプログラムされたことか否かを決定する。データプログラミング動作が成功したと段階１５２４で決定されれば、次いで、その工程はプログラミング動作を終了する段階１５３４に進行する。

一方、段階１５２４でプログラミング動作が失敗すれば、次いで、その工程は段階１５２６に進行する。

段階１５２６で、最大数のプログラミングループが実行（最大数のプログラミングパルスが選択されたワードラインに供給された。）されたか否かがチェックされる。実行されれば、その工程はプログラミング動作が終了する段階１５３４に進行する。

一方、その工程が段階１５２８に進行すれば、有益に、プログラミング電圧Ｖ_ＰＧＭは“ステップ‐アップ”（増加）される。

次いで、段階１５３０で、適切な電圧がメモリセルの第二のグループ１３９０ｂの第二の選択されたワードラインに接続されたメモリセルをプログラミングするために各ビットライン１３３０に供給される。このような段階で、適切な電圧は選択されたワードライン、及び選択されないワードライン（図６に図示される）、ＳＳＬ、ＧＳＬ、ＣＳＬに供給される。特に、他のプログラミング電圧パルスは選択されたワードラインに供給される。このような段階の間、ビットライン１３３０でスイッチング装置１３３６は第一のビットライン部分１３３２及び第二のビットライン部分１３３４とを共に接続するために制御される。（例えば、接続されたビットライントランジスタをターンオンするようにグループ選択ライン１３３５はＶｃｃのような高い電圧レベルを有する。)このような段階で、メモリセルの第二のグループ１３９０ｂの第二の選択されたワードラインに接続されたメモリセルだけがプログラムされ、メモリセルの第一のグループ１３９０ａの第一の選択されたワードラインに接続されたメモリセルは先の段階１５１６でプログラムが成功したと決定されている。

次の段階１５３２で、データ読み出し動作は、データがプログラムされるために第二のグループ１３９０ｂのすべてのメモリセルで完全にプログラムされるか否かを検証するために実行される。このような段階で、適切な電圧が選択されたワードライン、及び選択されないワードライン（図６に図示される)、ＳＳＬ、ＧＳＬ、ＣＳＬに供給される。第二のグループ１３９０ｂの選択されたメモリセルからデータは第一のページバッファに伝送される。このような段階の間、ビットライン１３３０でスイッチング装置１３３６は第一のビットライン部分１３３２及び第二のビットライン部分１３３４を共に接続するために制御される。（例えば、接続されたビットライントランジスタをターンオンするようにグループ選択ライン１３３５はＶｃｃのような高い電圧レベルを有する。)
次いで、その工程は段階１５２４に戻る。

前記の段階は例示的であり、同一の目的を実行する他の実施形態が可能である。

図１６は図１３、及び図１４の第一のページバッファブロック１３６０に含まれることができる第一のページバッファ１６００の実施形態を示している。

図１７は図１３、及び図１４の第二のページバッファブロック１３６５に含まれることができる第二のページバッファ１７００の実施形態を示している。第二のページバッファ１７００は第一のページバッファ１６００よりさらに簡単な構造である。第二のページバッファ１７００だけがビットライン１３３０とインターフェースし、データデコーダ１３８０とはインターフェースが要求されない。

したがって、第一のビットライン部分及び第二のビットライン部分を分離するためにスイッチングトランジスタを有するＮＡＮＤフラッシュメモリ装置の各ビットラインを提供することによって、それぞれのビットライン負荷は減少されることができる。さらに、第二のページバッファがも、ＮＡＮＤフラッシュメモリ装置に提供される場合、二つのページのメモリセルは、ダブル-スピードプログラミングを実現するため、シングルプログラミング動作にプログラムされることができる同一グループのビットラインに接続される。

例示的な望ましい実施形態を利用して本発明を説明したが、本発明の範囲は開示された実施形態に限定されない。また、本発明の範囲には多様な変形形態及びその類似の構成が全て含まれる。従って、特許請求の範囲はこれらを変形した形態及びその類似の構成の全てを含むように可能な限り広く解釈されるべきである。

シングルトランジスタタイプフラッシュメモリセルを示す図である。シングルトランジスタタイプフラッシュメモリセルを示す図である。フラッシュメモリセルの消去、及びプログラミング動作を示す図である。フラッシュメモリセルの消去、及びプログラミング動作を示す図である。基本的なＮＡＮＤフラッシュメモリ装置の構造を示す図である。ページバッファブロックに接続された基本的なＮＡＮＤフラッシュメモリセルアレイのメモリブロックの構造を示す図である。ＮＡＮＤフラッシュメモリセルアレイを示す図である。ＮＡＮＤフラッシュメモリセルアレイの多様な動作のための電圧状態を示す図である。メモリ装置に接続された複数のストリングとビットラインの配列を示す図である。本発明の好適な一つ以上の側面によるメモリ装置に接続された複数のストリングとビットラインの配列を示す図である。本発明の好適な一つ以上の側面によるＮＡＮＤフラッシュメモリ装置の構造を示す図である。本発明の好適な一つ以上の側面によるメモリセルアレイの一実施形態を示す図である。本発明の好適な一つ以上の側面によるメモリセルアレイのうちのメモリブロック、及びグループの三つの例示的な構成を示す図である。本発明の好適な一つ以上の側面によるメモリセルアレイのうちのメモリブロック、及びグループの三つの例示的な構成を示す図であるる。本発明の好適な一つ以上の側面によるメモリセルアレイのうちのメモリブロック、及びグループの三つの例示的な構成を示す図である。ビットラインの同一グループと列デコーダの同一グループに接続された二つのメモリグループを有するメモリ装置の動作を示す図である。ビットラインの同一グループと列デコーダの同一グループに接続された二つのメモリグループを有するメモリ装置の動作を示す図である。ビットラインの同一グループと列デコーダの同一グループに接続された二つのメモリグループを有するメモリ装置の動作を示す図である。本発明の好適な一つ以上の側面によるＮＡＮＤフラッシュメモリ装置のさらに他の実施形態の部分を示すブロック図である。図１３に図示されたＮＡＮＤフラッシュメモリ装置を通じてデータ流れを示す図である。第一のページバッファの実施形態を示す図である。第二のページバッファの実施形態を示す図である。第二のページバッファの実施形態を示す図である。

Claims

ＮＡＮＤフラッシュメモリセルアレイと、
ＮＡＮＤフラッシュメモリセルに接続された複数のワードラインと、
ＮＡＮＤフラッシュメモリセルに接続された複数のビットラインとを含み、
前記複数のビットラインのそれぞれは、第一のビットライン部分、第二のビットライン部分及び前記第一のビットライン部分と前記第二のビットライン部分とを共に選択的に接続するために前記第一のビットライン部分と前記第二のビットライン部分との間を拡張するスイッチング装置とを含み、
少なくとも第一のＮＡＮＤフラッシュメモリセルは前記第一のビットライン部分に接続され、少なくとも第二のＮＡＮＤフラッシュメモリセルは前記第二のビットライン部分に接続され、
第二のページバッファの第二のデータを有する前記第二のＮＡＮＤフラッシュメモリセルをプログラミングする間の、第一のページバッファの第一のデータを有する前記第一のＮＡＮＤフラッシュメモリセルへのプログラミングは、
（１）前記第一のＮＡＮＤフラッシュメモリセルでプログラムされた第一のデータを検証し、
（２）前記第一のデータが一つ以上の前記第一のＮＡＮＤフラッシュメモリセルにプログラムされないことが検証された場合、最終電圧パルスが第一のワードラインに供給されることを決定し、
（３）前記最終電圧パルスが第一のワードラインに供給される場合、第一ＮＡＮＤフラッシュメモリセル及び第二のＮＡＮＤフラッシュメモリセルをプログラムすることを中止し、
（４）前記第一のデータが一つ以上の前記第一のＮＡＮＤフラッシュメモリセルにプログラムされないことが検証される場合と最終電圧パルスが前記第一のワードラインに供給ない場合、第一のＮＡＮＤフラッシュメモリセルに接続された前記第一のワードラインに他の電圧パルスを供給し、
（５）前記第一のデータの全てが前記第一のＮＡＮＤフラッシュメモリセルにプログラムされるまで（１）から（４）までを繰り返し、
前記第２ページバッファにデータロードする際、前記第１ページバッファにロードしたデータを、ビット線遮断／接続トランジスタを経由してロードする
ことを特徴とするＮＡＮＤフラッシュメモリ装置。
前記ビットラインの前記スイッチング装置は、グループ選択ラインに接続された制御端子を含む
ことを特徴とする請求項１に記載のＮＡＮＤフラッシュメモリ装置。
前記ＮＡＮＤフラッシュメモリセルは一つ以上のワードラインに対応するメモリブロックに分離され、前記第一のビットライン部分は第一のメモリブロックに接続され、前記第二のビットライン部分は第二のメモリブロックに接続されている
ことを特徴とする請求項１に記載のＮＡＮＤフラッシュメモリ装置。
前記ＮＡＮＤフラッシュメモリセルは一つ以上のワードラインに対応するメモリブロックに分離され、前記第一のビットライン部分は第一の複数のメモリブロックに接続され、前記第二のビットライン部分は第二の複数のメモリブロックに接続されている
ことを特徴とする請求項１に記載のＮＡＮＤフラッシュメモリ装置。
前記第一の複数のメモリブロックは第二の複数のメモリブロックより大きい
ことを特徴とする請求項４に記載のＮＡＮＤフラッシュメモリ装置。
前記ビットラインはそれぞれ、
三つのビットライン部分と、
前記第二のビットライン部分と第三のビットライン部分とを共に選択的に接続するために前記第二のビットライン部分と前記第三のビットラインとの間を拡張する第二のスイッチング装置とをさらに含み、
少なくとも第三のＮＡＮＤフラッシュメモリセルは前記第三のビットライン部分に接続されている
ことを特徴とする請求項１に記載のＮＡＮＤフラッシュメモリ装置。
前記ビットラインのための前記第一のスイッチング装置の制御端子は第一のグループ選択ラインに全て接続され、前記ビットラインのための前記第二のスイッチング装置の制御端子は第二のグループ選択ラインに全て接続されている
ことを特徴とする請求項６に記載のＮＡＮＤフラッシュメモリ装置。
ＮＡＮＤフラッシュメモリセルは一つ以上のワードラインに対応するメモリブロックに分離され、前記第一のビットライン部分は第一の複数のメモリブロックに接続され、前記第二のビットライン部分は第二の複数のメモリブロックに接続され、前記第三のビットライン部分は第三の複数のメモリブロックに接続されている
ことを特徴とする請求項６に記載のＮＡＮＤフラッシュメモリ装置。
少なくとも一つの前記第一のビットライン部分に接続された第一のページバッファと、
少なくとも一つの前記第二のビットライン部分に接続された第二のページバッファとをさらに含む
ことを特徴とする請求項１に記載のＮＡＮＤフラッシュメモリ装置。
前記第二のページバッファはデータ入／出力バスに接続されていない
ことを特徴とする請求項９に記載のＮＡＮＤフラッシュメモリ装置。
前記第一のページバッファは前記第二のビットライン部分に接続されたＮＡＮＤフラッシュメモリセルでプログラムされるために前記第二のページバッファに第二のデータを伝送するように構成されている
ことを特徴とする請求項９に記載のＮＡＮＤフラッシュメモリ装置。
ＮＡＮＤフラッシュメモリセルは一つ以上のワードラインに対応する複数のメモリブロックに分離され、前記第一のビットライン部分は第一のメモリブロックに接続され、前記第二のビットライン部分は第二のメモリブロックに接続されている
ことを特徴とする請求項９に記載のＮＡＮＤフラッシュメモリ装置。
前記第一のページバッファは前記第二のメモリブロックでプログラムされるために前記第二のページバッファに第二のデータを伝送するように構成されている
ことを特徴とする請求項１２に記載のＮＡＮＤフラッシュメモリ装置。
前記第一のページバッファは前記第二のページバッファが第二のメモリブロックのＮＡＮＤフラッシュメモリセルをプログラムする間に第一のメモリブロックのＮＡＮＤフラッシュメモリセルをプログラムするように構成されている
ことを特徴とする請求項９に記載のＮＡＮＤフラッシュメモリ装置。
前記第一のビットライン部分に接続されたページバッファをさらに含み、
前記スイッチング装置は前記第二のＮＡＮＤフラッシュメモリセルからデータを読み出す場合、前記第一のビットライン部分と前記第二のビットライン部分とを接続するように制御され、前記スイッチング装置は前記第一のＮＡＮＤフラッシュメモリセルからデータを読み出す場合、前記第一のビットライン部分と前記第二のビットライン部分との接続を切るように制御される
ことを特徴とする請求項１に記載のＮＡＮＤフラッシュメモリ装置。
複数のワードラインと複数のビットラインに配列されたＮＡＮＤフラッシュメモリセルのアレイを含み、前記ビットラインそれぞれは第一のビットライン部分、第二のビットライン部分及び前記第一のビットライン部分と前記第二のビットライン部分とを共に選択的に接続するために前記第一のビットライン部分と前記第二のビットライン部分との間を拡張するスイッチング装置を含み、前記第一のビットライン部分に接続された第一のページバッファと前記第二のビットライン部分に接続された第二のページバッファをさらに含むＮＡＮＤフラッシュメモリ装置のためのＮＡＮＤフラッシュメモリセルのプログラミング方法は、
前記第二のビットライン部分に接続された第二のＮＡＮＤフラッシュメモリセルにプログラムされるために第二のデータを前記第一のページバッファにローディングする段階と、
前記第一のページバッファから前記第二のページバッファまで第二のデータを伝送する段階と、
前記第一のビットライン部分に接続された第一のＮＡＮＤフラッシュメモリセルにプログラムされるために第一のデータを前記第一のページバッファにローディングする段階と、
前記第一のビットライン部分及び前記第二のビットライン部分の接続を互いに切るためにスイッチング装置を制御する段階と、
前記第二のページバッファの第二のデータを有する第二のＮＡＮＤフラッシュメモリセルをプログラミングする間に前記第一のページバッファの第一のデータを有する前記第一のＮＡＮＤフラッシュメモリセルをプログラミングする段階とを含み、
前記第二のページバッファの第二のデータを有する前記第二のＮＡＮＤフラッシュメモリセルをプログラミングする間に前記第一のページバッファの第一のデータを有する前記第一のＮＡＮＤフラッシュメモリセルをプログラミングする段階は、
（１）前記第一のＮＡＮＤフラッシュメモリセルでプログラムされた第一のデータを検証する段階と、
（２）前記第一のデータが一つ以上の前記第一のＮＡＮＤフラッシュメモリセルにプログラムされないことが検証された場合、最終電圧パルスが第一のワードラインに供給されることを決定する段階と、
（３）前記最終電圧パルスが第一のワードラインに供給される場合、第一ＮＡＮＤフラッシュメモリセル及び第二のＮＡＮＤフラッシュメモリセルをプログラムすることを中止する段階、
（４）前記第一のデータが一つ以上の前記第一のＮＡＮＤフラッシュメモリセルにプログラムされないことが検証される場合と最終電圧パルスが前記第一のワードラインに供給ない場合、第一のＮＡＮＤフラッシュメモリセルに接続された前記第一のワードラインに他の電圧パルスを供給する段階、
（５）前記第一のデータの全てが前記第一のＮＡＮＤフラッシュメモリセルにプログラムされるまで段階（１）から（４）までを繰り返す段階をさらに含み、
前記第２ページバッファにデータロードする際、前記第１ページバッファにロードしたデータを、ビット線遮断／接続トランジスタを経由してロードする
ことを特徴とするＮＡＮＤフラッシュメモリセルのプログラミング方法。
前記第二のページバッファの第二のデータを有する前記第二のＮＡＮＤフラッシュメモリセルをプログラミングする間に前記第一のページバッファの第一のデータを有する前記第一のＮＡＮＤフラッシュメモリセルをプログラミングする段階は前記第一のＮＡＮＤフラッシュメモリセルに接続された第一のワードラインと前記第二のＮＡＮＤフラッシュメモリセルに接続された第二のワードラインに第一の電圧パルスを供給する段階を含む
ことを特徴とする請求項１６に記載のＮＡＮＤフラッシュメモリセルのプログラミング方法。
前記第二のページバッファの第二のデータを有する第二のＮＡＮＤフラッシュメモリセルをプログラミングする間に前記第一のページバッファの第一のデータを有する第一のＮＡＮＤフラッシュメモリセルをプログラミングする段階は、
（６）前記第二のページバッファから前記第一のページバッファまで第二のデータをダンピングする段階、
（７）前記第二のＮＡＮＤフラッシュメモリセルでプログラムされた第二のデータを検証する段階、
（８）最終電圧パルスが供給されることを決定する段階と、前記最終電圧パルスが供給される場合、第二のＮＡＮＤフラッシュメモリセルをプログラミングすることを中止する段階、
（９）前記第二のデータが一つ以上の第二のＮＡＮＤフラッシュメモリセルにプログラムされないことが検証される場合と最終電圧パルスが第一のワードラインに供給ない場合、第二のＮＡＮＤフラッシュメモリセルに接続された第二のワードラインに他の電圧パルスを供給する段階、
（１０）前記第二のデータの全てが前記第二のＮＡＮＤフラッシュメモリセルにプログラムされるまで段階（１）から（４）までを繰り返す段階をさらに含む
ことを特徴とする請求項１６に記載のＮＡＮＤフラッシュメモリセルのプログラミング方法。
段階（６）から段階（１０）までは第一のページバッファとともに実行される
ことを特徴とする請求項１８に記載のＮＡＮＤフラッシュメモリセルのプログラミング方法。