JP5383889B2 - ページバッファとそれを含む不揮発性メモリ装置 - Google Patents
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Description
200 メインラッチ
300 キャッチラッチ
400 バイアス及び選択回路
500 スィッチ回路
600 行デコーダ
700 感知部
800 プリチャージ
900 出力駆動部
1000 デコーダ
Claims (22)
- 不揮発性メモリセルアレイとページバッファを含む不揮発性メモリ装置において、前記ページバッファは、
前記メモリセルアレイのビットラインに選択的に連結される感知ノードと、
前記感知ノードに選択的に連結される第1メインラッチノードと第2メインラッチノードを含むメインラッチ回路と、
前記第1及び第2メインラッチノードに選択的に連結されるラッチ入力ノードと、
第1及び第2キャッシュラッチノードを含むキャッシュラッチ回路と、
前記ラッチ入力ノードに前記第2キャッシュラッチノードを選択的に連結するスイッチ回路と、
前記ラッチ入力ノードと参照電位との間に連結された共有感知回路を含み、前記共有感知回路は前記感知ノードの電圧及び前記第1キャッシュラッチノードの電圧に応じて、前記ラッチ入力ノードを前記参照電位に選択的に連結する
ことを特徴とする不揮発性メモリ装置。 - 前記共有感知回路は、
前記ラッチ入力ノード及び中間ノードとの間に並列で連結された第1及び第2トランジスタと、
前記中間ノード及び参照電位との間に並列で連結された第3及び第4トランジスタを含む
ことを特徴とする請求項1に記載の不揮発性メモリ装置。 - 前記第2トランジスタのゲートは前記第1キャッシュラッチノードに連結され、前記第3トランジスタのゲートは前記感知ノードに連結される
ことを特徴とする請求項2に記載の不揮発性メモリ装置。 - 前記第1トランジスタのゲートはラッチ制御信号に連結され、前記第4トランジスタのゲートはダンプ制御信号に連結される
ことを特徴とする請求項3に記載の不揮発性メモリ装置。 - 前記メモリ装置は最下位ビットLSBプログラム過程及び最上位ビットMSBプログラム過程を含むマルチレベルセルMLCモードで動作し、
前記MSBプログラム過程は初期の読み出し動作を含み、
前記初期の読み出し動作は(a)前記スイッチ回路が初期感知制御信号に回答して前記第2キャッシュラッチノードを前記ラッチ入力ノードに連結し、(b)前記第1トランジスタが前記ラッチ制御信号に回答してターンオンされ、(c)第4トランジスタがダンプ制御信号に回答してターンオフされる
ことを特徴とする請求項4に記載の不揮発性メモリ装置。 - 前記MLCモードで、前記不揮発性メモリセルは第1、第2、第3、第4の閾値電圧状態の中で少なくとも一つの状態で選択的にプログラムされ、
前記第1、第2、第3、第4閾値電圧状態はそれぞれデータ値“11”、“10”、“00”、“01”を規定する
ことを特徴とする請求項5に記載の不揮発性メモリ装置。 - 前記MSBプログラム過程は前記初期の読み出しの動作以後に、メモリセルがプログラムされるMSBプログラムの実行動作及び前記プログラムされたメモリセルの閾値電圧が検証される少なくとも一度のMSB検証動作をさらに含む
ことを特徴とする請求項6に記載の不揮発性メモリ装置。 - 前記少なくとも一度のMSB検証動作は“00”検証動作を含み、
前記“00”検証動作は(a)前記ラッチ制御信号及び前記ダンプ制御信号が前記第1及び第4トランジスタをターンオフさせ、(b)前記スイッチ回路が前記第2キャッシュラッチノードと前記ラッチ入力ノードを遮断する
ことを特徴とする請求項7に記載の不揮発性メモリ装置。 - 前記少なくとも一度のMSB検証動作は“01”検証動作を含み、
前記“01”検証動作は(a)前記ラッチ制御信号が前記第1トランジスタをターンオンさせ、(b)前記ダンプ制御信号が前記第4トランジスタをターンオフさせ、(c)前記スイッチ回路が前記第2キャッシュラッチノードと前記ラッチ入力ノードを遮断する
ことを特徴とする請求項8に記載の不揮発性メモリ装置。 - 前記メモリ装置はシングル(単一)レベルセルSLCモード及びマルチレベルセルMLCモードの両方で動作する
ことを特徴とする請求項1に記載の不揮発性メモリ装置。 - 前記SLCモードはプログラムデータが前記キャッシュラッチ回路にあらかじめローディング(事前ロード)されるSLCプログラム過程を含む
ことを特徴とする請求項10に記載の不揮発性メモリ装置。 - 前記MLCモードはLSBプログラム過程と後に従うMSBプログラム過程を有するMLCプログラム動作を含む
ことを特徴とする請求項11に記載の不揮発性メモリ装置。 - 前記MSBプログラム過程は初期読み出し動作を含み、
前記初期読み出しの動作は前記スイッチ回路が制御信号に回答して前記キャッシュラッチ回路を前記メインラッチ回路に連結し、共有感知回路は前記感知ノードの電圧に回答して前記メインラッチ回路を前記参照電位に選択的に連結する
ことを特徴とする請求項12に記載の不揮発性メモリ装置。 - 前記MSBプログラム過程は前記初期の読み出し動作以後に、メモリセルをプログラムするMSBプログラム実行動作及び前記プログラムされたメモリセルの前記閾値電圧を検証する検証動作をさらに含む
ことを特徴とする請求項13に記載の不揮発性メモリ装置。 - 前記不揮発性メモリセルアレイはナンドタイプフラッシュメモリセルである
ことを特徴とする請求項1に記載の不揮発性メモリ装置。 - 不揮発性メモリセルアレイ及びページバッファを含み、前記ページバッファは、(a)前記メモリセルアレイのビットラインに選択的に連結される感知ノードと、(b)前記感知ノードに選択的に連結される第1メインラッチノードと第2メインラッチノードと、(c)前記第1及び第2メインラッチノードに選択的に連結されるラッチ入力ノード、(d)第1及び第2キャッシュラッチノードを含むキャッシュラッチ回路と、(e)前記ラッチ入力ノードに前記第2キャッシュラッチノードを選択的に連結するスイッチ回路と、(f)前記ラッチ入力ノードと参照電位の間に連結された共有感知回路を含む不揮発性メモリ装置の動作方法において、
LSBプログラム過程及び後に従うMSBプログラム過程を含むマルチレベルセルMLCプログラム動作を実行する段階を含み、
前記MSBプログラム過程は(a)スイッチ回路が初期感知制御信号に回答して前記第2キャッシュラッチノードを前記ラッチ入力ノードに選択的に連結し、(b)前記共有感知回路が前記感知ノードの電圧に回答して前記ラッチ入力ノードを前記参照電位に選択的に連結する初期読み出し動作を含む
ことを特徴とする不揮発性メモリ装置の動作方法。 - 前記MSBプログラム過程は前記初期の読み出し動作以後に、メモリセルをプログラムするMSBプログラム実行過程及び前記プログラムされたメモリセルの閾値電圧を検証する少なくとも一度のMSB検証動作をさらに含む
ことを特徴とする請求項16に記載の不揮発性メモリ装置の動作方法。 - 前記少なくとも一度のMSB検証動作は“00”検証動作を含み、
前記“00”検証動作は(a)前記スイッチ回路が前記初期の感知制御信号に回答して前記第2キャッシュラッチノードと前記ラッチ入力ノードを遮断し、(b)前記共有感知回路が前記感知ノード及び第1キャッシュラッチノードの電圧に回答して前記ラッチ入力ノードを前記参照電位に選択的に連結する
ことを特徴とする請求項17に記載の不揮発性メモリ装置の動作方法。 - 前記少なくとも一度のMSB検証動作は前記スイッチ回路が前記第2キャッシュラッチノードと前記ラッチ入力ノードを遮断する“01”検証動作を含む
ことを特徴とする請求項18に記載の不揮発性メモリ装置の動作方法。 - SLCプログラム動作及びSLC読み動作を実行する段階をさらに含む
ことを特徴とする請求項16に記載の不揮発性メモリ装置の動作方法。 - 前記SLCプログラム動作は前記キャッシュラッチにデータをプログラムする事前ロード動作を含む
ことを特徴とする請求項20に記載の不揮発性メモリ装置の動作方法。 - 前記不揮発性メモリ装置はナンドタイプフラッシュメモリセルである
ことを特徴とする請求項16に記載の不揮発性メモリ装置の動作方法。
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