KR102617801B1 - 메모리 장치 및 그의 리드 동작 방법 - Google Patents

메모리 장치 및 그의 리드 동작 방법 Download PDF

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Abstract

본 기술은 메모리 장치 및 그의 리드 동작 방법에 관한 것으로서, 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 1/2 페이지 리드 동작을 수행하여 상기 메모리 셀들 중 짝수 번째 메모리 셀들로부터 데이터를 리드하는 페이지 버퍼부, 상기 페이지 버퍼부는 상기 짝수 번째 메모리 셀들로부터 리드된 데이터를 저장하는 다수의 이븐 페이지 버퍼들을 포함하고, 상기 이븐 페이지 버퍼들 중 제1 이븐 페이지 버퍼 및 제2 이븐 페이지 버퍼가 상기 저장된 데이터를 서로 다른 노드들을 통해 동시에 전송하도록 제어하는 제어부를 제공한다.

Description

메모리 장치 및 그의 리드 동작 방법{MEMORY DEVICE AND READ OPERATION METHOD THEREOF}
본 발명은 메모리 장치 및 그의 리드 동작 방법에 관한 것으로서, 더욱 상세하게는 리드 동작에 소요되는 시간을 줄일 수 있는 메모리 장치에 관한 것이다.
메모리 시스템은 소비자용 또는 산업용 여러 전자 장치들, 예를 들면, 컴퓨터, 휴대폰, PDA(portable digital assistant), 디지털 카메라, 게임기, 항법 장치, 등에 적용되어 주 기억 장치 또는 보조 기억 장치로 사용된다. 메모리 시스템을 구현하는 메모리 장치들은 DRAM(Dynamic Random Access Memory), SRAM(Static RAM), 등과 같은 휘발성 메모리 장치와 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable Programmable ROM), EEPROM(Electrically Erasable Programmable ROM), FRAM(Ferroelectric RAM), PRAM(Phase-change RAM), MRAM(Magnetoresistive RAM), RRAM(Resistive RAM), 플래시 메모리, 등과 같은 비휘발성 메모리 장치로 구분될 수 있다.
휘발성 메모리 장치는 전원이 차단되면 저장된 데이터를 보존할 수 없다. 반면에 비휘발성 메모리 장치는 전원이 차단되더라도 저장된 데이터를 보존할 수 있다. 특히, 플래시 메모리는 높은 프로그래밍 속도, 낮은 전력 소비, 대용량 데이터 저장 등의 장점을 가지므로, 컴퓨터 시스템 등에서 저장 매체로 광범위하게 사용되고 있다.
플래시 메모리는 데이터를 저장하는 메모리 셀 어레이(memory cell array)를 포함한다. 메모리 셀 어레이는 복수의 메모리 블록(memory block)으로 구성된다. 각각의 메모리 블록은 복수의 페이지(page)로 구성된다. 각각의 페이지는 하나의 워드 라인을 공유하는 복수의 메모리 셀(memory cell)로 구성된다. 플래시 메모리는 블록 단위로 소거(erase) 동작을 수행하고, 페이지 단위로 리드(read) 또는 프로그램(program) 동작을 수행한다.
플래시 메모리의 직접도가 증가함에 따라, 한 개의 페이지에 포함되는 메모리 셀의 수가 증가하고, 페이지 크기가 점점 더 커지고 있다. 이로 인해 한 개의 페이지 단위 뿐 아니라 1/2 페이지(half page) 단위로 리드 동작을 수행하는 경우가 발생한다. 따라서, 1/2 페이지 단위로 수행되는 리드 동작에 맞춰 소요되는 시간을 감소시킬 수 있는 방안이 연구되고 있다.
본 발명은 리드 데이터를 병렬로 전송하고, 리드 데이터가 전송되는 라인을 공유하는 메모리 장치 및 그의 리드 동작 방법을 제공하고자 한다.
본 발명의 일 실시예에 따른 메모리 장치는, 복수의 메모리 셀들을 포함하는 메모리 셀 어레이; 1/2 페이지 리드 동작을 수행하여 상기 메모리 셀들 중 짝수 번째 메모리 셀들로부터 데이터를 리드하는 페이지 버퍼부, 상기 페이지 버퍼부는 상기 짝수 번째 메모리 셀들로부터 리드된 데이터를 저장하는 다수의 이븐 페이지 버퍼들을 포함하고; 및 상기 이븐 페이지 버퍼들 중 제1 이븐 페이지 버퍼 및 제2 이븐 페이지 버퍼가 상기 저장된 데이터를 서로 다른 노드들을 통해 동시에 전송하도록 제어하는 제어부를 포함할 수 있다.
본 발명의 또 다른 실시예에 따른 메모리 장치는, 복수의 메모리 셀들을 포함하는 메모리 셀 어레이; 상기 복수의 메모리 셀들 중 제1 짝수 번째 메모리 셀들로부터 데이터를 리드해서 저장하는 다수의 제1 이븐 페이지 버퍼들; 상기 복수의 메모리 셀들 중 제1 홀수 번째 메모리 셀들로부터 데이터를 리드해서 저장하는 다수의 제1 오드 페이지 버퍼들; 및 상기 제1 이븐 페이지 버퍼들 및 상기 제1 오드 페이지 버퍼들에 각각 대응하는 다수의 제1 캐시 버퍼들 및 다수의 제2 캐시 버퍼들을 포함하고, 상기 제1 및 제2 캐시 버퍼들은 제1 공통 노드를 통해 대응하는 페이지 버퍼로부터 전송되는 데이터를 저장할 수 있다.
본 발명의 또 다른 실시예에 따른 메모리 장치의 동작 방법은, 1/2 페이지 리드 동작에 따라, 복수의 비트 라인들 중 이븐 비트 라인들 통해 데이터를 리드해서 이븐 페이지 버퍼들에 저장하는 단계; 및 상기 이븐 페이지 버퍼들 중 제1 이븐 페이지 버퍼들에 저장된 데이터를 전송하면서, 동시에 상기 이븐 페이지 버퍼들 중 제2 이븐 페이지 버퍼들에 저장된 데이터를 전송하는 단계를 포함할 수 있다.
본 기술은 1/2 페이지 리드 동작에 따라 이븐 페이지 버퍼들, 또는, 오드 페이지 버퍼들에 의해 리드된 데이터를 서로 다른 노드를 통해 동시에 입출력 라인으로 전송할 수 있다. 따라서, 메모리 장치의 리드 동작에 걸리는 시간을 감소시킬 수 있다. 또한, 서로 다른 타이밍에 1/2 페이지 리드 동작을 수행하는 이븐 페이지 버퍼들과 오드 페이지 버퍼들 간에 노드를 공유해서 회로 면적이나 리드 동작의 로드를 증가시키지 않고, 리드 동작에 걸리는 시간을 감소시킬 수 있다.
도 1은 본 발명의 실시예에 따른 메모리 장치를 나타내는 블록도.
도 2는 도 1에 도시된 메모리 셀 어레이를 나타내는 회로도.
도 3은 도 1에 도시된 페이지 버퍼부를 나타내는 블록도.
도 4는 도 3에 도시된 페이지 버퍼 및 캐시 버퍼를 나타내는 회로도.
도 5는 도 1에 도시된 페이지 버퍼부의 신호 파형도.
도 6은 본 발명의 실시예에 따른 메모리 장치의 동작을 설명하기 위한 순서도.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 흩뜨리지 않도록 생략될 것이라는 것을 유의하여야 한다.
도 1은 본 발명의 실시예에 따른 메모리 장치(100)를 나타내는 도면이다. 도 1을 참조하면, 메모리 장치(100)는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이(110) 및 복수의 메모리 셀들의 프로그램 동작, 리드 동작 및 소거 동작을 수행하기 위한 동작 회로들(120, 130, 140, 150 및 160)을 포함할 수 있다.
동작 회로들(120, 130, 140, 150, 및 160)은 제어부(120), 전압 공급부(130), 로우 디코더(140), 페이지 버퍼부(150) 및 컬럼 디코더(160)를 포함할 수 있다. 제어부(120)는 외부로부터 입력되는 커맨드(CMD) 및 어드레스(ADD)에 응답하여 프로그램 동작, 리드 동작 및 소거 동작을 수행하도록 전압 공급부(130), 로우 디코더(140), 페이지 버퍼부(150) 및 컬럼 디코더(160)를 제어할 수 있다.
구체적으로, 제어부(120)는 입출력 회로(미도시)를 통해 입력되는 커맨드(CMD)에 응답하여 프로그램 동작, 리드 동작 및 소거 동작을 수행하기 위한 내부 명령 신호(CMDi) 및 페이지 버퍼 제어 신호(PB_CONTROL)를 생성할 수 있다. 또한, 제어부(120)는 입출력 회로를 통해 입력되는 어드레스(ADD)에 응답하여 로우 어드레스 신호(RADD) 및 컬럼 어드레스 신호(CADD)를 생성할 수 있다.
전압 공급부(130)는 제어부(120)에 의해 생성되는 내부 명령 신호(CMDi)에 응답하여 메모리 셀들의 프로그램 동작 및 리드 동작에 필요한 동작 전압들(Vpgm, Vread 및 Vpass)을 생성할 수 있다. 로우 디코더(140)는 제어부(120)에 의해 생성되는 로우 어드레스(RADD)에 응답하여 동작 전압들(Vpgm, Vread 및 Vpass)을 선택된 메모리 셀들의 워드 라인들(WL)로 공급할 수 있다.
페이지 버퍼부(150)는 동작 모드에 따라 감지 증폭기(sense amplifier) 또는 라이트 드라이버(write driver)로서 동작할 수 있다. 즉, 리드 동작 시, 페이지 버퍼부(150)는 메모리 셀들로부터 데이터를 리드하기 위해 비트 라인(BL)의 전압을 감지 및 증폭할 수 있다. 또한, 프로그램 동작 시, 페이지 버퍼부(150)는 메모리 셀들에 데이터를 프로그램하기 위해 입력되는 데이터에 따라 비트 라인(BL)의 전압을 구동할 수 있다.
이를 위해, 페이지 버퍼부(150)는 비트 라인들(BL)을 통해 메모리 셀 어레이(110)와 연결되는 복수의 페이지 버퍼들을 포함할 수 있다. 페이지 버퍼들은 제어부(120)에 의해 생성되는 페이지 버퍼 제어 신호(PB_CONTROL)에 응답하여 동작할 수 있다. 페이지 버퍼들의 구성 및 동작은 도 3 및 도 4을 통해 보다 더 구체적으로 설명하고자 한다.
컬럼 디코더(160)는 제어부(120)에 의해 생성되는 컬럼 어드레스(CADD)에 응답하여 페이지 버퍼부(150)에 포함된 페이지 버퍼들을 선택하기 위한 컬럼 선택 신호(YI)를 생성할 수 있다. 즉, 리드 동작 시, 컬럼 선택 신호(YI)에 의해 페이지 버퍼들이 순차적으로 선택되고, 메모리 셀들로부터 리드되어 페이지 버퍼들에 저장된 데이터가 출력될 수 있다. 또한, 프로그램 동작 시, 메모리 셀들에 저장될 데이터가 컬럼 선택 신호(YI)에 응답해 순차적으로 페이지 버퍼들로 전달될 수 있다.
도 2는 도 1에 도시된 메모리 셀 어레이(110)를 나타내는 회로도이다.
도 2를 참조하면, 메모리 셀 어레이(110)는 비트라인들(BL0 to BLk)에 각각 연결된 복수의 셀 스트링들(ST)을 포함할 수 있다. 각 열(column)의 셀 스트링(ST)은, 적어도 하나의 드레인 선택 트랜지스터(DST)와, 적어도 하나의 소스 선택 트랜지스터(SST)를 포함할 수 있다. 선택 트랜지스터들(DST, SST) 사이에는, 복수 개의 메모리 셀들, 즉 메모리 셀 트랜지스터들(MC0 to MCn)이 직렬로 연결될 수 있다. 각각의 메모리 셀들(MC0 to MCn)은, 셀 당 복수의 비트의 데이터 정보를 저장하는 멀티 레벨 셀(MLC: Multi-Level Cell)로 구성될 수 있다.
셀 스트링들(ST)은 대응하는 비트라인들(BL0 to BLk)과 공통 소스라인(CSL) 사이에 전기적으로 연결될 수 있다. 소스 선택 트랜지스터(SST)의 게이트는 소스 선택 라인(SSL)에 연결되고, 메모리 셀들(MC0 to MCn)의 게이트들은 워드 라인들(WL0 to WLn)에 각각 연결되며, 드레인 선택 트랜지스터(DST)의 게이트는 드레인 선택 라인(DSL)에 연결될 수 있다.
메모리 셀 어레이(110)에 포함된 메모리 셀들(MC0 to MCn)은 물리적 페이지 단위 또는 논리적 페이지 단위로 구분될 수 있다. 예를 들어, 하나의 워드 라인(WL0)에 연결된 메모리 셀들(MC0)이 하나의 물리적 페이지(PAGE0)를 구성할 수 있다. 또한, 하나의 물리적 페이지(PAGE0)는 짝수 번째 메모리 셀들로 이루어진 이븐 페이지와 홀수 번째 메모리 셀들로 이루어진 오드 페이지로 구분될 수 있다. 메모리 셀 어레이(110)로부터 이러한 페이지를 기본 단위로, 또는, 이븐 페이지와 오드 페이지를 기본 단위로 프로그램 동작 또는 리드 동작이 수행될 수 있다.
도 3은 도 1에 도시된 페이지 버퍼부(150)를 나타내는 블록도이다.
페이지 버퍼부(150)는 1/2 페이지 리드 동작을 수행하여, 메모리 셀 어레이(110)의 메모리 셀들 중 짝수 번째 또는 홀수 번째 메모리 셀들로부터 데이터를 리드할 수 있다. 앞서 설명한 바와 같이, 페이지 버퍼부(150)는 비트 라인들(BL)을 통해 메모리 셀 어레이(110)와 연결되는 복수의 페이지 버퍼들(PB)을 포함할 수 있다. 또한, 페이지 버퍼들(PB)로부터 전송되는 데이터를 임시 저장하고 데이터 라인들로 출력하는 캐시 버퍼들(CB)을 포함할 수 있다. 도 3은 8 개의 비트 라인들(BL0 to BL7)에 대응하여 8 개의 페이지 버퍼들(PB0 to PB7) 및 8 개의 캐시 버퍼들(CB0 to CB7)을 나타내고 있다. 하지만 본 발명이 이에 한정되는 것은 아니다.
페이지 버퍼들(PB0 to PB7)은 이븐 페이지 버퍼들(PB0, PB2, PB4 및 PB6) 및 오드 페이지 버퍼들(PB1, PB3, PB5 및 PB7)을 포함할 수 있다. 또한, 이븐 페이지 버퍼들(PB0, PB2, PB4 및 PB6)은 제1 이븐 페이지 버퍼들(PB0 및 PB2) 및 제2 이븐 페이지 버퍼들(PB4 및 PB6)로 구분되고, 오드 페이지 버퍼들(PB1, PB3, PB5 및 PB7)은 제1 오드 페이지 버퍼들(PB1 및 PB3) 및 제2 오드 페이지 버퍼들(PB5 및 PB7)로 구분될 수 있다.
도면 부호 '①'을 참조하면, 1/2 페이지 리드 동작에 따라 이븐 페이지 버퍼들(PB0, PB2, PB4 및 PB6)은 이븐 비트 라인들(BL0, BL2, BL4 및 BL6)을 통해 짝수 번째 메모리 셀들로부터 데이터를 리드하고, 리드된 데이터를 저장할 수 있다. 이븐 페이지 버퍼들(PB0, PB2, PB4 및 PB6)에 리드된 데이터가 저장되면, 도면 부호 '②'와 같이, 제어부(120)는 이븐 페이지 버퍼들(PB0, PB2, PB4 및 PB6) 중 제1 이븐 페이지 버퍼들(PB0 및 PB2) 및 제2 이븐 페이지 버퍼들(PB4 및 PB6)이 저장된 데이터를 서로 다른 노드들(CN1 및 CN2)을 통해 동시에 전송하도록 제어할 수 있다.
이를 위해, 제어부(120)는 제1 이븐 페이지 버퍼들(PB0 및 PB2)에 해당하는 전송 신호들(TRAN0 및 TRAN2)을 활성화하면서, 동시에, 제2 이븐 페이지 버퍼들(PB4 및 PB6)에 해당하는 전송 신호들(TRAN4 및 TRAN6)을 활성화할 수 있다. 또한, 제1 이븐 페이지 버퍼들(PB0 및 PB2) 및 제2 이븐 페이지 버퍼들(PB4 및 PB6)은 서로 다른 노드들(CN1 및 CN2)에 각각 연결되 수 있다.
마찬가지로, 1/2 페이지 리드 동작에 따라, 오드 페이지 버퍼들(PB1, PB3, PB5 및 PB7)은 오드 비트 라인들(BL1, BL3, BL5 및 BL7)을 통해 홀수 번째 메모리 셀들로부터 데이터를 리드라고, 리드된 데이터를 저장할 수 있다. 오드 페이지 버퍼들(PB1, PB3, PB5 및 PB7)에 리드된 데이터가 저장되면, 제어부(120)는 오드 페이지 버퍼들(PB1, PB3, PB5 및 PB7) 중 제1 오드 페이지 버퍼들(PB1 및 PB3) 및 제2 오드 페이지 버퍼들(PB5 및 PB7)이 저장된 데이터를 서로 다른 노드들(CN1 및 CN2)를 통해 동시에 전송되도록 제어할 수 있다.
이를 위해, 제어부(120)는 제1 오드 페이지 버퍼들(PB1 및 PB3)에 해당하는 전송 신호들(TRAN1 및 TRAN3)을 활성화하면서, 동시에, 제2 오드 페이지 버퍼들(PB5 및 PB7)에 해당하는 전송 신호들(TRAN5 및 TRAN7)을 활성화할 수 있다. 또한, 제1 오드 페이지 버퍼들(PB1 및 PB3) 및 제2 오드 페이지 버퍼들(PB5 및 PB7)은 서로 다른 노드들(CN1 및 CN2)에 각각 연결되 수 있다.
즉, 제1 이븐 페이지 버퍼들(PB0 및 PB2) 및 제1 오드 페이지 버퍼들(PB1 및 PB3)은 제1 공통 노드(CN1)을 공유하고, 저장된 데이터를 각각 제1 캐시 버퍼들(CB0 및 CB2) 및 제2 캐시 버퍼들(CB1 및 CB3)로 전송할 수 있다. 제2 이븐 페이지 버퍼들(PB4 및 PB6) 및 제2 오드 페이지 버퍼들(PB5 및 PB7)은 제1 공통 노드(CN1)와 다른 제2 공통 노드(CN2)를 공유하고, 저장된 데이터를 각각 제3 캐시 버퍼들(CB4 및 CB6) 및 제4 캐시 버퍼들(CB5 및 CB7)로 전송할 수 있다.
도 4는 도 3에 도시된 페이지 버퍼(PB) 및 캐시 버퍼(CB)를 나타내는 회로도이다. 복수의 페이지 버퍼들(PB0 to PB7)과 캐시 버퍼들(CB0 to CB7)은 동일한 구성을 가질 수 있으며, 대표적으로 제1 페이지 버퍼(PB0) 및 제1 캐시 버퍼(CB0)를 일례로 나타내고 있다.
제1 페이지 버퍼(PB0)는 다수의 스위칭 유닛들(SW0 to SW7) 및 제1 래치 유닛(LATCH1)을 포함할 수 있다. 제1 캐시 버퍼(CB0)는 다수의 스위칭 유닛들(SW8 및 SW9) 및 제2 래치 유닛(LATCH2)을 포함할 수 있다 제1 페이지 버퍼(PB0) 및 제1 캐시 버퍼(CB0)는 제1 공통 노드(CN1)를 통해 연결될 수 있다.
프리차지 동작 시, 프리차지 신호(PRECHSO_N)가 로직 로우 레벨로 활성화되면, 제1 스위칭 유닛(SW0)이 턴-온될 수 있다, 제1 스위칭 유닛(SW0)이 턴-온되면, 제1 페이지 버퍼(PB0)의 센싱 노드(SN)에 코어 전압(VCORE)이 공급되고, 센싱 노드(SN)의 전압이 프리차지될 수 있다.
리드 동작 시, 연결 신호(PBSENSE)가 로직 하이 레벨로 활성화되면, 제2 스위칭 유닛(SW1)이 턴-온될 수 있다. 제2 스위칭 유닛(SW1)이 턴-온되면, 비트 라인(BL0)이 제1 페이지 버퍼(PB0)에 연결될 수 있다. 즉, 비트 라인(BL0)의 전위 레벨에 따라 제1 페이지 버퍼(PB0)의 센싱 노드(SN)의 전위가 변할 수 있다. 제1 페이지 버퍼(PB0)는 센싱 노드(SN)의 전위를 바탕으로 비트 라인(BL0)의 데이터를 감지 및 저장할 수 있다.
제1 래치 유닛(LATCH1)은 센싱 노드(SN)의 데이터를 래치할 수 있다. 제1 래치 신호(LAT1)에 응답하여 제3 스위칭 유닛(SW2)이 턴-온되면, 제1 래치 유닛(LATCH1)의 제1 노드(Q)는 센싱 노드(SN)에 연결될 수 있다. 제1 반전 래치 신호(LAT1_N)에 응답하여 제4 스위칭 유닛(SW3)이 턴-온되면, 제1 래치 유닛(LAT1CH)의 제2 노드(Q_N)가 센싱 노드(SN)에 연결될 수 있다.
또한, 제5 및 제6 스위칭 유닛들(SW4 및 SW5)은 제1 래치 유닛(LATCH1)의 제1 및 제2 노드들(Q 및 Q_N)과 각각 연결될 수 있다. 제5 및 제6 스위칭 유닛들(SW4 및 SW5)은 각각 리셋 신호(RST) 및 셋 신호(SET)에 응답하여 턴-온될 수 있다. 제7 스위칭 유닛(SW6)은 센싱 노드(SN)의 전위에 따라 턴-온되어, 제5 및 제6 스위칭 유닛들(SW4 및 SW5)을 접지 전압(VSS)단에 연결할 수 있다.
제1 페이지 버퍼(PB0)는 전송 신호(TRAN0)에 응답해 리드된 데이터를 제1 공통 노드(CN1)로 전송할 수 있다. 즉, 전송 신호(TRAN0)가 활성화되면, 제8 스위칭 유닛(SW7)이 턴-온되고, 센싱 노드(SN)가 제1 공통 노드(CN1)에 연결될 수 있다.
제2 래치 유닛(LAT2)은 제1 공통 노드(CN1)의 데이터를 래치할 수 있다. 제2 래치 신호(LAT2) 및 제2 반전 래치 신호(LAT2_N)에 응답하여, 제9 스위칭 유닛(SW8) 제10 스위칭 유닛(SW9)이 동작하고, 데이터가 제3 노드(QC) 및 제4 노드(QC_N)에 래치될 수 있다. 컬럼 디코더(150)에 의해 생성되는 컬럼 선택 신호(YI)에 따라, 제3 노드(QC) 및 제4 노드(QC_N)가 입출력 단자에 연결되어 래치된 데이터가 출력될 수 있다.
페이지 버퍼부(150)는 제어부(120)의 제어에 따라 동작할 수 있다. 따라서, 이상에서 설명된 신호들은 제어부(120)에 의해 생성되어 입력되는 페이지 버퍼 제어 신호(PB_CONTROL)에 포함될 수 있다.
도 5는 도 1에 도시된 페이지 버퍼부(150)의 신호 파형도이다.
1/2 페이지 리드 동작에 따라, 이븐 페이지 버퍼들(PB0, PB2, PB4 및 PB6)은 이븐 비트 라인들(BL0, BL2, BL4 및 BL6)을 통해 데이터를 리드할 수 있다. 이븐 페이지 버퍼들(PB0, PB2, PB4 및 PB6)에 의해 데이터가 리드되면, 제어부(120)는 제1 이븐 페이지 버퍼들(BL0 및 BL2)에 해당하는 제1 전송 신호들(TRAN0 및 TRAN2)을 활성화하면서 동시에 제2 이븐 페이지 버퍼들(BL4 및 BL6)에 해당하는 제2 전송 신호들(TRAN4 및 TRAN6)을 활성화할 수 있다.
도 5에 도시된 것과 같이, 제1 전송 신호들(TRAN0 및 TRAN2)이 순차적으로 활성화되면서 동시에 제2 전송 신호들(TRAN4 및 TRAN6)이 순차적으로 활성화될 수 있다. 이에 따라, 제1 페이지 버퍼(PB0) 및 제5 페이지 버퍼(PB4)가 리드된 데이터를 각각 제1 공통 노드(CN1) 및 제2 공통 노드(CN2)로 전송할 수 있다. 이어서, 제3 페이지 버퍼(PB2) 및 제7 페이지 버퍼(PB6)가 리드된 데이터를 각각 제1 공통 노드(CN1) 및 제2 공통 노드(CN2)로 전송할 수 있다.
비록, 도 5에서는 제1 전송 신호들(TRAN0 및 TRAN2) 및 제2 전송 신호들(TRAN4 및 TRAN6)이 동시에 활성화되는 것으로 도시되어 있지만, 본 발명이 이에 한정되는 것은 아니다. 예를 들어, 본 발명의 또 다른 실시예에 따라, 제1 전송 신호들(TRAN0 및 TRAN2) 및 제2 전송 신호들(TRAN4 및 TRAN6)로 동일한 신호가 사용될 수도 있다.
이븐 페이지 버퍼들(PB0, PB2, PB4 및 PB6)에 의해 데이터가 리드되면, 이어서, 오드 페이지 버퍼들(PB1, PB3, PB5 및 PB7)이 오드 비트 라인들(BL1, BL3, BL5 및 BL7)을 통해 데이터를 리드할 수 있다. 오드 페이지 버퍼들(PB1, PB3, PB5 및 PB7)에 의해 데이터가 리드되면, 제어부(120)는 제1 오드 페이지 버퍼들(PB1 및 PB3)에 해당하는 제3 전송 신호들(TRAN1 및 TRAN3)을 활성화하면서 동시에 제2 오드 페이지 버퍼들(PB5 및 PB7) 에 해당하는 제4 전송 신호들(TRAN5 및 TRAN7)을 활성화할 수 있다.
즉, 제3 전송 신호들(TRAN1 및 TRAN3)이 순차적으로 활성화되면서 동시에 제4 전송 신호들(TRAN5 및 TRAN7)이 순차적으로 활성화될 수 있다. 이에 따라, 제2 페이지 버퍼(PB1) 및 제6 페이지 버퍼(PB5)가 리드된 데이터를 각각 제1 공통 노드(CN1) 및 제2 공통 노드(CN2)로 전송할 수 있다. 이어서, 제4 페이지 버퍼(PB3) 및 제8 페이지 버퍼(PB7)가 리드된 데이터를 각각 제1 공통 노드(CN1) 및 제2 공통 노드(CN2)로 전송할 수 있다.
앞서 설명한 바와 같이. 1/2 페이지 리드 동작에 따라, 메모리 셀들로부터 이븐 비트 라인들(BL0, BL2, BL4 및 BL6)을 통해 이븐 페이지 버퍼들(PB0, PB2, PB4 및 PB6)로 데이터가 리드될 수 있다. 예를 들어, 메모리 셀들로부터 데이터가 리드되어 제1 및 제5 페이지 버퍼들(PB0 및 PB4)에 저장되면, 제1 및 제5 페이지 버퍼들(PB0 및 PB4)은 저장된 데이터를 동시에 제1 및 제5 캐시 버퍼들(CB0 및 CB4)로 전달할 수 있다.
1/2 페이지 리드 동작에 따라, 이븐 페이지 리드 동작만으로 종료될 수도 있고, 이어서 오드 페이지 리드 동작이 수행될 수도 있다. 오드 페이지 리드 동작이 수행될 경우, 오드 비트 라인들(BL1, BL3, BL5 및 BL7)을 통해 오드 페이지 버퍼들(PB1, PB3, PB5 및 PB7)로 데이터가 리드될 수 있다. 예를 들어, 메모리 셀들로부터 데이터가 리드되어 제2 및 제6 페이지 버퍼들(PB1 및 PB5)에 저장되면, 제2 및 제6 페이지 버퍼들(PB1 및 PB5)은 저장된 데이터를 동시에 제2 및 제6 캐시 버퍼들(CB1 및 CB5)로 전달할 수 있다.
즉, 1/2 페이지 리드 동작을 같이 수행하여 데이터를 리드하는 이븐 페이지 버퍼들(PB0 및 PB4), 또는, 오드 페이지 버퍼들(PB1 및 PB5)이 서로 다른 노드를 통해 동시에 리드된 데이터를 전달할 수 있다.
도 6은 본 발명의 실시예에 따른 메모리 장치의 동작을 설명하기 위한 순서도이다.
1) 이븐 페이지 리드 동작(S610).
1/2 페이지 리드 동작에 따라, 제어부(120)는 복수의 비트 라인들(BL0 to BL7) 중 이븐 비트 라인들(BL0, BL2, BL4 및 BL6)을 통해 데이터를 리드할 수 있다. 리드된 데이터는 각각 이븐 페이지 버퍼들(PB0, PB2, PB4 및 PB6)에 저장될 수 있다.
2) 제1 및 제2 이븐 페이지 전송 동작(S620 & S630).
이븐 페이지 버퍼들(PB0, PB2, PB4 및 PB6)에 데이터가 저장되면, 제어부(120)는 제1 이븐 페이지 버퍼들(PB0 및 PB2)에 저장된 데이터를 전송하면서, 동시에 제2 이븐 페이지 버퍼들(PB4 및 PB6)에 저장된 데이터를 전송할 수 있다. 이를 위해, 제어부(120)는 제1 이븐 페이지 버퍼들(BL0 및 BL2)에 해당하는 제1 전송 신호들(TRAN0 및 TRAN2)을 순차적으로 활성화하면서, 동시에, 제2 이븐 페이지 버퍼들(BL4 및 BL6)에 해당하는 제2 전송 신호들(TRAN4 및 TRAN6)을 순차적으로 활성화할 수 있다.
활성화되는 제1 전송 신호들(TRAN0 및 TRAN2)에 응답해, 제1 이븐 페이지 버퍼들(BL0 및 BL2)은 저장된 데이터를 순차적으로 제1 공통 노드(CN1)로 전송할 수 있다. 또한, 활성화되는 제2 전송 신호들(TRAN4 및 TRAN6)에 응답해, 상기 제2 이븐 페이지 버퍼들(BL4 및 BL6)은 저장된 데이터를 순차적으로 제2 공통 노드(CN2)로 전송할 수 있다.
3) 오드 페이지 리드 동작(S640)
이븐 페이지 리드 동작 단계(S610) 이후. 제어부(120)는 복수의 비트 라인들(BL0 to BL7) 중 오드 비트 라인들(BL1, BL3, BL5 및 BL7)을 통해 데이터를 리드할 수 있다. 리드된 데이터는 각각 오드 페이지 버퍼들(PB1, PB3, PB5 및 PB7)에 저장될 수 있다.
4) 제1 및 제2 오드 페이지 전송 동작(S650 & S660).
오드 페이지 버퍼들(PB1, PB3, PB5 및 PB7)에 데이터가 저장되면, 제어부(120)는 제1 오드 페이지 버퍼들(PB1 및 PB3)에 저장된 데이터를 전송하면서, 동시에 제2 오드 페이지 버퍼들(PB5 및 PB7)에 저장된 데이터를 전송할 수 있다. 이를 위해, 제어부(120)는 제1 오드 페이지 버퍼들(BL1 및 BL3)에 해당하는 제3 전송 신호들(TRAN1 및 TRAN3)을 순차적으로 활성화하면서, 동시에, 제2 오드 페이지 버퍼들(BL5 및 BL7)에 해당하는 제4 전송 신호들(TRAN5 및 TRAN7)을 순차적으로 활성화할 수 있다.
활성화되는 제3 전송 신호들(TRAN1 및 TRAN3)에 응답해, 제1 오드 페이지 버퍼들(BL1 및 BL3)은 저장된 데이터를 순차적으로 제1 공통 노드(CN1)로 전송할 수 있다. 또한, 활성화되는 제4 전송 신호들(TRAN5 및 TRAN7)에 응답해, 상기 제2 오드 페이지 버퍼들(BL5 및 BL7)은 저장된 데이터를 순차적으로 제2 공통 노드(CN2)로 전송할 수 있다.
본 발명의 실시예에 따라, 1/2 페이지 리드 동작을 수행하는 이븐(또는, 오드) 페이지 버퍼들이 나머지 오드(또는, 이븐) 페이지 버퍼들과 라인을 공유하고, 공유된 라인을 바탕으로 라인 증가 없이, 리드된 데이터를 병렬로 전송할 수 있다. 따라서, 메모리 장치의 회로 면적이나 동작 로드의 증가 없이 리드 동작에 걸리는 시간을 감소시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다. 그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 안 되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

Claims (20)

  1. 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    1/2 페이지 리드 동작을 수행하여 상기 메모리 셀들 중 짝수 번째 메모리 셀들로부터 데이터를 리드하는 페이지 버퍼부, 상기 페이지 버퍼부는 상기 짝수 번째 메모리 셀들로부터 리드된 데이터를 저장하는 다수의 이븐 페이지 버퍼들을 포함하고; 및
    상기 이븐 페이지 버퍼들 중 제1 이븐 페이지 버퍼들에 저장된 데이터를 제1 공통 노드를 통해 순차적으로 전송하여 제1 캐시 버퍼들에 저장하도록 제어하고, 그와 동시에 상기 이븐 페이지 버퍼들 중 제2 이븐 페이지 버퍼들에 저장된 데이터를 제2 공통 노드를 통해 순차적으로 전송하여 제3 캐시 버퍼들에 저장하도록 제어하는 제어부를 포함하는
    메모리 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 페이지 버퍼부는 상기 1/2 페이지 리드 동작을 수행하여 상기 메모리 셀들 중 홀수 번째 메모리 셀들로부터 데이터를 리드하고, 상기 홀수 번째 메모리 셀들로부터 리드된 데이터를 저장하는 다수의 오드 페이지 버퍼들을 포함하는 메모리 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제2항에 있어서,
    상기 제어부는 상기 오드 페이지 버퍼들 중 제1 오드 페이지 버퍼들에 저장된 데이터를 상기 제1 공통 노드를 통해 순차적으로 전송하여 제2 캐시 버퍼들에 저장하도록 제어하고,그와 동시에 상기 오드 페이지 버퍼들 중 제2 오드 페이지 버퍼들에 저장된 데이터를 상기 제2 공통 노드를 통해 순차적으로 전송하여 제4 캐시 버퍼들에 저장하도록 제어하는 메모리 장치.
  4. 삭제
  5. 삭제
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제어부는 상기 제1 및 제2 이븐 페이지 버퍼들에 대응하여 동일한 전송 신호를 생성하는 메모리 장치.
  7. 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    상기 복수의 메모리 셀들 중 제1 짝수 번째 메모리 셀들로부터 데이터를 리드해서 저장하는 다수의 제1 이븐 페이지 버퍼들;
    상기 복수의 메모리 셀들 중 제1 홀수 번째 메모리 셀들로부터 데이터를 리드해서 저장하는 다수의 제1 오드 페이지 버퍼들; 및
    상기 제1 이븐 페이지 버퍼들 및 상기 제1 오드 페이지 버퍼들에 각각 대응하는 다수의 제1 캐시 버퍼들 및 다수의 제2 캐시 버퍼들을 포함하고, 상기 제1 및 제2 캐시 버퍼들은 제1 공통 노드를 통해 대응하는 페이지 버퍼로부터 전송되는 데이터를 저장하는
    메모리 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제7항에 있어서,
    상기 복수의 메모리 셀들 중 제2 짝수 번째 메모리 셀들로부터 데이터를 리드해서 저장하는 다수의 제2 이븐 페이지 버퍼들;
    상기 복수의 메모리 셀들 중 제2 홀수 번째 메모리 셀들로부터 데이터를 리드해서 저장하는 다수의 제2 오드 페이지 버퍼들; 및
    상기 제2 이븐 페이지 버퍼들 및 상기 제2 오드 페이지 버퍼들에 각각 대응하는 다수의 제3 캐시 버퍼들 및 다수의 제4 캐시 버퍼들을 포함하고, 상기 제3 및 제4 캐시 버퍼들은 제2 공통 노드를 통해 대응하는 페이지 버퍼로부터 전송되는 데이터를 저장하는 메모리 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서,
    상기 제1 및 제2 이븐 페이지 버퍼들은 1/2 페이지 리드 동작을 수행하여 상기 제1 및 제2 짝수 번째 메모리 셀들로부터 데이터를 리드해서 저장하는 메모리 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서,
    상기 제1 이븐 페이지 버퍼들이 상기 제1 짝수 번째 메모리 셀들로부터 리드된 데이터를 상기 제1 공통 노드로 순차적으로 전송할 때, 동시에 상기 제2 이븐 페이지 버퍼들은 상기 제2 짝수 번째 메모리 셀들로부터 리드된 데이터를 상기 제2 공통 노드로 순차적으로 전송하는 메모리 장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서,
    상기 제1 및 제2 이븐 페이지 버퍼들이 상기 제1 및 제2 짝수 번째 메모리 셀들로부터 데이터를 리드하면, 상기 제1 및 제2 오드 페이지 버퍼들이 상기 제1 및 제2 홀수 번째 메모리 셀들로부터 데이터를 리드하는 메모리 장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 제1 오드 페이지 버퍼들이 상기 제1 홀수 번째 메모리 셀들로부터 리드된 데이터를 상기 제1 공통 노드로 순차적으로 전송할 때, 동시에 상기 제2 오드 페이지 버퍼들은 상기 제2 홀수 번째 메모리 셀들로부터 리드된 데이터를 상기 제2 공통 노드로 순차적으로 전송하는 메모리 장치.
  13. 1/2 페이지 리드 동작에 따라, 복수의 비트 라인들 중 이븐 비트 라인들 통해 데이터를 리드해서 이븐 페이지 버퍼들에 저장하는 제1저장단계; 및
    상기 이븐 페이지 버퍼들 중 제1 이븐 페이지 버퍼들에 저장된 데이터를 제1 공통 노드를 통해 순차적으로 전송하여 제1 캐시 버퍼들에 저장하면서, 동시에 상기 이븐 페이지 버퍼들 중 제2 이븐 페이지 버퍼들에 저장된 데이터를 제2 공통 노드를 통해 순차적으로 전송하여 제3캐시 버퍼들에 저장하는 제1전송단계를 포함하는,
    메모리 장치의 동작 방법.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제13항에 있어서,
    상기 제1전송단계는,
    상기 제1 이븐 페이지 버퍼들에 해당하는 제1 전송 신호들을 순차적으로 활성화하면서, 동시에, 상기 제2 이븐 페이지 버퍼들에 해당하는 제2 전송 신호들을 순차적으로 활성화하는 단계를 포함하는 메모리 장치의 동작 방법.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제14항에 있어서,
    상기 제1전송단계는,
    상기 제1 전송 신호에 응답해, 상기 제1 이븐 페이지 버퍼들에 저장된 데이터를 순차적으로 제1 공통 노드로 전송하는 단계; 및
    상기 제2 전송 신호에 응답해, 상기 제2 이븐 페이지 버퍼들에 저장된 데이터를 순차적으로 제2 공통 노드로 전송하는 단계 더 포함하는 메모리 장치의 동작 방법.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제15항에 있어서,
    상기 제1저장단계 이후,
    상기 복수의 비트 라인들 중 오드 비트 라인들을 통해 데이터를 리드해서 오드 페이지 버퍼들에 저장하는 제2저장단계; 및
    상기 오드 페이지 버퍼들 중 제1 오드 페이지 버퍼들에 저장된 데이터를 상기 제1 공통 노드를 통해 순차적으로 전송하여 제2 캐시 버퍼들에 저장하면서, 동시에 상기 오드 페이지 버퍼들 중 제2 오드 페이지 버퍼들에 저장된 데이터를 상기 제2 공통 노드를 통해 순차적으로 전송하여 제4캐시 버퍼들에 저장하는 제2전송단계를 더 포함하는 메모리 장치의 동작 방법.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제16항에 있어서,
    상기 제2전송단계는,
    상기 제1 오드 페이지 버퍼들에 해당하는 제3 전송 신호들을 순차적으로 활성화하면서, 동시에, 상기 제2 오드 페이지 버퍼들에 해당하는 제4 전송 신호들을 순차적으로 활성화하는 단계를 포함하는 메모리 장치의 동작 방법.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제17항에 있어서,
    상기 제2전송단계는,
    상기 제3 전송 신호에 응답해, 상기 제1 오드 페이지 버퍼들에 저장된 데이터를 순차적으로 상기 제1 공통 노드로 전송하는 단계; 및
    상기 제4 전송 신호에 응답해, 상기 제2 오드 페이지 버퍼들에 저장된 데이터를 순차적으로 상기 제2 공통 노드로 전송하는 단계를 더 포함하는 메모리 장치의 동작 방법.
  19. 삭제
  20. 삭제
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