TWI523036B - 半導體記憶裝置 - Google Patents

Description

半導體記憶裝置

本發明涉及一種NAND型快閃記憶體等半導體記憶裝置，尤其是涉及一種利用非揮發性記憶體的頁面緩衝器(page buffer)。

衆所周知，NAND型的快閃記憶體包括：記憶單元陣列，包含將多個記憶單元串聯連接而成的NAND串；及頁面緩衝器，連接於記憶陣列的位元線。頁面緩衝器保持從記憶陣列的被選擇出的頁面傳輸的數據、或保持編寫至被選擇出的頁面的數據。揭示一種快閃記憶體，其中所述頁面緩衝器包括數據暫存器(data register)及高速緩衝暫存器(cache register)，而實現讀取及編寫的高速化(專利文獻1)。

[背景技術文獻]

[專利文獻]

[專利文獻1]日本專利特開2013-118031號公報

以往的NAND型的快閃記憶體中，保持從記憶陣列讀取的頁面數據、或保持寫入至記憶陣列的頁面數據的頁面緩衝器是 揮發性的電路，例如包括交叉耦合著互補金屬氧化物半導體反相器的鎖存電路。

圖1是說明以往的快閃記憶體的頁面緩衝器/感測電路的概略動作的圖。頁面緩衝器/感測電路10包括：感測電路12，經由位元線選擇晶體管BSEL而連接於記憶陣列的各位元線BL；數據暫存器14，保持由感測電路12感測到的數據，或保持用來進行編程的數據；傳輸閘極16，可在其與數據暫存器14之間進行雙向數據傳輸；高速緩衝暫存器18，連接於傳輸閘極16；及傳輸閘極20，可在高速緩衝暫存器18與朝向輸入輸出緩衝器的數據傳輸線之間進行雙向數據傳輸。

圖2是說明編程及讀取時的頁面緩衝器的動作的流程圖。NAND型快閃記憶體的編程及讀取是以頁為單位來進行。在進行編程時，由未圖示的輸入輸出緩衝器接收的編程數據經由數據傳輸線及傳輸閘極20而被輸入至高速緩衝暫存器18(S100)，所輸入的編程數據經由傳輸閘極16而被傳輸至數據暫存器14(S102)。感測電路12根據數據暫存器14所保持的編程數據，設定位元線的電位，對所選擇的頁面的字線施加編程電壓，而對記憶陣列MA執行編程(S104)。

在讀取時，記憶陣列MA的被選擇出的頁面的數據經由位元線而由感測電路12感測到(S110)，所感測到的數據保持在數據暫存器14(S112)。所保持的數據經由傳輸閘極16而被傳輸至高速緩衝暫存器18，接著，經由傳輸閘極20而被從高速緩衝暫 存器18輸出至輸入輸出緩衝器(S114)。

這種以往的頁面緩衝器/感測電路10由於包括閂鎖器等揮發性記憶元件，所以有如下課題。

第一，如果利用CMOS鎖存電路等構成頁面緩衝器，其所占面積會變大，結果，無法實現快閃記憶體的小型化。

第二，因為頁面緩衝器為揮發性，所以如果斷開電源，數據會消失。例如，當電源再次接通時，在希望參考電源剛斷開之前所讀取的數據、或所編寫的數據的情况下，因為在頁面緩衝器中未儲存數據，所以有必須存取記憶陣列這一不良情况。

第三，NAND快閃記憶體中是以頁為單位進行存取來進行數據的讀取/編寫。如果對同一頁面連續編寫大小比一頁小的數據，可省去頁面選擇時間，而縮短編程時間，另一方面，可對同一頁面連續編程的次數有限。在記憶單元儲存二進制數據的快閃記憶體中，可對同一頁面連續編程的次數例如被限制為4次。這是因為如果對同一頁面重複多次執行編程，會對該頁面的字線重複施加高電壓，而對相鄰頁面的記憶單元的閾值造成不良影響。因此，如果每頁為2 K字節，可每次對同一頁面連續編寫4次，每次編寫512字節的數據。換句話說，意味著在大小比512字節小的數據的情况下，即便連續地對同一頁面編程，也無法對頁面整體編程。今後，如果頁面大小變大，可通過對同一頁面連續編程而實現對頁面整體的編程的最小數據大小變大。

本發明的目的在於解决上述以往的課題，而提供一種可高速動作、且可靈活地進行數據的讀取及編寫的半導體記憶裝置。

本發明的半導體記憶裝置包括：記憶陣列，形成著多個記憶元件；選擇機構，選擇所述記憶陣列的頁面；數據保持機構，結合於所述記憶陣列，且可保持從所述記憶陣列的被選擇出的頁面讀取的數據或編寫至被選擇出的頁面的數據；輸入輸出機構，接收從外部輸入的數據，或接收輸出至外部的數據；以及控制機構，控制數據的讀取及編寫；且所述數據保持機構包括：第一數據保持部，包括可保持大小與所述記憶陣列的頁面對應的數據的揮發性記憶元件；第二數據保持部，包括可保持大小與所述記憶陣列的頁面對應的數據的非揮發性記憶元件；第一數據傳輸機構，連接於第一數據保持部與所述輸入輸出機構之間，且可進行雙向數據傳輸；及第二數據傳輸機構，連接於第二數據保持部與所述輸入輸出機構之間，且可進行雙向數據傳輸；且第一及第二數據傳輸機構所進行的傳輸是由所述控制機構控制。

優選所述數據保持機構還包括第三數據傳輸機構，該第三數據傳輸機構連接於第一數據保持部與第二數據保持部之間，且可進行雙向數據傳輸，第三數據傳輸機構是由所述控制機構來控制。優選所述控制機構根據從外部接收的指令，控制第一數據傳輸機構、第二數據傳輸機構及第三數據傳輸機構。優選所述控制機構在設有編寫至由第二數據保持部選擇出的頁面的數據時， 使儲存在第二數據保持部的數據編寫至所述記憶陣列的被選擇出的頁面。優選所述控制機構在儲存了由第二數據保持部選擇出的頁面的數據時，使儲存在第二數據保持部的數據經由第二數據傳輸機構輸出至所述輸入輸出機構。優選所述控制機構在未儲存由第二數據保持部選擇出的頁面的數據時，使從記憶陣列的被選擇出的頁面讀取的數據輸出至所述輸入輸出機構，並且使第二數據保持部保持該數據。優選所述控制機構使第一數據保持部所保持的數據經由第一數據傳輸機構而輸出至所述輸入輸出機構。優選第二數據保持部構成為包括電阻變化型的記憶元件。

根據本發明，通過使與記憶陣列結合的數據保持部機構中所含的第二數據保持部為非揮發性記憶元件，可存取第二數據保持部所儲存的數據，與存取記憶陣列的情况相比，可實現數據的讀取等的高速化。此外，通過在第一數據保持部及第二數據保持部與輸入輸出機構之間實現數據的雙向收發，可與用戶的要求相應地靈活地提供讀取及編寫動作。

10、160‧‧‧頁面緩衝器/感測電路

12、162‧‧‧感測電路

14、164‧‧‧數據暫存器

16、20、166‧‧‧傳輸閘極

18、170‧‧‧高速緩衝暫存器

100‧‧‧快閃記憶體

110‧‧‧記憶陣列

120‧‧‧輸入輸出緩衝器

130‧‧‧地址暫存器

140‧‧‧控制器

150‧‧‧字線選擇電路

172‧‧‧RRAM

172A‧‧‧電阻元件

174、178‧‧‧傳輸閘極

176‧‧‧存取晶體管

180‧‧‧列選擇電路

190‧‧‧內部電壓產生電路

Ax‧‧‧行地址信息

Ay‧‧‧列地址信息

BL、GBL(GBL1~GBLn)‧‧‧位元線

BLCD‧‧‧傳輸晶體管

BLCLM‧‧‧鉗位晶體管

BSEL、TD‧‧‧位元線選擇晶體管

BLK(0)、BLK(1)、‧‧‧、BLK(m)‧‧‧區塊

Cp‧‧‧電容器

Cy‧‧‧選擇信號

DL‧‧‧數據傳輸線

MCi(i=0、1、‧‧‧、63)‧‧‧記憶單元

N1、N2‧‧‧節點

NU‧‧‧NAND串單元

PRE‧‧‧預先充電用晶體管

SGD、SGS‧‧‧選擇閘極線

SL‧‧‧共用源極線

SNS‧‧‧感測節點

TS‧‧‧源極線選擇晶體管

Vdd‧‧‧電源

Vers‧‧‧删除電壓

Vpass‧‧‧通過電壓

Vprog‧‧‧編程電壓

Vread‧‧‧讀取通過電壓

WLi(i=0、1、‧‧‧、63)‧‧‧字線

圖1是表示以往的快閃記憶體的頁面緩衝器/感測電路的概略構成的圖。

圖2(A)、圖2(B)是說明以往的快閃記憶體的編程及讀取 時的頁面緩衝器的動作的流程圖。

圖3是表示本發明的實施例的快閃記憶體的一構成例的框圖。

圖4是表示快閃記憶體的NAND串的構成的電路圖。

圖5是表示快閃記憶體進行各動作時施加的電壓的一例的表。

圖6是表示本發明的實施例的頁面緩衝器/感測電路及高速緩衝暫存器的構成的圖。

圖7是表示高速緩衝暫存器中使用的電阻變化型記憶元件的一例的圖。

圖8(A)、圖8(B)、圖8(C)是說明利用本發明的實施例的快閃記憶體的高速緩衝暫存器時的動作例的圖。

圖9是說明利用本發明的實施例的快閃記憶體的高速緩衝暫存器時的編寫動作的一例的流程圖。

圖10(A)、圖10(B)、圖10(C)是說明未利用本發明的實施例的快閃記憶體的高速緩衝暫存器時的動作例的圖。

圖11是說明未利用本發明的實施例的快閃記憶體的高速緩衝暫存器時的讀取動作的一例的流程圖。

以下，參照附圖對本發明的實施方式詳細地進行說明。另外，應注意附圖是為了便於理解說明，而强調各部進行表示， 與實際的器件的比例並不相同。

[實施例]

圖3是表示本發明的實施例的快閃記憶體的構成的框圖。不過，此處所示的構成是例示，本發明的快閃記憶體並不一定限定於這種構成。

本實施例的快閃記憶體100構成為包括：記憶陣列110，形成著排列成矩陣狀的多個記憶單元；輸入輸出緩衝器120，連接於外部輸入輸出端子I/O，且保持輸入輸出數據；地址暫存器130，接收來自輸入輸出緩衝器120的地址數據；控制器140，根據來自輸入輸出緩衝器120的指令數據及未圖示的外部控制信號(指令鎖存使能(Command latch enable，CLE)信號或地址鎖存使能(Address latch enable，ALE)信號等)等，來控制各部；字線選擇電路150，將來自地址暫存器130的行地址信息Ax解碼，根據解碼結果，來進行區塊的選擇及字線的選擇等；頁面緩衝器/感測電路160，保持從由字線選擇電路150選擇出的頁面讀取的數據，或保持對被選擇出的頁面的寫入數據；高速緩衝暫存器170，可利用非揮發性記憶元件來保持數據；列選擇電路180，將來自地址暫存器130的列地址信息Ay解碼，根據該解碼結果，來選擇頁面緩衝器160及/或高速緩衝暫存器170內的列數據；以及內部電壓產生電路190，產生進行數據的讀取、編寫及删除等所需的電壓(編程電壓Vpgm、通過電壓Vpass、讀取通過電壓Vread、删除電壓Vers等)。輸入輸出緩衝器120是通過數據傳輸線DL而連接於頁 面緩衝器/感測電路160及高速緩衝暫存器170，數據傳輸線DL可實現預定的比特寬度(例如8比特或16比特)的並列數據的收發。

記憶陣列110具有沿列方向配置的多個區塊BLK(0)、BLK(1)、‧‧‧、BLK(m)。在區塊的其中一端部，配置著頁面緩衝器/感測電路160。不過，頁面緩衝器/感測電路160也可配置在區塊的另一端部或區塊兩側的端部。在每個區塊中，形成著多個串聯連接多個記憶單元而成的NAND串單元NU。

圖4是表示NAND串單元NU的一例的電路圖。如該圖所示，在每個區塊中，沿行方向排列著串聯連接多個記憶單元而成的n個NAND串NU。每個NAND串NU包括串聯連接的多個記憶單元MCi(i=0、1、‧‧‧、63)、連接於記憶單元兩端的位元線選擇晶體管TD、及源極線選擇晶體管TS，位元線選擇晶體管TD的漏極連接於相對應的1條位元線GBL，源極線選擇晶體管TS的源極連接於共用源極線SL。記憶單元MCi的控制閘極連接於字線WLi，選擇晶體管TD、TS的閘極連接於與字線WL並排的選擇閘極線SGD、SGS。

字線選擇電路150根據行地址Ax來進行區塊的選擇、字線WL的選擇，且對選擇字線/非選擇字線施加與動作相對應的電壓。而且，字線選擇電路150經由選擇閘極信號SGS、SGD而選擇性地驅動選擇晶體管TD、TS。位元線GBL1~GBLn經由位元線選擇電路等而結合於頁面緩衝器/感測電路160。

典型而言，記憶單元具有MOS結構，該MOS結構包括：源極/漏極，是形成在P阱內的N型擴散區域；隧道氧化膜，形成在源極/漏極間的通道上；浮置閘極，形成在隧道氧化膜上；及控制閘極，隔著介電膜而形成在浮置閘極上。P阱例如是形成於形成在P型矽基板內的N阱內。當在浮置閘極未累積電荷時，也就是寫入數據“1”時，閾值處於負狀態，記憶單元為常導通。當在浮置閘極累積了電子時，也就是寫入數據“0”時，閾值轉變為正，記憶單元成為常斷開。而且，記憶單元既可為儲存二進制數據的單元，也可為儲存多值數據的單元。

圖5是表示快閃記憶體進行各動作時施加的偏壓電壓的一例的表格。在讀取動作中，對位元線施加某一正電壓，對被選擇出的字線施加某電壓(例如0V)，對非選擇字線施加讀取通過電壓(例如4.5V)，對選擇閘極線SGD、SGS施加正電壓(例如4.5V)，將位元線選擇晶體管TD、源極線選擇晶體管TS接通，且對共用源極線施加0V。在編寫(寫入)動作中，對被選擇出的字線施加高電壓的編程電壓Vprog(15~20V)，對非選擇的字線施加中間電位(例如10V)，使位元線選擇晶體管TD接通，使源極線選擇晶體管TS斷開，且將與“0”或“1”的數據相應的電位供給至位元線GBL。在删除動作中，對區塊內的被選擇出的字線施加0V，對P阱施加高電壓(例如18V)，且使選擇閘極線SGD、SGS浮動。

圖6是表示本發明的實施例的頁面緩衝器/感測電路及高 速緩衝暫存器的構成的圖。如該圖所示，頁面緩衝器/感測電路160經由位元線選擇電路的位元線選擇晶體管BSEL而連接於記憶陣列的位元線GBL0~GBLn。這裏應注意的是，頁面緩衝器/感測電路160雖然與以往相同包括感測電路162及數據暫存器164，但是不包括如圖1所示的揮發性高速緩衝暫存器18。本實施例中，例如包括使用了電阻變化型電阻隨機存取記憶體的非揮發性高速緩衝暫存器170，代替該高速緩衝暫存器18。

感測電路162及數據暫存器164優選構成為包括每頁的比特數的感測元件及記憶元件。感測電路162包括：鉗位晶體管(clamp transistor)BLCLM，經由位元線選擇晶體管BSEL而與位元線串聯連接；預先充電用晶體管PRE，連接於感測節點SNS；電容器Cp，連接於感測節點SNS；及傳輸晶體管BLCD，連接於感測節點SNS與數據暫存器164之間。感測電路162的晶體管為N型MOS晶體管，這些晶體管是根據來自控制器140的控制信號而選擇性地接通或斷開。當進行讀取時，預先充電用晶體管PRE接通，從電源Vdd供給的預先充電電位經由鉗位晶體管BLCLM而對被選擇出的位元線充電。感測節點SNS保持之後所讀取的H電平(level)或L電平的電位，感測節點SNS的電位是通過將傳輸晶體管BLCD接通而傳輸至數據暫存器164，與感測節點SNS的電位相對應的邏輯電平由數據暫存器164保持。當進行編程時，感測電路162將與數據暫存器164所保持的數據相對應的電壓施加至位元線。頁面緩衝器/感測電路160還在數據暫存器164與朝 向輸入輸出緩衝器120的數據傳輸線DL之間包括傳輸閘極166，而可在數據暫存器164與輸入輸出緩衝器120之間進行雙向數據傳輸。傳輸閘極166包括每頁的比特數的並列連接的NMOS晶體管，對各晶體管的閘極輸入來自控制器140的控制信號，而控制晶體管的傳輸動作。

高速緩衝暫存器170包括構成每頁的比特數的記憶元件的RRAM172及存取晶體管176、以及傳輸閘極174、178。傳輸閘極174連接於形成在感測電路162與數據暫存器164間的節點N1、和RRAM172的節點N2之間，傳輸閘極178連接於節點N2與數據傳輸線DL之間。傳輸閘極174、178是每頁的比特數的並列連接的NMOS晶體管，對傳輸閘極174、178的閘極輸入來自控制器140的控制信號，而控制晶體管的接通、斷開、即傳輸動作。

RRAM172包括如下元件：利用因電壓施加所導致的電阻的大幅變化，且依據施加電壓的方向而使電阻可變。圖7是表示電阻變化型記憶元件的構成的圖。電阻變化型記憶元件在位元線BL與源極線SL之間，具有電阻因偏壓的方向及强弱而變化的電阻元件172A、及與電阻元件172A串聯連接的存取晶體管176。在對電阻元件172A設置預定的電阻值時，從VB施加一定的偏壓。在重置電阻元件172A的電阻值時，從SL施加一定的偏壓。在存取晶體管176的閘極連接著選擇信號Cy，選擇信號Cy是從列選擇電路180被供給。當存取晶體管176接通時，電流在位元線BL與源極線SL之間流通，電流值成為與電阻元件172A的電 阻值相對應的大小。例如，在以從位元線BL朝向源極線SL的方式而對電阻元件172A施加偏壓的情况下，在節點N1產生一定的電位，源極線例如接地，在以從源極線SL朝向位元線BL的方式而對電阻元件172A施加偏壓的情况下，節點N1接地，在源極線SL產生一定的電位。像這樣，RRAM172是利用電阻元件172A及存取晶體管176而形成1個記憶元件，記憶元件既可排列成一維狀而構成，也可排列成包括行及列的二維狀而構成。在後者的情况下，為了選擇RRAM，需要行地址。

由於RRAM172為非揮發性，所以在斷開對快閃記憶體供給的電源後，也可保持數據，且當電源再次接通時，可利用高速緩衝記憶體170所保持的數據。此外，RRAM172有以下優點：由於利用電壓改寫數據(電流為微量)，所以耗電量小，且由於為包括1晶體管+1電阻的相對較為簡單的結構，所以單元面積較小而為約6F²(F為配線的直徑，為幾十奈米左右)，可實現高密度化，且讀取時間為10毫微秒左右，和動態隨機存取記憶體一樣快。

RRAM172的設置/重置、即二進制數據的編寫/删除可利用控制器140、字線選擇電路150、列選擇電路180、感測電路162來進行。不過，也可準備RRAM172專用的進行設置/重置的電路。

本實施例的頁面緩衝器/感測電路160及高速緩衝暫存器170在與朝向輸入輸出緩衝器120的數據傳輸線DL之間包括傳輸閘極166、178，選擇哪一路徑執行數據的讀取或編寫可根據指令來決定。控制器140根據從外部接收的指令，來控制記憶陣列110、 頁面緩衝器/感測電路160、高速緩衝暫存器170間的傳輸閘極166、174、178等記憶體整體。該控制可優選通過執行內部記憶體中所準備的程序，而進行讀取、編寫、删除等的各種序列。

例如，在連續進行記憶陣列的頁面讀取的情况下，與以往同樣地，從選擇頁面P1讀取的數據經由位元線而被傳輸至感測電路162，由感測電路162感測到的數據是保持在數據暫存器164。在向感測電路162傳輸從下一選擇頁面P2讀取的數據的期間，數據暫存器164所保持的數據經由節點N1及傳輸閘極174而由RRAM172保持。在向感測電路162傳輸從下一選擇頁面P3讀取的數據的期間，RRAM172所保持的數據經由傳輸閘極178而輸出至數據傳輸線DL、即輸入輸出緩衝器120，而且，數據暫存器164所保持的數據經由傳輸閘極174而被傳輸至RRAM172。

在某一動作形態下，RRAM172所保持的數據可經由傳輸閘極178而直接輸出至數據傳輸線DL、即輸入輸出緩衝器120，相反地，輸入至輸入輸出緩衝器120的數據可經由數據傳輸線DL及傳輸閘極178而由RRAM172儲存。

在某一動作形態下，數據暫存器164所保持的數據可經由傳輸閘極166而直接輸出至數據傳輸線DL、即輸入輸出緩衝器120，相反地，輸入至輸入輸出緩衝器120的數據可經由數據傳輸線DL及傳輸閘極166而由數據暫存器164保持。

而且，控制器140可執行高速緩衝暫存器170的清除(clear)。優選在一定次數的編寫或讀取的存取(例如10次)中， 在高速緩衝暫存器170的高速緩存命中(cache hit)一次也未產生的情况下，對高速緩衝暫存器170進行清除。即，重置RRAM，使高速緩衝暫存器恢復為空的狀態。此外，優選當進行高速緩衝暫存器170的清除時，在該頁面數據未寫入至記憶陣列的情况下，在進行對記憶陣列的寫入後，對高速緩衝暫存器170進行清除。像這樣，當在一定次數的存取中未產生高速緩存命中的情况下，可通過更新高速緩衝暫存器170的內容，而使高速緩衝暫存器具有靈活性，從而使高速緩存命中率提升。

接著，對利用本實施例的快閃記憶體的高速緩衝暫存器時的動作例進行說明。圖8(A)例示數據數少於高速緩衝暫存器170的一頁的程序即部分程序(partial program)。高速緩衝暫存器170、即RRAM172包括與每頁的比特數對應的記憶元件，可將數據編寫至RRAM172的一部分。控制器140在收到部分程序的指令時，按照該程序來控制各部。繼部分程序的指令之後，行地址、列地址及程序數據被輸入輸出緩衝器120接收，利用列選擇電路180選擇RRAM172的列地址，從輸入輸出緩衝器120經由數據傳輸線DL及傳輸閘極178而傳輸程序數據，按照該程序數據，來决定對RRAM172的偏壓方向，而進行電阻元件的設置或重置。假設RRAM172構成為行及列的二維陣列狀，進行部分程序時接收的行地址是用來選擇RRAM172的行。因為進行部分編程時接收的行地址是用作是否對記憶陣列的被選擇出的頁面中的同一頁面編程的判定信息，所以控制器140是將對高速緩衝暫存器170進行編程 時的行地址或其動作歷程預先儲存在內部記憶體中。

圖8(B)表示讀取高速緩衝暫存器170所儲存的數據的例子。控制器140在收到高速緩存讀取(cache read)的指令時，按照該指令來控制各部。繼高速緩存讀取的指令之後，行地址及列地址被輸入輸出緩衝器120接收，利用列選擇電路180選擇RRAM172的列地址，從所選擇的列地址讀取的數據經由傳輸閘極178而輸出至輸入輸出緩衝器120。

從高速緩衝暫存器讀取數據時也可根據通常的讀取指令進行。在該情况下，控制器140判定是否正在利用所接收的行地址及列地址對高速緩衝暫存器進行編程。

圖8(C)表示使用高速緩衝暫存器的頁面編程的例子。當利用對高速緩衝暫存器170的部分程序，而對一頁數據的高速緩存程序的編寫結束時，高速緩衝暫存器170的一頁數據被編寫至記憶陣列的頁面。圖9是用來說明圖8(C)的動作的流程圖。

從外部的主機側計算機向快閃記憶體發送利用高速緩存的頁面編程的指令，該指令由控制器140接收(S200)。控制器140判定高速緩存是否命中、或高速緩存是否為空(S202)。也就是說，高速緩存是否命中是判定編寫至記憶陣列的同一頁面的數據是否已被編寫至高速緩衝暫存器170。在該判定中，利用已被編寫至高速緩衝暫存器170的數據的行地址，如果行地址一致，判定為對同一頁面進行的編程。

控制器140當在步驟S202中判定出“是”的情况下，將 輸入至輸入輸出緩衝器120的數據編寫至高速緩衝暫存器170(S204)。接著，控制器140判定高速緩衝記憶體170是否因該數據的編寫而被寫滿、即是否已編寫一頁數據(S206)。如果編寫至高速緩衝暫存器170的數據已滿，將高速緩衝暫存器170的數據經由傳輸閘極174傳輸至節點N1(S208)，傳輸至節點N1的數據由數據暫存器164保持。然後，感測電路162將與數據暫存器164所保持的數據相對應的電位供給至位元線BL，而完成對記憶陣列110的被選擇出的區塊的被選擇出的頁面的編程(S210)。另一方面，當在步驟S202中判定出“否”的情况下，因為對不同的頁面進行編程或高速緩存不為空，所以輸入輸出緩衝器120的數據被輸入至數據暫存器164(S212)，接著，感測電路162將與數據暫存器164所保持的數據相對應的電位供給至位元線BL，而完成對記憶陣列110的被選擇出的區塊的被選擇出的頁面的編程(S214)。

由於可實現這種利用高速緩衝暫存器的編程，所以，可避免以往的制約、即對同一頁面連續編程的次數受到限制。例如，當對同一頁面連續編程的次數被限制為4次時，在以往的編程中，1/4頁的數據大小成為用來將一頁寫滿的最小的編程單位。與此相對，本實施例中，可將數據大小比一頁小的數據編寫至非揮發性高速緩衝暫存器170，當高速緩衝暫存器被寫滿時，將其數據編寫至記憶陣列即可，因此，像NAND串陣列這樣不受編程次數的限制，便可使所需大小的數據大小、或數據大小比1/4頁的數據小的數據儲存於記憶陣列的被選擇出的頁面。

接著，對未利用本實施例的快閃記憶體的高速緩衝暫存器的動作例進行說明。圖10(A)例示無高速緩存狀態下的頁面編程。控制器140如果收到無高速緩存狀態下的頁面編程，將輸入輸出緩衝器120所接收的數據經由傳輸閘極166傳輸至數據暫存器164，感測電路162根據數據暫存器164所保持的數據，來對記憶陣列執行頁面編程。因為未經由高速緩衝暫存器170，所以可實現頁面編程所需時間的縮短化。

圖10(B)例示無高速緩存狀態下的頁面讀取。控制器140如果收到指令，使從記憶陣列110的被選擇出的頁面讀取的數據經由感測電路162傳輸至數據暫存器164，且使數據暫存器164所保持的數據經由傳輸閘極166及數據傳輸線DL直接輸出至輸入輸出緩衝器120。

圖10(C)例示從數據暫存器164向高速緩衝暫存器170的數據傳輸。在該情况下，數據暫存器164所保持的數據是經由節點N1及傳輸閘極174被傳輸至RRAM172。

圖11是說明本實施例中的讀取動作的一例的流程圖。控制器140如果收到指令(S300)，接著判定高速緩存是否命中(S302)。高速緩存是否命中是指被選擇出的頁面的數據是否儲存在高速緩衝暫存器。如果像圖8(C)那樣進行利用高速緩存的頁面編程，在高速緩衝暫存器170中，有儲存著與儲存在記憶陣列的數據相同的數據的可能性，在這種情况下，從高速緩衝暫存器170讀取數據可縮短讀取時間。因此，當在步驟S302中為“是” 的情况下，將儲存在高速緩衝暫存器170的數據經由傳輸閘極178輸出至輸入輸出緩衝器120(S304)。

另一方面，當高速緩存未命中時，也就是在步驟S302中為“否”時，從記憶陣列的被選擇出的頁面讀取數據(S306)，接著，利用控制器140判定高速緩衝暫存器是否為空(S308)。在高速緩存為空的情况下，讀取到的數據經由傳輸閘極174而被編寫至RRAM172(S310)，並且經由傳輸閘極166被輸出至輸入輸出緩衝器120。在判定出高速緩存不為空的情况下，讀取到的數據由數據暫存器164保持，且經由傳輸閘極166被輸出至輸入輸出緩衝器120(S312)。

像這樣，根據本實施例的快閃記憶體，由於高速緩衝暫存器包括非揮發性的RRAM，所以可不存取記憶陣列地高速地進行讀取，且可對記憶陣列的同一頁面編寫所需數據大小的數據，而不受對記憶陣列的同一頁面連續編程的次數的制約。

對本發明優選的實施方式進行了詳細叙述，但本發明並不限定於特定的實施方式，可在申請專利範圍所述的本發明的主旨的範圍內，進行各種變形、變更。

160‧‧‧頁面緩衝器/感測電路

162‧‧‧感測電路

164‧‧‧數據暫存器

166‧‧‧傳輸閘極

170‧‧‧高速緩衝暫存器

172‧‧‧RRAM

174、178‧‧‧傳輸閘極

176‧‧‧存取晶體管

BL‧‧‧位元線

BLCD‧‧‧傳輸晶體管

BLCLM‧‧‧鉗位晶體管

BSEL‧‧‧位元線選擇晶體管

Cp‧‧‧電容器

DL‧‧‧數據傳輸線

N1、N2‧‧‧節點

PRE‧‧‧預先充電用晶體管

SL‧‧‧共用源極線

SNS‧‧‧感測節點

Vdd‧‧‧電源

Claims (7)

1. 一種半導體記憶裝置，其特徵在於，包括：記憶陣列，形成著多個記憶元件；選擇機構，選擇所述記憶陣列的頁面；數據保持機構，結合於所述記憶陣列，且可保持從所述記憶陣列的被選擇出的頁面讀取的數據或編寫至被選擇出的頁面的數據；輸入輸出機構，接收從外部輸入的數據，或接收輸出至外部的數據；以及控制機構，控制數據的讀取及編寫；且所述數據保持機構包括：第一數據保持部，包括可保持大小與所述記憶陣列的頁面對應的數據的揮發性記憶元件；第二數據保持部，包括可保持大小與所述記憶陣列的頁面對應的數據的非揮發性記憶元件；第一數據傳輸機構，連接於第一數據保持部與所述輸入輸出機構之間，且可進行雙向數據傳輸；及第二數據傳輸機構，連接於第二數據保持部與所述輸入輸出機構之間，且可進行雙向數據傳輸；且第一及第二數據傳輸機構所進行的傳輸是由所述控制機構控制；其中所述數據保持機構還包括第三數據傳輸機構，該第三數據傳輸機構連接於第一數據保持部與第二數據保持部之間，且可進行雙向數據傳輸，第三數據傳輸機構是由所述控制機構來控制。
2. 如申請專利範圍第1項所述的半導體記憶裝置，其中所述控制機構根據從外部接收的指令，來控制第一數據傳輸機構、第二數據傳輸機構及第三數據傳輸機構。
3. 如申請專利範圍第1項所述的半導體記憶裝置，其中所述控制機構在設有編寫至由第二數據保持部選擇出的頁面的數據時，使儲存在第二數據保持部的數據編寫至所述記憶陣列的被選擇出的頁面。
4. 如申請專利範圍第1項所述的半導體記憶裝置，其中所述控制機構在儲存了由第二數據保持部選擇出的頁面的數據時，使儲存在第二數據保持部的數據經由第二數據傳輸機構而輸出至所述輸入輸出機構。
5. 如申請專利範圍第4項所述的半導體記憶裝置，其中所述控制機構在未儲存由第二數據保持部選擇出的頁面的數據時，使從記憶陣列的被選擇出的頁面讀取的數據輸出至所述輸入輸出機構，並且使第二數據保持部保持該數據。
6. 如申請專利範圍第1項所述的半導體記憶裝置，其中所述控制機構使第一數據保持部所保持的數據經由第一數據傳輸機構而輸出至所述輸入輸出機構。
7. 如申請專利範圍第1項所述的半導體記憶裝置，其中第二數據保持部構成為包括電阻變化型的記憶元件。