CN1892912B - 页面缓冲器和非易失性存储器设备 - Google Patents

页面缓冲器和非易失性存储器设备 Download PDF

Info

Publication number
CN1892912B
CN1892912B CN2006101011259A CN200610101125A CN1892912B CN 1892912 B CN1892912 B CN 1892912B CN 2006101011259 A CN2006101011259 A CN 2006101011259A CN 200610101125 A CN200610101125 A CN 200610101125A CN 1892912 B CN1892912 B CN 1892912B
Authority
CN
China
Prior art keywords
node
latch
msb
memory device
speed cache
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN2006101011259A
Other languages
English (en)
Other versions
CN1892912A (zh
Inventor
姜周我
金钟和
金武星
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN1892912A publication Critical patent/CN1892912A/zh
Application granted granted Critical
Publication of CN1892912B publication Critical patent/CN1892912B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3404—Convergence or correction of memory cell threshold voltages; Repair or recovery of overerased or overprogrammed cells
    • G11C16/3413—Circuits or methods to recover overprogrammed nonvolatile memory cells detected during program verification, usually by means of a "soft" erasing step
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/562—Multilevel memory programming aspects
    • G11C2211/5621—Multilevel programming verification
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/564—Miscellaneous aspects
    • G11C2211/5641—Multilevel memory having cells with different number of storage levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/564—Miscellaneous aspects
    • G11C2211/5642—Multilevel memory with buffers, latches, registers at input or output

Abstract

一种非易失性存储设备，其包括非易失性存储单元阵列和页面缓冲器。该页面缓冲器包括：感测节点，其选择性地连接到存储单元阵列的位线；主锁存电路，其包括第一和第二主锁存节点，其中第一主锁存节点选择性地连接到感测节点；和锁存输入节点，其选择性地连接到第一和第二主锁存节点。该页面缓冲器还包括：高速缓存锁存电路，其包括第一和第二高速缓存锁存节点；开关电路，其将第二高速缓存锁存节点选择性地连接到锁存输入节点；和共享感测电路，其连接于锁存输入节点与参考电位之间。该共享感测电路响应于感测节点的电压和第一高速缓存锁存节点的电压，将锁存输入节点选择性地连接到参考电位。

Description

页面缓冲器和非易失性存储器设备
技术领域
本发明通常涉及半导体存储设备，更具体地，本发明涉及非易失性半导体存储设备和操作非易失性存储设备的方法。
背景技术
近年来对电可编程和电可擦除非易失性存储设备的需求显著增加。这些设备的特征至少部分在于，即使在断电时也能够维持所存储的数据。具体地，但是不排它地，在诸如数码相机、蜂窝电话、个人数据助理(PDA)、和膝上型计算机的便携式设备的环境中，所谓的闪存的使用已经变得尤其普及。诸如NAND型闪存之类的闪存能够在相对小的面积上存储大量的数据。
作为背景讨论，下面阐述闪存单元和闪存设备潜在的基本操作原理。然而，应当清楚地理解，下面的讨论仅仅是示例性的，并不以任何方式限制和/或限定本发明的范围。
首先参考图1A至1C描述闪存单元的操作原理。图1A图解说明了其中闪存单元晶体管连接到存储设备的字线和位线的典型配置，图1B示出了闪存单元晶体管的电路符号，以及图1C示出了闪存单元晶体管的阈值电压特性。
集中参考图1A至1C，闪存单元晶体管包括位于基底3的表面的源极区4和漏极区5。在该示例中，基底是P型的，源极区和漏极区4和5是N+型的。栅极结构布置在源极区和漏极区4和5之间限定的沟道区上。栅极结构包括浮动(floating)栅极1和控制栅极2。尽管未示出，隧道(tunneling)介电层被介入于浮动栅极1和基底P-sub的表面之间，并且另一薄氧化层(或者控制介质)被介于浮动栅极1和控制栅极2之间。在所述的示例中，漏极电压Vd是从位线BL提供的，控制栅极电压Vcg是从字线WL提供的，源极电压Vs连接到诸如地的参考电位。
闪存单元晶体管的阈值电压(或者电压)限定其自己存储的逻辑值。也就是，在单级单元(SLC)晶体管的示例中，当闪存单元晶体管处于其初始状态(也称作“擦除”状态)时，阈值电压Vth相对较低，如图1C所示。在该状态下，单元晶体管指定为具有逻辑值“1”，其通常对应于传统晶体管器件的导通(ON)状态。另一方面，当单元晶体管处于其“编程”状态(PGM)时，阈值电压Vth相对较高。该高阈值电压状态指定为具有逻辑值“0”，其通常对应于传统晶体管器件的截止(OFF)状态。
为了将单元晶体管从其初始状态变化(编程)为其编程状态，利用称作为Fowler-Nordheim(FN)隧道的处理。简言之，在控制栅极2和基底P-sub之间产生相对大的正电位差，并且基底表面上沟道内的受激电子被迫通过并陷于(trap)浮动栅极1中。这些负带电电子充当控制栅极2和基底上的沟道之间的障壁，因此增加了如图1C所示的单元晶体管的阈值电压。单元晶体管通过在控制栅极2和基底P-sub之间形成大的负电位差可以返回到其初始状态，从而形成的FN隧道将陷入的电子拉回穿过浮动栅极1和基底之间的薄氧化层，从而消除了电子障壁并且降低了阈值电压Vth。
多级单元(MLC)非易失性存储器的特征在于利用每个单元晶体管来同时存储两位或更多位的数据。图2是用于解释示例性两位非易失性单元存储器的操作的图。闪存设备中存在的大量闪存单元晶体管的阈值电压Vth通常呈现钟型(bell)曲线分布。在图2的示例中，单元晶体管可被设定在四种(4)不同阈值分布的任意一种中，也就是，第一状态、第二状态、第三状态和第四状态。具有这四种状态之一限定的分布之内的阈值电压的任意单元晶体管被分配相应的两位逻辑值，例如，如图2中所示的“11”、“10”、“00”、“01”。图2中所示的具体位分配在现有技术中已知为“灰度编码(gray-coding)”。
如上所述，当单元晶体管的阈值电压从其正常的导通状态(其擦除状态)增加为较高状态的阈值电压时，单元晶体管被称作“编程”。在图2中，到图的最左端(“11”)的阈值电压分布是擦除状态。在单元晶体管的两位编程中，执行两个连续的编程操作，也就是，最低有效位(LSB)编程模式和最高有效位(MSB)编程模式。
下面参考图3-5来描述这里LSB和MSB编程模式的示例。
首先注意，单元晶体管起初处于它的擦除状态，因此，它的初始逻辑值是“11”(图2)。在该示例中，如果要存储的数据的LSB是“0”，则执行编程操作，以便将单元晶体管的阈值电压从第一状态增加到第二状态(图3)。另一方面，如果要存储的数据的LSB是“1”，则在LSB编程模式期间不执行编程操作。这里注意，单元晶体管在LSB编程模式之后可处于第一状态或者第二状态。
接着，将要存储的数据MSB指示MSB编程模式中的操作。图4图解说明了已采用灰度编码的情况。不管单元晶体管在LSB编程模式之后是处于第一状态还是第二状态，如果要存储的数据的MSB是“1”，则在MSB模式中不执行编程。另一方面，如果要存储的数据的MSB是“0”，则编程发生取决于在LSB编程模式之后单元晶体管是处于第一状态还是第二状态。这在图4中所示的虚线中得以示出。如果要存储的数据的MSB是“0”，并且如果单元晶体管在LSB编程模式之后处于第一状态，则执行编程，以便将单元晶体管的阈值电压从第一状态变为第四状态。另一方面，如果要存储的数据的MSB是“0”，并且如果单元晶体管在LSB编程模式之后处于第二状态，则执行编程，以便将单元晶体管的阈值电压从第二状态变为第三状态。
图5类似于图4，除了已采用了二进制编码。在这种情况下，第一至第四阈值电压状态表示两位值“11”、“10”、“01”和“00”。而且，不管在LSB编程模式之后单元晶体管是处于第一状态还是第二状态，如果要存储的数据的MSB是“1”，则在MSB模式中不执行编程。另一方面，如果要存储的数据的MSB是“0”，则编程发生取决于在LSB编程模式之后单元晶体管是处于第一状态还是第二状态。这在图5中所示的虚线中得以示出。如果要存储的数据的MSB是“0”，并且如果单元晶体管在LSB编程模式之后处于第一状态，则执行编程，以便将单元晶体管的阈值电压从第一状态变为第三状态。另一方面，如果要存储的数据的MSB是“0”，并且如果单元晶体管在LSB编程模式之后处于第二状态，则执行编程，以便将单元晶体管的阈值电压从第二状态变为第四状态。
接着将参考图6和7来描述多位非易失性存储器的读取。具体地，图6图解说明了LSB读取模式，其中确定了所存储数据的LSB的逻辑值。LSB读取模式涉及第一LSB读取操作和条件性的第二LSB读取操作。在第一LSB读取操作中，第一读取电压Vread1被施加到单元晶体管的字线。如果单元晶体管作为结果处于导通，则单元晶体管一定处于第一状态(“11”)。如果单元晶体管保持截止，则通过将第二读取电压Vread2施加到单元晶体管的字线来执行第二LSB读取操作。这里，如果单元晶体管在第二LSB读取操作期间保持截止，则单元晶体管一定处于第四状态(“01”)。另一方面，如果单元晶体管在第二LSB读取操作期间导通，则所存储数据的LSB是“0”，但是所存储数据的MSB保持未知。
在灰度编码的情况中，通过单读取操作可以检测所存储数据的MSB。这在图7中得以呈现，其中通过将第三读取电压Vread3施加到存储单元的字线来进行读取操作。如果单元晶体管导通，则所存储数据的MSB是“1”。如果单元晶体管保持截止，则所存储数据的MSB是“0”。
从上面将明显看出，当与单个位非易失性存储器的检测相比时，多位非易失性存储器的多位的检测相当复杂。当设计和开发必须从单个单元晶体管中编程和读取多个位的电路时，会碰上许多挑战。
发明内容
根据本发明的一方面，提供了一种包括非易失性存储单元阵列和页面缓冲器的非易失性存储设备。该页面缓冲器包括：感测节点，其选择性地连接到存储单元阵列的位线；主锁存电路，其包括第一和第二主锁存节点，其中第一主锁存节点选择性地连接到感测节点；和锁存输入节点，其选择性地连接到第一和第二主锁存节点。该页面缓冲器还包括：高速缓存锁存电路，其包括第一和第二高速缓存锁存节点；开关电路，其将第二高速缓存锁存节点选择性地连接到锁存输入节点；和共享感测电路，其连接于锁存输入节点与参考电位之间。该共享感测电路响应于感测节点的电压和第一高速缓存锁存节点的电压，将锁存输入节点选择性地连接到参考电位。
根据本发明的另一方面，提供了一种包括主锁存电路、高速缓存锁存电路和共享感测电路的非易失性存储设备的页面缓冲器。该共享感测电路响应于感测节点和高速缓存锁存电路的电压将主锁存电路选择性地连接到参考电位。
根据本发明的再一方面，提供了一种操作非易失性存储设备的方法。存储设备包括非易失性存储单元阵列和页面缓冲器，其中该页面缓冲器包括：(a)感测节点，其选择性地连接到存储单元阵列的位线；(b)主锁存电路，其包括第一和第二主锁存节点，其中第一主锁存节点选择性地连接到感测节点；(c)锁存输入节点，其选择性地连接到第一和第二主锁存节点；(d)高速缓存锁存电路，其包括第一和第二高速缓存锁存节点；(e)开关电路，其将第二高速缓存锁存节点选择性地连接到锁存输入节点；和(f)共享感测电路，其连接于锁存输入节点与参考电位之间。所述方法包括：执行多级单元(MLC)编程操作，其包括最低有效位(LSB)编程序列及其之后的最高有效位(MSB)编程序列，其中MSB编程序列包括初始读取操作，其中(a)开关器件响应于初始感测控制信号而将第二高速缓存锁存节点连接到锁存输入节点，(b)共享感测电路响应于感测节点的电压将锁存输入节点选择性地连接到参考电位。
根据本发明的再一方面，提供了一种操作非易失性存储设备的方法，包括：响应于感测节点和高速缓存锁存电路的电压，使用共享感测电路将主锁存电路选择性地连接到参考电位。
附图说明
通过下面参考附图的详细描述，本发明的上面和其他方面以及特征将会变得更加明显，其中：
图1A至1C分别是非易失性存储单元、非易失性存储单元的电路符号、和非易失性存储的阈值电压特性的示意图；
图2图解说明了多位非易失性存储单元的阈值电压分布状态；
图3至5是用于解释多位非易失性存储单元的编程的阈值电压分布图；
图6和7是用于解释多位非易失性存储单元的读取取的阈值电压分布图；
图8是根据本发明实施例的多位非易失性存储单元的示意图；
图9是根据本发明实施例的行解码器和存储器阵列的示意图；
图10是根据本发明实施例的多位非易失性存储器件的阈值电压分布图；
图11是根据本发明实施例的多位非易失性存储器件的方框图；
图12是根据本发明实施例的页面缓冲器和相关电路的电路图；
图13是用于解释根据本发明实施例的多位非易失性存储器件的MLC模式中LSB读取的流程图；
图14至18是用于解释根据本发明实施例的多位非易失性存储器件的MLC模式中LSB读取的电路图；
图19是用于解释根据本发明实施例的多位非易失性存储器件的MLC模式中MSB读取的流程图；
图20是用于解释根据本发明实施例的多位非易失性存储器件的MLC模式中MSB读取的电路图；
图21和22是用于分别解释根据本发明实施例的多位非易失性存储器件的MLC模式中LSB编程和MSB编程的流程图；
图23至27是用于解释根据本发明实施例的多位非易失性存储器件的MLC模式中编程的电路图；
图28和29是用于分别解释根据本发明实施例的多位非易失性存储器件的SLC模式中读取和编程的流程图；和
图30至32是用于解释根据本发明实施例的多位非易失性存储器件的操作的时序图。
具体实施方式
现在将通过本发明的优选但非限制性的实施例来描述本发明。
参考图8，该示例的非易失性半导体存储设备包括存储单元阵列MCARR、页面缓冲器块PBB<63:0>、第一和第二全局输入线GDI和nGDI、全局输出线GDOUT、y寻址信号线Yp<7:0>和Yq<7:0>、锁存信号线LCH<7:0>、以及页面缓冲器解码器DECB<63:0>。
存储单元阵列MCARR包括存储单元的矩形阵列、字线WL和位线BL。在该实施例的示例中，存储单元是NAND闪存单元晶体管。
内部输入线IDI<63:0>和nIDI<63:0>、以及内部输出线IDOUT<63:0>都连接在页面缓冲器解码器DECB<63:0>与相应的页面缓冲器块PBB<63:0>之间。
第一全局输入线GDI和第二全局输入线nGDI在诸如读取模式、编程模式和擦除模式之类的预定操作间隔期间，发送相对逻辑状态的输入和控制数据。如后面将更详细解释的，页面缓冲器解码器DECB<63:0>中的每一个对数据GDI和nGDI以及y寻址数据Yq<7:0>和Yp<7:0>一起解码，并且输出内部输入线IDI<63:0>和nIDI<63:0>的数据。
而且，页面缓冲器解码器DECB<63:0>中的每一个将与内部输出线IDOUT<63:0>上的数据对应的数据提供给全局输出线GDOUT。
图9是与图8的多位非易失性存储设备的单位线BL相关的电路的示意方框图。图11中所示的是存储单元阵列100(对应于图8的存储单元阵列MCARR的一部分)、和行解码器600(图8中未示出)。
NAND闪存的特征在于串联连接的闪存单元晶体管串，其中多个并行串构成闪存的存储器块。每个串由存储器块中沿位线BL串联连接的多个闪存单元晶体管组成，并且字线WL连接到存储器块中每个相应单元晶体管行的控制栅极。例如，闪存设备可以在每个串中包含16或32个单元晶体管，以及在每个存储器块中包含4224个串(B/L0...B/L4223)。
图9图解说明了两串存储单元MC，每一串通过相应的偶数位线BLe或奇数位线BLo来存储和输出数据。也就是，根据本实施例的示例，每条位线BL由偶数位线BLe和奇数位线BLo组成。后面将更详细地解释对这些奇数和偶数位线BLe和BLo的访问。
在每一串的相对端处的是具有接收串选择信号SSL和接地选择信号GSL的控制栅极的串选择晶体管。通常，选择信号SSL和GSL被用来读取取和编程单元晶体管。而且，在每一串的末端处的是公共源极线CSL，其设置每个存储器块的单元晶体管串的源极线电压。如图所示，字线信号WL<n:1>以及选择信号SSL和GSL从解码行寻址信号RADD的行解码器600中提供。
注意图10，其用于解释单元晶体管阈值电压分布，其由本发明实施例的多位非易失性存储器的各种状态构成。应当理解，图10中所示的电压值仅仅是示例性的。
在本发明实施例的示例中，每个单元晶体管中存储的逻辑值对应于四个阈值电压分布状态中的至少一个。也就是，如图10所示，此处描述的示例采用灰度编码方案，其中两位逻辑值11、10、00和01分别是基于四个连续的阈值电压分布(即，四个不同的数据状态)来指定的。
在该实施例的示例中，表1示出了与每个数据状态相关的阈值电压范围。
表1
数据状态 阈值电压范围
第一数据状态 -2.7V或更低
第二数据状态 0.3V～0.7V
第三数据状态 1.3V～1.7V
第四数据状态 2.3V～2.7V
而且，在该实施例的示例中，每个数据状态被指定为由第一位数据值和第二位数据值组成，其中第一位数据值是最低有效位(LSB)数据值，第二位数据值是最高有效位(MSB)数据值。下表2示出了这些指定。
表2
数据状态 第一位数据值(LSB) 第二位数据值(MSB) 组合数据值
第一数据状态 1 1 11
第二数据状态 0 1 10
第三数据状态 0 0 00
第四数据状态 1 0 01
如表2所示，第一和第四数据状态具有相同的第一位数据值(也就是，“1”)，第二和第三数据状态具有相同的第一位数据值(也就是，“0”)。而且，第一和第二数据状态具有相同的第二位数据值(也就是，“1”)，第三和第四数据状态具有相同的第二位数据值(也就是，“0”)。
仍参考图10，第一、第二和第三读取电压VR1、VR2和VR3被施加到字线WL，以便确定单元晶体管的数据状态，即，以便确定单元晶体管中存储了哪个两位值。在数据状态的阈值电压分布之间的间隔内设定读取电压，在本实施例的示例中，读取电压VR1、VR2和VR3分别为0V、1V和2V。
例如，假设读取操作，其中，第三读取电压VR3被施加到与所选存储单元MCsel连接的字线WL1。在这种情况下，如果所选存储单元MCsel被编程为数据状态“11”、“10”或“00”，则存储单元MCsel响应于第三读取电压VR3而为开启，相应的位线BL将被驱动到地电压VSS。相反，如果存储单元MCsel被编程为数据状态“01”，则存储单元MCsel将保持关闭，并且相应的位线BL将保持其初始电压状态。如后面将更详细地解释的，在读取操作模式期间将读取电压VR1、VR2和VR3选择性地施加到所选字线WL1，以便确定选择的存储单元MCsel的存储数据状态。
而且图10中还描述第一、第二和第三核查读取电压VF1、VF2和VF3。如后面将更详细地讨论的，在执行来确认在所选存储单元MCsel中正确编程第一和第二位数据值的核查读取操作中使用这些电压。核查读取电压VF1、VF2和VF3被分别设定为接近第二至第四阈值电压分布的最小阈值电压。在本实施例的示例中，核查读取电压VF1、VF2和VF3分别是大约0.3V、1.3V和2.3V。
图11是根据本发明实施例的多位非易失性存储设备的方框图。如下面将详细解释的，多位非易失性存储设备可在多级单元(MLC)模式和单级单元(SLC)模式下操作。
参考图11，附图标记100和600分别表示结合图9先前讨论的存储单元阵列和行解码器。
图11中也图解说明了偏置和选择电路400、主锁存电路200、高速缓存锁存电路300、开关电路(SW)500、感测单元700、预充电单元800、输出单元900、和解码器1000。图12中示出了这些组件中每一个的示例性电路配置。
集中参考图11和12，偏置和选择电路400用来选择偶数位线BLe和奇数位线BLo，并且在读取、编程和擦除操作模式期间将偶数位线BLe和奇数位线BLo调节到合适的电压。如图12所示，选择和偏置电路400包括分别对高偶数屏蔽控制信号SHLDe_VDD和高奇数屏蔽控制信号SHLDo_VDD选通的两个晶体管，从而将电源电压VDD选择性地施加到偶数位线BLe和奇数位线BLo。类似地，两个晶体管对低偶数屏蔽控制信号SHLDe_GDD和低奇数屏蔽控制信号SHLDo_GDD被分别选通，从而将电源电压VSS选择性地施加到偶数位线BLe和奇数位线BLo。另外，使用两个晶体管来选择偶数位线BLe或者奇数位线BLo。也就是，两个晶体管分别连接在偶数位线BLe和奇数位线BLo中，并且对偶数位线选择信号BLSLTe和奇数位线选择信号BLSLTo被选通。
图12还示出了接收感测节点抑制信号(sensing node blocking signal)SOBLK的晶体管。该晶体管控制偏置和选择电路400访问主位线BLm。
上述控制信号SHLDe_VDD、SHLDo_VDD、BLSLTe、BLSLTo和SOBLK最好是超过电源电压VDD的高压选通信号。
在该实施例的示例中，偶数位线BLe和奇数位线BLo中未被选中的一个充当干扰屏蔽线。然而，本发明不限于这种结构，事实上，本发明也可应用于具有单位线BL(即，没有偶数和奇数位线BLe和BLo)的配置。
在图11和12中，NSEN表示用来反映位线BLm的电压电平的感测节点。如图12所示，感测节点NSEN通过位线关闭晶体管选择性地连接到位线BLm，该位线关闭晶体管响应于位线关闭信号BLSHF。在该示例中，位线关闭晶体管是低压NMOS晶体管。
预充电单元800将感测节点NSEN预充电至预定的预充电电压。在该实施例中，预充电电压是电源电压VDD。当所选存储单元MCsel是“导通单元”时，感测节点NSEN的电压电平降低到地电压VSS。另一方面，当所选存储单元MCsel被确定为“截止单元”时，根据主锁存电路200和高速缓存锁存电路300(后述)的操作，感测节点NSEN可以或者可以不维持在电源电压VDD。
该示例的预充电单元800包括被提供有连接到电源电压VDD的源极端并对预充电信号LOAD的选通PMOS晶体管。
输出驱动单元900响应于来自解码器100的输出而使能。内部输出线IDOUT被驱动到预定输出驱动电压，其取决于主锁存节点NLATM上存储的主锁存数据。内部输出线IDOUT与主锁存节点NLATM以及内部数据信号DI和nDI电隔离。因此，防止了由于内部输出线IDOUT上加载的数据引起的主锁存节点NLATM的无意驱动。
在该示例中，输出驱动单元900包括在输出驱动电压和内部输出线IDOUT之间串联连接的第一和第二输出驱动晶体管220。第一输出驱动晶体管对主锁存节点NLATM被选通，而第二输出驱动晶体管对主高速缓存驱动信号DIO_M<7:0>被选通。在该示例中，输出驱动电压是地电压VSS。
根据该实施例的示例，当主锁存节点NLATM是逻辑“H”时，响应解码器1000输出转变为逻辑“H”状态，将内部输出线IDOUT驱动为地电压VSS。另一方面，当主锁存节点NLATM是逻辑“L”时，第一输出驱动晶体管截止。在这种情况下，不管解码器1000输出的电压电平是否变化为逻辑“H”状态，内部输出线IDOUT维持其高压状态。在该示例中，内部输出线IDOUT的高压状态是电源电压VDD。
主锁存电路200和高速缓存锁存电路300中的每一个包括所示的锁存电路以及第一和第二传输晶体管。主锁存电路200的第一和第二传输晶体管被分别选通来接收页面缓冲器设定和复位信号PBRST<0:7>和PBSET<0:7>。高速缓存锁存电路300的第一和第二传输晶体管被分别选通来接收内部数据信号IDI和nIDI。而且，响应主锁存驱动信号DIO_M<0:7>如图12所示连接主锁存驱动晶体管来驱动主锁存电路200。同样地，响应高速缓存锁存驱动信号DIO_C<0:7>如图所示连接高速缓存锁存驱动晶体管来驱动高速缓存锁存电路300。通常，通过解码y寻址信号来获得主锁存驱动信号DIO_M<0:7>和高速缓存锁存驱动信号DIO_C<0:7>。
感测单元700在锁存信号LCH、转储信号DUMP、感测节点NSEN、和高速缓存锁存电路700的控制下操作。在该示例中，感测单元700包括如图所示的在主锁存电路200与参考电位(地)之间连接的四个晶体管。如后面将解释的，该电路用作页面缓冲器的公共感测和转储单元。
该示例的开关单元500包括在主锁存电路200与高速缓存锁存电路300之间连接的晶体管。该晶体管响应于感测信号INIT_Sens<0:7>而操作。
解码器1000具有两个主要功能，这两个功能都取决于y寻址信号Yp<7:0>和Yq<7:0>。首先，解码器1000控制与内部输出线IDOUT上的数据对应的输出数据传送到外部输出线DataLine。在该示例中，这种控制受根据使能信号nWOREnable以及y寻址信号Yp<7:0>和Yq<7:0>产生施加到输出单元900的选通电压影响。其次，页面缓冲器解码器1000将与输入数据DI和nDI对应的数据解码分别为第一内部输入数据IDI和第二内部输入数据nIDI。而且，这是根据y寻址信号Yp<7:0>和Yq<7:0>来完成的。在图12的具体示例中，解码器1000包括如图所示连接的两个或非门和两个与非门。然而，很明显的是，可以采用其他组合的逻辑元件。
接着将说明图11和12的多级非易失性存储器的操作的示例描述。
首先，参考图13的流程图、图14至18的电路图、和图31的时序图来说明MLC页面缓冲器操作模式的LSB读取操作。
MLC页面缓冲器操作模式的LSB读取操作通常特征在于，在图10的读取电压VR1处的第一感测，之后是在图10的读取电压VR3处的第二感测。为了易于参考，图14至18中的每一个包括阈值电压示意的图，其中“A”对应于读取电压VR1，“B”对应于读取电压VR2，“C”对应于读取电压VR3。
参考图13、14和31，开始，在步骤1301，对(主)位线BL放电，并且复位页面缓冲器。通常，通过激活页面缓冲器复位信号PBRST和主锁存驱动信号DIO_M来复位页面缓冲器。因此，主锁存节点NLATM变成高。
接着，在步骤1302，如图15中所示对位线预充电。这里，负载信号LOAD变低，以便将参考电压连接到感测节点，并且通过激活控制信号BLSLTe、SOBLK和BLSHF将主位线BL连接到偶数位线BLe。
接着，在步骤1303，如图16所示开发位线。这里，控制信号BLSHF被去活，因此将主位线与偶数位线BLe屏蔽。
接着，在步骤1304，对于读取电压“A”(图10的VR1)执行感测和锁存操作，如图17所呈现的。如图所示，控制信号BLSHF、页面缓冲器设定信号PBSET、和锁存信号LCH被激活。因此，根据感测节点NSEN的状态，主锁存电路200或者维持预设状态或者被逻辑翻转(flip)。
然后以与先前所述步骤1301、1302和1303相同的方式执行步骤1305、1306和1307。然而，第二预充电步骤1305不包括复位主锁存电路。而且，步骤1307的感测和锁存操作是对于读取电压“C”(图10的VR3)来执行的。步骤1307通常在图18中得以呈现，其中示出了对于读取电压“C”的反转感测(inverse sensing)。这里，控制信号BLSLTe、SOBLK和BLSHF、页面缓冲器复位信号PBRST、和锁存信号LCH都被激活。因此，根据感测节点NSEN的状态，主锁存电路200或者维持预设状态或者被逻辑翻转。
图13的步骤1308通常表示恢复间隔，该恢复间隔发生在第二感测步骤1308之后，并且步骤1309通常表示数据输出步骤，其中主锁存节点NLAT上出现的数据被输出到外部数据线Dateline。
将参考图19的流程图。图20的电路图、和图32的时序图来描述MLC页面缓冲器操作模式的MSB读取操作。
MLC页面缓冲器操作模式的MSB读取操作通常特征在于，在图10的读取电压VR2处的感测。
参考图19，MSB读取操作包括位线放电和页面缓冲器复位步骤1901、位线预充电步骤1902、位线开发步骤1303、感测步骤1904、恢复步骤1905、和数据输出步骤1906。这些步骤通常与先前描述的图13的相似命名的先前步骤一样，除了对于读取电压“B”(VR2)执行感测步骤1904外。因此，此处为了避免冗长而省略图19的详细描述。图20的电路图图解说明了感测步骤1904。为了易于参考，图14至18中的每一个包括阈值电压示意图的图，其中“A”对应于读取电压VR1，“B”对应于读取电压VR2，“C”对应于读取电压VR3。这里，控制信号BLSLTe、SOBLK和BLSHF、页面缓冲器复位信号PBRST和锁存信号LCH都被激活。因此，根据感测节点NSEN的状态，主锁存电路200或者维持预设状态或者被逻辑翻转。
将参考图21和22的流程图、图23至27的电路图、和图30的时序图来描述MLC页面缓冲器操作模式的编程操作。
在下列示例中，非易失性存储单元可在第一、第二、第三和第四阈值电压状态中的至少任意一个下选择性地可编程，其中第一、第二、第三和第四阈值电压状态分别限定数据值“11”、“10”、“00”和“01”。
MCL编程操作包括LSB编程操作及其之后的MSB编程操作。LSB编程操作由图21的流程图得以呈现，而MSB编程操作由图22的流程图得以呈现。通过比较这些流程图，变得明显的是，除了MSB编程操作的初始读取步骤2211和双读取核查步骤2209a和2209b，LSB和MSB编程操作基本相同。
具体地，LSB编程操作包括设定高速缓存锁存(步骤2102)、加载数据(步骤2102)、设定主锁存2103、数据转储操作(步骤2104)、和高压(HV)使能操作(步骤2105)。而且，LSB编程操作包括设定位线BL(步骤2106)、编程执行(步骤2107)、恢复间隔(2108)、读取核查(步骤2109)、和扫描间隔(步骤2110)。下面将在MSB编程操作的上下文中更详细地描述这些步骤中的每一步骤。
现在参考图22的流程图、图30的时序图、和图23到27的电路图来详细描述MSB编程操作。
开始，在步骤2201，通过激活高速缓存锁存驱动信号DIO_C并且响应于数据信号DI来设定高速缓存锁存电路300。这在图24中得以呈现。接着，在步骤2202，将数据加载到高速缓存锁存电路300，这在图23中得以呈现。然后，参考图3的时序图，在步骤2103设定主锁存，并且在步骤2104执行数据转储操作。
接着，在步骤2211，执行初始读取操作，其中开关器件500响应于控制信号INIT_Sens将高速缓存锁存电路300连接到主锁存电路200的输入节点。另外，锁存控制信号变成开通，转储控制信号变成关断。初始读取操作在图25中得以呈现。
参考图30，在初始读取操作之后，在步骤2105执行高压使能操作，在步骤2106设立位线BL，并且在步骤2107执行目标存储单元的编程。在步骤2108，编程执行之后是恢复间隔。
接着，在步骤2209a和2209b中，执行第一和第二读取核查操作。在该示例中，第一读取核查是“00”核查操作，其中锁存控制信号LCH为关断，转储控制信号DUMP是开通，并且开关器件500断开高速缓冲锁存单元300与主锁存电路200的输入节点的连接。第二读取核查是“01”核查操作，其中锁存控制信号LCH是开通，转储控制信号DUMP是关断，并且开关器件500断开高速缓冲锁存单元300与主锁存电路200的输入节点的连接。这些第一和第二读取核查操作分别在图26和27中得以呈现。
步骤2210表示扫描间隔，其中，基于第一和第二读取核查操作对是否已经适当编程目标存储单元进行评估。如果没有适当编程目标存储单元，则编程序列返回到位线设立步骤2206，并且执行随后的处理步骤，直到核查到适当编程目标存储单元那时为止。
现在将参考图28和29来描述单级单元(SLC)模式的操作。
图28图解说明了SLC操作模式的读取操作。SLC模式的读取操作以先前描述的MLC操作模式的MSB读取操作相同的方式执行。因此，此处为了避免冗长而省略对SLC模式的读取操作的详细描述。
图29图解说明了SLC操作模式的编程操作。SLC编程操作的特征在于将编程数据预先加载到高速缓存锁存电路300。负载路径延伸通过共享感测电路700和主锁存电路200，如图29所示。将编程数据预先加载到高速缓存锁存电路300增加了SLC编程操作的操作速度。
尽管结合本发明的优选实施例上面已经描述了本发明，但是本发明不限于此。相反，优选实施例的各种变化和修改对本领域的普通技术人员来说将变得更加明显。因此，本发明不限于上述优选实施例。相反，本发明的真正精神和范畴由所附权利要求定义。

Claims (35)

1.一种非易失性存储设备，所述存储设备包括非易失性存储单元阵列和页面缓冲器，其中所述页面缓冲器包括：
感测节点，其选择性地连接到存储单元阵列的位线；
主锁存电路，其包括第一和第二主锁存节点，其中第一主锁存节点选择性地连接到感测节点；
锁存输入节点，其选择性地连接到第一和第二主锁存节点；
高速缓存锁存电路，其包括第一和第二高速缓存锁存节点；
开关电路，其将第二高速缓存锁存节点选择性地连接到锁存输入节点；和
共享感测电路，其连接于锁存输入节点与参考电位之间，其中该共享感测电路响应于感测节点的电压和第一高速缓存锁存节点的电压，将锁存输入节点选择性地连接到参考电位，该共享感测电路包括：
第一和第二晶体管，其并联连接在主锁存输入节点与中间节点之间；和
第三和第四晶体管，其并联连接在中间节点与参考电位之间。
2.如权利要求1所述的存储设备，其中，第二晶体管的栅极连接到第一高速缓存锁存节点，并且，其中第三晶体管的栅极连接到感测节点。
3.如权利要求2所述的存储设备，其中，第一晶体管的栅极连接到锁存控制信号，并且，其中第四晶体管的栅极连接到转储控制信号。
4.如权利要求3所述的存储设备，其中存储设备可操作于多级单元(MLC)模式下，所述模式包括最低有效位(LSB)编程序列和最高有效位(MSB)编程序列，并且其中MSB编程序列包括初始读取操作，其中(a)开关器件响应于初始感测控制信号以将第二高速缓存锁存节点连接到锁存输入节点，(b)第一晶体管响应于锁存控制信号而导通，和(c)第四晶体管响应于转储控制信号而截止。
5.如权利要求4所述的存储设备，其中，在MLC模式中，非易失性存储单元在第一、第二、第三和第四阈值电压状态的至少任意一个中选择性地可编程，并且其中第一、第二、第三和第四阈值电压状态分别限定值“11”、“10”、“00”和“01”。
6.如权利要求5所述的存储设备，其中，MSB编程序列在初始读取操作之后，还包括：MSB程序执行操作，其中，对存储单元编程；和至少一个MSB核查操作，其中对被编程的存储单元的阈值电压核查。
7.如权利要求6所述的存储设备，其中，至少一个MSB核查操作包括“00”核查操作，其中(a)锁存控制信号截止第一晶体管，转储控制信号导通第四晶体管，和(b)开关器件断开第二高速缓存锁存节点与锁存输入节点的连接。
8.如权利要求7所述的存储设备，其中，至少一个核查操作包括“01”核查操作，其中(a)锁存控制信号导通第一晶体管，(b)转储控制信号截止第四晶体管，和(c)开关器件断开高速缓存锁存电路的第二锁存节点与锁存输入节点的连接。
9.如权利要求1所述的存储设备，其中，存储设备可操作于单级单元(SLC)模式和多级单元(MLC)模式中。
10.如权利要求9所述的存储设备，其中SLC模式包括SLC编程序列，其中，编程数据被预先载入高速缓存锁存电路。
11.如权利要求10所述的存储设备，其中，MLC模式包括MCL编程操作，其包括最低有效位(LSB)编程序列及其之后的最高有效位(MSB)编程序列。
12.如权利要求11所述的存储设备，其中，MSB编程序列包括初始读取操作，其中开关器件响应于控制信号而将高速缓存锁存电路连接到主锁存电路，并且共享感测电路响应于感测节点的电压，将主锁存电路选择性地连接到参考电位。
13.如权利要求12所述的存储设备，其中，MSB编程序列在初始读取操作之后，还包括：MSB程序执行操作，其中对存储单元编程；和至少一个MSB核查操作，其中对被编程的存储单元的阈值电压核查。
14.如权利要求1所述的存储设备，其中，非易失性存储单元阵列包括NAND型闪存单元。
15.一种非易失性存储设备的页面缓冲器，包括主锁存电路、高速缓存锁存电路和共享感测电路，其响应于感测节点和高速缓存锁存电路的电压，将主锁存电路选择性地连接到参考电位，其中，存储设备可操作于单级单元(SLC)模式和多级单元(MLC)模式中。
16.如权利要求15所述的页面缓冲器，其中，SLC模式包括SLC编程序列，其中编程数据被预先载入高速缓存锁存电路。
17.如权利要求15所述的页面缓冲器，其中，MLC模式包括MCL编程操作，其包括最低有效位(LSB)编程序列及其之后的最高有效位(MSB)编程序列。
18.如权利要求17所述的页面缓冲器，其中，MSB编程序列包括初始读取操作，其中开关器件响应于控制信号而将高速缓存锁存电路连接到主锁存电路，并且共享感测电路响应于感测节点的电压，将主锁存电路选择性地连接到参考电位。
19.如权利要求18所述的页面缓冲器，其中，MSB编程序列在初始读取操作之后，还包括：MSB程序执行操作，其中对存储单元编程；和至少一个MSB核查操作，其中对被编程的存储单元的阈值电压核查。
20.如权利要求19所述的页面缓冲器，其中，在MLC模式中，非易失性存储单元在第一、第二、第三和第四阈值电压状态的至少任意一个中选择性地可编程，并且其中第一、第二、第三和第四阈值电压状态分别限定值“11”、“10”、“00”和“01”。
21.如权利要求20所述的页面缓冲器，其中，至少一个MSB核查操作包括“00”核查操作，其中开关器件响应于控制信号而断开高速缓存锁存电路与主锁存电路的连接，并且共享感测电路响应于感测节点和高速缓存锁存电路的各自电压而将主锁存电路选择性地连接到参考电位。
22.如权利要求21所述的页面缓冲器，其中，至少一个MSB核查操作包括“01”核查操作，其中开关器件断开高速缓存锁存电路与主锁存电路的连接。
23.如权利要求15所述的页面缓冲器，其中，非易失性存储设备包括NAND型闪存单元。
24.一种操作非易失性存储设备的方法，所述存储设备包括非易失性存储单元阵列和页面缓冲器，其中所述页面缓冲器包括：(a)感测节点，其选择性地连接到存储单元阵列的位线；(b)主锁存电路，其包括第一和第二主锁存节点，其中第一主锁存节点选择性地连接到感测节点；(c)锁存输入节点，其选择性地连接到第一和第二主锁存节点；(d)高速缓存锁存电路，其包括第一和第二高速缓存锁存节点；(e)开关电路，其将第二高速缓存锁存节点选择性地连接到锁存输入节点；(f)和共享感测电路，其连接于锁存输入节点与参考电位之间，所述方法包括：
执行多级单元(MLC)编程操作，其包括最低有效位(LSB)编程序列及其之后的最高有效位(MSB)编程序列，其中MSB编程序列包括初始读取操作，其中(a)开关器件响应于初始感测控制信号而将第二高速缓存锁存节点连接到锁存输入节点，(b)共享感测电路响应于感测节点的电压将锁存输入节点选择性地连接到参考电位。
25.如权利要求24所述的方法，其中，MSB编程序列在初始读取操作之后，还包括：MSB程序执行操作，其中对存储单元编程；和至少一个MSB核查操作，其中对被编程的存储单元的阈值电压核查。
26.如权利要求25所述的方法，其中，至少一个MSB核查操作包括“00”核查操作，其中(a)开关器件响应于初始感测控制信号而断开第二高速缓存锁存节点与锁存输入节点的连接，(b)共享感测电路响应于感测节点和第一高速缓存锁存节点的各自电压而将锁存输入节点选择性地连接到参考电位。
27.如权利要求26所述的方法，其中，至少一个MSB核查操作包括“01”核查操作，其中开关器件断开高速缓存锁存电路的第二锁存节点与锁存输入节点的连接。
28.如权利要求24所述的方法，还包括：执行单级单元(SLC)编程和SLC读取操作。
29.如权利要求28所述的方法，其中，SLC编程操作包括：将编程数据预先载入到高速缓存锁存电路。
30.如权利要求24所述的方法，其中，非易失性存储设备包括NAND型闪存单元。
31.一种操作非易失性存储设备的方法，包括：响应于感测节点和高速缓存锁存电路的电压，使用共享感测电路将主锁存电路选择性地连接到参考电位，并且在单级单元(SLC)模式和多级单元(MLC)模式中选择性地操作存储设备。
32.如权利要求31所述的方法，其中，SLC模式包括SLC编程序列，其中编程数据被预先载入到高速缓存锁存电路。
33.如权利要求31所述的方法，其中，MLC模式包括MCL编程操作，其包括最低有效位(LSB)编程序列及其之后的最高有效位(MSB)编程序列。
34.如权利要求33所述的方法，其中，MSB编程序列包括初始读取操作，其中，开关器件响应于控制信号而将高速缓存锁存电路连接到主锁存电路，并且共享感测电路响应于感测节点的电压将主锁存电路选择性地连接到参考电位。
35.如权利要求31所述的方法，其中，非易失性存储设备包括NAND型闪存单元。
CN2006101011259A 2005-07-04 2006-07-04 页面缓冲器和非易失性存储器设备 Active CN1892912B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
KR1020050059779A KR100634458B1 (ko) 2005-07-04 2005-07-04 단일의 페이지 버퍼 구조로 멀티-비트 및 단일-비트프로그램 동작을 수행하는 플래시 메모리 장치
KR59779/05 2005-07-04
US11/416,320 US7391649B2 (en) 2005-07-04 2006-05-03 Page buffer and non-volatile memory device including the same
US11/416,320 2006-05-03

Publications (2)

Publication Number Publication Date
CN1892912A CN1892912A (zh) 2007-01-10
CN1892912B true CN1892912B (zh) 2011-02-23

Family

ID=37589290

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2006101011259A Active CN1892912B (zh) 2005-07-04 2006-07-04 页面缓冲器和非易失性存储器设备

Country Status (4)

Country Link
US (1) US7391649B2 (zh)
JP (1) JP5383889B2 (zh)
KR (1) KR100634458B1 (zh)
CN (1) CN1892912B (zh)

Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100512181B1 (ko) * 2003-07-11 2005-09-05 삼성전자주식회사 멀티 레벨 셀을 갖는 플래시 메모리 장치와 그것의 독출방법 및 프로그램 방법
KR100769770B1 (ko) * 2006-09-29 2007-10-23 주식회사 하이닉스반도체 메모리 장치의 페이지 버퍼 회로 및 프로그램 방법
KR100875539B1 (ko) * 2007-01-17 2008-12-26 삼성전자주식회사 프로그램 방식을 선택할 수 있는 메모리 시스템
KR100923810B1 (ko) * 2007-02-22 2009-10-27 주식회사 하이닉스반도체 메모리 소자와 그 동작 방법
KR20090011773A (ko) * 2007-07-27 2009-02-02 삼성전자주식회사 플래시 메모리 및 그 프로그래밍 방법
US8259497B2 (en) 2007-08-06 2012-09-04 Apple Inc. Programming schemes for multi-level analog memory cells
CN101656104B (zh) * 2008-08-22 2012-07-04 群联电子股份有限公司 快闪存储器储存系统及其数据写入方法
KR101024154B1 (ko) * 2009-02-02 2011-03-22 주식회사 하이닉스반도체 페이지 버퍼 회로
KR101575851B1 (ko) * 2009-03-13 2015-12-10 삼성전자주식회사 불 휘발성 메모리 장치 및 그것의 프로그램 방법
US8107298B2 (en) * 2010-01-29 2012-01-31 Sandisk Technologies Inc. Non-volatile memory with fast binary programming and reduced power consumption
US20110205793A1 (en) * 2010-02-24 2011-08-25 Hsiao-Ming Huang Method for accessing multi-level non-volatile memory cell
US8355280B2 (en) * 2010-03-09 2013-01-15 Samsung Electronics Co., Ltd. Data storage system having multi-bit memory device and operating method thereof
KR20110119406A (ko) * 2010-04-27 2011-11-02 삼성전자주식회사 동작 모드 전환기능을 갖는 불휘발성 반도체 메모리 장치 및 동작 모드 전환방법
KR101785007B1 (ko) 2011-06-14 2017-11-07 삼성전자주식회사 멀티-비트 메모리 장치를 포함한 데이터 저장 시스템 및 그것의 온-칩 버퍼 프로그램 방법
WO2013058960A2 (en) * 2011-10-20 2013-04-25 Sandisk Technologies Inc. Compact sense amplifier for non-volatile memory
US8705293B2 (en) 2011-10-20 2014-04-22 Sandisk Technologies Inc. Compact sense amplifier for non-volatile memory suitable for quick pass write
US8630120B2 (en) 2011-10-20 2014-01-14 Sandisk Technologies Inc. Compact sense amplifier for non-volatile memory
US9293195B2 (en) 2012-06-28 2016-03-22 Sandisk Technologies Inc. Compact high speed sense amplifier for non-volatile memory
US8971141B2 (en) 2012-06-28 2015-03-03 Sandisk Technologies Inc. Compact high speed sense amplifier for non-volatile memory and hybrid lockout
US20140003176A1 (en) 2012-06-28 2014-01-02 Man Lung Mui Compact High Speed Sense Amplifier for Non-Volatile Memory with Reduced layout Area and Power Consumption
KR102022355B1 (ko) 2012-07-10 2019-09-18 삼성전자주식회사 파워 게이팅 회로
KR20140064434A (ko) * 2012-11-20 2014-05-28 에스케이하이닉스 주식회사 반도체 메모리 장치, 그것을 포함하는 메모리 시스템 및 그것의 동작 방법
US9172567B2 (en) * 2013-11-25 2015-10-27 Qualcomm Incorporated Methods and apparatus to reduce signaling power
US9785501B2 (en) * 2014-02-18 2017-10-10 Sandisk Technologies Llc Error detection and handling for a data storage device
KR102197787B1 (ko) * 2014-07-03 2021-01-04 삼성전자주식회사 비휘발성 메모리 장치 및 그 동작 방법
US9208895B1 (en) 2014-08-14 2015-12-08 Sandisk Technologies Inc. Cell current control through power supply
US9349468B2 (en) 2014-08-25 2016-05-24 SanDisk Technologies, Inc. Operational amplifier methods for charging of sense amplifier internal nodes
US9275714B1 (en) * 2014-09-26 2016-03-01 Qualcomm Incorporated Read operation of MRAM using a dummy word line
CN105741877B (zh) * 2016-01-25 2019-11-08 清华大学 感测电路、存储装置以及操作存储装置的方法
KR102568203B1 (ko) * 2016-02-23 2023-08-21 삼성전자주식회사 비휘발성 메모리 장치
CN105913875B (zh) * 2016-03-31 2019-11-26 清华大学 控制电路、存储装置及操作方法
US10339989B2 (en) * 2016-11-17 2019-07-02 Samsung Electronics Co., Ltd. Page buffer, a memory device including the same and a read operation method thereof
KR102347183B1 (ko) * 2017-04-11 2022-01-04 삼성전자주식회사 비휘발성 메모리 장치
KR102328226B1 (ko) * 2017-07-05 2021-11-18 에스케이하이닉스 주식회사 페이지 버퍼를 구비하는 메모리 장치
KR102617801B1 (ko) * 2018-10-24 2023-12-27 에스케이하이닉스 주식회사 메모리 장치 및 그의 리드 동작 방법
KR20200048318A (ko) * 2018-10-29 2020-05-08 에스케이하이닉스 주식회사 저장 장치 및 그 동작 방법
KR20200142219A (ko) 2019-06-12 2020-12-22 삼성전자주식회사 전자 장치 및 그의 저장 공간 이용 방법
US11004518B2 (en) 2019-06-28 2021-05-11 Sandisk Technologies Llc Threshold voltage setting with boosting read scheme
KR20210010227A (ko) * 2019-07-19 2021-01-27 에스케이하이닉스 주식회사 반도체 메모리 장치
KR102226526B1 (ko) * 2020-03-02 2021-03-12 삼성전자주식회사 불휘발성 메모리 장치를 포함하는 메모리 시스템 및 그것의 제어 방법
KR20220009792A (ko) * 2020-07-16 2022-01-25 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법
WO2022061630A1 (en) * 2020-09-24 2022-03-31 Yangtze Memory Technologies Co., Ltd. Architecture and method for nand memory programming
US11942165B2 (en) 2020-09-24 2024-03-26 Yangtze Memory Technologies Co., Ltd. Architecture and method for NAND memory programming
JP2023027622A (ja) 2021-08-17 2023-03-02 キオクシア株式会社 メモリデバイス及びメモリシステム

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6807096B2 (en) * 2002-12-26 2004-10-19 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3315472B2 (ja) * 1993-04-26 2002-08-19 新日本製鐵株式会社 不揮発性半導体記憶装置
JP3592887B2 (ja) * 1997-04-30 2004-11-24 株式会社東芝 不揮発性半導体記憶装置
JPH11242891A (ja) * 1997-12-26 1999-09-07 Sony Corp 不揮発性半導体記憶装置およびそのデータ書き込み方法
JP2001093288A (ja) * 1999-09-20 2001-04-06 Toshiba Corp 不揮発性半導体記憶装置
KR20010077273A (ko) 2000-02-01 2001-08-17 윤종용 멀티-레벨 불휘발성 반도체 메모리 장치
JP3983969B2 (ja) * 2000-03-08 2007-09-26 株式会社東芝 不揮発性半導体記憶装置
US6671204B2 (en) * 2001-07-23 2003-12-30 Samsung Electronics Co., Ltd. Nonvolatile memory device with page buffer having dual registers and methods of using the same
US7042770B2 (en) * 2001-07-23 2006-05-09 Samsung Electronics Co., Ltd. Memory devices with page buffer having dual registers and method of using the same
KR100437461B1 (ko) * 2002-01-12 2004-06-23 삼성전자주식회사 낸드 플래시 메모리 장치 및 그것의 소거, 프로그램,그리고 카피백 프로그램 방법
KR100471167B1 (ko) * 2002-05-13 2005-03-08 삼성전자주식회사 프로그램된 메모리 셀들을 검증하기 위한 페이지 버퍼를구비한 반도체 메모리 장치
KR100512181B1 (ko) * 2003-07-11 2005-09-05 삼성전자주식회사 멀티 레벨 셀을 갖는 플래시 메모리 장치와 그것의 독출방법 및 프로그램 방법
KR100624287B1 (ko) * 2004-05-11 2006-09-18 에스티마이크로일렉트로닉스 엔.브이. 낸드 플래시 메모리 소자의 리던던시 회로
KR100642911B1 (ko) * 2004-11-30 2006-11-08 주식회사 하이닉스반도체 페이지 버퍼 및 이를 이용한 플래쉬 메모리 소자의 검증방법
KR100672122B1 (ko) * 2005-03-10 2007-01-19 주식회사 하이닉스반도체 소비 전력이 감소된 플래시 메모리 장치의 페이지 버퍼 회로
KR100672147B1 (ko) * 2005-03-15 2007-01-19 주식회사 하이닉스반도체 불휘발성 메모리 장치의 체크 보드 프로그램 시에 프로그램페일을 방지하기 위한 페이지 버퍼
JP5165215B2 (ja) * 2005-07-04 2013-03-21 三星電子株式会社 ページバッファとそれを含む不揮発性メモリ装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6807096B2 (en) * 2002-12-26 2004-10-19 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory

Also Published As

Publication number Publication date
JP5383889B2 (ja) 2014-01-08
KR100634458B1 (ko) 2006-10-16
US20070002631A1 (en) 2007-01-04
CN1892912A (zh) 2007-01-10
US7391649B2 (en) 2008-06-24
JP2013012298A (ja) 2013-01-17

Similar Documents

Publication Publication Date Title
CN1892912B (zh) 页面缓冲器和非易失性存储器设备
US7095657B2 (en) Nonvolatile semiconductor memory device capable of realizing optimized erasing operation in a memory array
US6307807B1 (en) Nonvolatile semiconductor memory
US9230658B2 (en) Method of storing data on a flash memory device
KR100644222B1 (ko) 페이지 버퍼 및 이를 포함하는 멀티-비트 불휘발성 메모리장치
US8897066B2 (en) Method of programming nonvolatile memory device
US8050115B2 (en) Non-volatile memory device and method of operation therefor
US8395940B2 (en) Page buffer circuit, nonvolatile memory device including the page buffer circuit, and method of operating the nonvolatile memory device
US10332603B2 (en) Access line management in a memory device
US8164950B2 (en) Reduction of punch-through disturb during programming of a memory device
JP2014197442A (ja) 不揮発性半導体記憶装置及びその読み出し方法
JP2019087296A (ja) 不揮発性メモリ装置
JP4698605B2 (ja) 半導体装置および半導体装置の制御方法
JP4876522B2 (ja) 不揮発性半導体記憶装置
US8498161B2 (en) Nonvolatile memory device and method of reading the same
US20090055579A1 (en) Semiconductor memory device for simultaneously programming plurality of banks
JP5165215B2 (ja) ページバッファとそれを含む不揮発性メモリ装置
US7907454B2 (en) Method of verifying programming operation of flash memory device
US20090290422A1 (en) Method of operating a nonvolatile memory device
JP2011070712A (ja) Ｎａｎｄ型フラッシュメモリ
KR20100022228A (ko) 불휘발성 메모리 소자 및 그 동작 방법
JP2011216169A (ja) 半導体メモリ
US7577042B2 (en) Method of programming multi-level semiconductor memory device and multi-level semiconductor memory device
JP2006351112A (ja) 半導体装置
JP2011227960A (ja) 半導体メモリ

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant