KR100644222B1 - 페이지 버퍼 및 이를 포함하는 멀티-비트 불휘발성 메모리장치 - Google Patents

페이지 버퍼 및 이를 포함하는 멀티-비트 불휘발성 메모리장치 Download PDF

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KR100644222B1
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Abstract

본 발명의 일면에 따르면, 메모리셀 어레이는 복수개의 불휘발성 메모리셀들을 포함하며, 상기 불휘발성 메모리셀들은 제1 , 제2 , 제3 및 제4 문턱전압 상태들 중에서 적어도 어느 하나로 프로그램될 수 있으며, 상기 제1, 제2, 제3 및 제4 문턱전압 상태들은 제1 및 제2 비트에 의하여 정의되는 4개의 서로 다른 데이터 값들에 대응한다. 페이지 버퍼회로는 메인 래치 데이터로서의 논리값을 저장하며, 상기 비트라인의 전압레벨에 따라서 상기 메인 래치 데이터의 상기 논리값을 선택적으로 플립하는 메인 래치 신호에 응답한다. 서브-래치회로는 서브-래치 데이터로서 논리값을 저장하는 서브-래치 회로로서, 상기 비트라인의 상기 전압레벨에 따라서 상기 서브-래치 데이터의 상기 논리값을 선택적으로 플립하는 서브 래치 신호에 응답한다. 상기 메모리 장치는 상기 불휘발성 메모리셀들의 상기 문턱전압 상태를 독출하는 독출 모드 및 상기 불휘발성 메모리셀들의 상기 문턱전압 상태를 프로그램하는 프로그래밍 모드에서 동작할 수 있으며,상기 페이지 버퍼 회로는, 상기 비트라인을 통하여, 상기 프로그래밍 모드에서 상기 메인 래치 데이터의 상기 논리값의 플립핑을 억제하기 위하여 상기 서브 래치 데이터에 응답한다.
멀티-비트, 페이지 버퍼, 불휘발성, 반도체, 메모리, 구동방법

Description

페이지 버퍼 및 이를 포함하는 멀티-비트 불휘발성 메모리 장치{PAGE BUFFER AND MULTI-BIT NONVOLATILE MEMORY DEVICE INCLUDING THE SAME}
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1a 내지 도 1c는 각각 불휘발성 메모리셀, 상기 불휘발성 메모리셀의 등가회로 및 불휘발성 메모리셀의 문턱전압 특성을 나타내는 개략적인 도면이다.
도 2는 멀티-비트 불휘발성 메모리셀의 문턱전압 분포 상태들을 나타낸다.
도 3 내지 도 5는 멀티-비트 불휘발성 메모리셀의 프로그램 동작을 설명하기 위한 문턱전압 분포도이다.
도 6 및 도 7은 멀티-비트 불휘발성 메모리셀의 독출동작 동작을 설명하기 위한 문턱전압 분포도이다.
도 8은 본 발명의 일실시예에 따른 멀티-비트 불휘발성 메모리 장치의 개략적인 도면이다.
도 9는 본 발명의 일실시예에 따른 도 8의 메인 래치블락의 개략적인 도면이다.
도 10은 본 발명의 일실시예에 따른 도 8의 서브-래치블락의 개략적인 도면 이다.
도 11은 본 발명의 일실시예에 따른 멀티-비트 불휘발성 메모리 장치의 일부를 나타내는 블락도이다.
도 12는 본 발명의 일실시예에 따른 멀티-비트 불휘발성 메모리 장치의 문턱전압 분포도이다.
도 13은 본 발명의 일실시예에 따른 멀티-비트 불휘발성 메모리 장치의 메인 비트라인 선택 바이어스 블락 및 서브-비트라인 선택 바이어스 블락의 회로도이다.
도 14는 본 발명의 일실시예에 따른 도 11의 멀티-비트 불휘발성 메모리 장치의 메인 버퍼 블락의 회로도이다.
도 15는 본 발명의 일실시예에 따른 도 11의 멀티-비트 불휘발성 메모리 장치의 서브-래치 블락의 회로도이다.
도 16은 본 발명의 일실시예에 따른 도 11의 멀티-비트 불휘발성 메모리 장치의 페이지 버퍼 디코더의 회로도이다.
도 17은 본 발명의 일실시예에 따른 도 11의 멀티-비트 불휘발성 메모리 장치의 회로도이다.
도 18a 및 도 18b는 본 발명의 일실시예에 따른 도 11의 멀티-비트 불휘발성 메모리 장치의 상기 최하위 유효 비트(LSB)의 프로그램 방법을 설명하기 위한 플로우차트(flowcharts)이다.
도 19a 내지 도 19c는 본 발명의 일실시예에 따른 도 11의 멀티-비트 불휘발성 메모리 장치의 최상위 유효 비트(MSB)의 프로그램 동작을 설명하기 위한 타이밍 도(timing diagrams)이다.
도 20a 및 도 20b는 본 발명의 일실시예에 따른 도 11의 멀티-비트 불휘발성 메모리 장치의 프로그램 방법을 기술하기 위한 플로우차트이다.
도 21a 및 도 21b는 본 발명의 일실시예에 따른 도 11의 멀티-비트 불휘발성 메모리 장치의 최하위 유효 비트(LSB)의 독출동작을 설명하기 위한 타이밍도이다.
도 22a 및 도 22b는 본 발명의 일실시예에 따른 도 11의 멀티-비트 불휘발성 메모리 장치의 최상위 유효 비트(MSB)의 독출동작을 설명하기 위한 타이밍도이다.
도 23은 본 발명의 일실시예에 따른 도 11의 멀티-비트 불휘발성 메모리 장치의 프로그램 방법을 설명하기 위한 플로우차트이다.
도 24는 본 발명의 일실시예에 따른 도 11의 멀티-비트 불휘발성 메모리 장치의 소거동작을 설명하기 위한 타이밍도이다.
도 25는 본 발명의 다른 일실시예에 따른 멀티-비트 불휘발성 메모리 장치의 회로도이다.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 메모리 셀어레이 200 : 메인 버퍼 블락
300 : 서브-래치블락
400 : 메인 비트라인 선택 바이어스 블락
500 : 서브-비트라인 선택 바이어스 블락
LCHM: 메인 독출래치신호 LCHS: 서브-독출래치신호
VFY : 확인독출제어신호
210 : 메인 센싱래치 유닛 220 : 출력 드라이빙 유닛
230 : 메인 프리차아지유닛 240 : 메인 비트라인 차단유닛
211 : 메인 래치 유닛 213 : 래치 전송유닛
215 : 메인 래치 드라이빙 유닛 217 : 메인 센싱 응답유닛
310 : 서브-센싱 래치 유닛 320 : 서브-드라이빙 유닛
330 : 서브-프리차아지유닛 340 : 서브-비트라인 차단유닛
311 : 서브 래치 유닛
315 : 서브-래치 초기화유닛 317 : 서브-센싱 응답유닛
NSENM: 메인 센싱노드 NSENS: 서브-센싱노드
NLATM: 메인 래치노드 NLATS: 서브-래치노드
본 발명은 일반적으로 반도체 메모리 장치들에 관한 것으로서, 보다 상세하게 불휘발성 반도체 메모리 장치들 및 불휘발성 반도체 메모리 장치들의 구동방법에 관한 것이다.
최근, 전기적으로 프로그램(program)과 전기적으로 소거(erase)가 가능한 불휘발성 반도체 메모리 장치에 대한 수요가 급격히 증가하고 있다. 이러한 장치들은 적어도 공급 전원이 없는 상태에서 저장된 데이터를 유지할 수 있는 능력에 의하여 부분적인 특징 지워진다. 이른바, 플래시 메모리는, 디지털 카메라, 셀폰들(cell phones), PDA들(personal data assistants), 그리고 랩탑 컴퓨터들(laptop computers)과 같은 휴대용 장치에서, 특별히 그러나 비배타적으로 널리 이용되고 있다. 플래시 메모리, 예컨대, 낸드(NAND) 타입의 플래시 메모리는 상대적으로 작은 면적에 많은 양의 데이터를 저장할 수 있다.
종래기술의 논의에 있어서, 플래시 메모리셀들과 플래시 메모리 장치들의 기본적 동작 원리가 아래에 제시된다. 그러나, 아래에 제시된 논의는 단지 일례일 뿐이며, 본 발명의 범위를 어떠한 방법으로 제한 및/또는 한정하는 것이 아님을 명확히 이해해야만 한다.
먼저 플래시 메모리셀(flash memory cell)의 동작 원리가 도 1a 내지 도 1c를 참조하여 기술된다. 도 1a는 메모리 장치의 워드라인과 비트라인에 연결되는 하나의 플래시 메모리셀 트랜지스터의 전형적인 구조를 나타내며, 도 1b는 하나의 플래시 메모리셀 트랜지스터의 등가 회로도를 나타내며, 그리고, 도 1c는 하나의` 플래시 메모리셀 트랜지스터의 문턱전압(threshold voltage) 특성들을 나타낸다.
도 1a 내지 도 1c를 함께 참조하면, 하나의 플래시 메모리셀 트랜지스터는 기판(substrate, 3)의 표면상에 위치되는 소오스 영역(source region, 4)과 드레인 영역(drain region, 5)을 포함한다. 본 예에서, 상기 기판(3)은 P형이고, 상기 소오스 영역(4)과 상기 드레인 영역(5)은 N+형이다. 게이트 구조(A gate structure)는 상기 소오스 영역(4)과 상기 드레인 영역(5) 사이로 정의되는 채널 영역 (channel region)의 상부에 정렬된다. 상기 게이트 구조는 플로팅 게이트(1; floating gate)와 제어 게이트(2; control gate)를 포함한다. 미도시되었지만, 터널링 유전체층(tunneling dielectric layer)이 상기 플로팅 게이트와 기판의 표면 사이에 삽입되고, 다른 박막 산화층(thin oxide layer)(혹은, 제어 유전체층)이 상기 플로팅 게이트(1)와 상기 제어 게이트(2) 사이에 삽입된다. 도시된 예에서, 드레인 전압(Vd)은 비트라인(BL)으로부터 공급되고, 제어 게이트 전압(Vcg)은 워드라인(WL)으로부터 공급되며, 소오스 전압(Vs)는 접지전압과 같은 기준전위에 연결된다.
상기 플래시 메모리셀 트랜지스터의 문턱전압은 그것의 저장된 논리값을 정의한다. 즉, 싱글비트 셀 트랜지스터의 예에서, 상기 플래시 메모리셀 트랜지스터가 초기 상태(또한 '소거' 상태로 불림)에 있는 경우에는, 상기 문턱전압(Vth)은 도 1c에 도시된 바와 같이 상대적으로 낮다. 이러한 상태에서, 셀 트랜지스터는 논리값 "1"을 가지는 것으로 정의되며, 일반적으로 통상적인 트랜지스터 디바이스의 온(ON) 상태에 해당한다. 반면에 셀 트랜지스터가 프로그램된 상태(PGM)에 있는 경우에는, 상기 문턱전압(Vth)은 상대적으로 높다. 이러한 높은 문턱전압 상태는 논리값 "1"을 가지는 것으로 정의되며, 일반적으로 통상적인 트랜지스터 디바이스의 오프(OFF) 상태에 해당한다.
셀 트랜지스터를 초기 상태에서 프로그램된 상태로 변환(프로그램)하기 위하여, 파울러-노드하임 터널링(Fowler-Nordheim tunneling, 이하 'FN 터널링'이라 함)으로 널리 알려진 프로세스가 이용된다. 이 프로세스를 간략히 설명하면, 비교적 큰 양(+)의 전위차가 제어 게이트(2)와 기판(Psub) 사이에서 생성되고, 기판(Psub) 상의 채널 내에 여기된 전자들(excited electrons)은 투과되어 상기 플로팅 게이트(1)에 트랩(trapped)된다. 이러한 음(-)으로 차아지된(charged) 전자들은 상기 제어 게이트(2)와 상기 기판(Psub) 사이의 장벽으로 작용하며, 그리하여 도 1c에 나타난 바와 같이, 셀 트랜지스터의 문턱전압을 증가시킨다. 상기 제어 게이트(2)와 상기 기판(Psub) 사이에 큰 음(-)의 전위차를 형성함에 의하여 상기 셀 트랜지스터는 초기 상태로 복원될 수 있다. 그리하여 결과적으로 생기는 FN 터널링은 트랩된 전자들을 박막 산화층을 가로 질러 상기 플로팅 게이트(1)와 상기 기판(Psub)에 되돌려 보내어서, 전자 장벽을 제거하고 문턱전압(Vth)를 감소시킨다.
멀티 비트(또는 멀티-상태) 불휘발성 메모리들은 2개 또는 그 이상의 데이터 비트(bit)들을 동시에 저장하는 각각의 셀 트랜지스터를 이용함에 의해 특징 지워진다. 도 2는 예시적인 2비트 불휘발성 셀 메모리의 동작을 설명하기 위한 도면이다. 플래시 메모리 장치들에서 발견되는 상당수의 플래시 셀 트랜지스터들의 문턱전압(Vth)들은 일반적으로 벨 커브(bell curve) 분포들을 나타낸다. 도 2의 예에서, 상기 셀 트랜지스터는 4개의 다른 문턱전압 분포들, 예컨대, 제1 상태, 제2 상태, 제3 상태 및 제4 상태 중에서 어느 하나로 설정될 수 있다. 이러한 4가지 상태들 중에서 하나에 의해 정의되는 분포내의 문턱전압을 가지는 어느 셀 트랜지스터는 대응하는 2비트의 논리값, 예를 들면, 도 2에 도시되는 바와 같은 "11", "10", "00" 및 "01"이 지정된다. 도 2에 도시되는 각 비트 할당은 "그레이-코딩(gray-coding)"으로서 당해 기술분야에서 널리 알려져 있다.
상술한 바와 같이, 셀 트랜지스터의 문턱전압이 '온(on)' 상태(소거된 상태)로부터 더 높은 상태의 문턱전압으로 증가될 때, 상기 셀 트랜지스터는 "프로그램된다"라고 일컫는다. 도 2에서, 도면의 가장 왼쪽("11")의 문턱전압 분포는 소거된 상태이다. 셀 트랜지스터의 2비트 프로그래밍에서, 2개의 연속적인 프로그래밍 동작들, 말하자면, 최하위 유효 비트(least significant bit; LSB) 프로그램 모드 및 최상위 유효 비트(most significant bit; MSB) 프로그램 모드가 수행된다. 이러한 최하위 유효 비트 및 최상위 유효 비트(LSB,MSB)의 프로그램 모드들은 도 3 내지 도 5를 참조하여 다음에 기술된다.
먼저, 상기 셀 트랜지스터는 소거된 상태로 초기화되고, 따라서, 상기 셀 트랜지스터의 초기 논리값은 "11"이라는 점을 유의해야한다(도 2를 참조). 본 예에서, 저장된 상기 데이터의 최하위 유효 비트(LSB)가 "0"이면, 상기 셀 트랜지스터의 문턱전압이 상기 제1 상태로부터 상기 제2 상태로 증가하기 위하여, 프로그래밍 동작이 수행된다(도 3을 참조). 반면에, 저장되는 상기 데이터의 상기 최하위 유효 비트(LSB)가 "1"이면, 상기 최하위 유효 비트(LSB) 프로그램 모드 동안에, 프로그래밍 동작이 수행되지 않는다. 여기서, 상기 최하위 유효 비트(LSB) 프로그램 모드 이후에, 상기 셀 트랜지스터는 상기 제1 상태 또는 제2 상태 중에서 어느 하나에 있음을 유의해야한다.
다음으로, 저장되는 데이터의 최상위 유효 비트(MSB)가 최상위 유효 비트(MSB) 프로그램 모드에서의 동작을 지시한다. 도 4는 "그레이 코딩"이 적용된 경우를 도시한다. 상기 최하위 유효 비트(LSB) 프로그램 모드 이후(以後)의 상기 셀 트 랜지스터가 상기 제1 상태 또는 상기 제2 상태인지에 관계없이, 저장되는 상기 데이터의 최상위 유효 비트(MSB)가 "1"인 경우에는, 최상위 유효 비트(MSB) 프로그램 모드에서 프로그래밍 동작은 수행되지 않는다. 반면에, 저장되는 상기 데이터의 최상위 유효 비트(MSB)가 "0"이면, 상기 최하위 유효 비트(LSB) 프로그램 모드 이후(以後)의 상기 셀 트랜지스터가 상기 제1 상태 또는 상기 제2 상태에 있는지에 의존하는 프로그래밍 동작은 발생된다. 이것은 도 4에 나타나는 점선으로 도시된다. 저장되는 데이터의 최상위 유효 비트(MSB)가 "0"이고, 최하위 유효 비트(LSB) 프로그램 모드 이후의 셀 트랜지스터가 상기 제1 상태이면, 상기 제1 상태에서 상기 제4 상태로 상기 셀 트랜지스터의 문턱전압을 옮기도록 프로그래밍이 수행된다. 반면에, 저장되는 데이터의 최상위 유효 비트(MSB)가 "0"이고, 최하위 유효 비트(LSB) 프로그램 모드 이후의 상기 셀 트랜지스터가 상기 제2 상태이면, 상기 제2 상태에서 상기 제3 상태로 상기 셀 트랜지스터의 문턱전압을 옮기도록 프로그래밍이 수행된다.
도 5는, 바이너리 코딩(binary coding)이 적용된 점을 제외하고는, 도 4와 유사하다. 이 경우에서, 상기 제1 내지 상기 제4 문턱전압은 "11", "10", "01" 및 "00"의 2비트 값으로 설정한다. 다시, 상기 최하위 유효 비트(LSB) 프로그램 모드 이후(以後)의 상기 셀 트랜지스터가 상기 제1 상태 또는 상기 제2 상태인지에 관계없이, 저장되는 상기 데이터의 최상위 유효 비트(MSB)가 "1"인 경우에는, 최상위 유효 비트(MSB) 프로그램 모드에서 프로그래밍 동작은 수행되지 않는다. 반면에, 저장되는 상기 데이터의 최상위 유효 비트(MSB)가 "0"이면, 상기 최하위 유효 비트 (LSB) 프로그램 모드 이후(以後)의 상기 셀 트랜지스터가 상기 제1 상태 또는 상기 제2 상태에 있는지에 의존하는 프로그래밍 동작이 발생된다. 이것은 도 5에 나타나는 점선으로 도시된다. 저장되는 데이터의 최상위 유효 비트(MSB)가 "0"이고, 최하위 유효 비트(LSB) 프로그램 모드 이후의 셀 트랜지스터가 상기 제1 상태이면, 상기 제1 상태에서 상기 제3 상태로 상기 셀 트랜지스터의 문턱전압을 옮기도록 프로그래밍이 수행된다. 반면에, 저장되는 데이터의 최상위 유효 비트(MSB)가 "0"이고, 최하위 유효 비트(LSB) 프로그램 모드 이후의 상기 셀 트랜지스터가 상기 제2 상태이면, 상기 제2 상태에서 상기 제4 상태로 상기 셀 트랜지스터의 문턱전압을 옮기도록 프로그래밍이 수행된다.
다음으로, 도 6 및 도 7을 참조하여 상기 멀티 비트 불휘발성 메모리의 독출동작이 기술된다. 특히, 도 6은 저장되는 데이터의 최하위 유효 비트(LSB)의 논리 값이 결정된 상태에서, 최하위 유효 비트(LSB)의 독출 모드를 도시한다. 상기 최하위 유효 비트(LSB)의 독출 모드는 제1 최하위 유효 비트(LSB)의 독출 모드 동작과 조건부의 제2 최하위 유효 비트(LSB)의 독출 모드 동작을 포함한다. 상기 제1 최하위 유효 비트(LSB)의 독출 모드 동작에서, 제1 독출전압(Vread1)이 상기 셀 트랜지스터의 워드라인에 인가된다. 상기 셀 트랜지스터가 결과적으로 '온(ON)'되면, 상기 셀 트랜지스터는 상기 제1 상태("11")에 있음이 분명하다. 상기 셀 트랜지스터가 '오프(OFF)'로 유지되면, 제2 독출전압(Vread2)이 상기 셀 트랜지스터의 워드라인에 인가됨에 의해, 제2 최하위 유효 비트(LSB) 독출 동작이 수행된다. 여기서, 상기 제2 최하위 유효 비트(LSB) 독출 동작에서, 상기 셀 트랜지스터가 '오프 (OFF)'로 유지되면, 상기 셀 트랜지스터는 상기 제4 상태("01")에 있음이 분명하다. 반면에, 상기 제2 최하위 유효 비트(LSB) 독출 동작에서, 상기 셀 트랜지스터가 '온'되면, 상기 저장되는 데이터의 최하위 유효 비트(LSB)는 "0"이지만, 상기 저장되는 데이터의 최상위 유효 비트(MSB)는 여전히 모른다.
그레이-코딩(gray-coding)의 경우에서, 상기 저장되는 데이터의 최상위 유효 비트(MSB)는 싱글(single) 독출 동작에 의하여 인지될 수 있다. 이것은 도 7에 도시되는데, 상기 제3 독출 전압(Vread3)이 상기 메모리셀의 워드라인에 인가됨에 의하여 상기 독출 동작이 수행된다. 상기 셀 트랜지스터가 '온'상태로 되면, 상기 저장되는 데이터의 최상위 유효 비트(MSB)는 "1"이다. 상기 셀 트랜지스터가 '오프'상태로 유지되면, 상기 저장되는 데이터의 최상위 유효 비트(MSB)는 "0"이다.
상술한 내용에서 명백하듯이, 멀티 비트 불휘발성 메모리의 상기 멀티 비트의 인지(認知)는, 싱글-비트 불휘발성 메모리의 인지(認知)와 비교할 때, 매우 복잡하다. 개개의 셀 트랜지스터로부터 멀티 비트를 프로그램 및 독출하는데 요구되는 회로를 설계하고 개발할 때, 많은 문제가 직면(直面)된다.
그런데, 종래의 멀티-비트 불휘발성 반도체 메모리 장치의 페이지 버퍼는, 싱글-비트 불휘발성 반도체 메모리 장치의 페이지 버퍼와 전혀 별개로 구조로 개발되고 설계되었다. 이와 같이, 멀티-비트 불휘발성 반도체 메모리 장치의 페이지 버퍼가 싱글-비트 불휘발성 반도체 메모리 장치의 페이지 버퍼와 전혀 별개로 구조를 가짐으로 인하여, 종래의 멀티-비트 불휘발성 반도체 메모리 장치는 싱글비트 불휘발성 반도체 메모리 장치의 개발 이후로부터 개발기간이 크게 증가하는 문제점을 가진다.
본 발명의 목적은 싱글 비트 불휘발성 반도체 메모리 장치의 페이지 버퍼에 일부의 회로들을 추가하여, 멀티 비트 불휘발성 반도체 메모리 장치의 페이지 버퍼를 구현할 수 있는 멀티-비트 불휘발성 반도체 메모리 장치를 제공하는 데 있다.
본 발명의 일면에 따르면, 메모리 셀어레이, 페이지 버퍼회로 및 서브-래치회로를 포함하는 멀티-비트 불휘발성 반도체 메모리 장치가 제공된다. 상기 메모리 셀 어레이는 복수개의 불휘발성 메모리셀들에 연결되는 비트라인을 포함하며, 상기 불휘발성 메모리셀들은 데이터의 1비트 보다 많은 비트를 저장하기 위하여 2개 이상의 문턱전압 상태들에서 프로그램 가능하다.
상기 페이지 버퍼회로는 메인 래치 데이터로서의 논리값을 저장하며, 상기 비트라인의 전압레벨에 따라서 상기 메인 래치 데이터의 상기 논리값을 선택적으로 플립하는 메인 래치 신호에 응답한다.
상기 메모리 장치는 상기 메모리 장치는 상기 불휘발성 메모리셀들의 상기 문턱전압 상태를 독출하는 독출 모드 및 상기 불휘발성 메모리셀들의 상기 문턱전압 상태를 프로그램하는 프로그래밍 모드에서 동작할 수 있으며, 상기 페이지 버퍼 회로는, 상기 비트라인을 통하여, 상기 프로그래밍 모드에서 상기 메인 래치 데이 터의 상기 논리값의 플립핑을 억제하기 위하여 상기 서브 래치 데이터에 응답한다.
본 발명의 또 다른 일면에 따르면, 메모리 셀어레이, 메인 버퍼 회로 및 서브-래치회로를 포함하는 멀티-비트 불휘발성 반도체 메모리 장치가 제공된다. 상기 메모리 셀어레이는 복수개의 불휘발성 메모리셀들에 연결되는 비트라인을 포함하며, 상기 불휘발성 메모리셀들은 데이터의 1비트 보다 많은 비트를 저장하기 위하여 2개 이상의 문턱전압 상태들에서 프로그램 가능한다.
상기 페이지 버퍼회로는 메인 래치 데이터로서의 논리값을 저장하며, 상기 비트라인의 전압레벨에 따라서 상기 메인 래치 데이터의 상기 논리값을 선택적으로 플립하는 메인 래치 신호에 응답한다.
상기 서브-래치회로는 서브-래치 데이터로서 논리값을 저장하며, 상기 비트라인의 상기 전압레벨에 따라서 상기 서브-래치 데이터의 상기 논리값을 선택적으로 플립하는 서브 래치 신호에 응답한다.
상기 페이지 버퍼 회로 및 상기 서브-래치 회로는 상기 메모리셀 어레이의 반대편에서의 상기 비트라인에 연결된다.
본 발명의 또 다른 일면에 따르면, 복수개의 불휘발성 메모리셀들에 연결되는 비트라인을 구비하는 메모리셀 어레이, 상기 비트라인의 전압을 프리셋팅(preset)하며, 상기 메모리셀 어레이의 반대편에서 상기 비트라인에 연결되는 제1 및 제2 전압 바이어스 회로들 및 상기 비트라인에 연결되며, 상기 불휘발성 메모리셀들로부터 독출되는 데이터 및 상기 불휘발성 메모리셀들로 프로그램되는 데이터를 저장하는 페이지 버퍼 회로를 포함하는 불휘발성 메모리 장치가 제공된다.
본 발명의 또 다른 일면에 따르면, 복수개의 불휘발성 메모리셀들에 연결되는 비트라인을 구비하는 메모리셀 어레이, 메인 래치 유닛과 메인 센싱응답 유닛을 구비하는 메인 센싱래치 유닛, 서브-래치 회로를 구비하는 서브-래치 유닛, 상기 메인 센싱 유닛을 상기 비트라인에 선택적으로 연결하는 제1 비트라인 선택회로 및 상기 서브-래치 유닛을 상기 비트라인에 선택적으로 연결하는 제2 비트라인 선택회로를 구비하는 불휘발성 반도체 메모리 장치가 제공된다.
본 발명의 또 다른 일면에 따르면, 제1 래치에 메인 래치 데이터로서의 논리값을 저장하는 단계, 상기 비트라인의 전압레벨에 따라서 제2 래치에 서브-래치 데이터로서의 논리값을 저장하는 단계, 상기 프로그램모드에서, 상기 비트라인에 연결되는 적어도 1개의 불휘발성 메모리셀의 문턱전압 상태를 셋팅하는 단계 및 상기 제2 래치의 상기 서브-래치 데이터에 저장되는 상기 비트라인의 전압레벨에 따라서 상기 문턱전압 상태를 셋팅한 이후에 상기 메인 래치 데이터의 상기 논리값의 플리핑(flipping)을 선택적으로 억제하는 단계를 구비하는 멀티-비트 불휘발성 반도체 메모리 장치의 구동방법이 제공된다.
본 발명의 또 다른 일면에 따르면, 외부적으로 제공되는 제1 비트 데이터값을 이용하여, 상기 제1 데이터 상태에 대응하는 문턱전압으로 선택되는 메모리셀을 프로그램하는 것을 포함하는 제1 비트 프로그램 단계, 상기 서브-래치 블락의 상기 제1 비트 데이터값에 대응하는 서브-래치 데이터를 저장하기 위하여 상기 제1 비트 프로그램 동작에서 프로그램된 상기 메모리셀을 제1 기준전압으로 구동하는 것을 포함하는 초기 독출 저장 단계, 상기 메모리셀을 상기 제4 데이터 상태로 프로그램 하는데 사용되는 제2 비트 데이터값에 상응하는 메인 래치 데이터를 상기 메인 버퍼 블락에 저장하며, 상기 초기 독출 저장 단계의 수행 후에, 상기 메모리셀을 제4 데이터 상태로 프로그램시키기 위하여 수행되는 제2 비트 프로그램 단계로서, 결과적으로 상기 메모리셀은 상기 제3 데이터 상태의 문턱전압으로 프로그램는 것을 포함하는 상기 제2 비트 프로그램 단계, 상기 제2 비트 프로그램 단계의 수행 후에, 상기 메모리셀의 제2 비트 데이터값을 궁극적으로 상기 메인 센싱 노드에 반영하기 위하여, 제2 기준전압으로 상기 메모리셀을 구동하는 것을 포함하는 1차 확인 독출 단계, 상기 초기 독출 저장 단계에서 저장되는 상기 서브-래치 데이터를 상기 메인 센싱 노드에 반영하기 위하여, 상기 서브-래치 블락을 구동하는 것을 포함하는 서브-래치 구동 단계, 상기 1차 확인 독출 단계에 의한 상기 메인 센싱 노드의 전압레벨에 따라 상기 메인 래치 데이터를 플립시키는 1차 메인 플립 단계로서, 상기 서브-래치 구동 단계에 의한 상기 메인 센싱 노드의 전압레벨에 의하여, 상기 메인 래치 데이터의 플립이 선택적으로 차단되는 것을 포함하는 상기 1차 메인 플립 단계, 상기 1차 메인 플립 단계의 수행 후에, 상기 메모리셀의 상기 제4 데이터 상태를 상기 메인 센싱 노드에 반영하기 위하여, 제3 기준전압으로 상기 메모리셀을 구동하는 2차 확인 독출 단계, 및 상기 2차 확인 독출 단계에 의한 상기 메인 센싱 노드에 반영하며, 상기 메인 센싱 노드의 전압레벨에 따라, 상기 메인 래치 데이터의 플립하는 것을 포함하는 2차 메인 플립 단계를 구비하는 멀티비트 불휘발성 반도체 메모리 장치의 구동방법이 제공된다.
본 발명의 또 다른 일면에 따르면, 외부적으로 제공되는 제1 비트 데이터값 을 이용하여, 선택되는 메모리셀을 프로그램하는 것을 포함하는 제1 비트 프로그램 단계; 상기 서브-래치 블락의 상기 제1 비트 데이터값에 대응하는 서브-래치 데이터를 저장하기 위하여 상기 제1 비트 프로그램 동작에서 프로그램된 상기 메모리셀을 제1 기준전압으로 구동하는 것을 포함하는 초기 독출 저장 단계; 상기 초기 독출 저장 단계의 수행 후에, 외부적으로 제공되는 제2 비트 데이터값을 상기 메모리셀에 프로그램하기 위하여 상기 제2 메모리셀을 구동하는 것을 포함하는 제2 비트 프로그램 단계; 상기 제2 비트 프로그램 단계의 수행 후에, 상기 메모리셀의 제2 비트 데이터값을 궁극적으로 상기 메인 센싱 노드에 반영하기 위하여, 제2 기준전압으로 상기 메모리셀을 구동하는 것을 포함하는 1차 확인 독출 단계; 상기 초기 독출 저장 단계에서 저장되는 상기 서브-래치 데이터를 상기 메인 센싱 노드에 반영하기 위하여, 상기 서브-래치 블락을 구동하는 것을 포함하는 서브-래치 구동 단계; 및 상기 1차 확인 독출 단계 및 상기 서브-래치 구동 단계에서 얻어지는 상기 메인 센싱 노드의 전압레벨에 따라 상기 메인 래치 데이터를 선택적으로 플립시키는 것을 포함하는 1차 메인 플립 단계를 포함하는 멀티 비트 불휘발성 반도체 메모리 장치의 구동방법이 제공된다.
본 발명의 또 다른 일면에 따르면, 외부적으로 제공되는 제1 비트 데이터값을 이용하여, 선택되는 메모리셀을 프로그램하는 것을 포함하는 제1 비트 프로그램 단계; 상기 서브-래치 블락의 상기 제1 비트 데이터값에 대응하는 서브-래치 데이터를 저장하기 위하여 상기 제1 비트 프로그램 동작에서 프로그램된 상기 메모리셀을 제1 기준전압으로 구동하는 것을 포함하는 초기 독출 저장 단계; 상기 초기 독 출 저장 단계의 수행 후에, 외부적으로 제공되는 제2 비트 데이터값을 상기 메모리셀에 프로그램하기 위하여 상기 제2 메모리셀을 구동하는 것을 포함하는 제2 비트 프로그램 단계; 상기 제2 비트 프로그램 단계의 수행 후에, 상기 메모리셀의 제2 비트 데이터값을 궁극적으로 상기 메인 센싱 노드에 반영하기 위하여, 제2 기준전압으로 상기 메모리셀을 구동하는 것을 포함하는 1차 확인 독출 단계; 상기 초기 독출 저장 단계에서 저장되는 상기 서브-래치 데이터를 상기 메인 센싱 노드에 반영하기 위하여, 상기 서브-래치 블락을 구동하는 것을 포함하는 서브-래치 구동 단계; 상기 1차 확인 독출 단계 및 상기 서브-래치 구동 단계에서 얻어지는 상기 메인 센싱 노드의 전압레벨에 따라 상기 메인 래치 데이터를 선택적으로 플립시키는 것을 포함하는 1차 메인 플립 단계; 및 상기 1차 메인 플립 단계의 수행 후에, 상기 메모리셀의 상기 제4 데이터 상태를 상기 메인 센싱 노드에 반영하기 위하여, 제3 기준전압으로 상기 메모리셀을 구동하는 2차 확인 독출 단계; 및 상기 2차 확인 독출 단계에 의한 상기 메인 센싱 노드에 반영하며, 상기 메인 센싱 노드의 전압레벨에 따라, 상기 메인 래치 데이터의 플립하는 것을 포함하는 2차 메인 플립 단계를 구비하는 멀티비트 불휘발성 반도체 메모리 장치의 구동방법이 제공된다.
본 발명과 본 발명의 동작상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. 각 도면을 이해함에 있어서, 동일한 부재는 가능한 한 동일한 참조부호로 도시하고자 함에 유의해야 한다. 또한, 하기의 설명에서, 구체적인 처리흐름과 같은 많은 특정 상세들은 본 발명의 보 다 전반적인 이해를 제공하기 위해 기술된다. 그러나, 이들 특정 상세들 없이도, 본 발명의 실시될 수 있다는 것은 당해 기술분야에서 통상의 지식을 가진 자에게는 자명한 사실이다. 그리고, 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 공지 기능 및 구성에 대한 상세한 기술은 생략된다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직하지만 한정되지 않는 실시예를 설명함으로써, 본 발명을 상세히 설명한다.
도 8은 본 발명의 실시예에 따른 불휘발성 반도체 메모리 장치의 개략적인 블락도이다.
도 8을 참조하면, 본 실시예의 상기 불휘발성 반도체 메모리 장치는 메모리셀어레이(MCARR), 메인 래치 블락들(NWMLB<63;0>), 제1 및 제2 글로발 입력 라인들(GDI,nGDI), 글로발 출력 라인(GDOUT), y 어드레스 신호 라인들(Yp<7:0>, Yq<7:0> 및 Yr<7:0>), 메인 독출 래치 신호 라인들(LCHM<7:0>), 서브-독출 래치 신호 라인들(LCHS<7:0>) 및 페이지 버퍼 디코더들(NWDE<63:0>)을 포함한다.
상기 메모리셀어레이(MCARR)는 메모리셀들의 매트릭스 어레이, 워드라인들(WL) 및 비트라인들(BL)을 포함한다. 본 실시예에서, 상기 메모리셀들은 낸드(NAND) 플래시 메모리셀 트랜지스터들이다.
내부 입력 라인(IDI<63:0>, nIDI<63:0>) 및 외부 출력 라인들(IDOUT<63:0>)은 상기 페이지 버퍼 디코더들(NWDE<63:0>)과 대응하는 메인 래치 블락들(NWMLB<63:0>) 사이에 연결된다.
상기 제1 글로발 입력 라인(GDI) 및 상기 제2 글로발 입력 라인(nGDI)은 소 정의 동작 구간, 예컨대, 독출모드(read mode), 프로그램모드(program mode) 및 소거모드(erase mode)에서 상반되는 논리상태들의 입력데이터 및 제어데이터를 전송한다. 하기에서 더 상세히 설명되는 바와 같이, 상기 페이지 버퍼 디코더들(NWDE<63:0>) 각각은 상기 내부 입력 라인들(IDI<63:0>, nIDI<63:0>)의 데이터를 출력하도록, 상기 y 어드레스 데이터(Yq<7:0> 및 Yr<7:0>)와 함께, 상기 데이터(GDI, nGDI)를 디코딩한다.
또한, 상기 페이지 버퍼 디코더들(NWDE<63:0>) 각각은 상기 내부 출력 라인들(IDOUT<63:0>) 상의 데이터에 대응하는 데이터를 상기 글로발 출력 라인(GDOUT)으로 제공한다.
메인 래치 블락들(NWMLB<63:0>)과 서브-래치 블락들(NWSLB<63:0>)의 각각의 쌍들은 상기 멀티-비트 불휘발성 메모리의 페이지 버퍼 블락으로서의 기능을 수행한다.
도 9를 참조하면, 각 메인 래치 블락(NWMLB)은 복수개의 메인 래치 회로(NWML)을 포함한다. 즉, 도 9의 예에서, 상기 메인 래치 블락(NWMLB0)은 페이지 버퍼 디코더(NWDE0)와 상기 메모리셀 어레이(MCARR) 사이에 병치(竝置)되는 8개의 메인 래치 회로(NWML<7:0>)를 포함한다. 특히, 상기 메인 래치 회로들(NWML<7:0>) 각각은 내부 입력 라인들(IDI0, nIDI0) 및 내부 출력 라인(IDOUT0)을 통하여 상기 페이지 버퍼 디코더(NWDE0)와 연결되며, 그리고 상기 래치 회로들(NWML<7:0>) 각각은 메인 비트라인들(BLm<7:0>)을 통하여 상기 메모리셀어레이(MCARR)에 연결된다. 또한, 보다 상세히 후술되는 바와 같이, 상기 메인 래치 회로들(NWML<7:0>) 각각은 메인 비트라인 차단신호(BLSHFM)에 게이팅되는 트랜지스터(240a)를 포함한다. 각 트랜지스터(870a)는 상기 메인 비트라인들(BLm<7:0>)과 각각의 메인 센싱 노드들(NSENM<7:0>) 사이에 연결된다.
도 10을 참조하면, 각 서브-래치 블락(NWSLB)은 복수개의 서브-래치 회로들(NWSL)을 포함한다. 즉, 도 10의 예에서, 상기 서브-래치 블락(NWSLB0)은 상기 메모리셀어레이(MCARR)에 연결되는 8개의 서브-래치 회로들(NWSL<7:0>)을 포함한다. 도시된 바와 같이, 상기 서브-래치 회로들(NWSL<7:0>) 각각은 서브-비트라인(BLs<7:0>)을 통하여 상기 메모리셀어레이(MCARR)에 연결된다. 또한, 보다 상세히 후술되는 바와 같이, 상기 서브-래치 회로들(NWSL<7:0>) 각각은 서브-비트라인 차단신호(BLSHFS)에 게이팅되는 트랜지스터(340a)를 포함한다. 각 트랜지스터(340a)는 상기 서브-비트라인(BLs<7:0>)과 각각의 서브-센싱 노드(NSENS<7:0>)에 사이에 연결된다.
도 11은 도 8 내지 도 10의 멀티-비트 불휘발성 메모리 장치의 싱글 비트라인과 관련되는 회로요소의 개략적인 블락도이다. 도 11에는 메모리셀어레이(100; 도 8의 메모리셀어레이(MCARR)에 해당함), 메인 버퍼 블락(200; 도9의 메인 래치 회로들(NWML) 중에서 하나에 해당함), 서브-래치 블락(300; 도10의 서브-래치 회로들(NWSL) 중에서 하나에 해당함), 메인 비트라인 선택 바이어스 블락(400), 서브-비트라인 선택 바이어스 블락(500) 및 로우 디코더(600)가 도시된다. 상기 메인 비트라인 선택 바이어스 블락(400) 및 상기 서브-비트라인 선택 바이어스 블락(500)은 도 8에는 도시되지 않으며, 이러한 블락들은 도 8의 상기 메모리셀 어레이 (MCARR)의 일부를 형성하는 것으로서 임의로 고려될 수 있다는 점이 주목된다. 또한, 도면의 간편화를 위하여, 상기 로우 디코더(600)은 도 8에는 도시되지 않는다.
낸드(NAND) 플래시 메모리는 플래시 메모리 트랜지스터들이 직렬적으로 연결되는 스트링(string)구조에 의하여 특징이 지어지며, 다수의 병렬의 스트링들이 상기 플래시 메모리의 메모리 블락을 구성한다. 각 스트링은 상기 메모리 블락의 비트라인(BL)을 따라서 직렬적으로 연결되는 복수개의 플래시 메모리셀 트랜지스터로 구성되며, 워드라인들(WL)은 상기 메모리 블락의 각각 대응하는 행의 셀 트랜지스터의 제어 게이트에 연결된다. 예를 들면, 플래시 메모리 장치는 각 스트링에 16개 내지 32개의 셀 트랜지스터들을 포함할 수 있고, 각 메모리 블락에는 4224개의 스트링들을 포함할 수 있다.
도 11은 각각 데이터를 저장하고, 각자의 이븐 비트라인(BLe) 및 오드 비트라인(BLo)을 통하여 데이터를 출력하는 메모리셀(MC)들의 2개의 스트링을 도시한다. 즉, 본 실시예에 의하면, 각 비트라인(BL)은 이븐 비트라인(BLe) 및 오드 비트라인(BLo)으로 구성된다. 이러한 이븐 비트라인(BLe) 및 오드 비트라인(BLo)은 추후에 보다 상세히 설명된다.
각 스트링의 반대편 끝단에는 스트링 선택신호(SSL) 및 그라운드 선택신호(GSL)를 수신하는 제어 게이트를 가지는 스트링 선택 트랜지스터들이 나타난다. 일반적으로, 상기 선택신호들(SSL, GSL)은 상기 셀 트랜지스터의 독출(reading) 및 프로그래밍(programming)에 이용된다. 또한, 각 스트링의 일측 단부에는 각 메모리 블락의 상기 셀 트랜지스터 스트링들의 소오스 라인 전압을 설정하는 공통 소오스 라인(CSL)이 있다. 도시된 바와 같이, 상기 워드라인 신호들(WL<n:1>) 및 선택신호들(SSL, GSL)은 로우 어드레스 신호(RADD)들을 디코딩하는 로우 디코더(600)로부터 공급된다.
도 11을 계속 참조하면, 상기 메인 비트라인 선택 바이어스 블락(400) 및 상기 서브 비트라인 선택 바이어스 블락(500)이 상기 비트라인들(BLe, BLo)의 양측 끝에 연결된다. 메인 비트라인들(BLm)은 상기 메인 버퍼 블락(200)과 상기 메인 비트라인 선택 바이어스 블락(400) 사이에서 확장되고, 반면에 서브-비트라인(BLs)은 상기 서브-래치 블락(300) 및 상기 서브- 비트라인 선택 바이어스 블락(500) 사이에서 확장된다. 상기 메인 버퍼 블락(200)은 메인 래치 신호(LCHM) 및 y 어드레스 신호(Yp)에 응답하여, 상기 메인 비트라인(BLm)에/으로부터 데이터를 송/수신하며, 상기 내부 출력 라인(IDOUT) 상에 데이터를 전송한다. 또한, 상기 페이지 버퍼 디코더(700)는 상기 글로발 입력 데이터 신호들(GDI, nGDI) 및 y 어드레스 데이터(Yq, Yr)에 근거하여 상기 내부 입력 데이터 라인들(IDI, nIDI) 상에 데이터를 공급한다. 그리고, 상기 페이지 버퍼 디코더(700)는 상기 내부 출력 데이터 라인(IDOUT) 상의 데이터에 대응하는 데이터를 상기 글로발 출력 라인(GDOUT)으로 제공한다. 마지막으로, 상기 서브-래치 블락(300)은 서브-래치 신호(LCHS) 및 확인신호(VFY)에 응답하여, 상기 서브-비트라인(BLs)에/으로부터 데이터를 송/수신한다.
도 11에 도시되는 상기 블락들 각각은 추후에 보다 상세히 기술된다. 그러나, 본 발명에 따른 실시예의 멀티-비트 불휘발성 메모리에서의 다양한 상태들을 구성하는 셀 트랜지스터의 문턱전압 분포에 대한 설명을 위하여, 도 12가 우선 주 목된다. 도 12에 나타난 전압값들은 단지 일예로서 이해되어져야 한다.
본 실시예에서, 각 셀 트랜지스터에 저장되는 논리값은 4개의 문턱전압 분포상태들 중에서 적어도 하나에 대응한다. 말하자면, 도 12에 도시되는 바와 같이, 여기에서 기술되는 예들은 '11', '10', '00' 및 '01'의 2비트 논리값들이 4개의 순차적인 문턱전압 분포들(예컨대, 4개의 서로 다른 데이터 상태들)을 근거로 각각 설정되는 그레이 코딩(gray coding) 설계가 적용된다.
본 실시예의 예에서, 각 데이터 상태와 관련된 상기 문턱전압 분포들이 (표 1)에 나타난다.
데이터 상태 문턱전압 범위
제1 데이터 상태 -2.7V 이하
제2 데이터 상태 0.3V~0.7V
제3 데이터 상태 1.3V~1.7V
제4 데이터 상태 2.3V~2.7V
또한, 본 실시예에서, 각 데이터 상태는 제1 비트 데이터값 및 제2 비트 데이터값으로 구성되도록 설정되며, 상기 제1 비트 데이터값은 최하위 유효 비트(LSB) 데이터값이고 상기 제2 비트 데이터값은 최상위 유효 비트(MSB) 데이터값이다. 이러한 설정은 하기의 (표 2)에서 나타난다.
데이터 상태 제1 비트 데이터값 (LSB) 제2 비트 데이터값 (MSB) 결합된 데이터값
제1 데이터 상태 1 1 11
제2 데이터 상태 0 1 10
제3 데이터 상태 0 0 00
제4 데이터 상태 1 0 01
(표 2)에 도시된 바와 같이, 상기 제1 및 제4 데이터 상태는 동일한 제1 비트 데이터값(즉, "1")을 가지며, 상기 제2 및 제3 데이터 상태는 동일한 제1 비트 데이터값(즉, "0")을 가진다. 또한, 상기 제1 및 제2 데이터 상태들은 동일한 제2 비트 데이터값(즉, "1")을 가지며, 상기 제3 및 제4 데이터 상태들은 동일한 제2 비트 데이터값(즉, "0")을 가진다.
도 12를 계속 참조하면, 제1 , 제2, 및 제3 독출 전압들(VR1, VR2 및 VR3)은 상기 셀 트랜지스터의 데이터 상태를 결정하도록, 즉, 어떤 2비트의 값이 상기 셀 트랜지스터에 저장되는 지를 결정하도록, 상기 워드라인들(WL)에 인가된다. 상기 독출전압들은 상기 데이터 상태들의 상기 문턱전압 분포들 사이의 구간에서 설정되며, 본 실시예에서, 상기 독출전압들(VR1, VR2 및 VR3)은 각각 0V, 1V 및 2V이다.
예를 들어, 상기 제3 독출전압(VR3)이 선택되는 메모리셀(MCsel)에 연결되는 워드라인(WL1)에 인가되는 독출동작을 가정하자. 이때, 상기 선택되는 메모리셀(MCsel)이 "11", "10", 또는 "00"의 데이터 상태로 프로그램되어 있다면, 상기 메모리셀(MCsel)은 상기 제3 독출전압(VR3)에 응답하여 "턴온"될 것이고, 대응하는 비트라인(BL)은 접지전압(VSS)으로 구동될 것이다. 반면에, 상기 메모리셀(MCsel)이 데이터 상태 "01"로 프로그램되어 있다면, 상기 메모리셀(MCsel)은 "턴오프"를 유지할 것이고, 대응하는 비트라인은 초기의 전압 상태를 그대로 유지할 것이다. 추후에 보다 상세히 설명되는 바와 같이, 독출동작모드에서 상기 선택되는 메모리셀(MCsel)의 저장된 데이터 상태를 결정하도록, 상기 독출전압들(VR1, VR2 및 VR3)은 선택적으로 상기 선택되는 워드라인(WL1)에 선택적으로 인가된다.
또한, 도 12에서 제1, 제2 및 제3 확인독출전압들(VF1,VF2 및 VF3)이 도시된다. 추후에 보다 상세히 논의되는 바와 같이, 이러한 전압들은 선택되는 메모리셀(MCsel)에 제1 및 제2 비트 데이터값들 정확한 프로그래밍을 확인하도록 수행되는 확인독출동작에서 이용된다. 상기 확인독출전압들(VF1,VF2 및 VF3)은 상기 제2 내지 상기 제4 문턱전압 분포들의 최소문턱전압에 거의 근접하도록 각각 설정된다. 본 실시예에서, 확인독출전압들(VF1,VF2 및 VF3)은 각각 약 0.3V, 1.3V 및 2.3V이다.
도 11에 도시된 상기 메인 비드라인 선택 바이어스 블락(400) 및 상기 서브-비트라인 선택 바이어스 블락(500)의 예를 나타내는 참조도면이 도 13으로 제공된다. 이러한 블락들은, 독출, 프로그램 및 소거 동작 모드에서, 상기 이븐 비트라인(BLe) 및 오드 비트라인(BLo)을 적당한 전압으로 조절하는 기능을 수행한다.
본 실시예의 메인 비트라인 선택 바이어스 블락(400)은 고전압 엔모스(NMOS) 트랜지스터(411 내지 417)를 포함한다. 상기 트랜지스터들(412 및 412)은, 상기 전원전압(VDD)을 상기 이븐 비트라인(BLe) 및 상기 오드 비트라인(BLo)에 선택적으로 인가하도록, 메인 하이 이븐 차단 제어신호(main high even shielding control signal; SHLDHeM) 및 메인 하이 오드 차단 제어신호(main high even shielding control signal; SHLDHoM)에 의하여 각각 게이팅된다. 유사하게, 상기 트랜지스터들(413, 414)은, 상기 접지전압(VSS)이 상기 이브 비트라인(BLe) 및 상기 오드 비트라인(BLO)에 선택적으로 인가하도록, 메인 로우 이븐 차단제어신호(SHLDLeM) 및 메인 로우 오드 차단제어신호(SHLDLoM)에 의하여 게이팅된다. 상기 트랜지스터들(415, 416)은 상기 이븐 비트라인(BLe) 및 상기 오드 비트라인(BLo) 중의 어느 하나의 선택에 사용된다. 도시되는 바와 같이, 이러한 트랜지스터들(415, 416)은 각각 상기 이브 비트라인(BLe) 및 상기 오드 비트라인(BLo)에 연결되며, 메인 이븐 비트라인 선택신호(BLSLTeM) 및 메인 오드 비트라인 선택신호(BLSLToM)에 게이팅된다. 마지막으로, 상기 메인 비트라인 선택 바이어스 블락(400)의 상기 메인 비트라인(BLm)로의 억세스(acess)를 제어하는 트랜지스터(417)는, 상기 메인 비트라인(BLm)과 트랜지스터(415, 416)의 공통 노드 사이에 연결되고, 메인 센싱 노드 블락킹 신호(SOBLKM)에 의하여 게이팅된다.
본 예의 서브-비트라인 선택 바이어스 블락(500)은 고전압 NMOS 트랜지스터(511 내지 517)를 포함한다. 상기 트랜지스터(511, 512)는, 상기 전원전압(VDD)을 상기 이븐 비트라인(BLe) 및 상기 오드 비트라인(BLo)에 선택적으로 인가하도록, 서브-하이이븐 차단제어신호(SHLDeS) 및 서브-하이 오드 차단제어신호(SHLDHoS)에 의하여 각각 게이팅된다. 유사하게, 상기 트랜지스터(513, 514)는, 상기 접지전압(VSS)을 상기 이븐 비트라인(BLe) 및 상기 오드 비트라인(BLo)에 선택적으로 인가하도록, 서브-로우이븐 차단제어신호(SHLDLeS) 및 서브-로우오드 차단제어신호(SHLDLoS)에 각각 게이팅된다. 트랜지스터(515, 516)은 상기 이븐 비트라인(BLe) 및 상기 오드 비트라인(BLo) 중의 어느 하나의 선택에 사용된다. 도시되는 바와 같이, 이러한 트랜지스터(515, 516)은 상기 이븐 비트라인(BLe) 및 상기 오드 비트라인(BLo)에 각각 연결되며, 서브-이븐 비트라인 선택신호(BLSLTeS) 및 서브-오드 비트라인 선택신호(BLSLToS)에 의하여 각각 게이팅된다. 마지막으로, 트랜지스터(517)는 상기 서브-비트라인 선택 바이어스 블락(500)의 상기 서브-비트라인(BLs)로의 억세스를 제어하며, 상기 서브-비트라인(BLs)과 트랜지스터(515, 516)의 공통노드 사이에 연결되고, 서브-센싱 노드 블락킹 신호(SOLBLKS)에 의하여 게이팅된다.
바람직하게는, 상술한 제어신호들(SHLDLeM/SHLDLeS, SHLDHeM/SHLDHeS, SHLDLoM/SHLDLoS, SHLDHoM/SHLDHoS, BLSLTeM/BLSLTeS, BLSLToM)/BLSLToS 및 SOBLKM/SOBLKS)은 상기 전원전압(VDD)을 초과하는 고전압의 게이트 신호들이다.
상기 메인 비트라인 선택 바이어스 블락(400)의 상기 트랜지스터들(411 내지 414)과 상기 서브-비트라인 선택 바이어스 블락(500)의 상기 트랜지스터들(511 내지 514)은 각각 상기 메인 비트라인(BLm)과 상기 서브-비트라인(BLs)의 드라이브 능력을 향상시키기 위하여 일반적으로 제공된다. 한편, 상기 메인 비트라인 선택 바이어스 블락(400)의 상기 트랜지스터들(415 내지 417)과 상기 서브-비트라인 선택 바이어스 블락(500)의 상기 트랜지스터들(515 내지 517)은 상기 이븐 및 오드 비트라인들(BLe, BLo)을 선택하기 위하여 일반적으로 제공된다. 그러나, 본 발명은 이러한 회로들의 제공에 한정되지 않는다.
또한, 본 실시예에서, 상기 이븐 비트라인(BLe)과 상기 오드 비트라인(BLo) 중에서 비선택되는 하나는 간섭 차단 라인(interference shielding line)으로 작용한다. 그러나, 본 발명은 이러한 배치로 한정되지 않으며, 그리고 실제로, 본 발명은 또한 싱글 비트라인(BL; '예컨대, 이븐 및 오드 비트라인(BLe, BLO)이 아닌 하나의 비트라인')을 가지는 구조에 적용될 수 있다.
도 14는 도 11에 도시되는 메인 버퍼 블락(200)의 예를 나타내는 회로도이다. 상기 메인 버퍼 블락(200)은 독출 동작 동안에, 논리 "H" 상태로 활성화되는 메인 독출 래치 신호(LCHM)의 활성화에 응답하여, 상기 메인 비트라인(BLm)의 상기 전압레벨, 즉, 상기 비트라인 상에 반영된 상기 메모리셀(MCsel)의 데이터를 감지하는 기능을 수행한다. 이때, 상기 메모리셀(MCsel)에 저장된 상기 감지된 데이터에 대응하는 데이터가 상기 메인 버퍼 블락(200)의 메인 래치노드(NLATM) 상에 저장된다. 그리고, 상기 메인 버퍼 블락(200)은 프로그램 동작 동안에 외부적으로 인가되는 상기 제1 글로발 입력 라인(GDI) 및 상기 제2 글로발 입력 라인(nGDI)의 데이터에 대응하는 데이터를 상기 메인 래치 노드(NLATM) 상에 저장하는 기능을 수행한다. 여기서, 상기 메인 버퍼 블락(200)의 메인 래치노드(NLATM) 상의 데이터는 "메인 래치 데이터"로 설정된다.
도 14를 참조하면, 본 예의 상기 메인 버퍼 블락(200)은 메인 센싱 노드(NSENM), 메인 센싱 래치 유닛(210) 및 출력 드라이빙 유닛(220)을 포함한다. 더불어, 바람직하기로는, 상기 메인 버퍼 블락(200)은 메인 프리차아지유닛(230) 및 메인 비트라인 차단유닛(240)을 더 포함한다. 본 예의 상기 메인 센싱 래치 유닛(210)은 메인 래치 유닛(211), 메인 래치 전송 유닛(213), 메인 래치 드라이빙 유닛(215), 메인 센싱응답 유닛(217) 및 메인 버퍼 선택 유닛(219)을 포함한다.
상기 메인 센싱 노드(NSENM)는 상기 메인 비트라인(BLm)의 전압레벨을 반영하는데 적용되며, 상기 메인 비트라인 차단유닛(240)을 통하여 상기 메인 비트라인(BLm)에 선택적으로 연결된다.
상기 메인 비트라인 차단유닛(240)은 상기 메인 비트라인(BLm)과 상기 메인 센싱 노드(NSENM)와의 연결을 제어하는 메인 비트라인 차단신호(BLSHFM)에 응답한다. 본 예에서, 상기 메인 비트라인 차단유닛(240)은 상기 메인 비트라인 차단신호(BLSHFM)에 응답하여 게이팅되는 저전압의 엔모스(NMOS) 트랜지스터인 메인 비트라인 차단 트랜지스터(240a)로 구현된다.
상기 메인 래치 유닛(211)은, 독출 동작 동안에, 상기 메인 센싱 노드(NSENM) 상의 전압레벨에 대응하는 메인 래치 데이터를 상기 메인 래치 노드(NLATM) 상에 저장한다.
상기 메인 래치 드라이빙 유닛(215)은, 메인 래치 드라이빙 전압을 발생하기 위하여, 버퍼 선택 어드레스(Yp)에 응답하여 인에이블된다. 본 예에서, 상기 메인 래치 드라이빙 전압은 접지전압(VSS)이다. 그리고, 본 예에서, 상기 메인 래치 드라이빙 유닛(215)은 메인 래치 드라이빙 트랜지스터(215a)를 포함한다. 상기 메인 래치 드라이빙 트랜지스터(215a)는 상기 버퍼 선택어드레스(Yp)에 응답하여 게이팅되며, 접지전압(VSS)에 연결되는 소오스 단자(source terminal)를 가지는 엔모스(NMOS) 트랜지스터이다.
본 예의 상기 래치 전송유닛(213)은 제1 래치 전송 트랜지스터(213a)와 제2 래치 전송 트랜지스터(213b)를 포함한다. 상기 제1 래치 전송 트랜지스터(213a)는 상기 메인 래치 드라이빙 트랜지스터(215a)로부터 제공되는 상기 메인 래치 드라이빙 전압을, 상기 제1 내부 입력 라인(IDI)에 응답하여, 상기 메인 래치 유닛(211)의 노드(N211a)에 제공한다. 상기 제1 래치 전송 트랜지스터(213a)는 상기 메인 래치 드라이빙트랜지스터(215a)와 직렬적으로 연결되며, 상기 제1 내부 입력 라인(IDI) 상에 로딩된 데이터에 응답하여 게이팅된다. 그러므로, 상기 버퍼 선택 어드레스(Yp)가 논리 "H" 상태일때, 논리 "H"의 데이터가 상기 제1 내부 입력 라인(IDI)에 인가되면, 상기 제1 래치 전송 트랜지스터(213a)는 접지전압(VSS)을 상기 메인 래치 유닛(211)의 상기 노드(N211a)로 제공한다.
상기 제2 래치 전송 트랜지스터(213b)는 상기 메인 래치 드라이빙 트랜지스터(215a)로부터 제공되는 상기 메인 래치 드라이빙 전압을, 상기 제2 내부 입력 라인(nIDI)에 응답하여, 상기 메인 래치 유닛(211)의 상기 메인 래치 노드(NLATM)로 제공한다. 상기 제2 래치 전송 트랜지스터(213b)는 상기 메인 래치 드라이빙 트랜지스터(215a)와 직렬적으로 연결되며, 상기 제2 내부 입력 라인(nIDI) 상에 로딩된 데이터에 응답하여 게이팅된다. 논리 "H"의 데이터가 상기 제2 내부 입력 라인(nIDI)에 인가되고, 상기 버퍼 선택 어드레스(Yp)가 논리 "H"일때, 상기 제2 래치 전송 트랜지스터(213b)가 접지전압(VSS)을 상기 메인 래치 유닛(211)의 상기 메인 래치노드(NLATM)에 제공한다.
즉, 본 예에서, 논리 "1"의 데이터가 제1 또는 제2 비트 데이터로 프로그램될때, 상기 제1 래치 전송 트랜지스터(213a)는 '턴온'되어, 상기 메인 래치 노드(NLATM) 상에 저장되는 상기 메인 래치 데이터는 논리 "H"이다. 그리고, 논리 "0"의 데이터가 상기 제1 또는 상기 제2 비트 데이터로 프로그램될 때, 상기 제2 래치 전송 트랜지스터(213b)가 '턴온'되어, 상기 메인 래치노드(NLATM) 상에 저장되는 상기 메인 래치 데이터는 논리 "L"이다.
여기서, 도 14에 도시되는 바와 같이, 상기 메인 래치 드라이빙 전압이 상기 메인 래치 유닛(211)으로 전송되는 패스는 '버퍼입력패스들(RBIN1, RBIN2)'로 명명된다. 즉, 상기 메인 래치 드라이빙 트랜지스터(215a)와 상기 제1 래치 전송 트랜지스터(213a)를 포함하는 상기 패스는 제1 버퍼입력패스(RBIN1)로 명명되며, 상기 메인 래치 드라이빙 트랜지스터(215a)와 상기 제2 래치 전송 트랜지스터(213b)를 포함하는 상기 패스는 제2 버퍼입력패스(RBIN2)로 명명된다.
한편, 상기 제1 래치 전송 트랜지스터(213a)는, 데이터 독출 시에 "턴온"된다. 이때, 상기 메인 센싱 응답 유닛(217)으로부터 제공되는 메인 센싱 응답 전압은, 상기 제1 래치 전송 트랜지스터(213a)를 통하여, 상기 메인 래치 유닛(211)의 노드(N211a)에 선택적으로 제공된다.
상기 메인 센싱 응답 유닛(217)은 상기 메인 센싱 노드(NSENM)에 의하여 구동되어, 상기 메인 센싱 응답 전압을 상기 래치 전송유닛(213)으로 전송한다. 본 예에서, 상기 메인 센싱 응답 전압은 접지전압(VSS)이며, 상기 메인 센싱 응답 유닛(217)은 메인 출력 센싱 트랜지스터(217b)와 직렬적으로 연결되는 메인 센싱 응답 트랜지스터(217a)를 포함한다. 상기 메인 센싱 응답 트랜지스터(217a)는 상기 메인 센싱 노드(NSENM) 상에 로딩(load)되는 데이터에 응답하여 게이팅되는 엔모스(NMOS) 트랜지스터이다. 상기 메인 출력 센싱 트랜지스터는(217b)는 상기 메인 독출 래치 신호(LCHM)에 게이팅되며, 접지전압(VSS)에 연결되는 소오스 단자를 가지는 엔모스(NMOS) 트랜지스터이다.
상기 메인 센싱 노드(NSENM)의 전압레벨이 전원전압(VDD) 쪽일 때, 상기 메인 센싱 응답 트랜지스터(217a)는 "턴온"된다. 또한, 이 동작 구간 내에서, 상기 제1 내부 입력 라인(IDI)이 논리 "H" 상태로 활성화되는 것으로 가정한다. 이 경우, 메인 독출 래치 신호(LCHM)에 응답하여, 상기 메인 출력 센싱 트랜지스터(217b)는 상기 메인센싱응답전압 즉, 접지전압(VSS)을 상기 래치 전송유닛(213)의 제1 래치 전송 트랜지스터(213a)를 거쳐 상기 메인 래치 유닛(211)의 노드(N211a)에 제공한다. 이것은, 상기 메인 센싱 노드(NSENM)의 데이터(거의 전원전압(VDD) 레벨임)에 대응하여, 상기 메인 래치노드(NLATM)로 하여금 논리 "H"의 메인 래치 데이터를 저장하도록 한다.
반면에, 상기 메인 센싱 노드(NSENM)의 전압레벨이 접지전압(VSS) 쪽일 때, 상기 메인 센싱 응답 트랜지스터(217a)는 "턴오프"된다. 이때, 상기 메인 독출 래치 신호(LCHM)가 논리 "H"로 되더라도, 상기 메인 래치 유닛(211)은 입력 데이터값에 따른 저장되어 있는 논리값을 그대로 유지한다.
상기 버퍼 선택 유닛(219)은 상기 메인 래치노드(NLATM)의 메인센싱 노드(NSENM)와의 연결을 제어한다. 본 예에서는, 상기 버퍼 선택 유닛(219)은 버퍼 선택신호(PBSLT)에 응답하여 게이팅되는 NMOS 트랜지스터인 버퍼 선택 트랜지스터(219a)를 포함한다. 그러므로, 상기 버퍼 선택신호(PBSLT)가 논리 "H"로 되면, 상기 버퍼 선택 트랜지스터(219a)를 통하여, 상기 메인 래치노드(NLATM) 상의 데이터는 상기 메인 센싱 노드(NSENM)로 전송된다.
상기 메인 프리차아지유닛(230)은 상기 메인 센싱 노드(NSENM)를 소정의 메인 프리차아지 전압으로 프리차아지한다. 본 실시예에서, 상기 메인 프리차아지 전압은 전원전압(VDD)이다. 즉, 상기 메인 비트라인(BLm)의 전압레벨을 반영하기 위하여, 상기 메인센싱 노드(NSENM)는 초기에 상기 전원전압(VDD)으로 프리차아지된다. 이때, 선택되는 메모리셀(MCsel)이 "온셀(on cell)"인 경우에는, 상기 메인센싱 노드(NSENM)의 전압레벨은 접지전압(VSS) 쪽으로 하강한다.
반면에, 선택되는 메모리셀(MCsel)이 "오프셀(off cell)"로 감지되는 경우에는, 상기 메인 센싱 노드(NSENM)는 전원전압(VDD)으로 유지될 수 있다(추후에 설명하는 바와 같이, 이 경우에도, 상기 서브-래치 블락(300)의 동작으로 인하여, 상기 메인센싱 노드(NSENM)의 상기 전압레벨은 접지전압(VSS) 쪽으로 하강할 수 있음).
본 예의 상기 메인 프리차아지유닛(230)은 메인 프리차아지 트랜지스터(230a)를 구비한다. 상기 메인 프리차아지 트랜지스터(230a)는 소오스 단자가 전원전압(VDD, 예를 들면, 2.2V)에 연결되고, 메인 프리차아지 신호(/PLOADM)에 응답하여 게이팅되는 피모스(PMOS) 트랜지스터이다.
상기 출력 드라이빙 유닛(220)은 상기 버퍼 선택 어드레스(Yp)에 응답하여 인에이블된다. 그리고, 상기 출력 드라이빙 유닛(220)는 상기 메인 래치노드(NLATM)에 저장되는 메인 래치 데이터에 따라, 내부 출력 라인(IDOUT)을 소정의 출력 드라이빙 전압으로 드라이빙한다. 상기 내부 출력 라인(IDOUT)은 상기 메인 래치노드(NLATM) 및 상기 버퍼입력패스(RBIN1, RBIN2)와 전기적으로 분리된다. 이와 같이, 상기 내부 출력 라인(IDOUT)의 데이터에 의하여 유발되는 상기 메인 래치노드(NLATM)의 비의도적인 드라이빙은 차단된다.
본 예에서, 상기 출력 드라이빙 유닛(220)은 출력 드라이빙 전압과 상기 내부 출력 라인(IDOUT) 사이에 직렬적으로 연결되는 제1 출력 드라이빙 트랜지스터(220a)와 제2 출력 드라이빙 트랜지스터(220b)를 포함한다. 상기 제1 출력 드라이빙 트랜지스터(220a)는 상기 메인 래치 유닛(211)의 상기 메인 래치노드(NLATM) 상에 저장된 상기 메인 래치 데이터에 응답하여 게이팅된다. 상기 제2 출력 드라이빙 트랜지스터(220b)는 버퍼 선택 어드레스(Yp)에 응답하여 게이팅된다. 본 예에서, 상기 출력 드라이빙 전압은 접지전압(VSS)이다.
본 실시예에 의하면, 상기 메인 래치노드(NLATM) 상에 저장되는 메인 래치 데이터가 논리 "H"일 때, 상기 버퍼 선택 어드레스(Yp)의 논리 "H" 상태로의 천이에 응답하여, 상기 내부 출력 라인(IDOUT)은 접지전압(VSS)으로 드라이빙된다.
반면에, 상기 메인 래치노드(NLATM)에 저장되는 메인 래치 데이터가 논리 "L"일 때, 상기 제1 출력 드라이빙 트랜지스터(220a)는 "턴오프"된다. 이 경우, 상기 버퍼 선택 어드레스(Yp)가 논리 "H"로 천이되는 지 여부에 관계없이, 상기 내부 출력 라인(IDOUT)은 고전압 상태를 유지한다. 본 예에서, 상기 내부 출력 라인(IDOUT)의 상기 고전압 상태는 전원전압(VDD)이다.
도 11의 서브-래치 블락(300)의 예를 도시하는 참조도면이 도 15로 제공된다. 상기 서브-래치 블락(300)은 독출 동작 동안에, 서브-독출 래치 신호(LCHS)의 논리 "H"로의 활성화에 응답하여, 상기 서브-비트라인(BLs)의 상기 전압레벨을 독출하며, 서브-래치 데이터로서의 상기 독출된 데이터를 저장하는 기능을 수행한다. 본 실시예에서, 상기 서브-독출 래치 신호(LCHS)는, 상기 메모리셀(MCsel)의 제2 비트 데이터값의 프로그래밍이 완료되기 이전이며 상기 메모리셀(MCsel)의 제1 비트 데이터값의 프로그래밍이 완료된 이후에, 논리 "H"상태로 활성화된다. 또한, 본 실시예에서, 상기 메인 버퍼 블락(200)에 저장된 메인 래치 데이터는 궁극적으로 상기 메모리셀(MCsel)로부터 독출된 데이터에 대응하여 플립될 수 있다. 그러나, 상기 서브 래치 데이터가 논리 "H"일 때, 상기 메인 래치 데이터의 플리핑(flipping)은 차단(block)될 수 있다.
본 명세서에서, 전술된 상기 메인 버퍼 블락(200)은 싱글 비트 불휘발성 반도체 메모리 장치에 적용될 때, 완전한 기능을 가지며, 또한, 단지 서브-래치 블락(300)의 추가에 의하여 멀티-비트의 기능성이 획득된다는 점이 주목된다. 본 기술 분야의 당업자가 이해하는 바와 같이, 이것은 중요한 설계 및 구조에 관련된 장점을 발생한다. 이러한 장점들은, 본 발명의 실시예에서 기술된 바와 같이, 상기 메모리셀 어레이(100)의 반대편들에 상기 메인 버퍼 블락(200)과 상기 서브-래치 블락(300)의 배치함에 의하여, 더욱 강화된다.
도 15의 상기 서브-래치 블락(300)은 서브-센싱노드(NSENS), 서브 -센싱 래치 유닛(310), 및 서브-드라이빙 유닛(320)을 포함하며, 바람직하기로는 서브-프리차아지유닛(330) 및 서브-비트라인 차단유닛(340)을 더 포함한다. 상기 서브-센싱 래치 유닛(310)은 서브-래치 유닛(311), 서브-래치 초기화유닛(315) 및 서브-센싱 응답유닛(317)을 포함한다.
상기 서브-센싱노드(NSENS)는 서브 비트라인(BLs)의 전압레벨을 반영하도록 적용되며, 상기 서브-비트라인 차단유닛(340)를 통하여 상기 서브-비트라인(BLs)과 연결된다.
상기 서브 비트라인 차단유닛(340)은 서브-비트라인 차단신호(BLSHFS)에 응답하여, 상기 서브-비트라인(BLs)과 상기 서브-센싱노드(NSENS)의 연결을 제어한다. 본 예에서는, 상기 서브-비트라인 차단유닛(340)은 상기 서브-비트라인 차단신호(BLSHFS)에 응답하여 게이팅되는 저전압의 NMOS 트랜지스터인 서브 비트라인 차단 트랜지스터(340a)를 이용하여 구현된다.
상기 서브-센싱 래치 유닛(310)은 상기 서브-센싱노드(NSENS)의 전압레벨에 대응하는 데이터를 서브-래치노드(NLATS) 상에 저장한다. 여기서, 상기 서브-래치노드(NLATS) 상에 저장되는 데이터는 "서브-래치 데이터"로 명명된다.
상기 서브-래치 초기화유닛(315)은 서브 래치 초기화 신호(RST)에 응답하여 상기 서브-래치 데이터를 초기화한다. 본 실시예에서, 상기 서브 래치 초기화 신호(RST)가 "H"로 활성화될 때, 상기 서브-래치노드(NLATS)의 서브-래치 데이터는 논리 "H" 상태의 데이터로 초기화된다. 또한, 본 실시예에서, 상기 서브-래치노드(NLATS)의 논리 "H" 상태는 전원전압(VDD)이다.
상기 서브-래치 초기화유닛(315)은, 예를 들어, 서브-래치 초기화 트랜지스터(315a)를 포함한다. 서브-래치 초기화 트랜지스터(315a)는 상기 서브-래치 초기화 신호(RST)에 의하여 게이팅되며, 소오스 단자가 상기 접지전압(VSS)에 연결되는 엔모스(NMOS) 트랜지스터이다.
상기 서브-래치 유닛(311)은 상기 서브-센싱노드(NSENS)의 전압레벨에 대응하는 데이터를 서브-래치노드(NLATS) 상에 저장한다.
상기 서브-센싱 응답유닛(317)은 상기 서브-센싱노드(NSENS)에 의하여 드라이브되어 서브-센싱 응답 전압을 상기 서브 래치 유닛(311)으로 전송하며, 궁극적으로는 상기 서브-센싱노드(NSENS)에 대응하는 데이터가 상기 서브-래치 노드(NLATS) 상에 저장되도록 제어된다. 본 실시예에서는, 상기 서브-센싱 응답 전압은 접지전압(VSS)이며, 상기 서브-센싱 응답유닛(317)은 서브-센싱 응답 트랜지스터(317a) 및 서브-출력 센싱 트랜지스터(317b)를 포함한다. 상기 서브-센싱 응답 트랜지스터(317a)는 상기 서브-센싱노드(NSENS) 상에 저장된 데이터에 응답하여 게이팅되는 NMOS 트랜지스터이다. 상기 서브-출력 센싱 트랜지스터(317b)는 상기 서브-센싱 응답 트랜지스터(317a)와 직렬적으로 연결되며, 접지전압(VSS)에 연결되는 소오스 단자를 포함한다. 또한, 도 15의 서브-센싱 응답유닛(317)은 도시된 바와 같이 엔모스 트랜지스터(317c)를 포함한다. 이와 같은 엔모스 트랜지스터(317c)는 도 14의 상기 메인 버퍼 블락(200)의 상기 제1 래치 전송 트랜지스터(213a)를 모델링하여 구현되며, 전원전압(VDD)에 의하여 게이팅된다.
상기 서브-프리차아지유닛(330)은 상기 서브-센싱노드(NSENS)를 소정의 서브-프리차아지 전압으로 프리차아지한다. 본 실시예에서, 상기 서브-프리차아지 전압은 전원전압(VDD)이며, 상기 서브-프리차아지유닛(330)은 서브-프리차아지 트랜지스터(330a)를 포함한다. 상기 서브-프리차아지 트랜지스터(330a)는 전원전압(VDD)에 연결되는 소오스 단자를 포함하며, 서브-프리차아지 신호(/PLOADS)에 응답하여 게이팅되는 PMOS 트랜지스터이다.
상기 서브-드라이빙 유닛(320)은 확인 독출 제어신호(VFY)에 응답하여 인에이블된다. 그리고, 상기 서브-드라이빙 유닛(320)은 상기 서브-래치 노드(NLATS) 상에 저장되는 서브-래치 데이터에 따라, 상기 서브-센싱노드(NSENS)를 소정의 서브-드라이빙 전압으로 드라이빙한다. 본 실시예에서는, 상기 서브 드라이빙 유닛(320)은 제2 서브-드라이빙 트랜지스터(320b), 서브-드라이빙 전압 및 상기 서브-센싱노드(NSENS)와 직렬적으로 연결되는 제1 서브-드라이빙 트랜지스터(320a)를 포함한다. 상기 제1 서브-드라이빙 트랜지스터(320a)는 서브-래치노드(NLATS) 상에 저장되는 서브-래치 데이터에 응답하여 게이팅된다. 즉, 제1 서브 드라이빙 트랜지스터(320a)는, 상기 서브-래치 유닛(311)의 서브-래치 노드(NLATS)에 저장된 데이터가 논리 "H"일 때, 턴온(turn-on)된다.
상기 제2 서브-드라이빙 트랜지스터(320b)는, 상기 확인독출 제어신호(VFY)에 응답하여 게이팅되어, 상기 서브-센싱노드(NSENS)를 상기 서브-드라이빙 전압으로 드라이빙한다. 본 실시예에서, 상기 서브-드라이빙 전압은 제2 서브-드라이빙 트랜지스터(320b)의 소오스 단자와 연결되는 접지전압(VSS)이다.
상기 서브-래치 블락(300)의 동작에서, 상기 선택되는 메모리셀(MCsel)이 "오프셀(off cell)"로 판독되면, 상기 서브-센싱노드(NSENS)는 프리차아지된 전원전압(VDD)을 가진다. 그리고, 상기 서브-독출 래치 신호(LCHS)에 응답하여, 상기 서브-래치노드(NLATS)의 서브-래치 데이터는 논리 "L" 상태로 플립된다. 이 때, 상기 확인독출제어신호(VFY)가 논리 "H" 상태로 천이되더라도, 상기 서브-센싱노드(NSENS)는 상기 전원전압(VDD)을 그대로 유지한다.
반면에, 선택되는 메모리셀(MCsel)이 "온셀"로 판독되면, 상기 서브-센싱 노드(NSENS)는 접지전압(VSS) 쪽으로 하강한다. 이 경우에는, 상기 서브-독출 래치 신호(LCHS)가 "H"로 활성화되더라도, 상기 서브-래치노드(NLATS)의 서브-래치 데이터는 플립되지 아니하고, 초기의 논리 "H" 상태를 그대로 유지한다. 이때, 상기 확인독출제어신호(VFY)의 논리 "H"로의 천이가 발생하면, 상기 서브-센싱노드(NSENS)는 상기 접지전압(VSS)으로 드라이빙된다. 이와 같이, 접지전압(VSS)으로 드라이빙되는 상기 서브-센싱노드(NSENS)는 궁극적으로 상기 메인 버퍼 블락(200)의 메인 센싱 노드(NSENM, 도 14 참조)를 접지전압(VSS) 쪽으로 드라이빙하여, 상기 메인 래치 노드(NLATM)의 메인 래치 데이터의 플립을 차단하게 된다.
도 16은 도 11에 도시되는 상기 페이지 버퍼 디코더(700)의 예를 나타내는 회로도이다. 도 16의 예에서 상기 페이지 버퍼 디코더(700)는 제1 내지 제3 디코더 논리게이트(701, 703 및 705), 인버터(706) 및 디코더 트랜지스터(707)를 포함한다.
상기 페이지 버퍼 디코더(700)는 2가지의 주요한 기능을 가진다. 첫째, 상기 페이지 버퍼 디코더(700)는 상기 내부 출력 라인(IDOUT) 상의 데이터에 대응하는 출력 데이터를 상기 글로발 출력 라인(GDOUT)으로 전송한다. 둘째, 상기 페이지 버퍼 디코더(700)는 상기 제1 글로발 입력 라인(GDI) 및 상기 제2 글로발 입력 라인(nGDI) 상의 입력 데이터에 대응하는 데이터를 상기 제1 내부 입력 라인(IDI) 및 상기 제2 내부 입력 라인(nIDI) 각각으로 전송한다.
여기서, 상기 y 어드레스 신호들(Yq)은 '메인 선택 어드레스'로 불리며, 상기 y 어드레스 신호들(Yr)은 '서브-선택 어드레스'로 불린다. 즉, 전술된 도 8의 예에서, 상기 불휘발성 메모리는 64개의 페이지 버퍼 디코더들(NWDE<63:0>)을 포함한다. 상기 페이지 버퍼 디코더들(NWDE<63:0>)은 상기 메인 선택 어드레스(Yq<7:0>)들과 상기 서브 선택 어드레스(Yr<7:0>)들의 조합에 기초하여 개별적으로 선택된다. 상기 메인 선택 어드레스(Yq<7:0>)들은 상기 64개의 페이지 버퍼 디코더들(NWDE<63:0>) 가운데에서, 각각이 8개의 버퍼 디코더들을 가지는 8개의 그룹들 중의 하나를 선택하는데 사용되고, 상기 서브 선택 어드레스(Yr<7:0>)들은 상기 선택된 그룹에 포함된 8개의 페이지 버퍼 디코더들 중에서 어느 하나를 선택하는데 사용된다. 또한, 전술한 바와 같이, 상기 버퍼 선택 어드레스들(Yp<7:0>)은 상기 선택된 버퍼 디코더와 관련된 8개의 페이지 버퍼들 중에서 각자의 것들을 선택하는데 사용된다.
도 16을 참조하면, 상기 제1 디코더 논리게이트(701)는 소정의 메인 선택 어드레스(Yq)와 서브-선택 어드레스(Yr)를 논리연산하여, 블락 디코딩 신호(/BLDEC)로서 상기 논리연산의 결과값을 출력한다. 본 실시예에서는, 상기 제1 디코더 논리게이트(701)는 상기 메인 선택 어드레스(Yq)와 상기 서브-선택 어드레스(Yr)를 낸드(NAND)연산하여, 상기 블락 디코딩 신호(/BLDEC)로서의 상기 낸드연산값을 출력하는 낸드(NAND) 게이트이다. 이 경우에서, 상기 메인 선택 어드레스(Yq)와 상기 서브-선택 어드레스(Yr)가 모두 논리 "H" 상태로 활성화될 때, 상기 블락 디코딩 신호(/BLDEC)는 논리 "L" 상태로 활성화된다.
상기 제2 디코더 논리게이트(703)는 상기 블락 디코딩 신호(/BLDEC)에 응답하여 인에이블되며, 상기 제1 글로발 입력 라인(GDI) 상의 데이터에 따른 논리연산 결과를 상기 제1 내부 입력 라인(IDI)으로 제공한다. 본 예에서, 상기 제2 디코더 논리게이트(703)는 상기 블락 디코딩 신호(/BLDEC)와 상기 제1 글로발 입력 라인(GDI)의 노아연산(NOR operation)을 실행하는 노아(NOR) 게이트이다. 이 경우에서, 상기 제2 디코더 논리게이트(703)는 상기 블락 디코딩 신호(/BLDEC)가 논리 "L"인 상태(즉, 상기 메인 선택 어드레스(Yq)와 상기 서브 선택 어드레스(Yr)가 모두 논리 "H"인 상태일 때), 상기 제1 글로발 입력 라인(GDI) 상의 데이터를 반전하여 상기 반전된 결과를 상기 제1 내부 입력 라인(IDI)으로 제공한다.
상기 제3 디코더 논리게이트(705)는 상기 블락 디코딩 신호(/BLDEC)에 응답하여 인에이블되며, 상기 제2 글로발 입력 라인(nGDI) 상의 데이터에 따른 논리연산 결과를 상기 제2 내부 입력 라인(nIDI)으로 제공한다. 본 예에서는, 상기 제3 디코더 논리게이트(705)는 상기 블락 디코딩 신호(/BLDEC)와 상기 제2 글로발 입력 라인(nGDI)을 노아연산(NOR operation)을 수행하는 노아(NOR) 게이트이다. 이 경우에서, 상기 제3 디코더 논리게이트(705)는 상기 블락 디코딩 신호(/BLDEC)가 논리 "L"인 상태(즉, 상기 메인 선택 어드레스(Yq)와 상기 서브 선택 어드레스(Yr)가 모두 논리 "H"인 상태일 때), 상기 제2 글로발 입력 라인(nGDI) 상의 데이터를 반전하여 상기 반전된 데이터를 상기 제2 내부 입력 라인(nIDI)의 데이터로 제공한다.
상기 인버터(706)는 상기 블락 디코딩 신호(/BLDEC)를 반전하여, 상기 디코더 트랜지스터(707)를 게이팅한다. 이와같이, 본 예에서, 상기 디코더 트랜지스터(707)는 상기 블락 디코딩 신호(/BLDEC)가 논리 "L" 상태로 활성화될 때, 상기 내부 출력 라인(IDOUT) 상의 데이터를 상기 글로발 출력 라인(GDOUT)으로 제공한다.
본 발명의 실시예에 따른 프로그램, 독출 및 소거 동작상의 모드들은 다음에 보다 상세히 기술된다. 이하에서 설명되는 논의에서, 도 8 내지 도 16이 함께 참조된다. 또한, 편의를 위하여, 오드 및 이븐 비트라인들(BLo,BLe)의 싱글 페어(single pair)와 관련되는 앞에서 논의된 회로요소들 전체를 보여주는 다이어그램을 나타내는 도 17이 제공된다. 앞의 도면들에서 나타나는 것과 유사한 신호들 및 노드들이 도 17에 사용되며, 따라서, 도 17에 나타나는 요소들 간의 상호관계는 전술한 논의에 대응되어 참조된다.
도 18a 및 도 18b는 본 발명의 실시예에 따른 멀티-비트 불휘발성 반도체 메모리 장치의 제1 데이터 비트값, 즉, 최하위 유효 비트(LSB)의 프로그램 모드에서의 주요신호 및 주요노드의 타이밍도이다. 이러한 프로그램 과정은 "제1 데이터 비트값(LSB) 프로그램 모드(LSBPG)"로 언급된다.
설명의 목적으로, 도 18a 및 도 18b는 8개의 LSBPG 구간들 즉, 페이지 버퍼 셋업 구간(이하, 'LSBPG1 구간'이라 함), 데이터 로딩 구간(이하, 'LSBPG2 구간'이라 함), 고전압 인에이블 구간(이하, 'LSBPG3 구간'이라 함), 비트라인 셋업 구간(이하, 'LSBPG4 구간'이라 함), 프로그램 수행 구간(이하, 'LSBPG5 구간'이라 함), 회복 구간(이하, 'LSBPG6 구간'이라 함), 확인독출 구간(이하, 'LSBPG7 구간'이라 함) 및 확인스캔 구간(이하, 'LSBPG8 구간'이라 함)으로 나누어진다.
상기 LSBPG1 구간 내지 LSBPG8 구간에서, 상기 서브-프리차아지 신호(/PLOADS), 상기 서브-독출 래치 신호(LCHS), 상기 확인 독출 제어신호(VFY) 및 상기 서브-래치 초기화 신호(RST)는 모두 비활성화 상태이다. 그러므로, 상기 서브-래치 블락(300)은 상기 메인 센싱노드(NSENM)의 영향으로부터 효과적으로 배제된다.
상기 'LSBPG1 구간'에서는, 외부에서 인가되는 데이터가 로딩되기 이전에, 메인 래치노드(NLATM)가 프로그램 금지(inhibit)상태로 제어된다. 즉, 본 예에서는, 상기 메인 래치노드(NLATM)의 전압레벨은 논리 "H"로 설정된다. 여기서, 상기 '프로그램 금지(inhibit) 상태'는 외부에서 입력되는 데이터에 대하여 프로그램의 수행이 요구되지 않는 상태를 말한다. 본 예에서, 외부에서 "1"의 데이터가 입력되는 경우에는, 프로그램의 수행이 요구되지 않는다.
보다 구체적으로, 상기 'LSBPG1 구간'에서는, 버퍼 선택 어드레스(Yp)가 래치 드라이빙 트랜지스터(215a)를 '턴온'하기 위하여 논리 "H" 상태이다. 그리고, 상기 메인 선택 어드레스(Yq)와 서브 선택 어드레스(Yr)는 모두 논리 "H"상태이고, 그래서 상기 블락 디코딩 신호(/BLDEC)는 논리 "L"상태로 액티브된다. 본 실시예에서, 상기 제1 글로발 입력 라인(GDI)은 논리 "L"상태를 가지는 액티브 펄스이며, 상기 제2 글로발 입력 라인(nGDI)은 논리 "H" 상태이다. 그러므로, 상기 제1 내부 입력 데이터(IDI)는 논리 "H" 상태를 가지는 액티브 펄스이며, 상기 제2 내부 입력 데이터(nIDI)는 논리 "L" 상태이다. 따라서, 상기 제1 래치 전송 트랜지스터(213a)는 일시적으로 '온(on)' 되고, 상기 제2 래치 전송 트랜지스터(213b)는 '오프(off)'된다. 이러한 방식으로, 상기 메인 래치노드(NLATM)는 프로그램 금지상태, 즉, 논리 "H" 상태로 설정된다.
상기 'LSBPG2 구간'에서는, 상기 선택되는 메모리셀(MCsel)이 프로그램되기 이전에, 외부로부터 입력되는 데이터가 메인 래치노드(NLATM)에 로딩된다. 이때, 상기 입력되는 데이터가 "0"이면, 상기 메인 래치노드(NLATM) 상에는, 논리 "L"의 메인 래치데이터가 저장된다. 반면에, 상기 입력되는 데이터가 "1"이면, 상기 메인래치노드(NLATM) 상에는, 논리 "H"의 메인래치데이터가 저장된다.
보다 구체적으로, 상기 'LSBPG2 구간'에서는, 상기 버퍼 선택 어드레스(Yp)는 논리 "H"이다. 또한, 상기 메인 선택 어드레스(Yq)와 상기 서브-선택 어드레스(Yr)는 모두 논리 "H"이다. 그러므로, 상기 블락 디코딩신호(/BLDEC)는 논리 "L"로 된다. 이때, 상기 제1 글로발 입력라인(GDI) 또는 상기 제2 글로발 입력라인(nGDI)은 논리 "H" 상태로 변화된다.
즉, 상기 입력 데이터가 논리 "L"이면, 상기 제2 글로발 입력라인(nGDI)은 논리 "L"로 변화되며, 따라서, 상기 제1 내부 입력라인(IDI)은 논리 "L"상태로 되며, 상기 제2 내부 입력라인(nIDI)은 논리 "H"상태로 변화된다. 그러므로, 논리 "L" 상태의 데이터가 상기 래치 노드(NLATM) 상에 저장된다.
반면에, 상기 입력데이터가 논리 "H"이면, 상기 제1 글로발 입력라인(GDI)은 논리 "L" 상태로 변화된다. 결과적으로, 상기 제2 내부 입력라인(nIDI)은 논리 "L"상태로 되며, 상기 제1 내부 입력라인(IDI)은 논리 "H"상태로 변화된다. 그러므로, 논리 "H" 상태의 데이터가 상기 래치 노드(NLATM) 상에 저장된다.
상기 'LSBPG3 구간'에서는, 본 발명의 멀티비트 불휘발성 반도체 메모리 장치의 고전압 펌핑회로들(high voltage pumping circuits)이 인에이블된다. 도시되지는 않았으나, 이러한 회로들은 전원전압(VDD)을 초과하는 다양한 동작상의 전압을 발생한다. 본 발명의 실시예에서, 고전압 펌핑회로들은 프로그램전압(VPGM; 예를 들면, 20V), 패스전압(VPASS: 예를 들면, 7V to 9V), 및 독출전압(VREAD; 예를 들면, 5V)을 발생하는 회로들을 포함한다. 그리고, 상기 고전압 펌핑회로들은 상기 로우디코더(600)에 의하여 이용되어지는 부스팅전압(VPP; 미도시)을 발생하는 회로도 포함할 수 있다. 참고로, 본 실시예에서의 상기 전원전압(VDD)은 약 2.2V이다.
상기 'LSBPG4 구간'에서는, 선택되는 메모리셀(MCsel)의 이븐 비트라인(BLe)의 전압은 상기 메인래치노드(NLATM) 상에 저장되는 데이터에 대응하는 전압레벨로 제어된다. 즉, 논리 "1"의 데이터가 프로그램될 때, 상기 이븐 비트라인(BLe)은 거의 전원전압(VDD)의 전압레벨로 설정된다. 그리고, 논리 "0"의 데이터가 프로그램되는 경우에는, 상기 이븐 비트라인(BLe)은 거의 접지전압(VSS)의 전압레벨로 설정된다. 그리고, 상기 선택되는 메모리셀(MCsel)에 연결되지 않은 오드 비트라인(BLo), 즉, 비선택되는 비트라인은 프로그램 금지된 상태로 제어된다.
보다 구체적으로, 상기 제어신호들(SHLDHeM, SHLDHeS)의 상기 전압레벨들은 상기 독출전압(VREAD)으로 일시적으로 증가되며, 상기 제어신호들(SHLDHoM, SHLDHoS)의 상기 전압레벨들은 독출전압(VREAD)으로 증가된다. 그러므로, 상기 이븐 비트라인(BLe) 및 상기 오드 비트라인(BLo)의 전압레벨들은 전원전압(VDD)이 된다.
또한, 상기 제어신호들(BLSLTeM, BLSLTeS)과 상기 메인 센싱노드 블락킹 신호(SOBLK)의 전압레벨이 상기 독출전압(VREAD)으로 증가되며, 상기 메인 비트라인 차단신호(BLSHFM)의 상기 전압레벨은 전압 "VDD+Vt1"으로 증가된다. 본 실시예에서, 상기 전압 "Vt1"은 약 1.5V의 전압이다.
상기 LSBPG4 구간 내에서 소정의 시간이 경과된 후에, 상기 제어신호들(SHLDHeM, SHLDHeS)의 전압레벨들은 다시 접지전압(VSS)으로 하강한다. 그리고, 상기 버퍼 선택신호(PBSLT)가 초기에 제1 기준전압(VREF1)으로 변화된 후, 곧 제5 전압으로 다시 변화된다. 본 실시예의 예에서, 상기 제1 기준전압(VREF1)은 약 1.3V이며, 상기 제5 전압은 "VDD+Vt1"과 동일한다.
상술한 동작의 결과로서, 상기 메인 래치노드(NLATM) 상에 저장된 데이터는 상기 선택되는 메모리셀(MCsel)에 연결되는 상기 이븐 비트라인(BLe)으로 전송된다. 상기 메인 래치노드(NLATM) 상에 저장된 데이터가 논리 "L"이면, 상기 이븐 비트라인(BLe)의 전압은 "0V"로 된다. 반면에, 상기 메인 래치노드(NLATM) 상에 저장된 데이터가 논리 "H"이면, 상기 이븐 비트라인(BLe)의 전압은 전원전압(VDD)으로 유지된다.
상기 'LSBPG5 구간'에서는, 이븐 비트라인(BLe)으로 전송되는 최하위 유효 비트(LSB)가 상기 선택되는 메모리셀(MCsel)에 저장되는 과정이 수행된다. 즉, 상기 최하위 유효 비트(LSB)가 논리 "1"일 때, 상기 이브 비트라인(BLe)의 전압레벨은 거의 전원전압(VDD)이 되고, 상기 프로그램 금지된 상태가 그대로 유지된다. 반면에, 상기 최하위 유효 비트(LSB)가 논리 "0"일 때, 상기 이븐 비트라인(BLe)의 전압레벨은 거의 접지전압(VSS)이 되고, 상기 선택되는 메모리셀(MCsel)은 파울러 노드하임 터널링(F-N tunneling)의 결과로서 프로그램된다.
특히, 패스전압(VPASS)은 선택되는 워드라인(WL)으로 일시적으로 인가되고, 이후, 제3 전압인 상기 프로그램 전압(VPGM)이 선택되는 워드라인(WL)으로 인가된다. 전술한 바와 같이, 상기 프로그램 전압(VPGM)은, 상기 선택되는 메모리셀(MCsel)에, 프로그램되는 상기 이븐 비트라인(BLe)의 상기 전압레벨에 따른 데이터가 저장되도록 인에이블한다. 그리고, 상기 패스전압(VPASS)은 나머지 비선택되는 워드라인들(WL)로 인가되며, 따라서, 상기 비선택되는 메모리셀(MC)들은 프로그램 인에이블 되지 않고 그들의 현재 상태를 그대로 유지한다.
또한, 상기 'LSBPG5 구간'에서, 상기 스트링 선택라인(SSL)은 전원전압(VDD)으로 변화되며, 상기 그라운드 선택라인(GSL)은 접지전압(VSS)으로 유지되고, 상기 공통 소오스라인(CSL)은 약 1.5V의 전압으로 유지된다.
이어서, 상기 'LSBPG6 구간'에서, 워드라인들(WL), 비트라인들(BL, BLe 및 BLo) 및 상기 센싱노드(NSENM)가 접지전압(VSS)으로 디스차아지되는 과정이 수행된다.
즉, 상기 'LSBPG6 구간'에서는, 상기 제어신호들(SHLDLeM, SHLDLeS) 및 상기 제어신호들(SHLDLoM, SHLDLoS)은 액티브되며, 상기 제어신호들(BLSLTeM, BLSLTeS), 상기 메인 센싱 노드 블락킹 신호(SOBLKM) 및 상기 메인 비트라인 차단신호(BLSHFM)가 전원전압(VDD)으로 변화된다. 그러므로, 상기 비트라인(BL, BLe 및 BLo) 및 상기 메인 센싱노드(NSENM)는 접지전압(VSS)으로 디스차아지된다. 또한, 상기 선택 및 비선택된 워드라인들은 접지전압(VSS)으로 된다.
그리고, 상기 버퍼 선택신호(PBSLT)는 접지전압(VSS)으로 변화되어, 상기 비트라인(BL)을 상기 메인 래치노드(NLATM)로부터 전기적으로 분리한다.
이어서, 상기 'LSBPG7' 구간에서는, 상기 메모리셀(MCsel)에 프로그램된 데이터를 감지(확인)하는 과정이 수행된다. 요약하면, 이 과정은 독출확인모드 동안에, 제1 독출확인전압(VF1)을 선택되는 워드라인(WL)에서 인가함으로써 수행된다.
상기 'LSBPG7' 구간에서 수행되는 특징적인 동작은 후술되는 노말독출모드에서 수행되는 동작과 실질적으로 동일하다. 즉, 'LSBPG7' 구간은, 단지 싱글독출과정이 선택되는 워드라인(WLn-1)에 대하여 (확인독출전압(VF1)에서) 수행되며, 상기 메인 래치노드(NLATM)의 리셋팅이 생략될 수 있다는 점에서, 상기 노말독출모드와 다르다. 'LSBPG7' 구간에서 수행되는 나머지 동작들은 후술되는 독출모드와 유사하므로, 여기서, 그 상세한 설명은 중복을 피하기 위하여 생략된다.
이어서, 상기 'LSBPG8' 구간에서, 상기 선택되는 메모리셀(MCsel)이 올바르게 프로그램되었는지를 확인하는 과정이 수행된다. 이 과정은 상기 'LSBPG7' 구간에서의 상기 메인 래치노드(NLATM) 상에 저장된 데이터를 이용하여 수행된다.
즉, 상기 'LSBPG8' 구간에서는, 상기 메인 래치노드(NLATM) 상에 저장되는 데이터가 논리 "H"인 경우, 상기 글로발 출력선(GDOUT)에 "L"의 데이터가 출력되어, 패스(pass)를 알리는 신호가 발생된다. 한편, 상기 메인 래치노드(NLATM) 상의 데이터가 논리 "L"인 경우, 상기 글로발 출력라인(GDOUT)에 "H"의 데이터가 출력되어, 불량(fail)을 알리는 신호가 발생된다.
상기 'LSBPG8 구간'에서, 불량임을 알리는 신호가 발생하면, 상기 'LSBPG4 구간'부터 상기 'LSBPG8 구간'까지의 루프(loop)가, 패스(pass)를 알리는 신호가 발생될 때까지, 반복적으로 수행한다. 그리하여, 패스(pass)를 알리는 신호가 발생될 때, 프로그램모드가 완료된다.
도 19a 내지 19c는 본 발명의 실시예에 따른 멀티-비트 반도체 메모리 장치의 제2 데이터 비트값 즉, 최상위 유효 비트(MSB)의 프로그래밍에서의 신호 및 노드 전압을 나타내는 타이밍도이다. 본 명세서에서, 이 프로그램 과정은 상기 "제2 데이터 비트값(MSB)" 프로그램 모드(MSBPG)로서 언급된다.
설명의 목적으로, 도 19a 내지 19c는 복수개의 구간, 즉, 페이지 버퍼 셋업 구간(이하, 'MSBPG1 구간'이라 함), 데이터 로딩 구간(이하, 'MSBPG2 구간'이라 함), 초기 독출 구간(이하, 'MSBPG-X'이라 함), 고전압 인에이블 구간(이하, 'MSBPG3 구간'이라 함), 비트라인 셋업 구간(이하, 'MSBPG4 구간'이라 함), 프로그램 수행 구간(이하, 'MSBPG5 구간'이라 함), 회복 구간(이하, 'MSBPG6 구간'이라 함), 확인독출 구간(이하, 'MSBPG7 구간'이라 함), 및 확인스캔 구간(이하, 'MSBPG8 구간'이라 함)으로 나뉘어 진다. 상기 도 19a 내지 19c의 'MSBPG7 구간'은 제1 확인독출 구간(이하, 'MSBPG7A 구간'이라 함) 및 제2 확인독출 구간(이하, 'MSBPG7B 구간'이라 함)으로 나뉘어 진다.
제2 데이터 비트값 프로그램모드(MSBPG)의 상기 'MSBPG1 구간' 내지 'MSBPG6 구간'은 제1 비트 데이터값 프로그램의 'LSBPG1 구간' 내지 'LSBPG6 구간'('MSBPG-X 구간'은 제외)과 거의 동일하다. 그러므로, 중복을 피하기 위하여, 본 명세서에서 이에 대한 구체적인 기술은 생략된다.
그러나, 도 19a 내지 도 19c에 도시되는 바와 같이, 상기 초기 독출 구간(MSBPG-X)는 'MSBPG2 구간'과 'MSBPG3 구간' 사이에서 수행된다.
상기 초기독출 구간(MSBPG-X)에서는, 상기 메모리셀(MCsel)에 프로그램되어 있는 제1 비트 데이터값이 독출되며, 상기 독출된 데이터에 대응하는 서브-래치 데이터가 상기 서브 래치 블락(300)의 서브-래치노드(NLATS) 상에 저장된다. 즉, '0V'의 제1 독출전압(VR1)이 선택되는 메모리셀(MCsel)의 워드라인(WL1)에 인가되고, 고전압(VREAD)이 비선택되는 메모리셀(MC)의 워드라인(WL<n:2>)에 인가된다. 그러면, 상기 메모리셀(MCsel)에 프로그램되어 있는 제1 비트 데이터값(LSB)이 "0"인 경우에는, 상기 서브-독출래치신호(LCHS)에 응답하여(tMP1), 상기 서브-래치노드(NLATS) 상에 저장되는 서브-래치데이터는 논리 "L"로 플립된다. 반면에, 상기 메모리셀(MCsel)에 프로그램되어 있는 제1 비트 데이터값(LSB)이 "1"인 경우에는, 상기 서브-래치노드(NLATS)에 저장되는 서브-래치데이터는 논리 "H" 상태를 유지한다. 이후, 상기 'MSBPG3 구간' 내지 상기 'MSBPG6 구간'이 순서적으로 수행되며, 상술한 바와 같이, 이러한 구간들은 이미 기술된 'LSBPG3 구간' 내지 'LSBPG6 구간'에서의 과정과 본질적으로 동일하다.
이후, 제1 확인독출 구간(MSBPG7A)이 수행된다. 상기 제1 확인독출 구간(MSBPG7A)에서는, 1.3V의 제2 확인독출전압(VF2)이 선택되는 메모리셀(MCsel)의 워드라인(WL1)에 인가된다.
그러면, 제1 데이터 상태("11") 또는 제2 데이터 상태("10")로 프로그램되어 있는 메모리셀(MCsel)의 경우에는, 상기 메인 센싱노드(MSENM)의 전압레벨은 접지전압(VSS) 쪽으로 하강한다. 따라서, 상기 메인 래치 데이터는 플립되지 않고, 상기 'MSBPG2 구간'에서의 논리 "H"를 그대로 유지한다.
제3 데이터 상태("00")로 프로그램되는 메모리셀(MCsel)의 경우에는, 상기 메인 센싱노드(NSENM)의 전압레벨은 전원전압(VDD)을 유지한다. 따라서, 상기 메인 래치데이터는 논리 "L" 상태에서 논리 "H" 상태로 플립된다.
제4 데이터 상태("01")로 프로그램되는 메모리셀(MCsel)의 경우에는, 상기 서브-래치노드(NLATS) 상에 저장된 서브-래치 데이터가 논리 "H"이다. 이때, 상기 메인 센싱노드(NSENM)의 전압레벨은 상기 확인독출제어신호(VFY)에 응답하여, 접지전압(VSS) 쪽으로 하강한다. 따라서, 상기 메인래치데이터는 플립되지 않고, 상기 'MSBPG2 구간'에서의 논리 "L" 상태를 그대로 유지한다.
이어서, 제2 확인독출 구간(MSBPG7B)의 과정이 수행된다. 상기 제2 확인독출 구간(MSBPG7B)에서는, 2.3V의 제3 확인독출전압(VF3)이 상기 선택되는 메모리셀(MCsel)의 워드라인(WL1)에 인가된다.
제4 데이터 상태("01")로 프로그램되어 있는 메모리셀(MCsel)의 경우에는, 상기 메인 센싱노드(NSENM)의 전압레벨은 전원전압(VDD)을 유지한다. 따라서, 상기 메인 래치데이터는 논리 "L"에서 논리 "H"로 플립된다. 만약 그렇지 않으면, 상기 메인 래치데이터는 현재의 상태를 그대로 유지한다.
상기 제1 내지 제4 데이터 상태들이 정상적으로 상기 메모리셀(MCsel)에 저장되어있는 경우에, 상기 'MSBPG7B 구간'의 종료시점에서 상기 메인 래치 데이터는 논리 "H" 상태를 가질 것이다.
그러므로, 내부출력라인(IDOUT) 및 글로발 출력라인(GDOUT)에 패스임을 나타내는 논리 "L"의 데이터가 내부 출력 라인(IDOUT) 및 글로발 출력 라인(GDOUT)에 나타난다. 반면에, 의도되는 데이터 상태가 올바르지 않게 프로그램되면, 상기 메인 래치데이터는 논리 "L" 상태를 가질 것이다. 그러므로, 불량임을 나타내는 데이터(논리 "H")가 상기 내부 출력 라인(IDOUT) 및 상기 글로발 출력 라인(GDOUT)에 나타날 것이다.
여기서, 2가지 타입의 불량조건들 즉, '제3 데이터 상태 불량 프로그램 동작' 및 '제4 데이터 상태 불량 프로그램 동작'이 기술된다.
상기 '제3 데이터 상태 불량 프로그램 동작'은 제2 데이터 상태("10")로부터 제3 데이터 상태("00")로 프로그램되고자 하는 메모리셀(MCsel)이 아직 상기 제2 확인독출전압(VF2)보다 낮은 문턱전압을 가지는 경우를 말한다. 그리고, 상기 '제4 데이터 상태 불량 프로그램 동작'은 제1 데이터 상태("11")로부터 제4 데이터 상태("01")로 프로그램되고자 하는 메모리셀(MCsel)이 아직 제3 독출전압(VF3)보다 낮은 문턱전압을 가지는 경우를 말한다.
도 19c는 전술된 상기 제3 데이터 상태 프로그램 동작에서의 관련되는 노드 및 신호전압을 나타내는 타이밍도이다.
도 19c에 도시되는 바와 같이, 상기 'MSBPG2 구간'에서, 입력되는 제2 비트 데이터값이 "0"이므로, 논리 "L" 상태의 메인 래치데이터가 상기 메인 래치노드(NLATM) 상에 저장된다.
그리고, 상기 제1 확인독출 구간(MSBPG7A)과 상기 제2 확인독출 구간(MSBPG7B)에서, 상기 선택되는 메모리셀(MCsel)이 턴온되므로, 상기 메인 센싱노드(NSENM)의 전압레벨은 접지전압(VSS) 쪽으로 하강한다. 따라서, 상기 메인 래치데이터는 플립되지 않고, 상기 'MSBPG2 구간'에서의 논리 "L"를 그대로 유지한다.
상기 제3 데이터 상태 불량 프로그램동작에서, 상기 메인 래치데이터는 상기 제1 및 제2 확인독출 구간(MSBPG7A, MSBPG7B)이 종결된 이후에도, 여전히 논리 "L" 상태이다. 그러므로, 계속되는 상기 'MSBPG8 구간'에서, 내부 출력 라인(IDOUT) 및 글로발 출력 라인(GDOUT)은 논리 "H"를 유지하여, 상기 데이터 프로그램 불량을 인식하게 된다.
불량신호가 발생하면, 상기 'MSBPG8 구간' 동안에서 패스 신호가 발생할 때까지, 상기 'MSBPG4 구간'부터 상기 'MSBPG8 구간'까지의 프로그램 루프(loop)가 반복적으로 수행되며, 패스(pass)신호가 발생될 때, 상기 MSBPG 프로그램 모드가 완료된다.
또한, 도 19c는 전술된 상기 제4 데이터 상태 불량 프로그램 동작에서의 관련되는 노드 및 신호 전압을 나타낸다.
도 19c를 참조하면, 상기 'MSBPG2 구간'에서, 상기 제2 비트 데이터값이 "0"이므로, 논리 "L" 상태의 메인 래치데이터가 상기 메인 래치노드(NLATM) 상에 저장된다. 그리고, 상기 초기독출 구간(MSBPG-X)에서, 메모리셀에 프로그램되는 제1 비트 데이터값(LSB)이 논리 "1"이므로, 상기 서브-래치노드(NLATS) 상에 저장된 상기 서브-래치데이터는 논리 "H" 상태를 유지한다.
그리고, 상기 제1 확인독출 구간('MSBPG7A')에서, 상기 메인 센싱노드(NSENM)의 전압레벨은, 상기 확인독출제어신호(VFY)에 응답하여, 접지전압(VSS)으로 하강한다. 그러므로, 상기 메인 래치데이터는 플립되지 않고, 상기 'MSBPG2 구간'에서, 논리 "L" 상태를 그대로 유지한다.
계속해서, 상기 선택되는 메모리셀(MCsel)은, 상기 제2 확인독출 구간('MSBPG7B')에서도, "온셀"로 판독되므로, 상기 메인 센싱노드(NLATM)의 전압레벨은 접지전압(VSS)으로 하강한다. 그러므로, 상기 메인 래치데이터는 플립되지 않고, 상기 'MSBPG2 구간'에서, 논리 "L"상태를 유지한다.
전술한 바와 같이, 상기 제4 데이터 상태 불량 프로그램동작에서, 상기 제1 및 제2 확인독출 구간(MSBPG7A, MSBPG7B)이 종결된 이후에도, 상기 메인 래치데이터는 여전히 논리 "L" 상태이다. 그러므로, 계속되는 상기 'MSBPG8 구간'에서 상기 내부 출력 라인(IDOUT) 및 상기 글로발 출력 라인(GDOUT)은 데이터 프로그램 불량임을 나타내는 논리 "H" 상태를 유지한다.
불량신호가 발생하면, 상기 'MSBPG8 구간' 동안에서 패스 신호가 발생할 때까지, 상기 'MSBPG4 구간'부터 상기 'MSBPG8 구간'까지의 프로그램 루프(loop)가 반복적으로 수행되며, 패스(pass)신호가 발생될 때, 상기 MSBPG 프로그램 모드가 완료된다.
도 20a 내지 도 20b는 본 발명의 실시예에 따른 멀티-비트 불휘발성 반도체 메모리 장치의 프로그램 방법을 설명하기 위한 플로우차트이다.
제1 비트 프로그램 단계(S1010)에서, 외부적으로 제공되는 제1 비트 데이터값(LSB)을 이용하여, 상기 선택되는 메모리셀(MCsel)이 프로그램된다
그리고, 초기로딩 단계(S1030)에서는, 상기 제2 비트 데이터값에 대응하는 메인래치 데이터가 메인 래치 노드(NLATM) 상에 저장된다. 만약 '제4 데이터 상태 불량 프로그램 동작'의 경우라면, 논리 "L"의 데이터가 상기 메인 래치노드(NLATM) 상에 저장된다.
상기 초기독출 저장단계(S1050)에서는, 상기 제1 비트 프로그램 단계(S1010)에서 프로그램되는 상기 메모리셀(MCsel)은 소정의 제1 기준전압으로 드라이빙되어, 상기 제1 비트 데이터값에 대응하는 서브-래치데이터가 상기 서브-래치 블락(300)에 저장되도록 하는 제어동작이 실행한다. 상기 제1 기준전압은 상기 제1 문턱전압 그룹과 제2 문턱전압 그룹을 구분하는데 이용되며, 바람직하기로는, 상기 제1 기준전압은 제1 독출전압(VR1)이다.
만약, '제4 데이터 상태 불량 프로그램 동작'이라면, 상기 제1 독출전압(VR1)에 의하여 독출되는 상기 메모리셀(MCsel)은 "온(on)셀"이다. 그러므로, 상기 제1 데이터 상태의 제1 비트 데이터값에 대응하는 논리 "H"의 서브-래치데이터가, 서브-래치 블락(300)의 서브-래치노드(NLATS) 상에 저장된다.
상기 초기독출 저장단계(S1050)는 서브-래치 초기화단계(1051), 초기독출단계(S1053) 및 서브-래치 저장단계(S1055)를 포함한다.
상기 서브-래치 초기화단계(S1051)에서는, 상기 서브-래치데이터가 논리 "H"로 초기화된다.
상기 초기독출단계(S1053)에서는, 상기 제1 비트 프로그램단계(S1010)에서 프로그램되는 상기 메모리셀(MCsel)은 상기 제1 비트 데이터값을 상기 비트라인(BL)에 반영시키기도록 드라이빙된다. 여기서, 상기 초기독출단계(S1053)는 더욱 구체적으로 제1 기준전압 드라이빙 단계(S1053a) 및 비트라인 반영단계(S1053b)를 포함한다.
상기 제1 기준전압 드라이빙 단계(S1053a)에서는, 상기 메모리셀(MCsel)이 제1 기준전압으로 드라이빙된다. 제1 비트 데이터값이 "1"인 경우에는, 상기 메모리셀(MCsel)은 턴온된다. 반면에, 제1 비트 데이터값이 "0"인 경우에는, 상기 메모리셀(MCsel)은 턴오프된다.
상기 비트라인 반영단계(S1053b)에서는, 상기 제1 기준전압 드라이빙 단계(S1053a)에서 인출되는 제1 비트 데이터값을 상기 비트라인(BL) 즉, 상기 서브-비트라인(BLs)에 반영한다. 제1 비트 데이터값이 "1"인 경우에는, 상기 서브-비트라인(BLs)의 전압레벨은 접지전압(VSS)으로 하강한다. 반면에, 제1 비트 데이터값이 "0"인 경우에는, 상기 서브-비트라인(BLs)은 프리차아지되는 전압 레벨을 유지한다.
서브-래치 저장단계(S1055)는 서브-래치 플립단계(S1055a)를 포함하며, 상기 서브-래치 데이터는 상기 서브-비트라인(BLs)의 전압레벨에 따라 플립되며, 궁극적으로 상기 서브-래치 데이터는 상기 비트라인(BL)의 전압레벨이다. 즉, 제1 비트 데이터값이 "1"인 경우에는, 상기 서브-래치 데이터는 초기의 논리 "H"를 유지한다. 반면에, 제1 비트 데이터값이 "0"인 경우에는, 상기 서브-래치 데이터는 논리 "H" 상태에서 논리 "L" 상태로 플립된다.
상기 초기독출 저장단계(S1050)의 수행 후에, 상기 제2 비트 프로그램 단계(S1070)가 수행된다.
상기 제2 비트 프로그램 단계(S1070)에서는, 상기 초기로딩 단계(S1030)에서 저장되는 메인 래치데이터, 궁극적으로는 외부적으로 제공되는 제2 비트 데이터값을 상기 메모리셀(MCsel)에 프로그램시키기 위한 동작이 수행된다. 만약, '제4 데이터 상태 불량 프로그램 동작'이라면, 상기 메모리셀(MCsel)을 상기 '제4 데이터 상태'로 프로그램시키기 위한 동작이 수행되지만, 상기 메모리셀(MCsel)의 문턱전압은 상기 제3 확인전압(VF3)보다 여전히 낮다.
상기 제2 비트 프로그램 단계(S1070)의 수행 후에, 상기 1차 확인독출단계(S1090) 및 상기 서브-래치 드라이빙 단계(S1110)가 수행된다.
상기 1차 확인독출단계(S1090)에서는, 상기 메모리셀(MCsel)의 제2 비트 데이터값을 상기 메인 센싱노드(NSENM) 상에 반영하기 위하여, 상기 메모리셀(MCsel)이 제2 기준전압으로 구동된다. 상기 제2 기준전압은 상기 제2 문턱전압 그룹과 상기 제3 문턱전압 그룹을 구분하는데 이용되며, 바람직하게는, 상기 제2 확인독출전압(VF2)이다. 만약, '제4 데이터 상태 불량 프로그램 동작'이라면, 상기 제2 확인독출전압(VF2)에 의하여 독출되는 상기 메모리셀(MCsel)은 "오프(off)셀"이다. 그러므로, 상기 제2 비트 데이터값에 대응하여, 상기 메인 센싱노드(NSENM)가 논리 "H" 상태의 데이터값을 가지도록, 상기 메모리셀(MCsel)이 드라이빙된다.
한편, 상기 서브-래치 드라이빙 단계(S1110)에서는, 상기 초기독출저장단계(S1050)에서 저장된 상기 서브-래치데이터를 궁극적으로 상기 메인 센싱노드(NSENM)에 반영하기 위하여, 상기 서브-래치 블락(300)이 드라이빙된다. 만약, '제4 데이터 상태 불량 프로그램 동작'이라면, 상기 초기독출저장단계(S1050)에서 "H"의 서브-래치 데이터가 저장되므로, 논리 "L" 상태가 상기 메인 센싱노드(NSENM) 상에 반영되도록, 상기 서브-래치블락(300)이 드라이빙된다.
상기 1차 확인독출단계(S1090) 및 상기 서브-래치 드라이빙 단계(S1110)의 수행에 의하여 획득되는 상기 메인 센싱노드(NSENM) 상의 전압레벨은 후술된다.
메모리셀(MCsel)이 정상적으로 제1 또는 제2 데이터 상태로 프로그램되어 있는 경우, 상기 1차 확인독출단계(S1090)에서 상기 메모리셀(MCsel)은 "온셀"로 판독되므로, 상기 메인 센싱노드(NSENM) 상의 전압레벨은 논리 "L" 상태의 데이터값을 가진다. 그리고, 제1 데이터 상태를 거쳐, 제4 데이터 상태로 프로그램되어 있는 경우도, 상기 서브-래치 데이터는 "H"의 초기화 상태를 유지하므로, 상기 메인 센싱노드(NSENM)는 논리 "L" 상태의 데이터값으로 된다.
반면에, 제2 데이터 상태를 거쳐 제3 데이터 상태가 프로그램된 경우에는, 상기 메인 센싱노드(NSENM)는 논리 "H" 상태의 데이터값을 가진다.
만약, '제4 데이터 상태 불량 프로그램 동작'이라면, 상기 초기독출저장단계(S1050)에서, 논리 "H" 상태의 서브-래치 데이터가 저장되므로, 논리 "L" 상태의 데이터값이 상기 메인 센싱노드(NSENM) 상에 반영된다.
상기 1차 메인플립단계(S1130)에서는, 상기 1차 확인독출단계(S1090) 및 상기 서브-래치 드라이빙 단계(S1110)에서 획득되는 상기 메인 센싱노드(NSENM)의 전압레벨에 따라, 상기 메인 래치데이터가 선택적으로 플립된다.
즉, 제1 또는 제2 데이터 상태로 정상적인 프로그램이 수행된 경우에는, 상기 메인 래치노드(NLATM) 상의 메인 래치데이터는 초기로딩단계(S1030)에서의 획득된 논리 "H" 상태를 그대로 유지한다. 그리고, 제3 데이터 상태로 정상적인 프로그램이 수행된 경우에는, 메인 래치노드(NLATM) 상의 메인 래치데이터는 논리 "L" 상태에서 논리 "H"상태로 플립된다.
반면에, 상기 메모리셀이 제4 데이터 상태로 프로그램된 경우('제4 데이터 상태 불량 프로그램 동작'을 포함)에는, 상기 메인 래치노드(NLATM) 상의 메인 래치데이터는 초기로딩단계(S1030)에서 획득된 논리 "L" 상태를 그대로 유지한다.
상기 2차 확인독출단계(S1150)에서는, 상기 메모리셀(MCsel)이 제4 데이터 상태로의 프로그램 여부를 판독한 이후에 궁극적으로 상기 메인 센싱노드(NSENM) 상에 상기 제4 데이터 상태를 반영하기 위하여, 상기 메모리셀(MCsel)이 제3 기준전압으로 드라이빙된다.
상기 제3 기준전압은 상기 제3 문턱전압 그룹과 상기 제4 문턱전압 그룹을 구분하는데 이용되며, 바람직하게는, 상기 제3 확인독출전압(VF3)이다. 즉, 정상적으로 제4 데이터 상태로 프로그램된 경우에는, 상기 메인 센싱노드(NSENM)는 전원전압(VDD) 쪽의 전압레벨을 가진다.
만약, '제4 데이터 상태 불량 프로그램 동작'이라면, 상기 제3 확인독출전압(VF3)에 의하여 독출되는 상기 메모리셀(MCsel)은 "온(on)셀"이다. 그러므로, 상기 메인 센싱노드(NSENM)는 접지전압(VSS) 쪽의 전압레벨을 가진다.
상기 2차 메인플립단계(S1170)에서는, 상기 2차 확인독출단계(S1150)에서 획득되는 상기 메인 센싱노드(NSENM)의 전압레벨에 따라서, 상기 메인 래치데이터가 선택적으로 플립된다. 즉, 상기 메모리셀(MCsel)이 정상적으로 제4 데이터 상태로 프로그램된 경우에는, 메인 래치노드(NLATM) 상의 메인 래치데이터는 논리 "L" 상태에서 논리 "H" 상태로 플립된다.
만약, '제4 데이터 상태 불량 프로그램 동작'이라면, 상기 메인 래치노드(NLATM) 상의 메인 래치데이터는 초기로딩단계(S1030)에서 획득되는 논리 "L" 상태를 그대로 유지한다.
확인스캔단계(S1190)에서는, 상기 1차 메인 플립단계(S1130) 및 상기 2차 메인 플립단계(S1170)의 수행에 의하여 획득되는 메인 래치데이터에 대응하는 내부 출력데이터가 발생한다.
즉, 상기 메모리셀(MCsel)이 제1 내지 제4 데이터 상태로 정상적으로 프로그램되는 경우, 모든 메인 래치데이터의 전압레벨들은 논리 "H"이다. 그러므로, 상기 확인스캔단계(S1190)에서, 논리 "L" 상태의 데이터가 내부 출력라인(IDOUT) 및 글로발 출력라인(GDOUT)으로 모두 제공되고, 따라서, 데이터 프로그램이 의도한 바대로 수행됨을 알 수 있게 된다.
'제4 데이터 상태 불량 프로그램 동작'에서는, 상기 1차 메인 플립단계(S1130) 및 상기 2차 메인 플립단계(S1170)가 수행된 후에도, 메인 래치데이터의 전압레벨은 논리 "L"이다. 그러므로, 상기 확인스캔단계(S1190)에서, 내부 출력라인(IDOUT) 및 글로발 출력라인(GDOUT)은 논리 "H" 상태를 유지하여, 데이터 프로그램 불량이 표시된다.
도 21a 내지 도 21b는 상기 제1 데이터 비트값, 즉, 본 발명의 실시예에 따른 멀티-비트 불휘발성 반도체 메모리 장치의 최하위 유효 비트(LSB)의 독출과정에서의 주요한 신호 및 노드 전압들을 나타내는 타이밍도이다. 여기서, 이러한 프로그래밍 과정은 상기 "제1 데이터 비트값(LSB)"독출모드(LSBRD)로서 언급된다.
설명의 목적으로, 도 21a 내지 도 21b는 9개의 LSBRD 구간들, 즉, 비트라인 디스차아지 및 페이지 버퍼 리셋 구간(이하, 'LSBRD1 구간'이라 함), 제1 비트라인 프리차아지 구간(이하, 'LSBRD2 구간'이라 함), 제1 비트라인 디벨로프 구간(이하, 'LSBRD3 구간'이라 함), 제1 센싱 구간(이하, 'LSBRD4 구간'이라 함), 제2 비트라인 프리차아지 구간(이하, 'LSBRD5 구간'이라 함), 제2 비트라인 디벨로프 구간(이하, 'LSBRD6 구간'이라 함), 제2 센싱 구간(이하, 'LSBRD7 구간'이라 함), 회복 구간(이하, 'LSBRD8 구간'이라 함), 데이터 인출 구간(이하, 'LSBRD9 구간'이라 함)으로 나누어진다.
설명의 목적으로, 여기서, 상기 'LSBRD1 구간'은 페이지 버퍼 리셋 구간(이하, 'LSBRD1a 구간'이라 함)과 비트라인 디스차아지 구간(이하, 'LSBRD1b 구간'이라 함)으로 나누어진다. 상기 'LSBRD1a 구간'에서는, 상기 메인 버퍼블락(200)의 메인 래치노드(NLATM)가 논리 "L" 상태 즉, 접지전압(VSS)로 리셋된다. 그리고, 상기 'LSBRD1b 구간'에서는, 상기 비트라인들(BLe, BLo, BLm 및 BLs)이 접지전압(VSS)으로 디스차아지된다.
이어서, 상기 'LSBRD1a 구간'에서의 상기 메인 래치노드(NLATM)의 리셋과정이 기술된다.
상기 'LSBRD1a 구간'에서, 상기 버퍼 선택 어드레스(Yp)는 논리 "H"이므로, 상기 메인 래치 드라이빙 트랜지스터(215a)는 "턴온"이다. 그리고, 상기 메인 선택 어드레스(Yq)와 상기 서브-선택 어드레스(Yr)가 모두 논리 "H"이므로, 블락 디코딩 신호(/BLDEC)의 전압레벨은 논리 "L" 상태로 변화된다. 이때, 상기 제1 글로발 입력라인(GDI)의 전압레벨은 논리 "H"이고, 상기 제2 글로발 입력라인(nGDI)은 논리 "L"이다. 그러므로, 상기 제1 내부입력라인(IDI)의 전압레벨은 논리 "L"이고, 상기 제2 내부입력라인(nIDI)의 전압레벨은 논리 "H"이다. 상기 제1 래치 전송 트랜지스터(213a)는 '오프(off)상태"이며, 상기 제2 래치 전송 트랜지스터(213b)는 '온(on)상태"이다. 그러므로, 상기 메인 래치 유닛(211)의 노드(N211a) 상의 전압레벨은 논리 "H" 상태로 변화되고, 상기 메인 래치 노드(NLATM)는 논리 "L" 상태로 리셋된다.
이어서, 상기 'LSBRD1b 구간'에서의 비트라인들(BLe, BLo, BLm 및BLs)의 디스차아지 과정이 기술된다.
상기 'LSBRD1b 구간'에서는, 비선택되는 워드라인(WL<n:2>)에는 독출전압(VREAD, 예를 들면, 5V)이 인가되고, 선택되는 워드라인(WL1)에는 접지전압(VSS)이 인가된다. 그리고, 상기 독출전압(VREAD)이 스트링 선택라인(SSL) 및 그라운드 선택라인(GSL)으로 모두 인가되며, 상기 접지전압(VSS)이 공통 소오스 라인(CSL)에 인가된다. 또한, 제어신호들(SHLDHeM, SHLDHeS, SHLDHoM, SHLDHoS)은 접지전압(VSS)으로 설정되며, 제어신호들(SHLDLeM, SHLDLeS, SHLDLoM, SHLDLoS, BLSLTeM, BLSLTeS, SOBLKM, SOBLKS)은 전원전압(VDD)으로 설정된다. 이러한 방식으로, 상기 비트라인들(BLe, BLo, BLm 및 BLs)은 접지전압(VSS)으로 디스차아지된다.
이어서, 상기 'LSBRD2 구간'은 선택되는 메모리셀(MCsel)의 데이터값을 감지할 수 있도록, 이븐 비트라인(BLe)과 메인 비트라인(BLm)이 소정의 프리차아지 전압(예를 들어, 0.8V)으로 프리차아지되는 과정이 수행된다.
상기 'LSBRD2 구간'에서, 선택되는 워드라인(WL1)에는 제1 기준전압인 접지전압(VSS)이, 비선택되는 워드라인(WL<n:2>)에는 상기 독출전압(VREAD)이 인가된다. 따라서, 선택되는 메모리셀(MCsel)에 저장되는 데이터에 따라서, 상기 선택되는 메모리셀(MCsel)의 온/오프의 상태가 제어된다. 상기 선택되는 메모리셀(MCsel)에 저장되는 데이터가 제1 데이터 상태(본 실시예에서는, '11')인 경우에는, 상기 선택되는 메모리셀(MCsel)은 "온"상태이며, 상기 저장되는 데이터가 제2 내지 제4 데이터 상태(본 실시예에서는, '10, 00 및 01')인 경우에는, 상기 선택되는 메모리셀(MCsel)은 "오프"상태이다.
상기 'LSBRD2 구간'에서는, 상기 제어신호들(SHLDLeM, SHLDLeS)의 전압레벨들은 접지전압(VSS)으로 변화된다. 그러므로, 상기 이븐 비트라인(BLe) 및 상기 메인 비트라인(BLm)의 디스차아지 상태는 해제된다. 이때, 제어신호들(SHLDLoM, SHLDLoS)은 상기 전원전압(VDD)으로 유지된다. 그러므로, 상기 오드 비트라인(BLo)의 전압레벨은 접지전압(VSS)으로 되어, 상기 이븐 비트라인(BLe)들 사이의 차단라인(shielding line)으로서 기능을 수행한다.
그리고, 상기 메인 프리차아지 신호(/PLOADM)는 상기 전원전압(VDD)에서, 제1 예비전압(VPRE1)로 변화되며, 일정시간동안 제1 예비전압(VPRE1)을 유지한 후에, 상기 메인 프리차아지 신호(/PLOADM)는 접지전압(VSS)으로 하강한다. 그러므로, 상기 메인 프리차아지 트랜지스터(230a)는 턴온되어, 상기 메인 센싱노드(NSENM)는 상기 전원전압(VDD)으로 프리차아지된다.
이때, 메인 비트라인 차단신호(BLSHFM)는 상기 전원전압(VDD)과 상기 접지전압(VSS) 사이의 전압레벨을 가지는 제2 예비전압(VPRE2)으로 변화된다. 그러므로, 상기 메인 센싱노드(NSENM)와 상기 메인 비트라인(BLm)은 전기적으로 서로 연결된다. 상술한 바와 같이, 상기 메인 비트라인 차단신호(BLSHFM)가 상기 제2 예비전압(VPRE2)으로 상기 메인 비트라인 차단트랜지스터(240a)를 게이팅한다. 그러므로, 상기 메인 프리차아지 트랜지스터(230a)로부터 공급되는 전류에 의해 상기 메인 비트라인(BLm)이 상기 제2 예비전압(VPRE2)보다 상기 메인 비트라인 차단 트랜지스터(240a)의 문턱전압만큼 낮은 레벨까지 프리차아지된다.
이어서, 상기 'LSBRD3 구간'은, 상기 메인 비트라인(BLm)이 선택되는 메모리셀(MCsel)의 데이터를 감지하여, 디벨로프(develop)하는 과정이 수행된다.
상기 'LSBRD3' 구간에서, 상기 메인 비트라인 차단신호(BLSHFM)는 접지전압(VSS)이므로, 상기 메인 비트라인 차단 트랜지스터(240a)는 오프(off) 상태로 설정된다. 따라서, 상기 메인 비트라인(BLm)는 상기 메인 센싱노드(NSENM)와 전기적으로 분리되며, 상기 메인 비트라인(BLm)의 디벨로프가 진행된다.
상기 선택되는 상기 메모리셀(MCsel)에 저장되는 데이터값이 제1 데이터 상태(본 실시예에서는, '11')인 경우에는, 상기 메인 비트라인(BLm)의 상의 데이터는 공통 소오스 라인(CSL)으로 디스차아지된다. 그러므로, 상기 메인 비트라인(BLm)은 접지전압(VSS)에 근접해진다. 그리고, 선택되는 상기 메모리셀(MCsel)의 데이터값이 제2 내지 제4 데이터 상태(본 실시예에서는, '10', '00' 및 '01')중에서 어느 하나인 경우에는, 상기 메인 비트라인(BLm) 상의 전압레벨은 누설전류에 의한 영향을 제외하고는 변하지 않는다.
그리고, 상기 메인 프리차아지 트랜지스터(230a)는 "턴온"상태를 유지하다가, 상기 'LSBRD3' 구간이 끝나기 직전에 "턴오프" 상태로 된다. 그러므로, 상기 메인 센싱노드(NSENM)는 전원전압(VDD)을 유지하다가 플로팅(floating)상태로 된다.
이어서, 상기 "LSBRD4 구간"은, 상기 디벨로프되는 상기 메인 비트라인(BLm)의 데이터 즉, 상기 메인 비트라인(BLm) 상의 전압레벨에 대응하는 데이터를 상기 메인버퍼블락(200)의 메인 래치노드(NLATM)에 저장되는 과정이 수행된다.
먼저, 상기 'LSBRD3' 구간에서 발생한 상기 메인 센싱노드(NSENM)의 플로팅상태가 그대로 유지된다. 이어서, 상기 메인 비트라인 차단신호(BLSHFM)의 전압레벨은 제3 예비전압(VPRE3)으로 변화되어, 상기 메인 비트라인 차단 트랜지스터(240a)를 턴온시킨다. 본 실시예에 따르면, 상기 제3 예비전압(VPRE3)은 상기 접지전압(VSS)과 상기 전원전압(VDD) 사이의 전압이다. 따라서, 상기 디벨로프되는 메인 비트라인(BLm)의 전압레벨에 따른 상기 메인 센싱노드(NSENM)의 전압레벨이 결정된다.
이때, 상기 제1 내부 입력라인(IDI)의 데이터값이 논리 "H" 상태로 변화되어, 상기 제1 래치 전송 트랜지스터(213a)는 "턴온"된다. 그리고, 상기 메인 래치노드(NLATM)는, 상기 메인 비트라인(BLm)의 전압레벨에 따라서 결정되며, 궁극적으로 상기 선택되는 메모리셀(MCsel)에 저장되는 데이터에 대응하는 상기 메인 센싱노드(NSENM) 상에 로딩되는 데이터를 저장한다. 즉, 선택되는 메모리셀(MCsel)의 데이터값이 제1 데이터 상태(본 실시예에서는, '11')인 경우에는, 상기 메인 비트라인(BLm)과 상기 메인 센싱노드(NSENM)는 상기 접지전압(VSS)에 가까운 전압이다. 그러므로, 상기 메인 독출래치신호(LCHM)가 논리 "H" 상태로 인에이블되더라도, 상기 메인 래치노드(NLATM) 상의 메인 래치데이터는 논리 "L" 상태를 유지한다.
상기 선택되는 메모리셀(MCsel)에 저장되는 데이터값이 제2 내지 제4 데이터 상태(본 실시예에서는, '10, 00, 01') 중에서 하나인 경우에는, 상기 메인 비트라인(BLm)이 초기에 프리차아지된 전압레벨을 유지하여, 상기 메인 센싱노드(NSENM)는 논리 "H" 상태를 유지한다. 그러므로, 상기 메인 독출래치신호(LCHM)가 "H"로 인에이블되면, 상기 메인 래치노드(NLATM)의 메인 래치데이터는 논리 "H" 상태로 플립(flip)된다.
이어서, 상기 제2 비트라인 프리차아지 구간(LSBRD5 구간), 제2 비트라인 디벨로프 구간(LSBRD6 구간) 및 제2 센싱 구간(LSBRD7 구간)의 과정이 수행된다.
다음에서 논의되는 것을 제외하고는, 상기 'LSBRD5 구간', 상기 'LSBRD6 구간' 및 상기 'LSBRD7 구간'에서의 수행되는 동작들은 상기 'LSBRD2 구간', 상기 'LSBRD3 구간' 및 상기 'LSBRD4 구간'과 각각 거의 동일하다.
특징적으로, 상기 'LSBRD2 구간', 상기 'LSBRD3 구간' 및 상기 'LSBRD4 구간'에서는, 상기 제1 기준전압(VSS)이 선택되는 워드라인(WL1)에 인가되는 반면에, 상기 'LSBRD5 구간', 상기 'LSBRD6 구간' 및 상기 'LSBRD7 구간'에서는, 제3 기준전압(약 2.3V)이 선택되는 워드라인(WL1)에 인가된다. 그러므로, 상기 선택되는 메모리셀(MCsel)에 저장되는 데이터가 상기 제1 내지 상기 제3 데이터 상태(본 실시예에서는, '11, 10, 00')중에서 하나인 경우에는, 상기 선택되는 메모리셀(MCsel)은 "온"상태이다. 상기 저장되는 데이터값이 제4 데이터 상태(본 실시예에서는, '01')인 경우에는, 상기 선택되는 메모리셀(MCsel)은 "오프"상태이다.
따라서, 상기 'LSBRD6 구간' 및 'LSBRD7 구간'에서 얻어지는 메인 비트라인(BLm) 및 메인 센싱노드(NSENM) 상의 전압레벨들은, 상기 'LSBRD3 구간' 및 'LSBRD4 구간'과 다소 차이가 있다. 즉, 상기 'LSBRD6 구간' 및 'LSBRD7 구간'에서, 선택되는 상기 메모리셀(MCsel)의 데이터값이 제1 내지 제3 데이터 상태(본 실시예에서는, '11, '10' 및 00')중에서 하나인 경우에는, 상기 메인 비트라인(BLm) 및 메인 센싱노드(NSENM) 상의 전압레벨은 접지전압(VSS)에 가까워진다. 그리고, 선택되는 상기 메모리셀(MCsel)에 저장되는 데이터값이 제4 데이터 상태(본 실시예에서는, '01')인 경우에는, 상기 메인 비트라인(BLm) 및 메인 센싱노드(NSENM) 상의 전압레벨들은 거의 변화가 없다.
또한, 상기 'LSBRD7 구간'은, 상기 'LSBRD4 구간'에서는 제1 내부입력라인(IDI)이 논리 'H'이고, 반면에, 상기 'LSBRD7 구간'에서는 제2 내부 입력라인(nIDI)이 논리 'H'라는 점에서 상기 'LSBRD4 구간'과 그 차이점이 있다.
그러므로, 상기 'LSBRD4 구간'에서의 상기 메인 래치데이터는 논리 'L' 상태에서 논리 'H' 상태로 플립되고, 반면에, 상기 'LSBRD7 구간'에서의 상기 메인래치데이터는 논리 'H' 상태에서 논리 'L'상태로 플립된다.
따라서, 선택되는 상기 메모리셀(MCsel)의 데이터값이 제4 데이터 상태(본 실시예에서는, '01')인 경우에, 상기 메인 래치데이터는 논리 'H' 상태에서 논리 'L' 상태로 플립된다.
결과적으로, 상기 'LSBRD7 구간'에서 상기 메인 독출래치신호(LCHM)가 논리 "H"로 인에이블된 후에, 상기 메인 래치노드(NLATM)의 메인 래치데이터의 논리상태는 다음과 같다.
즉, 선택되는 메모리셀(MCsel)의 데이터값이 제1 또는 제4 데이터 상태(본 실시예에서는, '11' 또는 '01')인 경우 즉, 제1 비트 데이터값(LSB)이 '1'인 경우에는, 상기 메인 래치노드(NLATM)의 메인 래치데이터의 전압레벨은 논리 "L"이다. 그리고, 선택되는 메모리셀(MCsel)의 데이터값이 제2 또는 제3 데이터 상태(본 실시예에서는, '10' 또는 '00')인 경우 즉, 제1 비트 데이터값(LSB)이 '0'인 경우에는, 상기 메인 래치노드(NLATM)의 메인 래치데이터의 상기 전압레벨은 논리 "H"이다.
그 밖의 상기 'LSBRD5 구간', 상기 'LSBRD6 구간' 및 상기 'LSBRD7 구간'에서 수행되는 동작들은 상기 'LSBRD2 구간', 상기 'LSBRD3 구간' 및 상기 'LSBRD4 구간'에서 수행되는 상기 동작들과 동일하므로, 그에 대한 구체적인 기술은 중복을 피하기 위하여 생략된다.
이어서, 상기 'LSBRD8 구간'에서, 상기 메인 비트라인(BLm)과 상기 메인 센싱노드(NSENM)가 리셋되는 과정이 수행된다.
상기 'LSBRD8' 구간에서, 상기 제어신호들(SHLDLeM, SHLDLeS)의 전압레벨은 전원전압(VDD)으로 변화되고, 상기 제어신호들(BLSLTeM, BLSLTeS 및 SOBLKM)의 전압레벨은 독출전압(VREAD)으로부터 전원전압(VDD)으로 변화된다. 그러므로, 상기 메인 비트라인(BLm)과 상기 메인 센싱노드(NSENM)는 접지전압(VSS)으로 리셋된다.
그리고, 상기 비선택된 워드라인(WL<n:2>), 스트링 선택라인(SSL), 그라운드 선택라인(GSL)들의 전압레벨들은 독출전압(VREAD)에서 접지전압(VSS)으로 변화된다.
이어서, 상기 'LSBRD9 구간'은, 상기 'LSBRD7 구간'에서 저장되는 메인 래치노드(NLATM)의 메인 래치데이터에 대응하는 데이터를 상기 내부 출력라인(IDOUT)을 거쳐 상기 글로발 출력라인(GDOUT)으로 출력하는 과정이 수행된다.
상기 'LSBRD9 구간'에서는, 상기 버퍼 선택 어드레스(Yp)와 상기 블락 디코딩 신호(/BLDEC)가 펄스의 형태로 활성화된다. 그리고, 상기 블락 디코딩 신호(/BLDEC)의 활성화에 응답하여, 상기 메인 래치데이터에 대응하는 데이터가 상기 내부 출력라인(IDOUT)을 거쳐 상기 글로발 출력라인(GDOUT)으로 전송된다.
본 실시예의 예에서, 상기 글로발 출력라인(GDOUT)은, 상기 블락 디코딩 신호(/BLDEC)의 활성화이전에, 상기 출력라인 프리차아지 회로(미도시)에 의하여 전원전압(VDD)로 프리차아지된다.
그러므로, 선택되는 메모리셀(MCsel)의 제1 비트 데이터값(LSB)이 '1'인 경우에는, 상기 메인 래치노드(NLATM) 상의 데이터는 논리 "L"이므로, 상기 글로발 출력라인(GDOUT) 상의 데이터는 "H" 상태로 변화된다. 그리고, 선택되는 메모리셀(MCsel)의 제1 비트 데이터값(LSB)이 '0'인 경우에는, 상기 메인 래치노드(NLATM) 상의 데이터는 논리 "H"이므로, 상기 글로발 출력라인(GDOUT)의 데이터는 "L"로 디스차아지된다. 이와 같이, 상기 글로발 출력라인(GDOUT)은 상기 선택되는 메모리 셀(MCsel)의 최하위 유효 비트(LSB)로서 표시되는 신호를 출력한다.
도 22a 및 도 23b는 제2 데이터 비트값 즉, 각각 본 발명의 멀티-비트 불휘발성 반도체 메모리 장치에 따른 최상위 유효 비트값(MSB)의 독출과정에서의 주요신호 및 주요노드의 전압레벨을 나타내는 타이밍도이다. 이러한 프로그래밍 과정은 상기 "제2 데이터 비트값(MSB)" 독출모드(MSBRD)로서 언급된다.
설명의 목적으로, 도 22a 및 도 23b는 6개의 MSBRD 구간들, 즉, 비트라인 디스차아지 및 페이지 버퍼 리셋 구간(이하, 'MSBRD1 구간'이라 함), 비트라인 프리차아지 구간(이하, 'MSBRD2 구간'이라 함), 비트라인 디벨로프 구간(이하, 'MSBRD3 구간'이라 함), 센싱 구간(이하, 'MSBRD4 구간'이라 함), 회복 구간(이하, 'MSBRD5 구간'이라 함) 및 데이터 인출 구간(이하, 'MSBRD6 구간'이라 함)으로 나누어진다.
다음에 언급되는 것을 제외하고는, 도 22a 및 도 22b에서의 상기 'MSBRD1 구간' 내지 상기 'MSBRD4 구간'에서 수행되는 동작들은 앞에서 기술된 도 21a 및 도 21b에서의 상기 'LSBRD1 구간' 내지 상기 'LSBRD4 구간'과 거의 동일하다.
상기 'LSBRD1 구간 내지 상기 'LSBRD4 구간'에서는, 상기 제1 기준전압인 접지전압(VSS)이 선택되는 워드라인(WL1)에는 인가되는 반면에, 상기 'MSBRD1 구간 내지 상기 'MSBRD4 구간'에서는, 약 1.3V의 제2 기준전압이 상기 선택되는 워드라인(WL1)에 인가된다.
그러므로, 선택되는 메모리셀(MCsel)에 저장되는 데이터값이 제1 및 제2 데이터 상태(본 실시예에서는, '11, 10')중에서 하나인 경우에는, 상기 선택되는 메모리셀(MCsel)은 "온"상태이며, 상기 저장되는 데이터값이 제3 및 제4 데이터 상태(본 실시예에서는, '00, 01')중에서 하나인 경우에는, 상기 선택되는 메모리셀(MCsel)은 "오프"상태이다.
따라서, 상기 'MSBRD3 구간' 및 'MSBRD4 구간'에서의 메인 비트라인(BLm) 및 메인 센싱노드(NSENM)의 전압레벨들은, 다음과 같이, 상기 'LSBRD3 구간' 및 'LSBRD4 구간'과 다소 차이가 있다. 즉, 상기 'MSBRD3 구간' 및 'MSBRD4 구간'에서, 선택되는 상기 메모리셀(MCsel)의 데이터값이 제1 및 제2 데이터 상태(본 실시예에서는, '11, 10')중에서 하나인 경우에는, 상기 메인 비트라인(BLm) 및 메인 센싱노드(NSENM)는 접지전압(VSS)에 가까워진다. 그리고, 선택되는 상기 메모리셀(MCsel)의 데이터값이 제3 내지 제4 데이터 상태(본 실시예에서는, '00, 01')중에서 하나인 경우에는, 상기 메인 비트라인(BLm) 및 메인 센싱노드(NSENM)의 전압레벨들은 거의 변화가 없다.
상기 'MSBRD4 구간'에서 상기 메인 독출래치신호(LCHM)가 논리 "H"로 인에이블된 후에, 상기 메인 래치노드(NLATM)의 메인 래치데이터의 논리상태는 다음과 같다.
선택되는 메모리셀(MCsel)에 저장되는 데이터값이 제1 또는 제2 데이터 상태(본 실시예에서는, '11' 또는 '10')인 경우 즉, 제2 비트 데이터값(MSB)이 논리 '1'인 경우에는, 상기 메인 래치노드(NLATM)의 메인 래치데이터는 논리 "L"이다. 그리고, 선택되는 메모리셀(MCsel)에 저장되는 데이터값이 제3 또는 제4 데이터 상태(본 실시예에서는, '00, 01')인 경우 즉, 제2 비트 데이터값(MSB)이 '0'인 경우에는, 상기 메인 래치노드(NLATM)의 메인 래치데이터는 논리 "H"이다.
그 밖의 상기 'MSBRD1 구간' 내지 상기 'MSBRD4' 구간에서 수행되는 동작들은 상기 'LSBRD1 구간' 내지 상기 'LSBRD4' 구간에 수행되는 동작들과 동일하므로, 본 명세서에서, 그에 대한 구체적인 기술은 중복을 피하기 위하여 생략된다.
이어서, 상기 MSBRD5 구간 및 MSBRD6 구간에서의 과정이 수행되며, 다음에서 설명되는 것을 제외하고는, 도 21a 및 도22b의 상기 LSBRD8 및 LSBRD9에서의 수행되는 동작들과 거의 유사하므로, 본 명세서에서, 그에 대한 구체적인 기술은 중복을 피하기 위하여 생략된다.
선택되는 메모리셀(MCsel)의 제2 비트 데이터값(MSB)이 '1'인 경우에는, 상기 메인 래치노드(NLATM)의 데이터는 "L"이므로, 상기 글로발 출력라인(GDOUT)의 데이터는 "H"로 된다. 그리고, 선택되는 메모리셀(MCsel)의 제2 비트 데이터값(MSB)이 '0'인 경우에는, 상기 메인 래치노드(NLATM)의 데이터는 "H"이므로, 상기 글로발 출력선(GDOUT)의 데이터는 논리 "L" 상태로 디스차아지된다. 이와 같이, 상기 선택되는 메모리셀(MCsel)의 최상위 유효 비트(MSB)로서 표시되는 데이터가 상기 글로발 출력라인(GDOUT) 상으로 출력된다.
도 23은 본 발명의 일실시예에 따른 멀티-비트 불휘발성 반도체 메모리 장치의 독출방법을 나타내는 플로우차트이다.
도 23에 도시되는 독출모드에서의 구동방법은 제1 메인 래치데이터 초기화 단계(S1410), 제1 비트 데이터값의 1차 독출단계(S1430), 제1 비트 데이터값의 2차 독출단계(S1450), 제1 비트 데이터값 확인단계(S1470), 제2 메인 래치데이터 초기화 단계(S1490), 제2 비트 데이터값 독출단계(S1510) 및 제2 비트 데이터값 확인단계(S1530)를 포함한다.
상기 제1 메인 래치데이터 초기화 단계(S1410)에서는, 상기 메인 래치노드(NLATM)에 저장되는 상기 메인 래치데이터가 논리 "L"로 초기화된다. 이때, 메인 래치 드라이빙 유닛(215)에서 제공되는 상기 메인 래치 드라이빙 전압이 이용된다.
상기 제1 비트 데이터값의 1차 독출단계(S1430)에서는, 선택되는 상기 메모리셀(MCsel)이 상기 제1 기준전압으로 드라이빙된다.
이때, 상기 메모리셀(MCsel)에 저장된 데이터가 제2 내지 제4 데이터 상태(본 실시예에서는, '10', '00' 및 01')들 중에서 하나인 경우에는, 상기 메인 래치데이터가 논리 'L'에서 논리 'H'로 플립된다. 그리고, 상기 메인 래치데이터는 상기 메인 센싱 응답 유닛(217)으로부터 제공되는 상기 메인 센싱응답전압을 이용하여 플립된다. 반면에, 상기 메모리셀(MCsel)에 저장되는 데이터가 제1 데이터 상태(본 실시예에서는, '11')인 경우에는, 상기 메인 래치데이터는 플립되지 않는다.
상기 제1 비트 데이터값의 2차 독출단계(S1450)에서는, 선택되는 상기 메모리셀(MCsel)이 상기 제3 기준전압으로 드라이빙된다. 이때, 상기 메모리셀(MCsel)에 저장된 데이터가 제4 데이터 상태(본 실시예에서는, '01')인 경우에는, 상기 메인 래치데이터가 논리 'H' 상태에서 논리 'L' 상태로 플립된다. 그리고, 상기 메인 래치데이터는 상기 메인 센싱응답전압을 이용하여 플립된다. 반면에, 상기 메모리셀(MCsel)에 저장된 데이터가 제1 내지 제3 데이터 상태(본 실시예에서는, '11', '10' 및 '00')중에서 하나인 경우에는, 상기 메인 래치데이터는 플립되지 않는다.
상기 제1 비트 데이터값 확인단계(S1470)에서는, 상기 제1 비트 데이터값의 2차 독출단계(S1450)의 수행에 의하여 획득되는 상기 메인 래치데이터에 의하여, 상기 내부 출력라인(IDOUT) 및 글로발 출력라인(GDOUT)이 드라이빙된다. 그리고, 상기 제1 비트 데이터값 확인단계(S1470)에서, 상기 제1 비트 데이터값(LSB)이 확인된다.
상기 제2 메인 래치데이터 초기화 단계(S1490)에서는, 상기 메인 래치노드(NLATM)에 저장되는 상기 메인 래치데이터가 다시 논리 'L' 상태로 초기화된다. 이때, 메인래치 드라이빙 유닛(215)으로부터 제공되는 상기 메인 래치 드라이빙 전압이 이용된다.
상기 제2 비트 데이터값 독출단계(S1510)에서, 선택되는 메모리셀(MCsel)은 상기 제2 기준전압에 의하여 드라이빙된다. 이때, 상기 메모리셀(MCsel)에 저장된 데이터가 제3 및 제4 데이터 상태(본 실시예에서는, '00 및 01')중에서 하나인 경우에는, 상기 메인 래치데이터가 논리 'L' 상태에서 논리 'H' 상태로 플립된다. 그리고, 상기 메인 래치데이터는 메인 센싱 응답유닛(217)으로부터 제공되는 상기 메인 센싱응답전압을 이용하여 플립된다. 반면에, 상기 메모리셀(MCsel)에 저장된 데이터가 제1 및 제2 데이터 상태(본 실시예에서는, '11' 및 '10')중에서 하나인 경우에는, 상기 메인 래치데이터는 플립되지 않는다.
상기 제2 비트 데이터값 확인단계(S1530)에서는, 상기 제2 비트 데이터값 독출단계(S1510)의 수행에 의하여 얻어지는 상기 메인 래치데이터에 의하여, 상기 내부 출력라인(IDOUT) 및 글로발 출력라인(GDOUT)이 드라이빙된다. 그리고, 상기 제2 비트 데이터값 확인단계(S1530)에서, 상기 제2 비트 데이터값(MSB)이 확인된다.
정리하면, 본 발명의 멀티비트 불휘발성 반도체 메모리 장치에서의 독출모드에서의 동작에 의해, 2번의 확인단계(S1470, S1530)에서, 글로발 출력선(GDOUT)의 데이터값을 확인함으로써, 선택되는 메모리셀(MCsel)의 데이터 상태를 알 수 있다.
이와같이, 상기 글로발 출력라인(GDOUT) 상의 상기 최하위 유효 비트값(LSB) 및 최상위 유효 비트값(MSB)들이 상기 2개의 확인단계들(S1470 및 S1530Z)에서 확인된다.
도 24는 본 발명의 실시예에 따른 멀티-비트 불휘발성 반도체 메모리 장치의 소거동작과정에서의 주요 신호 및 주요 노드전압들을 나타내는 타이밍도이다.
설명의 목적으로, 도 24는 6개의 구간들, 즉, 소거수행 구간(이하, 'ERS1 구간'이라 함), 제1 회복 구간(이하, 'ERS2 구간'이라 함), 제2 회복 구간(이하, 'ERS3 구간'이라 함), 제1 확인독출 구간(이하, 'ERS4 구간'이라 함), 제2 확인독출 구간(이하, 'ERS5 구간'이라 함) 및 Y-스캔 구간(이하, 'ERS6 구간'이라 함)
상기 'ERS1 구간'에서는, 상기 소거전압(VERS)이 메모리셀(MC)들의 벌크(bulk)의 영역에 인가되고, 대응하는 메모리셀들로부터 데이터를 소거하기 위하여, 약 0.3V의 전압이 선택되는 워드라인들로 인가된다. 본 발명의 실시예에서는, 상기 소거전압(VERS)이 약 20V이다. 그리고, 비선택되는 워드라인들은 플로팅 상태이다. 이때, 상기 비선택되는 워드라인들의 전압레벨은 벌크영역과의 커플링(coupling)에 의하여, 상기 소거전압(VERS)에 가까워진다. 그러므로, 비선택되는 워드라인에 연결되는 메모리셀들에서는, 소거동작이 수행되지 않는다.
또한, 상기 'ERS1 구간'에서는, 상기 제어신호들(SHLDHeM, SHLDHeS, SHLDHoM, SHLDHoS, SHLDLeM, SHLDLeS, SHLDLoM, SHLDLoS)의 전압레벨들은 접지전압(VSS)으로 유지되고, 상기 제어신호들(BLSLTeM, BLSLTeS, BLSLToM, BLSLToS)의 전압레벨들은 'VERS-Vt2'로 변화된다. 센싱노드 블락킹신호들(SOBLKM 및 SOBLKS)은 전원전압(VDD)을 유지한다. 본 실시예에서, 상기 'Vt2'는 고전압 NMOS 트랜지스터들의 문턱전압을 의미하며, 상기 'Vt2'은 약 1.3V 이다.
상기 'ERS2 구간'과 'ERS3 구간'에서는, 선택되는 메모리셀(MCsel)의 데이터를 감지하도록, 상기 메모리셀들의 벌크영역(bulk region)과 상기 비트라인(BL)의 전압이 제어된다.
즉, 상기 공통 소오스라인(CSL)이 디스차아지되는 상기 'ERS2 구간'에서, 상기 'ERS2 구간'은 상기 메모리셀(MC)의 벌크영역(bulk region)이 플로팅되고, 상기 공통 소오스라인(CSL)에 차아지되는 'VERS-Vt'의 전압은 접지전압(VSS)로 디스차아지되는 과정이 수행된다.
그리고, 상기 'ERS3 구간'에서는, 벌크영역(bulk region)와 비트라인들(BLm, BLs, BLe 및 BLo)이 디스차아지된다. 즉, 상기 'ERS3 구간'에서는, 상기 제어신호들(SHLDHeM, SHLDHeS, SHLDHoM, SHLDHoS)의 전압레벨들은 접지전압(VSS)으로 변화된다. 그리고, 상기 제어신호들(SHLDLeM, SHLDLeS, SHLDLoM, SHLDLoS, BLSLTeM, BLSLTeS, BLSLToM, BLSLToS)의 전압레벨들은 전원전압(VDD)으로 된다. 그러므로, 상기 비트라인들(BLm, BLs, BLe 및 BLo)은 접지전압(VSS)으로 디스차아지된다.
상기 'ERS4 구간'과 'ERS5 구간'에서는, 상기 메모리셀(MC)의 미(未)소거되는 어떠한 데이터를 감지할 수 있도록 상기 메인 래치노드(NLATM)가 프리차아지된다. 그리고, 상기 메모리셀에 저장된 데이터가 상기 메인 래치노드(NLATM)에 감지되어 저장된다.
즉, 상기 'ERS4 구간'에서는, 상기 메인 래치노드(NLATM)가 논리 "H" 상태로 프리차아지된 후에, 상기 'ERS1 구간'에서 미(未)소거된 상기 이븐 비트라인(BLe)에 연결되는 상기 메모리셀(MC)의 데이터가 감지된다. 상기 'ERS4 구간'에서 수행되는 동작은 상기 제2 비트 데이터값(MSB)의 독출모드에서 수행되는 동작과 거의 유사하다. 그러나, 선택되는 메모리셀(MCsel)의 모든 워드라인(WL<n:1>)에 0V의 제1 기준전압이 인가되고, 상기 'ERS4 구간'에서는, 상기 메인 래치노드(NLATM)가 논리 "H" 상태로 리셋된다. 그리고, 상기 'ERS4 구간'에서의 독출되는 데이터의 센싱(sensing)이 상기 제2 내부 입력라인(nIDI)의 활성(activation)에 의하여 수행된다. 상기 'ERS4 구간'에서의 나머지 동작들은 상기 제2 비트 데이터값(MSB)의 독출모드와 실질적으로 동일하므로, 'ERS4 구간'의 기술은 중복을 피하기 위하여 생략된다.
이어서, 상기 'ERS5 구간'은 상기 'ERS1 구간'에서 미(未)소거된 상기 오드 비트라인(BLo)에 연결되는 메모리셀(MC)의 데이터를 감지하는 과정이 수행된다. 상기 'ERS5 구간'에서 수행되는 동작은, 상기 메인 래치노드(NLATM)를 셋팅하는 동작이 수행되지 않는다는 점에, 상기 'ERS4 구간'에서 수행되는 동작과 차이점이 있다. 그 밖의 상기 'ERS5 구간'의 동작은 상기 'ERS4 구간'의 동작과 거의 동일하므로, 그에 대한 구체적인 기술은 중복을 피하기 위하여 생략된다.
이어서, 상기 'ERS6 구간'은 상기 'ERS4 구간'과 상기 'ERS5 구간'에서 감지되는 데이터에 관하여 메모리셀(MC)들의 소거동작이 올바르게 수행되었는지를 확인하는 과정이 수행된다.
상기 'ERS6 구간'에서 상기 메인 래치노드(NLATM)가 논리 "H" 상태인 경우, "L"의 상태의 데이터가 상기 글로발 출력라인(GDOUT)에 출력되어 패스임을 의미하는 논리 "L"의 상태의 데이터가 발생된다. 반면에, 상기 메인 래치노드(NLATM)가 논리 "L" 상태인 경우, 논리 "H" 상태의 데이터가 상기 글로발 출력라인(GDOUT)에 출력되어 불량임을 나타내는 논리 "H" 상태의 데이터가 발생된다. 그리고, 상기 패스임을 나타내는 논리 "L"의 데이터가 발생될 때, 상기 소거모드가 완료된다.
[00264] 그런데, 상기 'ERS6 구간'에서, 메인 래치노드(NLATM)가 논리 "H"를 유지하는 경우는, 상기 'ERS4 구간'과 상기 'ERS5 구간'에서, 상기 메모리셀(MCsel)은 모두 '온 셀(on cell)'로서 감지된다. 만약, 이븐 비트라인(BLe)이 '오프 셀(off cell)'에 연결되는 경우에는, 상기 'ERS4 구간'에서, 상기 메인 래치노드는(NLATM)는 접지전압(VSS)으로 디스차아지된다. 그러므로, 상기 'ERS5 구간'에서, 비록 상기 오드 비트라인(BLo)에 연결되는 메모리셀(MC)이 '온 셀'이라 하더라도, 상기 메인 래치노드(NLATM) 상의 데이터는 논리 "L"이다.
그리고, 오드 비트라인(BLo)에 '오프셀'이 연결되는 경우는, 비록 상기 이븐 비트라인(BLe)에 연결되는 메모리셀(MC)이 '온셀'이라 하더라도, 상기 'ERS5 구간'에서, 상기 메인 래치노드(NLATM)의 데이터가 논리 "L"로 된다. 이와 같이, 불량임을 나타내는 신호가 발생된다.
따라서, 패스임을 나타내는 신호는 이븐 비트라인(BLe)과 오드 비트라인(BLo)에 모두 '온셀'에 연결되는 경우에만, 발생된다.
상기와 같은 본 발명의 멀티-비트 불휘발성 반도체 메모리 장치에 의하면, 상기 메인버퍼블락은 독자적으로 선택되는 메모리셀의 데이터를 감지하여 저장하며, 또한, 외부로부터 제공되는 데이터를 저장할 수 있다. 그러므로, 상기 메인버퍼블락은 싱글-비트 불휘발성 반도체 메모리 장치에서의 페이지 버퍼를 그대로 채용할 수 있다. 즉, 싱글-비트 불휘발성 반도체 메모리 장치에 상기 서브-래치 블락만을 추가하면, 본 발명의 멀티-비트 불휘발성 반도체 메모리 장치가 구현된다. 그러므로, 싱글-비트 불휘발성 반도체 메모리 장치의 개발 이후로부터, 본 발명의 멀티-비트 불휘발성 반도체 메모리 장치의 개발까지 소요되는 개발기간과 노력은 크게 절감될 수 있다.
본 발명의 바람직한 실시예가 설명의 목적을 위해 도시되었으나, 본 기술분야의 통상의 지식을 가진자는 본 발명의 사상과 범위 내에서 다양한 변형, 추가 및 대체가 가능하다는 점을 이해할 것이다. 본 명세서에서는, 낸드(NAND) 타입의 불휘발성 반도체 메모리 장치가 도시되고 기술되었으나, 본 발명의 기술적 사상은 불휘발성 반도체 메모리 장치의 다른 형태 예컨대, 앤드(AND) 타입의 반도체 메모리 장치에 적용될 수 있음은 당업자에게는 자명하다.
그리고, 이미 제안된 바와 같이, 본 발명의 이익 및 장점을 실현시키기 위한 본 실시예들의 각각의 모든 구성요소들은 필수불가결한 구성요소들이다. 단지 일례로서, 도 17에 도시되는 실시예의 변형을 나타내는 도 25가 주목된다. 특히, 상기 도 25의 실시예는 도 17의 상기 서브-비트라인 선택 블락(500)으로 알려진 바이어싱 회로를 생략한다. 여기서, 열거되는 본 발명의 그밖의 많은 다양성이 본 기술분야의 통상의 지식을 가진자에 의하여 용이하게 예측될 수 있다.
따라서, 본 발명의 기술적 보호범위는 수반하는 청구범위의 기술적 사상에 의해 정의되어져야 한다. 한편, "연결되는" 및 이와 유사한 문구는 구성요소들 사이에 직접의 연결을 규정하는 것으로 해석되지 않는다.

Claims (61)

  1. 멀티 비트 불휘발성 반도체 메모리 장치에 있어서,
    복수개의 불휘발성 메모리셀들에 연결되는 비트라인을 포함하는 메모리셀 어레이로서, 상기 불휘발성 메모리셀들은 데이터의 1비트 보다 많은 비트를 저장하기 위하여 2개 이상의 문턱전압 상태들에서 프로그램 가능한 상기 메모리셀 어레이:
    메인 래치 데이터로서의 논리값을 저장하는 페이지 버퍼 회로로서, 상기 비트라인의 전압레벨에 따라서 상기 메인 래치 데이터의 상기 논리값을 선택적으로 플립하는 메인 래치 신호에 응답하는 상기 페이지 버퍼 회로; 및
    서브-래치 데이터로서 논리값을 저장하는 서브-래치 회로로서, 상기 비트라인의 상기 전압레벨에 따라서 상기 서브-래치 데이터의 상기 논리값을 선택적으로 플립하는 서브 래치 신호에 응답하는 상기 서브 래치 회로를 구비하며,
    상기 메모리 장치는 상기 불휘발성 메모리셀들의 상기 문턱전압 상태를 독출하는 독출 모드 및 상기 불휘발성 메모리셀들의 상기 문턱전압 상태를 프로그램하는 프로그래밍 모드에서 동작할 수 있으며,
    상기 페이지 버퍼 회로는, 상기 비트라인을 통하여, 상기 프로그래밍 모드에서 상기 메인 래치 데이터의 상기 논리값의 플립핑을 억제하기 위하여 상기 서브 래치 데이터에 응답하는 것을 특징으로 하는 멀티 비트 불휘발성 반도체 메모리 장치.
  2. 제1 항에 있어서,
    상기 페이지 버퍼 회로 및 상기 서브-래치회로 중에서 단지 상기 페이지 버퍼 회로가 상기 독출모드에서 사용되며, 상기 페이지 버퍼 회로 및 상기 서브-래치회로들 모두가 상기 프로그래밍 모드에서 사용되는 것을 특징으로 하는 멀티 비트 불휘발성 반도체 메모리 장치.
  3. 제1 항에 있어서,
    상기 프로그래밍 모드는 제1 비트 데이터값을 프로그래밍하는 동작과 제2 비트 데이터값을 프로그래밍하는 동작을 포함하며,
    상기 프로그래밍 모드에서, 상기 서브-래치신호는 상기 제1 비트 데이터값을 프로그래밍하는 동작 이후이면서 상기 제2 비트 데이터값을 프로그래밍하는 동작 이전에 활성화되는 것을 특징으로 하는 멀티 비트 불휘발성 반도체 메모리 장치.
  4. 제1 항에 있어서, 상기 서브-래치회로는
    상기 비트라인에 연결되는 서브-센싱노드;
    상기 서브-센싱노드의 전압레벨에 따라서 상기 서브-래치 데이터를 저장하는 서브 센싱 래치 유닛; 및
    상기 서브-래치데이터에 응답하여 선택적으로 인에이블되며, 상기 메인 래치데이터의 상기 논리값의 플립핑을 억제하기 위하여 상기 센싱노드를 서브-드라이빙전압으로 드라이빙하는 확인제어신호에 응답하는 서브-드라이빙 유닛을 구비하는 것을 특징으로 하는 멀티 비트 불휘발성 반도체 메모리 장치.
  5. 제4 항에 있어서, 서브-드라이빙 유닛은
    상기 서브-센싱노드와 서브-드라이빙 전압 소오스 사이에 직렬적으로 연결되는 제1 서브-드라이빙 트랜지스터 및 제2 서브-드라이빙 트랜지스터를 포함하며,
    상기 제1 서브-드라이빙 트랜지스터는 상기 확인제어신호에 응답하여 게이팅되며, 상기 제2 서브-드라이빙 트랜지스터는 상기 서브-래치데이터에 응답하여 게이팅되는 것을 특징으로 하는 멀티 비트 불휘발성 반도체 메모리 장치.
  6. 제5 항에 있어서,
    상기 서브-드라이빙 전압은 접지전압인 것을 특징으로 하는 멀티 비트 불휘발성 반도체 메모리 장치.
  7. 제5 항에 있어서, 상기 서브-래치회로는
    상기 서브-센싱노드를 서브-센싱 프리차아지 전압으로 프리차아지하기 위하여 서브 센싱 프리차아지 신호에 응답하는 서브-프리차아지유닛을 더 구비하는 것을 특징으로 하는 멀티 비트 불휘발성 반도체 메모리 장치.
  8. 제7 항에 있어서,
    상기 서브-센싱 프리차아지 전압은 전원전압이며,
    상기 서브 프리차아지 유닛은 전원전압 소오스와 상기 서브 센싱노드 사이에 연결되고, 상기 서브-센싱 프리차아지 신호에 응답하여 게이팅되는 트랜지스터를 포함하는 것을 특징으로 하는 멀티 비트 불휘발성 반도체 메모리 장치.
  9. 제4 항에 있어서, 상기 서브-센싱 래치 유닛은
    상기 서브-래치 데이터를 저장하는 서브-래치;
    서브-래치 초기화신호에 응답하여 상기 서브-래치데이터를 초기화하는 서브-래치 초기화 회로; 및
    상기 서브-래치신호에 응답하여 인에이블되며, 상기 서브-센싱노드에 따라서 상기 서브-래치데이터의 상기 논리값을 선택적으로 플립하기 위하여 드라이빙하는 서브-센싱응답회로를 구비하는 것을 특징으로 하는 멀티 비트 불휘발성 반도체 메모리 장치.
  10. 제1 항에 있어서, 상기 멀티 비트 불휘발성 반도체 메모리 장치는
    제1 글로발 입력데이터를 전송하는 제1 글로발 입력라인;
    제2 글로발 입력데이터를 전송하는 제2 글로발 입력라인으로서, 상기 제1 글로발 입력라인의 논리상태는 주어진 동작 구간에서 상기 제2 글로발 입력데이터의 논리상태에 상반되는 상기 제2 글로발 입력라인; 및
    상기 제1 및 제2 글로발 입력라인에 연결되며, 상기 제1 및 제2 글로발 입력데이터에 따라서 내부 입력데이터를 상기 메인 버퍼 회로로 제공하는 페이지 버퍼 디코더를 더 구비하는 것을 특징으로 하는 멀티 비트 불휘발성 반도체 메모리 장치.
  11. 제10 항에 있어서, 상기 멀티 비트 불휘발성 반도체 메모리 장치는
    상기 페이지 버퍼 회로의 상기 메인 래치 데이터에 대응하는 데이터를 출력하며, 상기 페이지 버퍼 디코더에 연결되는 내부 출력라인;
    상기 내부 출력데이터에 대응하는 글로발 출력데이터를 선택적으로 출력하기 위하여 상기 페이지 버퍼 디코더에 응답하는 글로발 출력라인으로서, 상기 페이지 버퍼 회로는 상기 메인 래치 데이터를 저장하는 메인 래치 노드를 포함하며, 상기 페이지 버퍼 회로는 상기 메인 래치 노드 상의 상기 메인 래치 데이터의 상기 논리 값을 제어하기 위하여 상기 페이지 버퍼 디코더로부터의 상기 내부 입력데이터에 응답하며, 상기 내부 출력라인은 상기 메인 래치 노드와 전기적으로 분리되는 것을 특징으로 하는 멀티 비트 불휘발성 반도체 메모리 장치.
  12. 제1 항에 있어서, 상기 멀티 비트 불휘발성 반도체 메모리 장치는
    상기 비트라인의 전압을 바이어싱(biases)하며, 상기 비트라인을 상기 페이지 버퍼 회로에 선택적으로 연결하는 메인 비트라인 선택 바이어스 회로를 더 구비하는 것을 특징으로 하는 멀티 비트 불휘발성 반도체 메모리 장치.
  13. 제12 항에 있어서, 상기 멀티 비트 불휘발성 반도체 메모리 장치는
    상기 비트라인의 상기 전압을 바이어싱하며, 상기 비트라인을 상기 서브-래치 회로에 선택적으로 연결하는 서브-비트라인 선택 바이어스 회로를 더 구비하는 것을 특징으로 하는 멀티 비트 불휘발성 반도체 메모리 장치.
  14. 제13 항에 있어서,
    상기 메모리셀 어레이의 상기 비트라인은 오드(odd) 비트라인 및 이븐(even) 비트라인을 포함하는 것을 특징으로 하는 멀티 비트 불휘발성 반도체 메모리 장치.
  15. 제1 항에 있어서,
    상기 불휘발성 메모리셀들은 4가지의 문턱전압 상태들로 프로그램 가능한 것을 특징으로 하는 멀티 비트 불휘발성 반도체 메모리 장치.
  16. 제1 항에 있어서,
    상기 불휘발성 메모리셀들은 낸드(NAND) 타입의 플래시 메모리셀들인 것을 특징으로 하는 멀티 비트 불휘발성 반도체 메모리 장치.
  17. 멀티 비트 불휘발성 반도체 메모리 장치에 있어서,
    복수개의 불휘발성 메모리셀들에 연결되는 비트라인을 포함하는 메모리셀 어레이로서, 상기 불휘발성 메모리셀들은 데이터의 1비트 보다 많은 비트를 저장하기 위하여 2개 이상의 문턱전압 상태들에서 프로그램 가능한 상기 메모리셀 어레이:
    메인 래치 데이터로서의 논리값을 저장하는 페이지 버퍼 회로로서, 상기 비트라인의 전압레벨에 따라서 상기 메인 래치 데이터의 상기 논리값을 선택적으로 플립하는 메인 래치 신호에 응답하는 상기 페이지 버퍼 회로; 및
    서브-래치 데이터로서 논리값을 저장하는 서브 래치 회로로서, 상기 비트라 인의 상기 전압레벨에 따라서 상기 서브-래치 데이터의 상기 논리값을 선택적으로 플립하는 서브 래치 신호에 응답하는 상기 서브 래치 회로를 구비하며,
    상기 페이지 버퍼 회로 및 상기 서브-래치 회로는 상기 메모리셀 어레이의 반대편에서의 상기 비트라인에 연결되는 것을 특징으로 하는 멀티 비트 불휘발성 반도체 메모리 장치.
  18. 제17 항에 있어서,
    상기 페이지 버퍼 회로 및 상기 서브-래치 회로 중에서 단지 상기 페이지 버퍼 회로가 상기 독출모드에서 사용되며, 상기 페이지 버퍼 회로 및 상기 서브-래치 회로들 모두가 상기 프로그래밍 모드에서 사용되는 것을 특징으로 하는 멀티 비트 불휘발성 반도체 메모리 장치.
  19. 제17 항에 있어서,
    상기 프로그래밍 모드는 제1 비트 데이터값을 프로그래밍하는 동작과 제2 비트 데이터값을 프로그래밍하는 동작을 포함하며,
    상기 프로그래밍 모드에서, 상기 서브-래치 신호는 상기 제1 비트 데이터값을 프로그래밍하는 동작 이후이면서 상기 제2 비트 데이터값을 프로그래밍하는 동작 이전에 활성화되는 것을 특징으로 하는 멀티 비트 불휘발성 반도체 메모리 장 치.
  20. 제17 항에 있어서, 상기 서브-래치 회로는
    상기 비트라인에 연결되는 서브-센싱노드;
    상기 서브-센싱노드의 전압레벨에 따라서 상기 서브-래치 데이터를 저장하는 서브 센싱 래치 유닛; 및
    상기 서브-래치 데이터에 응답하여 선택적으로 인에이블되며, 상기 메인 래치 데이터의 상기 논리값의 플립핑을 억제하기 위하여 상기 센싱노드를 서브-드라이빙 전압으로 드라이빙하는 확인제어신호에 응답하는 서브-드라이빙 유닛을 구비하는 것을 특징으로 하는 멀티 비트 불휘발성 반도체 메모리 장치.
  21. 제20 항에 있어서, 서브-드라이빙 유닛은
    상기 서브-센싱노드와 서브-드라이빙 전압 소오스 사이에 직렬적으로 연결되는 제1 서브-드라이빙 트랜지스터 및 제2 서브-드라이빙 트랜지스터를 포함하며,
    상기 제1 서브-드라이빙 트랜지스터는 상기 확인제어신호에 응답하여 게이팅되며, 상기 제2 서브-드라이빙 트랜지스터는 상기 서브-래치 데이터에 응답하여 게이팅되는 것을 특징으로 하는 멀티 비트 불휘발성 반도체 메모리 장치.
  22. 제21 항에 있어서,
    상기 서브-드라이빙 전압은 접지전압인 것을 특징으로 하는 멀티 비트 불휘발성 반도체 메모리 장치.
  23. 제21 항에 있어서, 상기 서브-래치 회로는
    상기 서브-센싱노드를 서브-센싱 프리차아지 전압으로 프리차아지하기 위하여 서브 센싱 프리차아지 신호에 응답하는 서브-프리차아지 유닛을 더 구비하는 것을 특징으로 하는 멀티 비트 불휘발성 반도체 메모리 장치.
  24. 제23 항에 있어서,
    상기 서브-센싱 프리차아지 전압은 전원전압이며,
    상기 서브 프리차아지 유닛은 전원전압 소오스와 상기 서브 센싱노드 사이에 연결되고, 상기 서브-센싱 프리차아지 신호에 응답하여 게이팅되는 트랜지스터를 포함하는 것을 특징으로 하는 멀티 비트 불휘발성 반도체 메모리 장치.
  25. 제20 항에 있어서, 상기 서브 센싱 래치 유닛은
    상기 서브-래치 데이터를 저장하는 서브-래치;
    서브-래치 초기화 신호에 응답하여 상기 서브-래치 데이터를 초기화하는 서브-래치 초기화 회로; 및
    상기 서브-래치 신호에 응답하여 인에이블되며, 상기 서브-센싱노드에 따라서 상기 서브-래치 데이터의 상기 논리값을 선택적으로 플립하기 위하여 드라이빙하는 서브-센싱응답회로를 구비하는 것을 특징으로 하는 멀티 비트 불휘발성 반도체 메모리 장치.
  26. 제17 항에 있어서, 상기 멀티 비트 불휘발성 반도체 메모리 장치는
    제1 글로발 입력데이터를 전송하는 제1 글로발 입력라인;
    제2 글로발 입력데이터를 전송하는 제2 글로발 입력라인으로서, 상기 제1 글로발 입력라인의 논리상태는 주어진 동작 구간에서 상기 제2 글로발 입력데이터의 논리상태에 상반되는 상기 제2 글로발 입력라인; 및
    상기 제1 및 제2 글로발 입력라인에 연결되며, 상기 제1 및 제2 글로발 입력데이터에 따라서 내부 입력데이터를 상기 메인 버퍼 회로로 제공하는 페이지 버퍼 디코더를 더 구비하는 것을 특징으로 하는 멀티 비트 불휘발성 반도체 메모리 장치.
  27. 제26 항에 있어서, 상기 멀티 비트 불휘발성 반도체 메모리 장치는
    상기 페이지 버퍼 회로의 상기 메인 래치 데이터에 대응하는 데이터를 출력하며, 상기 페이지 버퍼 디코더에 연결되는 내부 출력라인;
    상기 내부 출력데이터에 대응하는 글로발 출력데이터를 선택적으로 출력하기 위하여 상기 페이지 버퍼 디코더에 응답하는 글로발 출력라인으로서, 상기 페이지 버퍼 회로는 상기 메인 래치 데이터를 저장하는 메인 래치 노드를 포함하며, 상기 페이지 버퍼 회로는 상기 메인 래치 노드 상의 상기 메인 래치 데이터의 상기 논리값을 제어하기 위하여 상기 페이지 버퍼 디코더로부터의 상기 내부 입력데이터에 응답하며, 상기 내부 출력라인은 상기 메인 래치 노드와 전기적으로 분리되는 것을 특징으로 하는 멀티 비트 불휘발성 반도체 메모리 장치.
  28. 제17 항에 있어서, 상기 멀티 비트 불휘발성 반도체 메모리 장치는
    상기 비트라인의 전압을 바이어싱(biases)하며, 상기 비트라인을 상기 페이지 버퍼 회로에 선택적으로 연결하는 메인 비트라인 선택 바이어스 회로를 더 구비하는 것을 특징으로 하는 멀티 비트 불휘발성 반도체 메모리 장치.
  29. 제28 항에 있어서, 상기 멀티 비트 불휘발성 반도체 메모리 장치는
    상기 비트라인의 상기 전압을 바이어싱하며, 상기 비트라인을 상기 서브-래 치 회로에 선택적으로 연결하는 서브-비트라인 선택 바이어스 회로를 더 구비하는 것을 특징으로 하는 멀티 비트 불휘발성 반도체 메모리 장치.
  30. 제17 항에 있어서,
    상기 메모리셀 어레이의 상기 비트라인은 오드(odd) 비트라인 및 이븐(even) 비트라인을 포함하는 것을 특징으로 하는 멀티 비트 불휘발성 반도체 메모리 장치.
  31. 불휘발성 메모리 장치에 있어서,
    복수개의 불휘발성 메모리셀들에 연결되는 비트라인을 구비하는 메모리셀 어레이;
    상기 비트라인의 전압을 프리셋팅(preset)하며, 상기 메모리셀 어레이의 반대편에서 상기 비트라인에 연결되는 제1 및 제2 전압 바이어스 회로들; 및
    상기 비트라인에 연결되며, 상기 불휘발성 메모리셀들로부터 독출되는 데이터 및 상기 불휘발성 메모리셀들로 프로그램되는 데이터를 저장하는 페이지 버퍼 회로를 구비하는 것을 특징으로 하는 불휘발성 메모리 장치.
  32. 제31 항에 있어서, 상기 불휘발성 메모리셀들은
    적어도 4개의 문턱전압 상태들 중의 어느 하나에 선택적으로 프로그램될 수 있는 멀티 비트 불휘발성 메모리셀들인 것을 특징으로 하는 불휘발성 메모리 장치.
  33. 제32 항에 있어서,
    상기 불휘발성 메모리 장치는 상기 비트라인에 연결되는 서브-래치 회로를 더 구비하며,
    상기 페이지 버퍼 회로 및 상기 서브-래치 회로는 상기 메모리셀 어레이의 반대편에서의 상기 비트라인에 연결되는 것을 특징으로 하는 불휘발성 메모리 장치.
  34. 제33 항에 있어서,
    상기 불휘발성 메모리셀들은 낸드(NAND) 타입의 플래시 메모리셀들인 것을 특징으로 하는 불휘발성 메모리 장치.
  35. 불휘발성 반도체 메모리 장치에 있어서,
    복수개의 불휘발성 메모리셀들에 연결되는 비트라인을 구비하는 메모리셀 어레이;
    메인 래치 유닛과 메인 센싱응답 유닛을 구비하는 메인 센싱래치 유닛;
    서브-래치 회로를 구비하는 서브-래치 유닛;
    상기 메인 센싱 유닛을 상기 비트라인에 선택적으로 연결하는 제1 비트라인 선택회로; 및
    상기 서브-래치 유닛을 상기 비트라인에 선택적으로 연결하는 제2 비트라인 선택회로를 구비하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  36. 제35 항에 있어서,
    상기 제1 및 제2 비트라인 선택회로들은 상기 메모리셀 어레이의 반대편에 배치되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  37. 제36 항에 있어서,
    상기 복수개의 불휘발성 메모리셀들은 적어도 4개의 문턱전압 중의 어느 하나에 선택적으로 프로그램될 수 있으며,
    상기 메모리 장치는
    상기 불휘발성 메모리셀들의 문턱전압 상태를 독출하는 독출 모드와 상기 불휘발성 메모리셀들의 문턱전압 상태를 프로그램하는 프로그램 모드에서 동작될 수 있는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  38. 제37 항에 있어서,
    상기 제1 및 제2 래치 회로들 중에서 단지 상기 제1 래치 회로가 상기 독출모드에서 사용되며, 상기 제1 및 제2 래치 회로들 모두가 상기 프로그래밍 모드에서 사용되는 것을 특징으로 하는 멀티 비트 불휘발성 반도체 메모리 장치.
  39. 제37 항에 있어서,
    상기 프로그램모드에서, 상기 제2 래치 회로의 전압이 상기 제1 래치 회로의 상태를 제어하기 위하여 상기 비트라인을 통하여 상기 페이지 버퍼 유닛에 선택적으로 전송되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  40. 제35 항에 있어서,
    상기 비트라인의 전압을 프리셋팅(preset)하는 적어도 하나의 전압 바이어스 회로를 더 구비하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  41. 제35 항에 있어서,
    상기 비트라인의 전압을 프리셋팅(preset)하며, 상기 메모리셀 어레이의 반대편에서 상기 비트라인에 연결되는 제1 및 제2 전압 바이어스 회로들을 더 구비하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  42. 상기 불휘발성 메모리셀들은 낸드(NAND) 타입의 플래시 메모리셀들인 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  43. 복수개의 불휘발성 메모리셀들에 연결되는 비트라인을 포함하는 메모리셀 어레이를 포함하는 멀티 비트 불휘발성 반도체 메모리 장치의 구동방법으로서, 상기 불휘발성 메모리셀들은 1개 이상의 문턱전압 상태에 선택적으로 프로그램될 수 있으며, 상기 각각의 문턱전압 상태는 서로 상이한 데이터값에 대응하며, 상기 메모리 장치는 상기 불휘발성 메모리셀들의 상기 문턱전압 상태를 독출하는 독출모드 및 상기 불휘발성 메모리셀들의 상기 문턱전압 상태를 프로그램하는 프로그램모드에서 동작할 수 있는 상기 멀티 비트 불휘발성 반도체 메모리 장치의 구동방법에 있어서,
    제1 래치에 메인 래치 데이터로서의 논리값을 저장하는 단계;
    상기 비트라인의 전압레벨에 따라서 제2 래치에 서브-래치 데이터로서의 논리값을 저장하는 단계;
    상기 프로그램모드에서, 상기 비트라인에 연결되는 적어도 1개의 불휘발성 메모리셀의 문턱전압 상태를 셋팅하는 단계; 및
    상기 제2 래치의 상기 서브-래치 데이터에 저장되는 상기 비트라인의 전압레벨에 따라서 상기 문턱전압 상태를 셋팅한 이후에 상기 메인 래치 데이터의 상기 논리값의 플리핑(flipping)을 선택적으로 억제하는 단계를 구비하는 것을 특징으로 하는 멀티 비트 불휘발성 반도체 메모리 장치의 구동방법.
  44. 제43 항에 있어서,
    상기 페이지 버퍼 회로 및 상기 서브-래치 회로 중에서 단지 상기 페이지 버퍼 회로가 상기 독출모드에서 사용되며, 상기 페이지 버퍼 회로 및 상기 서브-래치 회로들 모두가 상기 프로그래밍 모드에서 사용되는 것을 특징으로 하는 멀티 비트 불휘발성 반도체 메모리 장치의 구동방법.
  45. 메모리셀 어레이, 메인 버퍼 유닛 및 서브 래치 유닛을 포함하는 멀티 비트 불휘발성 반도체 메모리 장치의 구동방법으로서, (a)상기 메모리셀 어레이는 복수개의 불휘발성 반도체 메모리셀들에 연결되는 비트라인을 포함하며, 상기 불휘발성 메모리셀들은 순서적인 적어도 제1 내지 제4 문턱전압 상태들 중의 어느 하나에 선택적으로 프로그램될 수 있으며, 상기 제1, 제2, 제3 및 제4 문턱전압 상태는 제1 및 제2 비트로 정의되는 4개의 서로 다른 데이터값에 대응하며, 상기 제1 및 제4 문턱전압 상태의 제1 비트가 동일하며, 상기 제1 및 제2 문턱전압 상태의 제2 비트가 동일하며, (b)상기 메인 버퍼 유닛은 메인 래치 데이터로서 논리값을 저장하며, 상기 비트라인에 연결되는 메인 센싱 노드를 포함하고, 상기 메인 래치 데이터의 논리값은 상기 메인 센싱 노드의 전압레벨에 따라 선택적으로 플립되며, (c)상기 서브 래치 유닛은 서브-래치 데이터로서 논리값을 저장하며, 상기 비트라인에 연결되는 서브-센싱 노드를 포함하는 상기 멀티비트 불휘발성 반도체 메모리 장치의 구동방법에 있어서,
    외부적으로 제공되는 제1 비트 데이터값을 이용하여, 상기 제1 데이터 상태에 대응하는 문턱전압으로 선택되는 메모리셀을 프로그램하는 것을 포함하는 제1 비트 프로그램 단계;
    상기 서브-래치 블락의 상기 제1 비트 데이터값에 대응하는 서브-래치 데이터를 저장하기 위하여 상기 제1 비트 프로그램 동작에서 프로그램된 상기 메모리셀을 제1 기준전압으로 구동하는 것을 포함하는 초기 독출 저장 단계;
    상기 메모리셀을 상기 제4 데이터 상태로 프로그램하는데 사용되는 제2 비트 데이터값에 상응하는 메인 래치 데이터를 상기 메인 버퍼 블락에 저장하며, 상기 초기 독출 저장 단계의 수행 후에, 상기 메모리셀을 제4 데이터 상태로 프로그램시키기 위하여 수행되는 제2 비트 프로그램 단계로서, 결과적으로 상기 메모리셀은 상기 제3 데이터 상태의 문턱전압으로 프로그램는 것을 포함하는 상기 제2 비트 프로그램 단계;
    상기 제2 비트 프로그램 단계의 수행 후에, 상기 메모리셀의 제2 비트 데이터값을 궁극적으로 상기 메인 센싱 노드에 반영하기 위하여, 제2 기준전압으로 상기 메모리셀을 구동하는 것을 포함하는 1차 확인 독출 단계;
    상기 초기 독출 저장 단계에서 저장되는 상기 서브-래치 데이터를 상기 메인 센싱 노드에 반영하기 위하여, 상기 서브-래치 블락을 구동하는 것을 포함하는 서브-래치 구동 단계;
    상기 1차 확인 독출 단계에 의한 상기 메인 센싱 노드의 전압레벨에 따라 상기 메인 래치 데이터를 플립시키는 1차 메인 플립 단계로서, 상기 서브-래치 구동 단계에 의한 상기 메인 센싱 노드의 전압레벨에 의하여, 상기 메인 래치 데이터의 플립이 선택적으로 차단되는 것을 포함하는 상기 1차 메인 플립 단계;
    상기 1차 메인 플립 단계의 수행 후에, 상기 메모리셀의 상기 제4 데이터 상태를 상기 메인 센싱 노드에 반영하기 위하여, 제3 기준전압으로 상기 메모리셀을 구동하는 2차 확인 독출 단계; 및
    상기 2차 확인 독출 단계에 의한 상기 메인 센싱 노드에 반영하며, 상기 메인 센싱 노드의 전압레벨에 따라, 상기 메인 래치 데이터의 플립하는 것을 포함하는 2차 메인 플립 단계를 구비하는 것을 특징으로 하는 멀티비트 불휘발성 반도체 메모리 장치의 구동방법.
  46. 제45 항에 있어서,
    상기 제1 내지 상기 제4 문턱전압 그룹들을 구분하기 위하여, 상기 제1 내지 제3 기준전압들을 사용하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 구동방법.
  47. 제45 항에 있어서,
    상기 1차 메인 플립 단계 및 상기 2차 메인 플립 단계의 수행에 의하여 얻어지는 상기 메인 래치 데이터에 기초하여, 상기 2차 비트 프로그램 단계에서 상기 메모리셀의 상기 제4 데이터 상태로의 프로그램이 실패임을 나타내는 데이터를 발생하는 것을 포함하는 확인 스캔 단계를 더 구비하는 것을 특징으로 하는 멀티 비트 불휘발성 반도체 메모리 장치의 구동방법.
  48. 제45 항에 있어서, 상기 초기 독출 저장 단계는
    상기 제1 비트 데이터값을 상기 비트라인에 반영하기 위하여, 상기 제1 비트 프로그램단계에서 프로그램되는 상기 메모리셀을 구동하는 것을 포함하는 초기 독출 단계; 및
    상기 초기 독출 단계의 수행에 의하여 얻어지는 상기 비트라인의 전압레벨에 상응하는 상기 서브-래치 데이터를 상기 서브-래치 블락에 저장하도록 제어하는 것을 포함하는 서브-래치 저장 단계를 구비하는 것을 특징으로 하는 멀티 비트 불휘 발성 반도체 메모리 장치의 구동방법.
  49. 제45 항에 있어서,
    상기 제1 내지 제4 데이터 상태는 각각 "11", "10", "00" 및 "01"인 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 구동방법.
  50. 메모리셀 어레이, 메인 버퍼 유닛 및 서브 래치 유닛을 포함하는 멀티 비트 불휘발성 반도체 메모리 장치의 구동방법으로서, (a)상기 메모리셀 어레이는 복수개의 불휘발성 반도체 메모리셀들에 연결되는 비트라인을 포함하며, 상기 불휘발성 메모리셀들은 순서적인 적어도 제1 내지 제4 문턱전압 상태들 중의 어느 하나에 선택적으로 프로그램될 수 있으며, 상기 제1, 제2, 제3 및 제4 문턱전압 상태는 제1 및 제2 비트로 정의되는 4개의 서로 다른 데이터값에 대응하며, 상기 제1 및 제4 문턱전압 상태의 제1 비트가 동일하며, 상기 제1 및 제2 문턱전압 상태의 제2 비트가 동일하며, (b)상기 메인 버퍼 유닛은 메인 래치 데이터로서 논리값을 저장하며, 상기 비트라인에 연결되는 메인 센싱 노드를 포함하고, 상기 메인 래치 데이터의 논리값은 상기 메인 센싱 노드의 전압레벨에 따라 선택적으로 플립되며, (c)상기 서브 래치 유닛은 서브-래치 데이터로서 논리값을 저장하며, 상기 비트라인에 연결되는 서브-센싱 노드를 포함하는 상기 멀티비트 불휘발성 반도체 메모리 장치의 구 동방법에 있어서,
    외부적으로 제공되는 제1 비트 데이터값을 이용하여, 선택되는 메모리셀을 프로그램하는 것을 포함하는 제1 비트 프로그램 단계;
    상기 서브-래치 블락의 상기 제1 비트 데이터값에 대응하는 서브-래치 데이터를 저장하기 위하여 상기 제1 비트 프로그램 동작에서 프로그램된 상기 메모리셀을 제1 기준전압으로 구동하는 것을 포함하는 초기 독출 저장 단계;
    상기 초기 독출 저장 단계의 수행 후에, 외부적으로 제공되는 제2 비트 데이터값을 상기 메모리셀에 프로그램하기 위하여 상기 제2 메모리셀을 구동하는 것을 포함하는 제2 비트 프로그램 단계;
    상기 제2 비트 프로그램 단계의 수행 후에, 상기 메모리셀의 제2 비트 데이터값을 궁극적으로 상기 메인 센싱 노드에 반영하기 위하여, 제2 기준전압으로 상기 메모리셀을 구동하는 것을 포함하는 1차 확인 독출 단계;
    상기 초기 독출 저장 단계에서 저장되는 상기 서브-래치 데이터를 상기 메인 센싱 노드에 반영하기 위하여, 상기 서브-래치 블락을 구동하는 것을 포함하는 서브-래치 구동 단계; 및
    상기 1차 확인 독출 단계 및 상기 서브-래치 구동 단계에서 얻어지는 상기 메인 센싱 노드의 전압레벨에 따라 상기 메인 래치 데이터를 선택적으로 플립시키는 것을 포함하는 1차 메인 플립 단계를 포함하는 것을 특징으로 하는 멀티 비트 불휘발성 반도체 메모리 장치의 구동방법.
  51. 제50 항에 있어서,
    상기 제1 내지 상기 제3 문턱전압 그룹들을 구분하기 위하여, 상기 제1 및 제2 기준전압들을 사용하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 구동방법.
  52. 제50 항에 있어서, 상기 초기 독출 저장 단계는
    상기 제1 비트 데이터값을 상기 비트라인에 반영하기 위하여, 상기 제1 비트 프로그램단계에서 프로그램되는 상기 메모리셀을 구동하는 것을 포함하는 초기 독출 단계; 및
    상기 초기 독출 단계의 수행에 의하여 얻어지는 상기 비트라인의 전압레벨에 상응하는 상기 서브-래치 데이터를 상기 서브-래치 블락에 저장하도록 제어하는 것을 포함하는 서브-래치 저장 단계를 구비하는 것을 특징으로 하는 멀티 비트 불휘발성 반도체 메모리 장치의 구동방법.
  53. 제52 항에 있어서, 상기 초기 독출 단계는
    제1 기준전압으로 상기 메모리셀을 구동하는 것을 포함하는 제1 기준전압 구동단계로서, 상기 제1 기준전압은 상기 제1 문턱전압 그룹과 상기 제2 문턱전압 그 룹을 분리할 수 있는 전압인 상기 제1 기준전압 구동단계; 및
    상기 제1 기준전압 구동단계에서 독출되는 상기 제1 비트 데이터값을 상기 비트라인에 반영하는 것을 포함하는 비트라인 반영 단계를 구비하는 것을 특징으로 하는 멀티비트 불휘발성 반도체 메모리 장치의 구동방법.
  54. 제52 항에 있어서, 상기 서브-래치 저장 단계는
    상기 서브 래치 데이터를 초기화하는 것을 포함하는 서브 래치 초기화 단계; 및
    상기 비트라인의 전압레벨에 따라, 상기 서브 래치 데이터를 선택적으로 플립하는 것을 포함하는 서브 래치 플립 단계를 구비하는 것을 특징으로 하는 멀티비트 불휘발성 반도체 메모리 장치의 구동방법.
  55. 제54 항에 있어서, 상기 서브-래치 플립 단계는
    상기 비트라인에 상기 제1 데이터 상태의 제1 비트 데이터값을 반영되면, 상기 초기화되는 서브 래치 데이터를 그대로 유지하는 단계; 및
    상기 비트라인에 상기 제2 데이터 상태의 제1 비트 데이터값을 반영되면, 상기 초기화되는 상기 서브 래치 데이터를 플립하는 단계를 포함하는 것을 특징으로 하는 멀티비트 불휘발성 반도체 메모리 장치의 구동방법.
  56. 제50 항에 있어서, 상기 제1 내지 제4 데이터 상태는
    각각 "11", "10", "00" 및 "01"인 것을 특징으로 하는 멀티비트 불휘발성 반도체 메모리 장치의 구동방법.
  57. 메모리셀 어레이, 메인 버퍼 유닛 및 서브 래치 유닛을 포함하는 멀티 비트 불휘발성 반도체 메모리 장치의 구동방법으로서, (a)상기 메모리셀 어레이는 복수개의 불휘발성 반도체 메모리셀들에 연결되는 비트라인을 포함하며, 상기 불휘발성 메모리셀들은 순서적인 적어도 제1 내지 제4 문턱전압 상태들 중의 어느 하나에 선택적으로 프로그램될 수 있으며, 상기 제1, 제2, 제3 및 제4 문턱전압 상태는 제1 및 제2 비트로 정의되는 4개의 서로 다른 데이터값에 대응하며, 상기 제1 및 제4 문턱전압 상태의 제1 비트가 동일하며, 상기 제1 및 제2 문턱전압 상태의 제2 비트가 동일하며, (b)상기 메인 버퍼 유닛은 메인 래치 데이터로서 논리값을 저장하며, 상기 비트라인에 연결되는 메인 센싱 노드를 포함하고, 상기 메인 래치 데이터의 논리값은 상기 메인 센싱 노드의 전압레벨에 따라 선택적으로 플립되며, (c)상기 서브 래치 유닛은 서브-래치 데이터로서 논리값을 저장하며, 상기 비트라인에 연결되는 서브-센싱 노드를 포함하는 상기 멀티비트 불휘발성 반도체 메모리 장치의 구동방법에 있어서,
    외부적으로 제공되는 제1 비트 데이터값을 이용하여, 선택되는 메모리셀을 프로그램하는 것을 포함하는 제1 비트 프로그램 단계;
    상기 서브-래치 블락의 상기 제1 비트 데이터값에 대응하는 서브-래치 데이터를 저장하기 위하여 상기 제1 비트 프로그램 동작에서 프로그램된 상기 메모리셀을 제1 기준전압으로 구동하는 것을 포함하는 초기 독출 저장 단계;
    상기 초기 독출 저장 단계의 수행 후에, 외부적으로 제공되는 제2 비트 데이터값을 상기 메모리셀에 프로그램하기 위하여 상기 제2 메모리셀을 구동하는 것을 포함하는 제2 비트 프로그램 단계;
    상기 제2 비트 프로그램 단계의 수행 후에, 상기 메모리셀의 제2 비트 데이터값을 궁극적으로 상기 메인 센싱 노드에 반영하기 위하여, 제2 기준전압으로 상기 메모리셀을 구동하는 것을 포함하는 1차 확인 독출 단계;
    상기 초기 독출 저장 단계에서 저장되는 상기 서브-래치 데이터를 상기 메인 센싱 노드에 반영하기 위하여, 상기 서브-래치 블락을 구동하는 것을 포함하는 서브-래치 구동 단계;
    상기 1차 확인 독출 단계 및 상기 서브-래치 구동 단계에서 얻어지는 상기 메인 센싱 노드의 전압레벨에 따라 상기 메인 래치 데이터를 선택적으로 플립시키는 것을 포함하는 1차 메인 플립 단계; 및
    상기 1차 메인 플립 단계의 수행 후에, 상기 메모리셀의 상기 제4 데이터 상태를 상기 메인 센싱 노드에 반영하기 위하여, 제3 기준전압으로 상기 메모리셀을 구동하는 2차 확인 독출 단계; 및
    상기 2차 확인 독출 단계에 의한 상기 메인 센싱 노드에 반영하며, 상기 메인 센싱 노드의 전압레벨에 따라, 상기 메인 래치 데이터의 플립하는 것을 포함하는 2차 메인 플립 단계를 구비하는 것을 특징으로 하는 멀티비트 불휘발성 반도체 메모리 장치의 구동방법.
  58. 제57 항에 있어서,
    상기 제1 내지 상기 제4 문턱전압 그룹들을 구분하기 위하여, 상기 제1 내지 제3 기준전압들을 사용하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 구동방법.
  59. 제57 항에 있어서,
    상기 1차 메인 플립 단계 및 상기 2차 메인 플립 단계의 수행에 따른 상기 메인 래치 데이터에 상응하여, 상기 2차 프로그램단계의 패스 여부를 확인할 수 있는 데이터를 발생하는 것을 포함하는 확인스캔단계를 더 구비하는 것을 특징으로 하는 멀티비트 불휘발성 반도체 메모리 장치의 구동방법.
  60. 제57 항에 있어서, 상기 초기 독출 저장 단계는
    상기 제1 비트 데이터값을 상기 비트라인에 반영하기 위하여, 상기 제1 비트 프로그램단계에서 프로그램되는 상기 메모리셀을 구동하는 것을 포함하는 초기 독출 단계; 및
    상기 초기 독출 단계의 수행에 의하여 얻어지는 상기 비트라인의 전압레벨에 상응하는 상기 서브-래치 데이터를 상기 서브-래치 블락에 저장하도록 제어하는 것을 포함하는 서브-래치 저장 단계를 구비하는 것을 특징으로 하는 멀티 비트 불휘발성 반도체 메모리 장치의 구동방법.
  61. 제60 항에 있어서, 상기 초기 독출 단계는
    제1 기준전압으로 상기 메모리셀을 구동하는 것을 포함하는 제1 기준전압 구동단계로서, 상기 제1 기준전압은 상기 제1 문턱전압 그룹과 상기 제2 문턱전압 그룹을 분리할 수 있는 전압인 상기 제1 기준전압 구동단계; 및
    상기 제1 기준전압 구동단계에서 독출되는 상기 제1 비트 데이터값을 상기 비트라인에 반영하는 것을 포함하는 비트라인 반영 단계를 구비하는 것을 특징으로 하는 멀티비트 불휘발성 반도체 메모리 장치의 구동방법.
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