DE102005056493A1 - Mehrbit nichtflüchtiges Halbleiterspeicherbauelement und Betriebsverfahren - Google Patents

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Abstract

Die Erfindung betrifft ein mehrbit nichtflüchtiges Halbleiterspeicherbauelement, ein nichtflüchtiges Halbleiterspeicherbauelement und ein Verfahren zum Betrieb eines mehrbit nichtflüchtigen Halbleiterspeicherbauelements. DOLLAR A Das mehrbit nichtflüchtige Halbleiterspeicherbauelement umfasst einen Subzwischenspeicherschaltkreis, der einen logischen Wert als Subzwischenspeicherdaten speichert und der den logischen Wert der Subzwischenspeicherdaten in Abhängigkeit von einem Subzwischenspeichersignal gemäß dem Spannungspegel der Bitleitung selektiv kippt, wobei das Speicherbauelement in einer Lesebetriebsart, welche die Schwellenspannungszustände der nichtflüchtigen Speicherzellen liest, und in einer Programmierbetriebsart betreibbar ist, welche die Schwellenspannungszustände der nichtflüchtigen Speicherzellen programmiert, wobei der Seitenpufferschaltkreis ein Kippen des logischen Werts der Hauptzwischenspeicherdaten durch die Bitleitung in der Programmierbetriebsart in Abhängigkeit von den Subzwischenspeicherdaten selektiv verhindert. DOLLAR A Verwendung in der Speichertechnologie.

Description

  • Die Erfindung betrifft ein mehrbit (multi-bit) nichtflüchtiges Halbleiterspeicherbauelement, ein nichtflüchtiges Halbleiterspeicherbauelement und ein Verfahren zum Betrieb eines mehrbit nichtflüchtigen Halbleiterspeicherbauelements.
  • Die Nachfrage nach elektrisch programmierbaren und elektrisch löschbaren nichtflüchtigen Speicherbauelementen hat in den vergangenen Jahren stark zugenommen. Derartige Bauelemente sind zumindest teilweise dadurch charakterisiert, dass sie die Fähigkeit aufweisen, gespeicherte Daten selbst in Abwesenheit von einer Versorgungsspannung zu halten. Die Verwendung von sogenannten Flashspeichern hat stark zugenommen, insbesondere im Kontext von tragbaren Geräten, wie beispielsweise digitalen Kameras, Mobiltelefonen, persönlichen digitalen Assistenten (PDAs) und Laptopcomputern. Flashspeicher, wie beispielsweise Flashspeicher vom NAND-Typ, können große Datenmengen in einem vergleichsweise kleinen Bereich speichern.
  • Als Hintergrundinformation werden die grundlegenden Betriebsprinzipien von Flashspeicherzellen und Flashspeichergeräten nachfolgend be schrieben. Es versteht sich, dass die nachfolgende Beschreibung primär beispielhaft ist und den Bereich der vorliegenden Erfindung in keiner Weise definiert und/oder einschränkt.
  • Das Betriebsprinzip von Flashspeicherzellen wird zuerst unter Bezugnahme auf 1A bis 1C beschrieben. 1A zeigt eine typische Konfiguration, bei der ein Flashspeicherzellentransistor mit Wortleitungen und Bitleitungen eines Speicherbauelements verbunden ist, 1B zeigt ein Schaltkreissymbol eines Flashspeicherzellentransistors und 1C zeigt eine Schwellenspannungscharakteristik eines Flashspeicherzellentransistors.
  • Bezugnehmend auf 1A bis 1C umfasst ein Flashspeicherzellentransistor einen Sourcebereich 4 und einen Drainbereich 5, die jeweils auf der Oberfläche eines Substrats 3 gebildet sind. In diesem Beispiel ist das Substrat 3 vom P-Typ und der Sourcebereich 4 und der Drainbereich 5 sind jeweils vom N+-Typ. Eine Gatestruktur ist oberhalb von einem Kanalbereich angeordnet, der sich zwischen dem Sourcebereich 4 und dem Drainbereich 5 ausbildet. Die Gatestruktur umfasst ein floatendes Gate 1 und ein Steuergate 2. Eine nicht gezeigte dielektrische Tunnelschicht ist zwischen dem floatenden Gate 1 und der Oberfläche des Substrats P-sub eingefügt und eine weitere dünne Oxidschicht oder Steuerdielektrizität ist zwischen dem floatenden Gate 1 und dem Steuergate 2 eingefügt. In dem gezeigten Beispiel wird eine Drainspannung Vd von einer Bitleitung BL und eine Steuergatespannung Vcg von einer Wortleitung WL zur Verfügung gestellt und eine Sourcespannung Vs ist mit einem Bezugspotential wie beispielsweise Masse verbunden.
  • Eine Schwellenspannung (oder Schwellenspannungen) des Flashspeicherzellentransistors definiert seinen gespeicherten logischen Wert. D.h., wenn der Flashspeicherzellentransistor im Falle eines Ein-Bit Zellentransistors in seinem initialen Zustand ist, der auch als "gelöschter Zustand" bezeichnet wird, ist die Schwellenspannung Vth wie in 1 C gezeigt relativ niedrig. In diesem Zustand weist der Zellentransistor definitionsgemäß einen logischen Wert von "1" auf, der im Allgemeinen zu einem An-Zustand bzw. einem angeschalteten Zustand eines herkömmlichen Transistorbauelements gehört. Wenn sich der Zellentransistor andererseits in seinem "programmierten" Zustand (PGM) befindet, ist die Schwellenspannung Vth vergleichsweise hoch. Dieser hohe Schwellspannungszustand wird definitionsgemäß einem logischen Wert von "0" zugeordnet, der im Allgemeinen zu einem Aus-Zustand eines herkömmlichen Transistorbauelements gehört.
  • Um den Zellentransistor von seinem initialen Zustand in seinen programmierten Zustand zu verändern bzw. ihn zu programmieren, wird ein als Fowler-Nordheim(FN)-Tunneln bezeichneter Prozess verwendet. Hierzu wird eine vergleichsweise große positive Potentialdifferenz zwischen dem Steuergate 2 und dem Substrat P-sub erzeugt, wodurch angeregte Elektronen innerhalb des Kanals auf der Oberfläche des Substrats P-sub in das floatende Gate 1 getrieben und dort gefangen werden. Diese negativ geladenen Elektronen dienen als eine Barriere zwischen dem Steuergate 2 und dem Kanal auf dem Substrat P-sub, wodurch die Schwellenspannung des Zellentransistors wie in 1C gezeigt erhöht wird. Der Zellentransistor kann in seinen Anfangszustand durch Bilden einer großen negativen Potentialdifferenz zwischen dem Steuergate 2 und dem Substrat P-sub gebracht werden, wobei ein resultierendes FN-Tunneln die gefangenen Elektronen über die dünne Oxidschicht zwischen dem floatenden Gate 1 und dem Substrat P-sub abzieht, wodurch die Elektronenbarriere beseitigt und die Schwellenspannung Vth reduziert wird.
  • Nichtflüchtige Mehrbit- bzw. Mehrzustandsspeicher zeichnen sich dadurch aus, dass ein jeweiliger Zellentransistor zum gleichzeitigen Speichern von zwei oder mehr Bits verwendet wird. 2 zeigt ein Dia gramm zur Illustration des Betriebs eines beispielhaften 2-Bit nichtflüchtigen Zellenspeichers. Schwellenspannungen Vth einer großen Anzahl von Flashzellentransistoren des Flashspeicherbauelements weisen im Allgemeinen eine Glockenkurvenverteilung auf. Bei dem in 2 gezeigten Beispiel kann der Zellentransistor in eine von vier unterschiedlichen Schwellenverteilungen gebracht werden, d.h. in einen ersten bis vierten Zustand. Einem jeweiligen Zellentransistor mit einer Schwellenspannung innerhalb der durch die vier Zustände definierten Verteilung wird ein zugehöriger logischer 2-Bitwert zugeordnet, beispielsweise "11", "10", "00" und "01", wie in 2 gezeigt. Die spezifischen, in 2 gezeigten Bitzuweisungen werden auch als Graycode bezeichnet.
  • Wie oben beschrieben, wird ein Zellentransistor als programmiert bezeichnet, wenn seine Schwellenspannung von seinem normalen An-Zustand bzw. gelöschten Zustand auf eine Schwellenspannung eines höheren Zustands angehoben wird. In 2 entspricht die Schwellspannungsverteilung im linken Teil des Diagramms ("11") dem gelöschten Zustand. Bei einer 2-Bitprogrammierung des Zellentransistors werden zwei aufeinanderfolgende Programmieroperationen ausgeführt, nämlich eine Programmierbetriebsart des niederwertigsten Bit (LSB) und eine Programmierbetriebsart des höchstwertigen Bits (MSB). Beispiele dieser LSB- und MSB-Programmierbetriebsarten werden nachfolgend unter Bezugnahme auf 3 bis 5 beschrieben.
  • Der Zellentransistor ist anfänglich in seinem gelöschten Zustand, d.h. sein anfänglicher logischer Wert beträgt "11", siehe auch 2. Wenn in diesem Beispiel das LSB der zu speichernden Daten "0" ist, wird eine Programmieroperation ausgeführt, um die Schwellenspannung des Zellentransistors von dem ersten Zustand auf den zweiten Zustand anzuheben, siehe 3. Wenn andererseits das LSB der zu speichernden Daten "1" ist, wird keine Programmierung während der LSB-Programmierbetriebsart ausgeführt. Nach der LSB-Programmierbe triebsart befindet sich der Zellentransistor entweder in dem ersten Zustand oder dem zweiten Zustand.
  • Das MSB der zu speichernden Daten bestimmt nachfolgend die Operationen der MSB-Programmierbetriebsart. 4 zeigt einen Fall, bei dem eine Graycodierung vorgenommen wird. Unabhängig davon, ob sich der Zellentransistor nach der LSB-Programmierbetriebsart im ersten oder im zweiten Zustand befindet, wird in der MSB-Programmierbetriebsart keine Programmierung ausgeführt, wenn das MSB der zu speichernden Daten "1" ist. Wenn andererseits das MSB der zu speichernden Daten "0" ist, findet eine Programmierung statt, die davon abhängt, ob sich der Zellentransistor nach der LSB-Programmierbetriebsart im ersten oder im zweiten Zustand befindet. Dies wird durch die gestrichelte Linie von 4 angedeutet. Wenn das MSB der zu speichernden Daten "0" ist und sich der Zellentransistor nach der LSB-Programmierbetriebsart im ersten Zustand befindet, wird eine Programmierung ausgeführt, um die Schwellenspannung des Zellentransistors von dem ersten Zustand in den vierten Zustand zu bringen. Wenn andererseits das MSB der zu speichernden Daten "0" ist und sich der Zellentransistor nach der LSB-Programmierbetriebsart im zweiten Zustand befindet, wird eine Programmierung ausgeführt, um die Schwellenspannung des Zellentransistors von dem zweiten Zustand in den dritten Zustand zu bringen.
  • 5 gleicht 4, bis auf die Tatsache, dass eine binäre Codierung durchgeführt wird. In diesem Fall bezeichnen der erste bis vierte Schwellenspannungszustand 2-Bit Werte von "11", "10", "01" und "00". Unabhängig davon, ob sich der Zellentransistor nach der LSB-Programmierbetriebsart in dem ersten Zustand oder dem zweiten Zustand befindet, wird in der MSB-Betriebsart keine Programmierung ausgeführt, wenn das MSB der zu speichernden Daten "1" ist. Wenn andererseits das MSB der zu speichernden Daten "0" ist, findet eine Programmierung statt, die davon abhängt, ob sich der Zellentransistor nach der LSB-Programmierbetriebsart im ersten oder im zweiten Zustand befindet. Dies wird durch die gestrichelten Linien in 5 angedeutet. Wenn das MSB der zu speichernden Daten "0" ist und sich der Zellentransistor nach der LSB-Programmierbetriebsart im ersten Zustand befindet, wird eine Programmierung ausgeführt, um die Schwellenspannung des Zellentransistors vom ersten Zustand in den dritten Zustand zu bringen. Wenn andererseits das MSB der zu speichernden Daten "0" ist und sich der Zellentransistor nach der LSB-Programmierbetriebsart im zweiten Zustand befindet, wird eine Programmierung ausgeführt, um die Schwellenspannung des Zellentransistors von dem zweien Zustand in den vierten Zustand zu bringen.
  • Ein Lesen des mehrbit nichtflüchtigen Speichers wird nachfolgend unter Bezugnahme auf 6 und 7 beschrieben. 6 verdeutlicht eine LSB-Lesebetriebsart, bei der ein logischer Wert des LSB gespeicherter Daten ermittelt wird. Die LSB-Lesebetriebsart umfasst eine erste LSB-Leseoperation und eine bedingte zweite LSB-Leseoperation. In der ersten LSB-Leseoperation wird eine erste Lesespannung Vread1 an die Wortleitung des Zellentransistors angelegt. Wenn der Zellentransistor als Folge hiervon angeschaltet wird, muss sich der Zellentransistor in dem ersten Zustand "11" befinden. Wenn der Zellentransistor ausgeschaltet bleibt, wird die zweite LSB-Leseoperation durch Anlegen einer zweiten Lesespannung Vread2 an die Wortleitung des Zellentransistors ausgeführt. Wenn der Zellentransistor jeweils während der zweiten LSB-Leseoperation ausgeschaltet bleibt, muss sich der Zellentransistor im vierten Zustand "01" befinden. Wenn andererseits der Zellentransistor während der zweiten LSB-Leseoperation angeschaltet, ist das LSB der gespeicherten Daten "0", wobei das MSB der gespeicherten Daten unbekannt bleibt.
  • Im Fall einer Graycodierung kann das MSB der gespeicherten Daten durch eine einzige Leseoperation ermittelt werden. Dies wird in 7 verdeutlicht, wobei hier die Leseoperation durch Anlegen einer dritten Lesespannung Vread3 an die Wortleitung der Speicherzelle ausgeführt wird. Wenn der Zellentransistor angeschaltet wird, ist das MSB der gespeicherten Daten "1 ". Wenn der Zellentransistor ausgeschaltet bleibt, ist das MSB der gespeicherten Daten "0".
  • Wie aus dem bisher ausgeführten hervorgeht, ist die Detektion der mehreren Bits eines mehrbit nichtflüchtigen Speichers im Vergleich zu der Detektion eines einbit nichtflüchtigen Speichers komplex. Bei der Entwicklung von Schaltkreisen zum Programmieren und Lesen der mehreren Bits aus individuellen Zellentransistoren sind vielfältige Randbedingungen zu berücksichtigen.
    •
  • Es ist daher die Aufgabe der vorliegenden Erfindung, ein mehrbit nichtflüchtiges Halbleiterspeicherbauelement, ein nichtflüchtiges Halbleiterspeicherbauelement und ein Verfahren zum Betrieb eines mehrbit nichtflüchtigen Halbleiterspeicherbauelements zur Verfügung zu stellen, die einen Sicheren betrieb ermöglichen.
  • Die Erfindung löst dieses Problem durch ein mehrbit nichtflüchtiges Halbleiterspeicherbauelement nach Anspruch 1 oder 17, ein nichtflüchtiges Halbleiterspeicherbauelement nach Anspruch 31 oder 35 und ein Verfahren zum Betrieb eines mehrbit nichtflüchtigen Halbleiterspeicherbauelements nach Anspruch 43, 45 oder 50.
    •
  • Diese und andere Aspekte und Merkmale der vorliegenden Erfindung werden anhand der nachfolgenden, detaillierten Beschreibung unter Bezugnahme auf die Zeichnungen verdeutlicht. Hierbei zeigen:
  • 1A bis 1C eine schematische Sicht auf eine nichtflüchtige Speicherzelle, ein Schaltbild einer nichtflüchtigen Speicherzelle bzw. eine Schwellenspannungscharakteristik einer nichtflüchtigen Speicherzelle,
  • 2 Schwellenspannungsverteilungszustände einer nichtflüchtigen mehrbit Speicherzelle,
  • 3 bis 5 Diagramme von Schwellenspannungsverteilungen zur Verdeutlichung der Programmierung einer nichtflüchtigen mehrbit Speicherzelle,
  • 6 und 7 Diagramme von Schwellenspannungsverteilungen zur Verdeutlichung des Lesens einer nichtflüchtigen mehrbit Speicherzelle,
  • 8 ein schematisches Schaubild eines nichtflüchtigen mehrbit Speicherbauelements gemäß einer Ausführungsform der Erfindung,
  • 9 ein schematisches Schaubild eines in 8 gezeigten Hauptzwischenspeicherblocks gemäß einer Ausführungsform der Erfindung,
  • 10 ein schematisches Schaubild eines in 8 gezeigten Subzwischenspeicherblocks gemäß einer Ausführungsform der Erfindung,
  • 11 ein schematisches Blockschaltbild eines Teils eines nichtflüchtigen mehrbit Speicherbauelements gemäß einer Ausführungsform der Erfindung,
  • 12 ein Diagramm einer Schwellenspannungsverteilung eines nichtflüchtigen mehrbit Speicherbauelements gemäß einer Ausführungsform der Erfindung,
  • 13 ein Schaltbild eines Hauptbitleitungsauswahlvorspannungsblocks und eines Subbitleitungsauswahlvorspannungsblocks des nichtflüchtigen mehrbit Speicherbauelements von 11 gemäß einer Ausführungsform der Erfindung,
  • 14 ein Schaltbild eines Hauptpufferblocks des nichtflüchtigen mehrbit Speicherbauelements von 11 gemäß einer Ausführungsform der Erfindung,
  • 15 ein Schaltbild eines Subzwischenspeicherblocks des nichtflüchtigen mehrbit Speicherbauelements von 11 gemäß einer Ausführungsform der Erfindung,
  • 16 ein Schaltbild eines Seitenpufferdekodierers des nichtflüchtigen mehrbit Speicherbauelements von 11 gemäß einer Ausführungsform der Erfindung,
  • 17 ein Schaltbild des nichtflüchtigen Mehrbitspeicherbauelements von 11 gemäß einer Ausführungsform der Erfindung,
  • 18A und 18B Flussdiagramme zur Verdeutlichung eines Verfahrens zur Programmierung des niederwertigsten Bits (LSB) des nichtflüchtigen mehrbit Speicherbauelements von 11 gemäß einer Ausführungsform der Erfindung,
  • 19A bis 19C Timingdiagramme zur Verdeutlichung der Programmierung des höchstwertigen Bits (MSB) des nichtflüchtigen mehrbit Speicherbauelements von 11 gemäß einer Ausführungsform der Erfindung,
  • 20A und 20B Flussdiagramme zur Verdeutlichung eines Verfahrens zur Programmierung des nichtflüchtigen mehrbit Speicherbauelements von 11 gemäß einer Ausführungsform der Erfindung,
  • 21A und 21B Timingdiagramme zur Verdeutlichung des Lesens des LSB des nichtflüchtigen mehrbit Speicherbauelements von 11 gemäß einer Ausführungsform der Erfindung,
  • 22A und 22B Timingdiagramme zur Verdeutlichung des Lesens des MSB des nichtflüchtigen mehrbit Speicherbauelements von 11 gemäß einer Ausführungsform der Erfindung,
  • 23 ein Flussdiagramm zur Verdeutlichung eines Verfahrens zur Programmierung des nichtflüchtigen mehrbit Speicherbauelements von 11 gemäß einer Ausführungsform der Erfindung,
  • 24 ein Timingdiagramm zur Verdeutlichung des Löschens des nichtflüchtigen mehrbit Speicherbauelements von 11 gemäß einer Ausführungsform der Erfindung und
  • 25 ein Schaltbild des nichtflüchtigen mehrbit Speicherbauelements gemäß einer weiteren Ausführungsform der Erfindung.
  • 8 zeigt ein schematisches Blockschaltbild eines nichtflüchtigen Halbleiterspeicherbauelements gemäß einer Ausführungsform der vorliegenden Erfindung.
  • Bezugnehmend auf 8 umfasst das nichtflüchtige Halbleiterspeicherbauelement dieser Ausführungsform eine Speicherzellenmatrix MCARR, Hauptzwischenspeicherblöcke NWMLB<63:0>, Subzwischenspeicher blöcke NWSLB<63:0>, erste und zweite globale Eingangsleitungen GDI und nGDI, eine globale Ausgangsleitung GDOUT, y-Adresssignalleitungen Yp<7:0>, Yq<7:0> und Yr<7:0>, Hauptlesezwischenspeichersignalleitungen LCHM<7:0>; Sublesezwischenspeichersignalleitungen LCHS<7:0> und Seitenpufferdekodierer NWDE<63:0>.
  • Die Speicherzellenmatrix MCARR umfasst ein Matrixfeld von Speicherzellen, Wortleitungen WL und Bitleitungen BL. Bei dem gezeigten Ausführungsbeispiel sind die Speicherzellen NAND-Flashspeicherzellentransistoren.
  • Interne Eingangsleitungen IDI<63:0> und nIDI<63:0> und interne Ausgangsleitungen IDOUT<63:0> sind zwischen die Seitenpufferdekodierer NWDE<63:0> und zugehörige Hauptzwischenspeicherblöcke NWMLB<63:0> eingeschleift.
  • Die erste globale Eingangsleitung GDI und die zweite globale Eingangsleitung nGDI übertragen Eingangs- und Steuerdaten mit entgegengesetzten logischen Zuständen während vorbestimmter Betriebsintervalle, wie beispielsweise einer Lesebetriebsart, einer Programmierbetriebsart und einer Löschbetriebsart. Wie nachfolgend detaillierter beschrieben wird, dekodiert ein jeweiliger Seitenpufferdekodierer NWDE<63:0> die Daten GDI und nGDI zusammen mit den y-Adressdaten Yq<7:0> und Yr<7:0>, um die Daten auf den internen Eingangsleitungen IDI<63:0> und nIDI<63:0> auszugeben.
  • Ein jeweiliger Seitenpufferdekodierer NWDE<63:0> stellt Daten, die zu Daten auf den internen Ausgangsleitungen IDOUT<63:0> gehören, auf der globalen Ausgangsleitung DOUT zur Verfügung.
  • Jedes Paar von Hauptzwischenspeicherblöcken NWMLB<63:0> und Subzwischenspeicherblöcken NWSLB<63:0> arbeiten zusammen als ein Seitenpufferblock des nichtflüchtigen mehrbit Speichers.
  • Bezugnehmend auf 9 umfasst ein jeweiliger Hauptzwischenspeicherblock NWMLB mehrere Hauptzwischenspeicherschaltkreise NWML. D.h., dass bei dem Ausführungsbeispiel von 9 der Hauptzwischenspeicherblock NWMLB0 acht Hauptzwischenspeicherschaltkreise NWML<7:0> umfasst, die zwischen einem Seitenpufferdekodierer NWDE0 und der Speicherzellenmatrix MCARR angeordnet sind. Insbesondere ist der jeweilige Hauptzwischenspeicherschaltkreis NWML<7:0> mit dem Seitenpufferdekodierer NWDE0 über die internen Eingangsleitungen IDI0 und nIDI0 und interne Ausgangsleitungen IDOUT0 verbunden und ein jeweiliger Zwischenspeicherschaltkreis NWML<7:0> ist weiterhin mit der Speicherzellenmatrix MCARR über Hauptbitleitungen BLm<7:0> verbunden. Weiterhin umfasst ein jeweiliger Hauptzwischenspeicherschaltkreis NWML<7:0> einen Transistor 240a, der durch ein Hauptbitleitungsabschaltsignal BLSHFM angesteuert wird. Ein jeweiliger Transistor 240a ist zwischen die Hauptbitleitungen BLm<7:0> und einen jeweils zugehörigen Hauptabtastknoten NSENM<7:0> eingeschleift.
  • Bezugnehmend auf 10 umfasst ein jeweiliger Subzwischenspeicherblock NWSLB mehrere Subzwischenspeicherschaltkreise NWSL. D.h., dass bei dem Ausführungsbeispiel von 10 der Subzwischenspeicherblock NWSLB0 acht Subzwischenspeicherschaltkreise NWSL<7:0> umfasst, die mit der Speicherzellenmatrix MCARR verbunden sind. Wie gezeigt, ist ein jeweiliger Subzwischenspeicherschaltkreis NWSL<7:0> mit der Speicherzellenmatrix MCARR über Subbitleitungen BLs<7:0> verbunden. Wie nachfolgend detaillierter beschrieben wird, umfasst ein jeweiliger Subzwischenspeicherschaltkreis NWSL<7:0> einen Transistor 340a, der durch ein Subbitleitungsabschaltsignal BLSHFS angesteuert wird. Ein jeweiliger Transistor 340a ist zwischen die Subbitleitungen BLs<7:0> und einen jeweils zugehörigen Subabtastknoten NSENS<7:0> eingeschleift.
  • 11 zeigt ein schematisches Blockschaltbild eines Schaltkreises, der einer einzelnen Bitleitung BL des nichtflüchtigen mehrbit Speicherbauelements von 8 bis 10 zugeordnet ist. In 11 ist eine Speicherzellenmatrix 100, die der Speicherzellenmatrix MCARR von 8 entspricht, ein Hauptpufferblock 200, welcher einem der Hauptzwischenspeicherschaltkreise NWML von 9 entspricht, ein Subzwischenspeicherblock 300, welcher einem der Subzwischenspeicherschaltkreise NWSL von 10 entspricht, ein Hauptbitleitungsauswahlvorspannungsblock 400, ein Subbitleitungsauswahlvorspannungsblock 500 und ein Zeilendekodierer 600 gezeigt. Es sei angemerkt, dass der Hauptbitleitungsauswahlvorspannungsblock 400 und der Subbitleitungsauswahlvorspannungsblock nicht in 8 gezeigt sind, da diese Blöcke optional als Teil der Speicherzellenmatrix MCARR von 8 betrachtet werden können. Aus Gründen der Einfachheit ist der Zeilendekodierer 600 ebenfalls nicht in 8 gezeigt.
  • NAND-Flashspeicher werden durch seriell verbundene Strings bzw. Ketten von Flashspeicherzellentransistoren charakterisiert, wobei mehrere parallele Ketten einen Speicherblock des Flashspeicher bilden. Eine jeweilige Kette umfasst mehrere Flashspeicherzellentransistoren, die seriell entlang einer Bitleitung BL im Speicherblock verbunden sind, und Wortleitungen WL, die mit Steuergattern einer jeweils zugehörigen Zeile der Zellentransistoren des Speicherblocks verbunden sind. Beispielsweise kann ein Flashspeicherbauelement 16 oder 32 Zellentransistoren in einer jeweiligen Kette und 4224 Ketten B/L0 ... B/L4223 in einem jeweiligen Speicherblock enthalten.
  • 11 zeigt zwei Ketten von Speicherzellen MC, die jeweils Daten über eine zugehörige gerade Bitleitung BLe oder eine ungerade Bitleitung BLo speichern und ausgeben. D.h., dass gemäß des gezeigten Ausführungsbeispiels eine jeweilige Bitleitung BL von einer geraden Bitleitung BLe und einer ungeraden Bitleitung BLo gebildet wird. Ein Zugriff auf diese geraden und ungeraden Bitleitungen BLe bzw. BLo wird nachfolgend detaillierter beschrieben.
  • An entgegengesetzten Enden einer jeweiligen Kette befinden sich Kettenauswahltransistoren mit Steuergattern, die ein Kettenauswahlsignal SSL und ein Masseauswahlsignal GSL empfangen. Im Allgemeinen werden die Auswahlsignale SSL und GSL beim Lesen und Programmieren der Zellentransistoren verwendet. Weiterhin ist am Ende einer jeweiligen Kette eine gemeinsame Sourceleitung CSL vorgesehen, die eine Sourceleitungsspannung der Zellentransistorketten eines jeweiligen Speicherblocks einstellt. Wie gezeigt, werden die Wortleitungssignale WL<n:1> und die Auswahlsignale SSL und GSL von dem Zeilendekodierer 600 zur Verfügung gestellt, der Zeilenadresssignale RADD dekodiert.
  • Weiterhin bezugnehmend auf 11 sind der Hauptbitleitungsauswahlvorspannungsblock 400 und der Subbitleitungsauswahlvorspannungsblock 500 mit entgegengesetzten Enden der Bitleitungen BLe und BLo verbunden. Die Hauptbitleitungen BLm erstrecken sich zwischen dem Hauptpufferblock 200 und dem Hauptbitleitungsauswahlvorspannungsblock 400, während sich die Subbitleitungen BLs zwischen dem Subzwischenspeicherblock 300 und dem Subbitleitungsauswahlvorspannungsblock 500 erstrecken. Der Hauptpufferblock 200 überträgt bzw. empfängt Daten auf der Hauptbitleitung BLm und überträgt Daten auf der internen Ausgangsleitung IDOUT in Abhängigkeit von dem Hauptzwischenspeichersignal LCHM und dem y-Adresssignal Yp. Der Seitenpufferdekodierer 700 stellt dem Hauptpufferblock 200 Daten auf den internen Eingangsdatenleitungen IDI und nIDI basierend auf den globalen Eingangsdatensignalen GDI und nGDI und den y-Adressdaten Yq und Yr zur Verfügung. Weiterhin stellt der Seitenpufferdekodierer 700 Daten auf der globalen Ausgangsleitung GDOUT zur Verfügung, die zu Daten auf der internen Ausgangsdatenleitung IDOUT gehören. Der Subzwischenspeicherblock 300 überträgt und empfängt Daten auf den Subbitleitungen BLs in Abhängigkeit von einem Subzwischenspeichersignal und einem Verifikationssignal VFY.
  • Die jeweiligen in 11 gezeigten Blöcke werden nachfolgend detaillierter beschrieben. Zuerst werden jedoch anhand von 12 die Zellentransistorenschwellenspannungsverteilungen beschrieben, welche die unterschiedlichen Zustände des nichtflüchtigen mehrbit Speichers einer Ausführungsform der Erfindung bilden. Es versteht sich, dass die in 12 gezeigten Spannungen im Wesentlichen beispielhaft sind.
  • Bei dem gezeigten Ausführungsbeispiel korrespondiert ein in einem jeweiligen Zellentransistor gespeicherter logischer Wert mit mindestens einem von vier Schwellenspannungsverteilungszuständen. Bei dem in 12 gezeigten Beispiel wird ein Graycodeschema realisiert, bei dem logische zweibit Werte 11, 10, 00 und 01 basierend auf vier aufeinanderfolgenden Schwellenspannungsverteilungen bzw. vier unterschiedlichen Datenzuständen definiert sind.
  • Bei dem gezeigten Ausführungsbeispiel sind Schwellenspannungsbereiche, die zu einem jeweiligen Datenzustand gehören, in Tabelle 1 gezeigt.
  • Tabelle 1
    Figure 00150001
  • Bei dem gezeigten Ausführungsbeispiel wird ein jeweiliger Datenzustand aus einem ersten Bitdatenwert und einem zweiten Bitdatenwert gebildet, wobei der erste Bitdatenwert ein niederwertigstes Bit (LSB) und der zweite Bitdatenwert ein höchstwertiges Bit (MSB) ist. Diese Festlegungen sind nachfolgend in Tabelle 2 gezeigt.
  • Tabelle 2
    Figure 00160001
  • Wie in Tabelle 2 gezeigt, weisen der erste und der vierte Datenzustand identische erste Bitdatenwerte "1" auf und der zweite und der dritte Datenzustand weisen identische erste Bitdatenwerte "0" auf. Weiterhin weisen der erste und der zweite Datenzustand identische zweite Bitdatenwerte "1" und der dritte und der vierte Datenzustand identische zweite Bitdatenwerte "0" auf.
  • Bezugnehmend auf 12 werden eine erste, eine zweite und eine dritte Lesespannung VR1, VR2 und VR3 an die Wortleitungen WL angelegt, um den Datenzustand des Zellentransistors zu bestimmen, d.h. zu bestimmen, welcher zweibit Wert in dem Zellentransistor gespeichert ist. Die Lesespannungen werden in den Intervallen zwischen den Schwellenspannungsverteilungen der Datenzustände eingestellt, wobei bei dem gezeigten Ausführungsbeispiel die Lesespannung VR1 0V, die Lesespannung VR2 1V und die Lesespannung VR3 2V beträgt.
  • Beispielsweise kann bei einer Leseoperation die dritte Lesespannung VR3 an eine Wortleitung WL1 angelegt werden, die mit einer ausgewählten Speicherzelle MCsel verbunden ist. In diesem Fall wird die Speicherzelle MCsel in Abhängigkeit von der dritten Lesespannung VR3 angeschaltet und die zugehörige Bitleitung BL wird auf den Massespannungspegel VSS getrieben, wenn die ausgewählte Speicherzelle MCsel auf einen Datenzustand von "11 ", "10" oder "00" programmiert ist. Wenn andererseits die Speicherzelle MCsel auf einen Datenzustand von "01" programmiert ist, bleibt die Speicherzelle MCsel ausgeschaltet und die zugehörige Bitleitung bleibt auf ihrem anfänglichen Spannungszustand. Wie nachfolgend detaillierter beschrieben wird, werden die Lesespannungen VR1, VR2 und VR3 selektiv während einer Lesebetriebsart an die ausgewählte Wortleitung WL1 angelegt, um den gespeicherten Datenzustand der ausgewählten Speicherzelle MCsel zu bestimmen.
  • In 12 sind eine erste, eine zweite und eine dritte Verifikationslesespannung VF1, VF2 bzw. VF3 gezeigt. Wie nachfolgend detaillierter beschrieben wird, werden diese Spannungen in Verifikationsleseoperationen verwendet, die zur Bestätigung einer ordnungsgemäßen Programmierung des ersten und des zweiten Bitdatenwerts in die ausgewählte Speicherzelle MCsel verwendet werden. Die Verifikationslesespannungen VF1, VF2 und VF3 werden nahe an eine jeweils zugehörige minimale Schwellenspannung der zweiten bis vierten Schwellenspannungsverteilung eingestellt. In diesem Ausführungsbeispiel beträgt die Verifikationslesespannung VF1 ca. 0,3V, die Verifikationslesespannung VF2 ca. 1,3V und Verifikationslesespannung VF3 ca. 2,3V.
  • In 13 sind Beispiele des Hauptbitleitungsauswahlvorspannungsblocks 400 und des Subbitleitungsauswahlvorspannungsblocks 500 von 11 gezeigt. Diese Blöcke dienen zur Einstellung der geraden Bitleitung BLe und der ungeraden Bitleitung BLo auf geeignete Spannungen während der Lese-, Programmier- und Löschbetriebsarten.
  • Der Hauptbitleitungsauswahlvorspannungsblock 400 umfasst hochspannungsfeste NMOS-Transistoren 411 bis 417. Die Transistoren 411 und 412 werden durch ein Haupthochgeradeabschirmsteuersignal SHLDHeM bzw. ein Haupthochungeradeabschirmsteuersignal SHLDHoM angesteuert, um die Versorgungsspannung VDD selektiv an die gerade Bitleitung BLe und die ungerade Bitleitung BLo anzulegen. Die Transistoren 413 und 414 werden entsprechend von einem Haupttiefgeradeabschirmsteuersignal SHLDLeM bzw. einem Haupttiefungeradeabschirmsteuersignal SHLDLoM angesteuert, um die Versorgungsspannung VSS selektiv an die gerade Bitleitung BLe und die ungerade Bitleitung BLo anzulegen. Die Transistoren 415 und 416 werden zur Auswahl der geraden Bitleitung BLe oder der ungeraden Bitleitung BLo verwendet. Wie gezeigt, sind die Transistoren 415 und 416 mit der geraden Bitleitung BLe bzw. der ungeraden Bitleitung BLo verbunden und werden von einem Hauptgeradebitleitungsauswahlsignal BLSLTeM und einem Hauptungeradebitleitungsauswahlsignal BLSLToM angesteuert. Der Transistor 417 steuert den Zugriff des Hauptbitleitungsauswahlvorspannungsblocks 400 auf die Hauptbitleitung BLm, ist zwischen die Hauptbitleitung BLm und einen gemeinsamen Knoten der Transistoren 415 und 416 eingeschleift und wird von einem Hauptabtastknotenblocksignal SOBLKM angesteuert.
  • Der Subbitleitungsauswahlvorspannungsblock 500 dieser Ausführungsform umfasst hochspannungsfeste NMOS-Transistoren 511 bis 517. Die Transistoren 511 und 512 werden von einem Subhochgeradenab schirmsteuersignal SHLDHeS bzw. einem Subhochungeradenabschirmsteuersignal SHLDHoS angesteuert, um die Versorgungsspannung VDD selektiv an die gerade Bitleitung BLe und die ungerade Bitleitung BLo anzulegen. Die Transistoren 513 und 514 werden entsprechend von einem Subniedriggeradenabschirmsteuersignal SHLDLeS bzw. einem Subniedrigungeradenabschirmsteuersignal SHLDLoS angesteuert, um die Versorgungsspannung VSS selektiv an die gerade Bitleitung BLe und die ungerade Bitleitung BLo anzulegen. Die Transistoren 515 und 516 werden zur Auswahl der geraden Bitleitung BLe oder der ungeraden Bitleitung BLo verwendet. Wie gezeigt, sind die Transistoren 515 und 516 mit der geraden Bitleitung BLe bzw. der ungeraden Bitleitung BLo verbunden und werden von einem Subgeradebitleitungsauswahlsignal BLSLTeS bzw. einem Subungeradebitleitungsauswahlsignal BLSLTeS angesteuert. Der Transistor 517 steuert einen Zugriff des Subbitleitungsauswahlvorspannungsblocks 500 auf die Subbitleitung BLs, ist zwischen die Subbitleitung BLs und einen gemeinsamen Knoten der Transistoren 515 und 516 eingeschleift und wird von einem Subabtastknotenblocksignal SOBLKS angesteuert.
  • Die oben beschriebenen Steuersignale SHLDLeM/SHLDLeS, SHLDHeM/SHLDHeS, SHLDLoM/SHLDLoS, SHLDHoM/SHLDHoS, BLSLTeM/BLSLTeS, BLSLToM/BLSLToS und SOBLKM/SOBLKS sind bevorzugt Hochspannungsansteuersignale, die den Versorgungsspannungspegel VDD überschreiten.
  • Die Transistoren 411 bis 414 des Hauptbitleitungsauswahlvorspannungsblocks 400 und die Transistoren 511 bis 514 des Subbitleitungsauswahlvorspannungsblocks 500 dienen zur Verbesserung der Treibereigenschaften der Hauptbitleitung BLm bzw. der Subbitleitung BLs. Die Transistoren 415 bis 417 des Hauptbitleitungsauswahlvorspannungsblocks 400 und die Transistoren 515 bis 517 des Subbitleitungsauswahlvorspannungsblocks 500 dienen zur Auswahl der geraden und der ungeraden Bitleitung BLe und BLo. Die Erfindung ist jedoch nicht auf das Vorhandensein dieser Schaltkreise beschränkt.
  • Bei dem gezeigten Ausführungsbeispiel dient die nicht ausgewählte gerade Bitleitung BLe bzw. ungerade Bitleitung BLo als eine Interferenzabschirmleitung. Die Erfindung ist jedoch auch in Konfigurationen mit nur einer einzigen Bitleitung BL verwendbar, d.h. wenn es keine gerade bzw. ungerade Bitleitung BLe bzw. BLo gibt.
  • 14 zeigt ein Schaltbild eines Beispiels des Hauptpufferblocks 200 von 11. Der Hauptpufferblock 200 dient zum Abtasten eines Spannungspegels der Hauptbitleitung BLm während Leseoperationen, d.h., zum Abtasten von Daten in der Speicherzelle MCsel, die auf der Bitleitung BL in Abhängigkeit von einer Aktivierung des Hauptlesezwischenspeichersignals LCHM auf einen logischen "H"-Zustand abgebildet werden. In diesem Fall werden Daten, die zu den abgetasteten Daten gehören, die in der Speicherzelle MCsel gespeichert sind, in einem Hauptzwischenspeicherknoten NLATM des Hauptpufferblocks 200 gespeichert. Der Hauptpufferblock 200 dient weiterhin zum Speichern von Daten im Hauptzwischenspeicherknoten NLATM während Programmieroperationen, die zu extern auf der ersten globalen Eingangsleitung GDI und der zweiten globalen Eingangsleitung nGDI angelegten Daten gehören. Hierbei werden Daten im Hauptzwischenspeicherknoten NLATM des Hauptpufferblocks 200 als "Hauptzwischenspeicherdaten" bezeichnet.
  • Bezugnehmend auf 14 umfasst der Nauptpufferblock 200 dieses Beispiels einen Hauptabtastknoten NSENM, eine Hauptabtastzwischenspeichereinheit 210 und eine Ausgangstreibereinheit 220. Zusätzlich umfasst der Hauptpufferblock 200 bevorzugt eine Hauptvorladeeinheit 230 und eine Hauptbitleitungsabschalteinheit 240. Die Hauptabtastzwischenspeichereinheit 210 dieses Beispiels umfasst eine Hauptzwi schenspeichereinheit 211, eine Hauptzwischenspeicherübertragungseinheit 213, eine Hauptzwischenspeichertreibereinheit 215, eine Hauptabtastantworteinheit 217 und eine Hauptpufferauswahleinheit 219.
  • Der Hauptabtastknoten NSENM ist derart ausgebildet, dass er den Spannungspegel auf der Hauptbitleitung BLm widerspiegelt und wird selektiv mit der Hauptbitleitung BLm über die Hauptbitleitungsabschalteinheit 240 verbunden.
  • Die Hauptbitleitungsabschalteinheit 240 steuert die Verbindung der Hauptbitleitung BLm mit dem Hauptabtastknoten NSENM in Abhängigkeit von einem Hauptbitleitungsabschaltsignal BLSHFM. In diesem Beispiel verwendet die Hauptbitleitungsabschalteinheit 240 einen Hauptbitleitungsabschalttransistor 240a, der ein Niederspannungs-NMOS-Transistor ist und in Abhängigkeit von dem Hauptbitleitungsabschaltsignal BLSHFM angesteuert wird.
  • Die Hauptzwischenspeichereinheit 211 speichert während Leseoperationen Hauptzwischenspeicherdaten, die zu dem Spannungspegel des Hauptabtastknotens NSENM des Hauptabtastknotens NLATM gehören.
  • Die Hauptzwischenspeichertreibereinheit 215 wird in Abhängigkeit von einer Pufferauswahladresse Yp freigegeben, um eine Hauptzwischenspeichertreiberspannung zu erzeugen. In diesem Beispiel ist die Hauptzwischenspeichertreiberspannung die Massespannung VSS. In diesem Beispiel umfasst die Hauptzwischenspeichertreibereinheit 215 einen Hauptzwischenspeichertreibertransistor 215a. Der Hauptzwischenspeichertreibertransistor 215a ist ein NMOS-Transistor, der in Abhängigkeit von der Pufferauswahladresse Yp angesteuert wird und einen Sourceanschluss aufweist, der mit der Massespannung VSS verbunden ist.
  • Die Zwischenspeicherübertragungseinheit 213 dieses Beispiels umfasst einen ersten Zwischenspeicherübertragungstransistor 213a und einen zweiten Zwischenspeicherübertragungstransistor 213b. Der erste Zwischenspeicherübertragungstransistor 213a liefert die Hauptzwischenspeichertreiberspannung, die von dem Hauptzwischenspeichertreibertransistor 215a bereitgestellt wird, an einen Knoten N211a der Hauptzwischenspeichereinheit 211 in Abhängigkeit von der ersten internen Eingangsleitung IDI. Der erste Zwischenspeicherübertragungstransistor 213a ist mit dem Hauptzwischenspeichertreibertransistor 215a in Serie geschaltet und wird in Abhängigkeit von Daten angesteuert, die auf die erste interne Eingangsleitung IDI geladen werden. Wenn folglich Daten mit einem logischen H-Zustand an die erste interne Eingangsleitung IDI angelegt werden und wenn die Pufferauswahladresse Yp einen logischen H-Zustand aufweist, liefert der erste Zwischenspeicherübertragungstransistor 213a die Massespannung VSS an den Knoten N211a der Hauptzwischenspeichereinheit 211.
  • Der zweite Zwischenspeicherübertragungstransistor 213b liefert die Hauptzwischenspeichertreiberspannung, die von dem Hauptzwischenspeichertreibertransistor 215a zur Verfügung gestellt wird, an den Hauptzwischenspeicherknoten NLATM der Hauptzwischenspeichereinheit 211 in Abhängigkeit von der zweiten internen Eingangsleitung nIDI. Der zweite Zwischenspeicherübertragungstransistor 213b ist mit dem Hauptzwischenspeichertreibertransistor 215a in Serie geschaltet und wird in Abhängigkeit von Daten angesteuert, die auf die zweite interne Eingangsleitung nIDI geladen werden. Wenn Daten mit einem logischen H-Zustand an die zweite interne Eingangsleitung nIDI angelegt werden und die Pufferauswahladresse Yp einen logischen H-Zustand aufweist, liefert der zweite Zwischenspeicherübertragungstransistor 213b die Massespannung VSS an den Hauptzwischenspeicherknoten NLATM der Hauptzwischenspeichereinheit 211.
  • Das heißt, dass in diesem Beispiel der erste Zwischenspeicherübertragungstransistor 213a angeschaltet wird, wenn Daten mit einem Wert "1" als erste oder zweite Bitdaten programmiert werden, so dass die Hauptzwischenspeicherdaten, die in dem Hauptzwischenspeicherknoten NLATM gespeichert werden, einen logischen H-Zustand aufweisen. Wenn Daten mit einem logischen Wert "0" als die ersten oder die zweiten Bitdaten programmiert werden, wird der zweite Zwischenspeicherübertragungstransistor 213b angeschaltet, so dass die Hauptzwischenspeicherdaten, die in dem Hauptzwischenspeicherknoten NLATM gespeichert werden, einen logischen L-Zustand aufweisen.
  • Wie in 14 gezeigt, werden Pfade, über die die Hauptzwischenspeichertreiberspannung an die Hauptzwischenspeichereinheit 211 übertragen werden, als Puffereingangspfade RBIN1 und RBIN2 bezeichnet. Das heißt, dass der Pfad, der den Hauptzwischenspeichertreibertransistor 215a und den ersten Zwischenspeicherübertragungstransistor 213a umfasst, als der erste Puffereingangspfad RBIN1 bezeichnet wird und der Pfad, der den Hauptzwischenspeichertreibertransistor 215a und den zweiten Zwischenspeicherübertragungstransistor 213b umfasst, als der zweite Puffereingangspfad RBIN2 bezeichnet wird.
  • Zwischenzeitlich wird der erste Zwischenspeicherübertragungstransistor 213a zum Zeitpunkt des Auslesens der Daten angeschaltet. Zu diesem Zeitpunkt wird eine Hauptabtastantwortspannung, die durch die Hauptabtastantworteinheit 217 zur Verfügung gestellt wird, selektiv an den Knoten N211 a der Hauptzwischenspeichereinheit 211 über den ersten Zwischenspeicherübertragungstransistor 213a selektiv angelegt.
  • Die Hauptabtastantworteinheit 217 wird durch den Hauptabtastknoten NSENM getrieben, um die Hauptabtastantwortspannung an die Zwischenspeicherübertragungseinheit 213 zu übertragen. In diesem Beispiel ist die Hauptabtastantwortspannung die Massespannung VSS und die Hauptabtastantworteinheit 217 umfasst einen Hauptabtastantworttransistor 217a, der mit einem Hauptabtastausgangstransistor 217b in Serie geschaltet ist. Der Hauptabtastantworttransistor 217a ist ein NMOS-Transistor, der in Abhängigkeit von Daten angesteuert wird, die in den Hauptabtastknoten NSENM geladen werden. Der Hauptabtastausgangstransistor 217b ist ein NMOS-Transistor, der durch das Hauptlesezwischenspeichersignal LCHM angesteuert wird und der einen Sourceanschluss aufweist, der mit der Massespannung VSS verbunden ist.
  • Wenn der Spannungspegel des Hauptabtastknotens NSENM nahe an der Versorgungsspannung VDD liegt, wird der Hauptabtastantworttransistor 217a angeschaltet. Gleichfalls wird angenommen, dass die erste interne Eingangsleitung IDI mit einem logischen H-Zustand innerhalb dieses Betriebsintervall aktiviert wird. In diesem Fall liefert der Hauptabtastausgangstransistor 217b die Hauptabtastantwortspannung in Form der Massespannung VSS an den Knoten N211a der Hauptzwischenspeichereinheit 211 über den ersten Zwischenspeicherübertragungstransistor 213a der Zwischenspeicherübertragungseinheit 213 in Abhängigkeit von dem Hauptlesezwischenspeichersignal LCHM. Dies bewirkt, dass der Hauptzwischenspeicherknoten NLATM Hauptzwischenspeicherdaten mit einem logischen H-Zustand speichert, die zu Daten (~VDD) des Hauptabtastknotens NSENM gehören.
  • Wenn andererseits der Spannungspegel des Hauptabtastknotens NSENM nahe an der Massespannung VSS liegt, wird der Hauptabtastantworttransistor 217a abgeschaltet. In diesem Fall hält die Hauptzwischenspeichereinheit 211 ihren momentan gespeicherten logischen Zustand gemäß einem Eingabedatenwert aufrecht, selbst wenn das Hauptlesezwischenspeichersignal LCHM auf einen logischen H-Zustand übergeht.
  • Die Pufferauswahleinheit 219 steuert die Verbindung des Hauptzwischenspeicherknotens NLATM mit dem Hauptabtastknoten NSENM. In diesem Beispiel umfasst die Pufferauswahleinheit 219 einen Pufferauswahltransistor 219a, der ein NMOS-Transistor ist und in Abhängigkeit von einem Pufferauswahlsignal PBSLT angesteuert wird. Wenn das Pufferauswahlsignal PBSLT auf einen logischen H-Zustand übergeht, werden Daten des Hauptzwischenspeicherknotens NLATM an den Hauptabtastknoten NSENM über den Pufferauswahltransistor 219a übertragen.
  • Die Hauptvorladeeinheit 230 lädt den Hauptabtastknoten NSENM auf ein vorbestimmte Hauptvorladespannung vor. In dieser Ausführungsform ist die Hauptvorladespannung die Versorgungsspannung VDD. Das heißt, dass der Hauptabtastknoten NSENM anfänglich auf die Versorgungsspannung VDD vorgeladen wird, um den Spannungspegel auf der Hauptbitleitung BLm wiederzugeben. Wenn in diesem Fall eine ausgewählte Speicherzelle MCsel eine angeschaltete Zelle ist, nimmt der Spannungspegel des Hauptabtastknotens NSENM auf die Massespannung VSS ab.
  • Wenn andererseits die ausgewählte Speicherzelle als eine abgeschaltete Zelle bestimmt wird, wird der Hauptabtastknoten NSENM auf der Versorgungsspannung VDD gehalten, obwohl, wie nachfolgend beschrieben wird, der Spannungspegel des Hauptabtastknotens NSENM auf die Massespannung VSS aufgrund von Operationen des Subzwischenspeicherblocks 300 abnehmen kann.
  • Die Hauptvorladeeinheit 230 dieses Beispiels umfasst einen Hauptvorladetransistor 230a. Der Hauptvorladetransistor 230a ist ein PMOS-Transistor, der einen Sourceanschluss aufweist, der mit der Versorgungsspannung VDD (beispielsweise 2,2V) verbunden ist und in Abhängigkeit von einem Hauptvorladesignal/PLOADM angesteuert wird.
  • Die Ausgangstreibereinheit 220 wird in Abhängigkeit von der Pufferauswahladresse Yp freigegeben und treibt eine interne Ausgangsleitung IDOUT auf eine vorbestimmte Ausgangstreiberspannung, die von den Hauptzwischenspeicherdaten abhängt, die in dem Hauptzwischenspeicherknoten NLATM gespeichert sind. Die interne Ausgangsleitung IDOUT ist elektrisch von dem Hauptzwischenspeicherknoten NLATM und den Puffereingangspfaden RBIN1 und RBIN2 isoliert. Daher wird ein unbeabsichtigtes Treiben des Hauptzwischenspeicherknotens NLATM bedingt durch Daten, die auf die interne Ausgangsleitung IDOUT geladen werden, verhindert.
  • In diesem Beispiel umfasst die Ausgangstreibereinheit 220 einen ersten Ausgangstreibertransistor 220a und einen zweiten Ausgangstreibertransistor 220b, die in Serie zwischen eine Ausgangstreiberspannung und die interne Ausgangsleitung IDOUT eingeschleift sind. Der erste Ausgangstreibertransistor 220a wird in Abhängigkeit von den Hauptzwischenspeicherdaten angesteuert, die in dem Hauptzwischenspeicherknoten NLATM der Hauptzwischenspeichereinheit 211 gespeichert sind. Der zweite Ausgangstreibertransistor 220b wird in Abhängigkeit von der Pufferauswahladresse Yp angesteuert. In diesem Beispiel ist die Ausgangstreiberspannung die Massespannung VSS.
  • In diesem Ausführungsbeispiel wird die interne Ausgangsleitung IDOUT auf die Massespannung VSS in Abhängigkeit von dem Übergang der Pufferauswahladresse Yp auf einen logischen H-Zustand getrieben, wenn die in dem Hauptzwischenspeicherknoten NLATM gespeicherten Hauptzwischenspeicherdaten einen logischen H-Zustand aufweisen.
  • Wenn andererseits die in dem Hauptzwischenspeicherknoten NLATM gespeicherten Hauptzwischenspeicherdaten einen logischen L-Zustand aufweisen, wird der erste Ausgangstreibertransistor 220a abgeschaltet.
  • In diesem Fall behält die interne Ausgangsleitung IDOUT ihren hohen Spannungszustand bei, unabhängig davon, ob sich der Spannungspegel der Pufferauswahladresse Yp auf einen logischen H-Zustand verändert. In diesem Beispiel ist der hohe Spannungszustand der internen Ausgangsleitung IDOUT die Versorgungsspannung VDD.
  • Nachfolgend wird auf 15 Bezug genommen, die ein Beispiel des Subzwischenspeicherblocks 300 von 11 zeigt. Der Subzwischenspeicherblock 300 liest während Leseoperationen den Spannungspegel der Subbitleitung BLs in Abhängigkeit von der Aktivierung des Sublesezwischenspeichersignals LCHS auf einen logischen H-Zustand und speichert die gelesenen Daten als Subzwischenspeicherdaten. In diesem Ausführungsbeispiel wird das Sublesezwischenspeichersignal LCHS auf einen logischen H-Zustand aktiviert, bevor die Programmierung eines zweiten Bitdatenwerts in die Speicherzelle Mcsel fertiggestellt ist, jedoch nachdem die Programmierung des ersten Bitdatenwerts in die Speicherzelle Mcsel fertiggestellt ist. In dieser Ausführungsform können die in dem Hauptpufferblock 200 gespeicherten Hauptzwischenspeicherdaten gekippt werden, um einem Datenwert zu entsprechen, der gerade aus der Speicherzelle Mcsel gelesen wird. Wenn jedoch die Subzwischenspeicherdaten einen logischen H-Zustand aufweisen, kann das Kippen der Hauptzwischenspeicherdaten blockiert werden.
  • Es sei angemerkt, dass der oben beschriebene Hauptpufferblock 200 seine volle Funktionalität aufweist, wenn er in einem einbit nichtflüchtigen Halbleiterspeicherbauelement eingesetzt wird, und dass die mehrbit Funktionalität einfach dadurch erzielt wird, dass der Subzwischenspeicherblock 300 hinzugefügt wird. Der Fachmann erkennt daraus, dass dies zu wesentlichen Entwurfs- und Herstellungsvorteilen führt. Diese Vorteile können noch gesteigert werden, wenn der Hauptpufferblock 200 und der Subzwischenspeicherblock 300 auf entgegengesetzten Seiten der Speicherzellenmatrix 100 angeordnet werden, wie dies in Ausführungsbeispielen der vorliegenden Erfindung beschrieben ist.
  • Der Subzwischenspeicherblock 300 von 15 umfasst einen Subabtastknoten NSENS, einen Subabtastzwischenspeichereinheit 310 und eine Subtreibereinheit 320. Bevorzugt umfasst der Subzwischenspeicherblock 300 weiterhin eine Subvorladeeinheit 330 und eine Subbitleitungsabschalteinheit 340. Die Subabtastzwischenspeichereinheit 310 umfasst eine Subzwischenspeichereinheit 311, eine Subzwischenspeicherinitialisierungseinheit 315 und eine Subabtastantworteinheit 317.
  • Die Subabtastknoten NSENS ist derart ausgebildet, dass er den Spannungspegel auf der Subbitleitung BLs abbildet und ist mit der Subbitleitung BLs durch die Subbitleitungsabschalteinheit 340 verbunden.
  • Die Subbitleitungsabschalteinheit 340 steuert die Verbindung der Subbitleitung BLs mit dem Subabtastknoten NSENS in Abhängigkeit von einem Subbitleitungsabschaltsignal BLSHFS. In diesem Beispiel umfasst die Subbitleitungsabschalteinheit 340 einen Subbitleitungsabschalttransistor 340a, der ein Niederspannungs-NMOS-Transistor ist, der in Abhängigkeit von dem Subbitleitungsabschaltsignal BLSHFS angesteuert wird.
  • Die Subabtastzwischenspeichereinheit 310 speichert Daten in einem Subzwischenspeicherknoten NLATS, die dem Spannungspegel des Subabtastknotens NSENS entsprechen. Hierbei werden die in dem Subzwischenspeicherknoten NLATS gespeicherten Daten als Subzwischenspeicherdaten bezeichnet.
  • Die Subzwischenspeicherinitialisierungseinheit 315 initialisiert die Subzwischenspeicherdaten in Abhängigkeit von einem Subzwischenspeicherinitialisierungssignal RST. In diesem Beispiel werden die Subzwi schenspeicherdaten des Subzwischenspeicherknotens NLATS mit Daten mit einem logischen H-Zustand initialisiert, wenn das Subzwischenspeicherinitialisierungssignal RST mit einem logischen H-Zustand aktiviert wird. Ebenfalls ist in diesem Beispiel der logischen H-Zustand des Subzwischenspeicherknotens NLATS die Versorgungsspannung VDD.
  • Die Subzwischenspeicherinitialisierungseinheit 315 umfasst beispielsweise einen Subzwischenspeicherinitialisierungstransistor 315a. Der Subzwischenspeicherinitialisierungstransistor 315a ist ein NMOS-Transistor, der in Abhängigkeit von dem Subzwischenspeicherinitialisierungssignal RST angesteuert wird und weist einen Sourceanschluss auf, der mit der Massespannung VSS verbunden ist.
  • Die Subzwischenspeichereinheit 311 speichert Daten in dem Subzwischenspeicherknoten NLATS, die dem Spannungspegel des Subabtastknotens NSENS entsprechen.
  • Die Subabtastantworteinheit 317 wird durch den Subabtastknoten NSENS getrieben, um eine Subabtastantwortspannung an die Subzwischenspeichereinheit 311 zu übertragen, und wird derart angesteuert, dass Daten, die dem Subabtastknoten NSENS entsprechen, in dem Subzwischenspeicherknoten NLATS gespeichert werden. In diesem Beispiel ist die Subabtastantwortspannung die Massespannung VSS und die Subabtastantworteinheit 317 umfasst einen Subabtastantworttransistor 317a und einen Subausgangsabtasttransistor 317b. Der Subabtastantworttransistor 317a ist ein NMOS-Transistor, der in Abhängigkeit von Daten angesteuert wird, die in dem Subabtastknoten NSENS gespeichert sind. Der Subausgangsabtasttransistor 317b ist ein NMOS-Transistor, der mit dem Subabtastantworttransistor 317a in Serie geschaltet ist und einen Sourceanschluss aufweist, der mit der Massespannung VSS verbunden ist. Die Subabtastantworteinheit 317 von 15 umfasst ebenfalls einen NMOS-Transistor 317c. Der NMOS- Transistor 317c wird durch Modellierung des ersten Zwischenspeicherübertragungstransistors 213a des Hauptpufferblocks 200 von 14 implementiert und wird durch die Versorgungsspannung VDD angesteuert.
  • Die Subvorladeeinheit 330 lädt den Subabtastknoten NSENS auf eine vorbestimmte Subvorladespannung vor. In diesem Beispiel ist die Subvorladespannung die Versorgungsspannung VDD und die Subvorladeeinheit 330 umfasst einen Subvorladetransistor 330a. Der Subvorladetransistor 330a ist ein PMOS-Transistor, der einen Sourceanschluss aufweist, der mit der Versorgungsspannung VDD verbunden ist, und wird in Abhängigkeit von einem Subvorladesignal/PLOADS angesteuert.
  • Die Subtreibereinheit 320 wird in Abhängigkeit von einem Verifikationslesesteuersignal VFY freigegeben, um den Subabtastknoten NSENS auf eine vorbestimmte Subtreiberspannung in Abhängigkeit von Subzwischenspeicherdaten, die in dem Subzwischenspeicherknoten NLATS gespeichert sind, zu treiben. In diesem Beispiel umfasst die Subtreibereinheit 320 einen ersten Subtreibertransistor 320a, der mit einem zweiten Subtreibertransistor 320b in Serie geschaltet ist, eine Subtreiberspannung und den Subabtastknoten NSENS. Der erste Subtreibertransistor 320a wird in Abhängigkeit von Subzwischenspeicherdaten angesteuert, die in dem Subzwischenspeicherknoten NLATS gespeichert sind. Das heißt, dass der erste Subtreibertransistor 320a angeschaltet wird, wenn die in dem Subzwischenspeicherknoten NLATS der Subzwischenspeichereinheit 311 gespeicherten Daten einen logischen Zustand N aufweisen. Der zweite Subtreibertransistor 320b wird in Abhängigkeit von dem Verifikationslesesteuersignal VFY angesteuert, um den Subabtastknoten NSENS auf die Subtreiberspannung zu treiben. In diesem Ausführungsbeispiel ist die Subtreiberspannung die Massespannung VSS, die mit dem Sourceanschluss des zweiten Subtreibertransistors 320b verbunden ist.
  • Im Betrieb des Subzwischenspeicherblocks 300 weist der Subabtastknoten NSENS eine Vorladeversorgungsspannung VDD auf, wenn die ausgewählte Speicherzelle MCsel als eine ausgeschaltete Zelle bestimmt wird. Weiterhin werden die Subzwischenspeicherdaten des Subzwischenspeicherknotens NLATS auf einen logischen L-Zustand in Abhängigkeit von dem Sublesezwischenspeichersignal LCHS gekippt. In diesem Fall behält der Subabtastknoten NSENS die Versorgungsspannung VDD, wenn das Verifikationslesesteuersignal VFY auf einen logischen H-Zustand übergeht.
  • Wenn andererseits die ausgewählte Speicherzelle MCsel als eine angeschaltete Zelle bestimmt wird, nimmt der Spannungspegel des Subabtastknotens NSENS auf die Massespannung VSS ab. In diesem Fall werden die Subzwischenspeicherdaten des Subzwischenspeicherknotens NLATS nicht gekippt und verbleiben stattdessen in ihrem anfänglichen H-Zustand, selbst wenn das Sublesezwischenspeichersignal LCHS mit einem logischen H-Zustand aktiviert wird. Zu diesem Zeitpunkt, wenn der Übergang des Verifikationslesesteuersignals VFY auf einen logischen H-Zustand stattfindet, wird der Subabtastknoten NSENS auf die Massespannung VSS getrieben. In diesem Fall treibt der Subabtastknoten NSENS, der auf die Massespannung VSS getrieben wird, den Hauptabtastknoten NSENM (14) des Hauptpufferblocks 200 auf die Massespannung VSS, wodurch das Kippen der Hauptzwischenspeicherdaten verhindert wird, die in dem Hauptzwischenspeicherknoten NLAT gespeichert sind.
  • 16 zeigt ein Schaltbild eines Beispiels des Seitenpufferdekodierers 700 von 11. Der Seitenpufferdekodierer 700 von 16 umfasst erste bis dritte Dekodierlogikgatter 701, 703 und 705, einen Inverter 706 und einen Dekodiertransistor 707.
  • Der Seitenpufferdekodierer 700 weist zwei primäre Funktionen auf. Zuerst überträgt der Seitenpufferdekodierer 700 selektiv Ausgangsdaten zur globalen Ausgangsleitung GDOUT, die zu Daten auf der internen Ausgangsleitung IDOUT gehören. Zweitens überträgt der Seitenpufferdekodierer 700 Daten zur ersten internen Eingangsleitung IDI und der zweiten internen Eingangsleitung nIDI, die zu Eingabedaten auf der ersten globalen Eingangsleitung GDI bzw. der zweiten globalen Eingangsleitung nGDI gehören.
  • Hierbei werden die y-Adresssignale Yq als Hauptauswahladressen und die y-Adresssignale Yr als Subauswahladressen bezeichnet. Das heißt, dass in dem zuvor beschriebenen Beispiel von 8 das nichtflüchtige Speicherbauelement 64 Seitenpufferdekodierer NWDE<63:0> umfasst. Die Seitenpufferdekodierer NWDE<63:0> werden individuell basierend auf einer Kombination der Hauptauswahladressen Yq<7:0> und der Subauswahladressen Yr<7:0> ausgewählt. Die Hauptauswahladressen Yq<7:0> werden zur Auswahl einer von acht Gruppen (mit jeweils acht Seitenpufferdekodierern) aus den 64 Seitenpufferdekodierern NWDE<63:0> verwendet und die Subauswahladressen Yr<7:0> werden zur Auswahl von einem der acht Seitenpufferdekodierer verwendet, die in der ausgewählten Gruppe enthalten sind. Wie bereits zuvor ausgeführt, werden die Pufferauswahladressen Yp<7:0> zur Auswahl von acht spezifischen Seitenpuffern (Hauptzwischenspeicherschaltkreise) verwendet, die zu dem ausgewählten Seitenpufferdekodierer gehören.
  • Erneut bezugnehmend auf 16, führt das erste Dekodierlogikgatter 701 eine logische Operation mit einer Hauptauswahladresse Yq und einer Subauswahladresse Yr aus und gibt das Ergebnis der logischen Operation als das Blockdekodiersignal/BLDEC aus. In diesem Beispiel ist das erste Dekodierlogikgatter 701 ein NAND-Gatter, welches eine NAND-Operation mit der Hauptauswahladresse Yq und der Subauswahladresse Yr ausführt und das Ergebnis der NAND-Operation als das Blockdekodiersignal/BLDEC ausgibt. Wenn in diesem Fall sowohl die Hauptauswahladresse Yq als auch die Subauswahladresse Yr mit einem logischen H-Zustand aktiviert sind, wird das Blockdekodiersignal/BLDEC mit einem logischen L-Zustand aktiviert.
  • Das zweite Dekodierlogikgatter 703 wird in Abhängigkeit von dem Blockdekodiersignal/BLDEC freigegeben und stellt Ergebnisse der logischen Operation auf der ersten internen Eingangsleitung IDI gemäß Daten auf der ersten globalen Eingangsleitung GDI zur Verfügung. In diesem Beispiel ist das zweite Dekodierlogikgatter 703 ein NOR-Gatter, welches eine NOR-Operation mit dem Blockdekodiersignal/BLDEC und der ersten globalen Eingangsleitung GDI ausführt. In diesem Fall invertiert das zweite Dekodierlogikgatter 703 die Daten auf der ersten globalen Eingangsleitung GDI und stellt das invertierte Ergebnis auf der ersten internen Eingangsleitung IDI zur Verfügung, wenn das Blockdekodiersignal/BLDEC einen logischen L-Zustand aufweist, d.h. wenn sowohl die Hauptauswahladresse Yq als auch die Subauswahladresse Yr einen logischen H-Zustand aufweisen.
  • Das dritte Dekodierlogikgatter 705 wird in Abhängigkeit von dem Blockdekodiersignal/BLDEC freigegeben und stellt Ergebnisse der logischen Operation auf der zweiten internen Eingangsleitung nIDI gemäß Daten auf der zweiten globalen Eingangsleitung nGDI zur Verfügung. In diesem Beispiel ist das dritte Dekodierlogikgatter 705 ein NOR-Gatter, welches eine NOR-Operation mit dem Blockdekodiersignal/BLDEC und der zweiten globalen Eingangsleitung nGDI ausführt. In diesem Fall invertiert das dritte Dekodierlogikgatter 705 Daten auf der zweiten globalen Eingangsleitung nGDI und stellt die invertierten Daten auf der zweiten internen Eingangsleitung nIDI zur Verfügung, wenn das Blockdekodiersignal/BLDEC einen logischen L-Zustand aufweist, d.h. wenn sowohl die Hauptauswahladresse Yq als auch die Subauswahladresse Yr einen logischen H-Zustand aufweisen.
  • Der Inverter 706 invertiert das Blockdekodiersignal/BLDEC, um den Dekodiertransistor 707 anzusteuern. Folglich gibt in diesem Beispiel der Dekodiertransistor 707 Daten auf der internen Ausgangsleitung IDOUT an die globale Ausgangsleitung GDOUT aus, wenn das Blockdekodiersignal/BLDEC mit einem logischen L-Zustand aktiviert wird.
  • Programmier-, Lese- und Löschbetriebsarten gemäß Ausführungsformen der Erfindung werden nachfolgend detailliert beschrieben. In der nachfolgenden Diskussion sollte gleichzeitig eine Bezugnahme auf die 8 bis 16 erfolgen. Aus Gründen der Übersichtlichkeit wird auch auf 17 Bezug genommen, in der ein Diagramm gezeigt ist, das alle zuvor beschriebenen Schaltkreise in Bezug auf ein einzelnes Paar von geraden und ungeraden Bitleitungen BLo und BLe zeigt. In 17 werden Signal- und Knotenbezeichnungen verwendet, die denen der vorhergehenden Figuren entsprechen, folglich erfolgt eine Bezugnahme auf die vorhergehenden Beschreibungen in Bezug auf die Verbindungen von Elementen in 17.
  • 18A und 18B zeigen Zeitablaufsdiagramme grundlegender Signal- und Knotenspannungen während der Programmierung des ersten Datenbitwerts, d.h. des niederwertigsten Bits (LSB) eines mehrbittigen nichtflüchtigen Halbleiterspeicherbauelements gemäß einer Ausführungsform der vorliegenden Erfindung. Diese Programmiersequenz wird als die Programmierbetriebsart LSBPG des ersten Datenbitwerts LSB bezeichnet.
  • Aus Gründen der Beschreibung sind 18A und 18B jeweils in acht LSBPG-Intervalle aufgeteilt, nämlich in ein Seitenpuffereinstellungsintervall, nachfolgend als LSBPG1-Intervall bezeichnet, in ein Datenladeintervall, nachfolgend als LSBPG2-Intervall bezeichnet, in ein Hochspannungsfreigabeintervall, nachfolgend als ein LSBPG3-Intervall bezeich net, in ein Bitleitungseinstellungsintervall, nachfolgend als LSBPG4-Intervall bezeichnet, in ein Programmierausführungsintervall, nachfolgend als LSBPG5-Intervall bezeichnet, in ein Erholungsintervall, nachfolgend als ein LSBPG6-Intervall bezeichnet, in ein Verifikationsleseintervall, nachfolgend als LSBPG7-Intervall bezeichnet und in ein Verifikationsabtastintervall, nachfolgend als LSBPG8-Intervall bezeichnet.
  • Während der Intervalle LSBPG1 bis LSBPG8 sind das Subvorladesignal/PLOADS, das Sublesezwischenspeichersignal LCHS, das Verifikationslesesteuersignal VFY und das Subzwischenspeicherinitialisierungssignal RST jeweils inaktiv. Es wird daher wirksam verhindert, dass der Subzwischenspeicherblock 300 den Hauptabtastknoten NSENM beeinflusst.
  • Während des LSBPG1-Intervalls wird der Hauptzwischenspeicherknoten NLATM auf einen Programmiersperrzustand eingestellt, bevor extern angelegte Daten geladen werden, d.h. in diesem Beispiel wird der Spannungspegel des Hauptzwischenspeicherknotens NLATM auf einen logischen H-Zustand eingestellt. Hierbei bezeichnet der Begriff "Programmiersperrzustand" einen Zustand, in dem eine Programmierausführung in Bezug auf die extern angelegten Daten nicht benötigt wird. Wenn in diesem Beispiel Daten mit einem logischen Wert von "1" extern angelegt werden, wird die Ausführung der Programmierung nicht benötigt.
  • Während des LSBPG1-Intervalls befindet sich die Pufferauswahladresse Yp in einem logischen H-Zustand, wodurch der Zwischenspeichertreibertransistor 215a angeschaltet wird. Weiterhin sind sowohl die Hauptauswahladresse Yq als auch die Subauswahladresse Yr in einem logischen H-Zustand, wodurch das Blockdekodiersignal/BLDEC mit einem logischen L-Zustand aktiviert wird. In diesem Beispiel weist die erste globale Eingangsleitung GDI einen aktiven Puls mit einem logischen L-Zustand auf und die zweite globale Eingangsleitung nGDI weist einen logischen H-Zustand auf. Folglich weist die erste interne Eingangslei tung IDI einen aktiven Puls mit einem logischen H-Zustand auf und die zweite interne Eingangsleitung nIDI weist einen logischen L-Zustand auf. Der erste Zwischenspeicherübertragungstransistor 213a wird folglich kurzzeitig angeschaltet und der zweite Zwischenspeicherübertragungstransistor 213b ist abgeschaltet. In dieser Weise wird der Hauptzwischenspeicherknoten NLATM auf den Programmiersperrzustand eingestellt, d.h. auf einen logischen H-Zustand.
  • In dem LSBPG2-Intervall werden extern angelegte Daten in den Hauptzwischenspeicherknoten NLATM geladen, bevor die ausgewählte Speicherzelle MCsel programmiert wird. Wenn die Eingangsdaten einen logischen Wert "0" aufweisen, wird ein logischer L-Zustand als Hauptzwischenspeicherdaten in dem Hauptzwischenspeicherknoten NLATM gespeichert. Wenn dahingegen die Eingangsdaten einen logischen Wert von "1" aufweisen, wird ein logischer H-Zustand als die Hauptzwischenspeicherdaten in dem Hauptzwischenspeicherknoten NLATM gespeichert.
  • In dem LSBPG2-Intervall weist die Pufferauswahladresse Yp einen logischen H-Zustand auf. Weiterhin weisen sowohl die Hauptauswahladresse Yq als auch die Subauswahladresse Yr einen logischen H-Zustand auf, wodurch das Blockdekodiersignal/BLDEC einen logischen L-Zustand aufweist. Zu diesem Zeitpunkt wird die erste globale Eingangsleitung GDI oder die zweite globale Eingangsleitung nGDI auf einen logischen H-Zustand geändert.
  • Das heißt, wenn die Eingabedaten einen logischen L-Zustand aufweisen, wird die zweite globale Eingangsleitung nGDI auf einen logischen L-Zustand verändert, die erste interne Eingangsleitung IDI weist einen logischen L-Zustand auf und die zweite interne Eingangsleitung nIDI wird auf einen logischen H-Zustand verändert. Folglich werden Daten mit einem logischen L-Zustand in dem Zwischenspeicherknoten NLATM gespeichert.
  • Wenn andererseits Eingabedaten einen logischen H-Zustand aufweisen, wird die erste globale Eingangsleitung GDI auf einen logischen L-Zustand verändert. Als Folge hiervon befindet sich die zweite interne Eingangsleitung nIDI in einem logischen L-Zustand und die erste interne Eingangsleitung IDI wird auf einen logischen H-Zustand verändert. Folglich werden Daten mit einem logischen H-Zustand in dem Zwischenspeicherknoten NLATM gespeichert.
  • Während des LSBPG3-Intervalls werden Hochspannungspumpschaltkreise des mehrbit nichtflüchtigen Speicherbauelements freigegeben. Diese nicht gezeigten Schaltkreise erzeugen die unterschiedlichen Betriebsversorgungsspannungen mit Spannungspegeln, die VDD überschreiten. In diesem Ausführungsbeispiel umfassen die Hochspannungspumpschaltkreise Schaltkreise zur Erzeugung einer Programmierspannung VPGM (beispielsweise 20V), einer Durchlassspannung VPASS (beispielsweise 7V bis 9V) und einer Lesespannung VREAD (beispielsweise 5V). Weiterhin können die Hochspannungspumpschaltkreise einen Schaltkreis zur Erzeugung einer nicht gezeigten Anhebespannung VPP enthalten, die durch den Zeilendekodierer 600 verwendet wird. Beispielsweise beträgt die Versorgungsspannung VDD in diesem Ausführungsbeispiel ca. 2,2V.
  • In dem LSBPG4-Intervall wird die Spannung auf der geraden Bitleitung BLe der ausgewählten Speicherzelle MCsel auf einen Pegel eingestellt, der Daten entspricht, die in dem Hauptzwischenspeicherknoten NLATM gespeichert sind. Das heißt, dass die gerade Bitleitung BLe auf einen Spannungspegel nahe der Versorgungsspannung VDD eingestellt wird, wenn Daten mit einem logischen Wert von "1" programmiert werden. Wenn Daten mit einem logischen Wert von "0" programmiert werden, wird die gerade Bitleitung BLe auf einen Spannungspegel nahe der Massespannung VSS eingestellt. Weiterhin wird die ungerade Bitleitung BLo, die nicht mit der ausgewählten Speicherzelle MCsel verbunden ist, d.h. eine nicht selektierte Bitleitung, auf den Programmiersperrzustand eingestellt.
  • Im Detail werden die Spannungspegel von Steuersignalen SHLDHeM/SHLDHeS temporär auf die Lesespannung VREAD angehoben und die Spannungen der Steuersignale SHLDHoM/SHLDHoS werden auf die Lesespannung VREAD angehoben. Folglich stellt sich auf der geraden Bitleitung BLe und der ungeraden Bitleitung BLo ein Spannungspegel gemäß der Versorgungsspannung VDD ein.
  • Die Spannungspegel der Steuersignale BLSLTeM/BLSLTeS und des Hauptabtastknotenblocksignals SOBLK werden ebenfalls auf die Lesespannung VREAD erhöht und der Spannungspegel des Hauptbitleitungsabschaltsignals BLSHFM wird auf eine Spannung VDD+Vt1 angehoben. Im vorliegenden Beispiel beträgt die Spannung Vt1 ca. 1,5V.
  • Nach dem Ablauf eines vorbestimmten Zeitintervalls innerhalb des LSBPG4-Intervalls wird der Spannungspegel der Steuersignale SHLDHeM/SHLDHeS erneut auf die Massespannung VSS erniedrigt. Danach wird er auf eine fünfte Spannung verändert, kurz nachdem das Pufferauswahlsignal PBSLT anfänglich auf eine erste Referenzspannung VREF1 geändert wird. Bei diesem Ausführungsbeispiel beträgt die erste Referenzspannung VREF1 ca. 1,3V und die fünfte Spannung ist gleich VDD+Vt1.
  • Als Folge dieser Operationen werden Daten, die in dem Hauptzwischenspeicherknoten NLATM gespeichert sind, zur geraden Bitleitung BLe übertragen, die mit der ausgewählten Speicherzelle MCsel verbunden ist. Wenn die in dem Hauptzwischenspeicherknoten NLATM gespeicher ten Daten einen logischen L-Zustand aufweisen, wird die Spannung der geraden Bitleitung BLe 0V. Wenn andererseits die in dem Hauptzwischenspeicherknoten NLATM gespeicherten Daten einen logischen H-Zustand aufweisen, behält die gerade Bitleitung BLe den Versorgungsspannungspegel VDD.
  • Das LSBPG5-Intervall wird nachfolgend ausgeführt, während dem die LSB-Daten, die zu der geraden Bitleitung BLe übertragen werden, in der ausgewählten Speicherzelle MCsel gespeichert werden. D.h., dass wenn das LSB einen logischen Wert "1" aufweist und folglich der Spannungspegel der geraden Bitleitung BLe nahe bei der Versorgungsspannung VDD liegt, der Programmiersperrzustand aufrecht erhalten wird. Im Gegensatz hierzu wird die ausgewählte Speicherzelle MCsel als Folge eines F-N-Tunnels programmiert, wenn das LSB "0" ist und folglich der Spannungspegel der geraden Bitleitung BLe nahe bei der Massespannung VSS liegt.
  • Insbesondere wird die Durchlassspannung VPASS kurz an eine ausgewählte Wortleitung WL für eine vorbestimmte Zeitdauer angelegt und danach wird die Programmierspannung VPGM, welche eine dritte Spannung ist, an die ausgewählte Wortleitung WL angelegt. Wie vorher bereits ausgeführt, ermöglicht die Programmierspannung VPGM die Programmierung von Daten in die ausgewählte Speicherzelle MCsel in Abhängigkeit von dem Spannungspegel auf der geraden Bitleitung BLe. Zusätzlich wird die Durchlassspannung VPASS an die verbleibenden, nicht ausgewählten Wortleitungen WL angelegt, wodurch die nicht ausgewählten Speicherzellen MC programmiergesperrt sind und ihren momentanen Zustand beibehalten.
  • Während der LSBPG5-Intervalls wird auch die Kettenauswahlleitung SSL auf den Versorgungsspannungspegel VDD geändert, die Masseauswahlleitung GSL verbleibt auf der Massespannung VSS und die ge meinsame Sourceleitung CSL verbleibt auf einer Spannung von ca. 1,5V.
  • Nachfolgend wird das LSBPG6-Intervall ausgeführt, in dem die Wortleitungen WL, die Bitleitungen BL, BLe und BLo und der Abtastknoten NSENM auf die Massespannung VSS entladen werden.
  • D.h., dass während des LSBPG6-Intervalls die Steuersignale SHLDLeM/SHLDLeS und die Steuersignale SHLDLoM/SHLDLoS aktiviert werden und die Steuersignale BLSLTeM/BLSLTeS, das Hauptabtastknotenblocksignal SOBLKM und das Hauptbitleitungsabschaltsignal BLSHFM auf den Versorgungsspannungspegel VDD geändert werden. Folglich werden die Bitleitungen BL, BLe und BLo und der Abtastknoten NSENM auf die Massespannung VSS entladen. Weiterhin werden die Spannungen der ausgewählten und der nicht ausgewählten Wortleitungen auf die Massespannung VSS gebracht.
  • Weiterhin wird das Pufferauswahlsignal PBSLT auf die Massespannung VSS geändert, um die Bitleitung BL elektrisch von dem Hauptzwischenspeicherknoten NLATM zu isolieren.
  • Das LSBPG7-Intervall wird nachfolgend ausgeführt, um die in die Speicherzelle MCsel programmierten Daten abzutasten bzw. zu verifizieren. Dies wird vereinfacht dadurch ausgeführt, dass eine erste Leseverifikationsspannung VF1 an die ausgewählte Wortleitung WL während einer Leseverifikationsbetriebsart angelegt wird.
  • Die spezifischen, während des LSBPG7-Intervalls durchgeführten Operationen sind im Wesentlichen gleich wie diejenigen, die während einer nachfolgend beschriebenen normalen Lesebetriebsart ausgeführt werden. D.h., dass sich das LSBPG7-Intervall von der normalen Lesebetriebsart nur dadurch unterscheidet, dass lediglich eine einzige Lesese quenz bei einer Verifikationslesespannung VF1 in Bezug auf die ausgewählte Wortleitung WLn-1 ausgeführt wird und das Rücksetzen des Hauptzwischenspeicherknotens NLATM unterbleiben kann. Da die verbleibenden, während des LSBPG7-Intervalls durchgeführten Operationen gleich sind, wie die in der nachfolgend beschriebenen Lesebetriebsart, wird eine diesbezügliche detaillierte Beschreibung weggelassen, um Redundanzen zu vermeiden.
  • Das LSBPG8-Intervall wird nachfolgend ausgeführt, in dem bestimmt wird, ob die ausgewählte Speicherzelle MCsel ordnungsgemäß programmiert wurde. Dies wird unter Verwendung der in dem Hauptzwischenspeicherknoten NLATM während des LSBPG7-Intervalls gespeicherten Daten durchgeführt.
  • D.h., dass während des LSBPG8-Intevalls Daten mit einem logischen L-Zustand auf der globalen Ausgangsleitung GDOUT ausgegeben werden, wodurch ein Freigabesignal erzeugt wird, wenn die in dem Hauptzwischenspeicherknoten NLATM gespeicherten Daten einen logischen H-Zustand aufweisen. Wenn andererseits die Daten in dem Zwischenspeicherknoten NLATM einen logischen L-Zustand aufweisen, werden Daten mit einem logischen H-Zustand auf der globalen Ausgangsleitung GDOUT ausgegeben, wodurch ein Fehlersignal erzeugt wird.
  • Wenn während des LSBPG8-Intervalls ein Fehlersignal erzeugt wird, wird eine Programmschleife von dem LSBPG4-Intervall bis zu dem LSBPG8-Intervall solange wiederholt, bis ein Freigabesignal erzeugt wird. Wenn das Freigabesignal erzeugt wird, ist die LSBPG-Programmierbetriebsart fertiggestellt.
  • 19A bis 19C zeigen Zeitablaufsdiagramme von Signalen und Knotenspannungen während einer Programmierung des zweiten Datenbitwertes, d.h. des MSB eines mehrbit nichtflüchtigen Halbleiterbauele ments gemäß einer Ausführungsform der Erfindung. Diese Programmiersequenz wird als Programmierbetriebsart MSBPG des zweite Datenbitwerts MSB bezeichnet.
  • Aus Gründen der Beschreibung sind die 19A bis 19C jeweils in mehrere Intervalle aufgeteilt, nämlich in ein Seitenpuffereinstellintervall, nachfolgend als MSBPG1-Intervall bezeichnet, in ein Datenladeintervall, nachfolgend als MSBPG2-Intervall bezeichnet, in ein initiales Leseintervall, nachfolgend als MSBPG-X-Intervall bezeichnet, in ein Hochspannungsfreigabeintervall, nachfolgend als MSBPG3-Intervall bezeichnet, in ein Bitleitungseinstellintervall, nachfolgend als MSBPG4-Intervall bezeichnet, in ein Programmierausführungsintervall, nachfolgend als MSBPG5-Intervall bezeichnet, in ein Erholungsintervall, nachfolgend als MSBPG6-Intervall bezeichnet, in ein Verifikationsleseintervall, nachfolgend als MSBPG7-Intervall bezeichnet, und in ein Verifikationsabtastintervall, nachfolgend als MSBPG8-Intervall bezeichnet. Das MSBPG7-Intervall der 19A bis 19C wird zusätzlich in ein erstes Verifikationsleseintervall, nachfolgend als MSBPG7A-Intervall bezeichnet, und in ein zweites Verifikationsleseintervall aufgeteilt, das nachfolgend als MSBPG7B-Intervall bezeichnet wird.
  • Die Intervalle MSBPG1 bis MSBPG6, bis auf das MSBPG-X-Intervall, der MSBPG-Betriebsart gleichen den Intervallen LSBPG1 bis LSBPG6 der LSBPG-Betriebsart. Folglich wird auf eine detaillierte Beschreibung dieser Intervalle verzichtet, um Redundanzen zu vermeiden.
  • Wie in 19A bis 19C gezeigt, wird das initiale Leseintervall MSBPG-X zwischen den Intervallen MSBPG2 und MSBPG3 ausgeführt. Im MSBPG-X-Intervall wird der zuvor in die Speicherzelle MCsel programmierte erste Bitdatenwert gelesen und Subzwischenspeicherdaten, die zu dem gelesenen Datenwert gehören, werden in dem Subzwischenspeicherknoten NLATS des Subzwischenspeicherblocks 300 gespei chert. D.h., dass die erste Lesespannung VR1 mit einem Pegel von 0V an eine Wortleitung WL1 der ausgewählten Speicherzelle MCsel angelegt wird und eine hohe Spannung VREAD an die Wortleitungen WL<n:2> der nicht ausgewählten Speicherzellen MC angelegt wird. Danach werden die Subzwischenspeicherdaten, die in dem Subzwischenspeicherknoten NLATS gespeichert sind, auf einen logischen L-Zustand in Abhängigkeit von dem Sublesezwischenspeichersignal LCHS gekippt (tMP1), wenn der in die Speicherzelle MCsel programmierte erste Bitdatenwert LSB "0" ist. Wenn andererseits der erste Bitdatenwert LSB, der in die Speicherzelle MCsel programmiert wurde, einen logischen Wert "1" aufweist, behalten die in dem Subzwischenspeicherknoten NLATS gespeicherten Subzwischenspeicherdaten einen logischen H-Zustand bei. Die Intervalle MSBPG3 bis MSBPG6 werden nachfolgend sequentiell ausgeführt, wobei diese Intervalle im Wesentlichen gleich sind wie die Intervalle LSBPG3 bis LSBPG6, wie oben bereits ausgeführt.
  • Danach wird das erste Verifikationsleseintervall MSBPG7A ausgeführt. Während des MSBPG7A-Intervalls wird die zweite Verifikationslesespannung VF2 mit einem Pegel von 1,3V an die Wortleitung WL1 der ausgewählten Speicherzelle MCsel angelegt.
  • Für einen Fall, bei dem die Speicherzelle MCsel auf den ersten Datenzustand "11" oder den zweiten Datenzustand "10" programmiert ist, nimmt der Spannungspegel des Hauptabtastknotens NSENM auf die Massespannung VSS ab. Folglich werden die Hauptzwischenspeicherdaten nicht gekippt und behalten ihren logischen H-Zustand wie während des MSBPG2-Intervalls bei.
  • Für einen Fall, bei dem die Speicherzelle MCsel auf den dritten Datenzustand "00" programmiert wird, bleibt der Spannungspegel des Hauptabtastknotens NSENM auf der Versorgungsspannung VDD. Folglich werden die Hauptzwischenspeicherdaten von einem logischen L-Zustand auf einen logischen H-Zustand gekippt.
  • Für einen Fall, bei dem die Speicherzelle MCsel auf den vierten Datenzustand "01" programmiert wird, weisen die in dem Subzwischenspeicherknoten NLATS gespeicherten Subzwischenspeicherdaten einen logischen H-Zustand auf. Der Spannungspegel des Hauptabtastknotens NSENM nimmt daher in Abhängigkeit von dem Verifikationslesesteuersignal VFY auf die Massespannung VSS ab. Folglich werden die Hauptzwischenspeicherdaten nicht gekippt, sondern behalten ihren logischen L-Zustand wie in dem MSBPG2-Intervall bei.
  • Nachfolgend wird das zweite Verifikationsleseintervall MSBPG7B ausgeführt. Während des zweiten Verifikationsleseintervalls MSBPG7B wird die dritte Verifikationslesespannung VF3 mit 2,3V an die Wortleitung WL1 der ausgewählten Speicherzelle MCsel angelegt.
  • Für den Fall, dass die Speicherzelle MCsel auf den vierten Datenzustand "01" programmiert ist, bleibt der Spannungspegel des Hauptabtastknotens NSENM auf der Versorgungsspannung VDD. Folglich werden die Nauptzwischenspeicherdaten von einem logischen L-Zustand auf einen logischen H-Zustand gekippt. Andernfalls behalten die Hauptzwischenspeicherdaten ihren momentanen Zustand.
  • Wenn der erste bis vierte Datenzustand ordnungsgemäß in der Speicherzelle MCsel gespeichert wurde, weisen die Hauptzwischenspeicherdaten am Ende des MSBPG7B-Intervalls einen logischen H-Zustand auf. Folglich werden auf der internen Ausgangsleitung IDOUT und auf der globalen Ausgangsleitung GDOUT jeweils Daten mit einem logischen L-Zustand ausgegeben, wodurch eine Freigabebedingung angezeigt wird. Wenn dahingegen der gewünschte Datenzustand nicht ordnungsgemäß programmiert wurde, weisen die Hauptzwischenspei cherdaten einen logischen L-Zustand auf. Folglich werden auf der internen Ausgangsleitung IDOUT und auf der globalen Ausgangsleitung GDOUT Daten ausgegeben, die einen Fehlerzustand anzeigen, d.h. einen logischen H-Zustand aufweisen.
  • Nachfolgend werden zwei Typen von Fehlerzuständen beschrieben, nämlich eine dritte Datenzustandsfehlerprogrammieroperation und eine vierte Datenzustandsfehlerprogrammieroperation. Die dritte Datenzustandsfehlerprogrammieroperation behandelt den Fall, bei dem die Speicherzelle MCsel, die ausgehend von dem zweiten Datenzustand "10" in den dritten Datenzustand "00" programmiert werden soll, immer noch eine Schwellenspannung aufweist, die kleiner ist als die zweite Verifikationsspannung VF2. Die vierte Datenzustandsfehlerprogrammieroperation behandelt den Fall, bei dem die Speicherzelle MCsel, die ausgehend von dem ersten Datenzustand "11" in den vierten Datenzustand "01" programmiert werden soll, eine Schwellenspannung aufweist, die niedriger als die dritte Verifikationsspannung VF3 ist.
  • 19C zeigt ein Zeitablaufsdiagramm von diesbezüglichen Knoten- und Signalspannungen für die oben beschriebene dritte Datenzustandsfehlerprogrammieroperation.
  • Wie in 19C gezeigt, werden Hauptzwischenspeicherdaten mit einem logischen L-Zustand in dem Hauptzwischenspeicherknoten NLATM gespeichert, da der eingegebene zweite Bitdatenwert während des MSBPG2-Intervalls einen logischen Wert "0" aufweist. Da weiterhin die ausgewählte Speicherzelle MCsel während des ersten und des zweiten Verifikationsleseintervalls MSBPG7A und MSBPG7B angeschaltet wird, nimmt der Spannungspegel des Hauptabtastknotens NSENM auf die Massespannung VSS ab. Folglich werden die Hauptzwischenspeicherdaten nicht gekippt, sondern behalten ihren logischen L-Zustand wie während des MSBPG2-Intervalls bei.
  • Bei der dritten Datenzustandsfehlerprogrammieroperation weisen die Hauptzwischenspeicherdaten auch nach der Beendigung des ersten und des zweiten Verifikationsleseintervalls MSBPG7A und MSBPG7B noch einen logischen L-Zustand auf. Während des nachfolgenden MSBPG8-Intervalls behalten die interne Ausgangsleitung IDOUT und die globale Ausgangsleitung GDOUT ihren logischen H-Zustand bei, um eine Erkennung des Datenprogrammierfehlers zu ermöglichen.
  • Wenn ein Fehlersignal erzeugt wird, wird die Programmschleife, beginnend von dem MSBPG4-Intervall bis zu dem MSBPG8-Intervall, so lange wiederholt, bis in dem MSBPG8-Intervall ein Freigabesignal erzeugt wird, wobei zu diesem Zeitpunkt die MSBPG-Programmierbetriebsart fertiggestellt ist.
  • 19C zeigt diesbezügliche Knoten- und Signalspannungen für die oben beschriebene vierte Datenzustandsfehlerprogrammieroperation.
  • Bezugnehmend auf 19C werden Hauptzwischenspeicherdaten mit einem logischen L-Zustand in dem Hauptzwischenspeicherknoten NLATM gespeichert, da während des MSBPG2-Intervalls der zweite Bitdatenwert "0" ist. Da weiterhin ein in die Speicherzelle MCsel programmierter erster Bitdatenwert LSB während des anfänglichen Leseintervalls MSBPG-X "1" ist, bleiben die in dem Subzwischenspeicherknoten NLATS gespeicherten Subzwischenspeicherdaten auf einem logischen H-Zustand.
  • Während des ersten Verifikationsleseintervalls MSBPG7A nimmt der Spannungspegel des Hauptabtastknotens NSENM auf die Massespannung VSS in Abhängigkeit von dem Verifikationslesesteuersignal VFY ab. Folglich werden die Hauptzwischenspeicherdaten nicht gekippt, sondern behalten ihren logischen L-Zustand wie im MSBPG2-Intervall bei.
  • Da die ausgewählte Speicherzelle MCsel selbst während des zweiten Verifikationsleseintervalls MSBPG7B als eine angeschaltete Zelle bestimmt wird, nimmt der Spannungspegel des Hauptabtastknotens NSENM auf die Massespannung VSS ab. Folglich werden die Hauptzwischenspeicherdaten nicht gekippt, sondern behalten ihren logischen L-Zustand wie im MSBPG2-Intervall bei.
  • Wie oben beschrieben, weisen bei der vierten Datenzustandsfehlerprogrammieroperation die Hauptzwischenspeicherdaten auch noch nach dem ersten und dem zweiten Verifikationsleseintervall MSBPG7A und MSBPG7B einen logischen L-Zustand auf. Folglich bleiben während des nachfolgenden MSBPG8-Intervalls die interne Ausgangsleitung IDOUT und die globale Ausgangsleitung GDOUT auf einem logischen H-Zustand, wodurch ein Datenprogrammierfehler angezeigt wird.
  • Wenn ein Fehlersignal erzeugt wird, wird die Programmierschleife beginnend von dem MSBPG4-Intervall bis zu dem MSBPG8-Intervall solange wiederholt, bis während des MSBPG8-Intervalls ein Freigabesignal erzeugt wird, wobei zu diesem Zeitpunkt die MSBPG-Programmierbetriebsart fertiggestellt ist.
  • 20A und 20B zeigen Flussdiagramme zur Verdeutlichung eines Verfahrens zur Programmierung eines mehrbit nichtflüchtigen Halbleiterspeicherbauelements gemäß einer Ausführungsform der Erfindung.
  • In einem Schritt S1010 wird eine ausgewählte Speicherzelle MCsel mit einem extern angelegten ersten Bitdatenwert LSB programmiert.
  • Danach werden in einem Schritt S1030 Hauptzwischenspeicherdaten, die zu einem zweiten Bitdatenwert gehören, in dem Hauptzwischenspeicherknoten NLATM gespeichert. Im Falle einer vierten Datenzustandsfehlerprogrammieroperation werden Daten mit einem logischen L-Zustand in dem Hauptzwischenspeicherknoten NLATM gespeichert.
  • In einem anfänglichen bzw. initialen Lesespeicherschritt S1050 wird die in dem ersten Bitprogrammierschritt S1010 programmierte Speicherzelle MCsel auf eine erste Referenzspannung getrieben, wodurch eine Steueroperation ausgeführt wird, bei der Subzwischenspeicherdaten, die zu dem ersten Bitdatenwert gehören, in dem Subzwischenspeicherblock 300 gespeichert werden. Die erste Referenzspannung wird dazu verwendet, die erste Schwellenspannungsgruppe von der zweiten Schwellenspannungsgruppe zu unterscheiden und ist bevorzugt die erste Lesespannung VR1.
  • Für den Fall der vierten Datenzustandsfehlerprogrammieroperation ist die durch die erste Lesespannung VR1 ausgelesene Speicherzelle MCsel einen angeschaltete Zelle. Folglich werden Subzwischenspeicherdaten mit einem logischen H-Zustand, die zu dem ersten Bitdatenwert des ersten Datenzustands gehörigen, in dem Subzwischenspeicherknoten NLATS des Subzwischenspeicherblocks 300 gespeichert.
  • Der initiale Lesespeicherschritt S1050 umfasst einen Subzwischenspeicherinitialisierungsschritt S1051, einen initialen Leseschritt S1053 und einen Subzwischenspeicherspeicherschritt S1055.
  • In dem Subzwischenspeicherinitialisierungsschritt S1051 werden die Subzwischenspeicherdaten auf einen logischen H-Zustand initialisiert.
  • In einem initialen Leseschritt S1053 wird die Speicherzelle MCsel, die in dem ersten Bitprogrammierschritt S1010 programmiert wurde, getrieben, um den ersten Bitdatenwert auf der Bitleitung BL abzubilden. Hierbei umfasst der initiale Leseschritt S1053 einen ersten Referenzspannungstreiberschritt S1053a und einen Bitleitungsabbildungsschritt S1053b.
  • In dem ersten Referenzspannungstreiberschritt S1053a wird die Speicherzelle MCsel auf die erste Referenzspannung getrieben. Wenn der erste Bitdatenwert "1" ist, wird die Speicherzelle MCsel angeschaltet. Wenn dahingegen der erste Bitdatenwert "0" ist, wird die Speicherzelle MCsel abgeschaltet.
  • In dem Bitleitungsabbildungsschritt S1053b wird der in dem ersten Referenzspannungstreiberschritt S1053a gelesene erste Bitdatenwert auf der Bitleitung BL abgebildet bzw. wiedergegeben, d.h. der Subbitleitung BLs. Wenn der erste Bitdatenwert "1" ist, nimmt der Spannungspegel der Subbitleitung BLs auf die Massespannung VSS ab. Wenn andernfalls der erste Bitdatenwert "0" ist, verbleibt die Subbitleitung BLs auf ihrem vorgeladenen Spannungspegel.
  • Der Subzwischenspeicherspeicherschritt S1055 umfasst einen Subzwischenspeicherkippschritt S1055a, bei dem die Subzwischenspeicherdaten in Abhängigkeit von dem Spannungspegel der Subbitleitung BLs gekippt werden, wobei dieser dem Spannungspegel der Bitleitung BL entspricht. D.h., dass die Subzwischenspeicherdaten ihren logischen H-Zustand beibehalten, wenn ein erster Bitdatenwert "1" ist. Wenn jedoch der erste Bitdatenwert "0" ist, werden die Subzwischenspeicherdaten von einem logischen H-Zustand auf einen logischen L-Zustand gekippt.
  • Nach der Ausführung des initialen Lesespeicherschritts S1050 wird ein zweiter Bitprogrammierschritt S1070 ausgeführt.
  • In dem zweiten Bitprogrammierschritt S1070 wird eine Operation zur Programmierung der Hauptzwischenspeicherdaten in die Speicherzelle MCsel ausgeführt, die in dem initialen Ladeschritt S1030 gespeichert wurden und die einem extern angelegten zweiten Bitdatenwert entsprechen. Für den Fall einer vierten Datenzustandsfehlerprogrammieroperation wird eine Operation zur Programmierung der Speicherzelle MCsel in den vierten Datenzustand ausgeführt, wobei die Schwellenspannung der Speicherzelle MCsel immer noch niedriger ist als die dritte Verifikationsspannung VF3.
  • Nach der Ausführung des zweiten Bitprogrammierschritts S1070 werden ein primärer Verifikationsleseschritt S1090 und ein Subzwischenspeichertreiberschritt S1110 ausgeführt.
  • In dem primären Verifikationsleseschritt S1090 wird die Speicherzelle MCsel auf eine zweite Referenzspannung getrieben, um einen zweiten Bitdatenwert der Speicherzelle MCsel auf dem Hauptabtastknoten NSENM abzubilden. Die zweite Referenzspannung wird dazu verwendet, die zweite Schwellenspannungsgruppe von der dritten Schwellenspannungsgruppe zu unterscheiden und ist bevorzugt die zweite Verifikationslesespannung VF2. Für den Fall der vierten Datenzustandsfehlerprogrammieroperation ist die anhand der zweiten Verifikationslesespannung VF2 ausgelesene Speicherzelle MCsel eine abgeschaltete Zelle. Folglich wird die Speicherzelle MCsel derart getrieben, dass es dem Hauptabtastknoten NSENM ermöglicht wird, Datenwerte nahe eines logischen H-Zustands entsprechend des zweiten Bitdatenwerts aufzuweisen.
  • In dem Subzwischenspeichertreiberschritt S1110 wird der Subzwischenspeicherblock 300 derart getrieben, dass er die in dem initialen Lesespeicherschritt S1050 in dem Hauptabtastknoten NSENM gespeicherten Subzwischenspeicherdaten abbildet. Für den Fall der vierten Datenzustandsfehlerprogrammieroperation wird der Subzwischenspeicherblock 300 derart getrieben, dass er Daten mit einem logischen L-Zustand im Hauptabtastknoten NSENM abbildet, da die Subzwischenspeicherdaten mit einem logischen H-Zustand in dem initialen Lesespeicherschritt S1050 gespeichert wurden.
  • Der Spannungspegel des Hauptabtastknotens NSENM, der durch Ausführung des primären Verifikationsleseschritts S1090 und des Subzwischenspeichertreiberschritts S1110 erhalten wird, wird nachfolgend beschrieben.
  • Wenn die Speicherzelle MCsel normal auf einen ersten oder zweiten Datenzustand programmiert wird, wird die Speicherzelle als angeschaltet bestimmt, wodurch der Spannungspegel des Hauptabtastknotens NSENM einen Datenwert im Bereich eines logischen L-Zustands aufweist. Da weiterhin die Subzwischenspeicherdaten ihren bei der Initialisierung erhaltenen H-Zustand beibehalten, selbst wenn die Speicherzelle auf einen vierten über einen ersten Datenzustand programmiert wird, weist der Hauptabtastknoten NSENM einen Datenwert nahe bei einem logischen L-Zustand auf.
  • Wenn andererseits ein dritter Datenzustand über einen zweiten Datenzustand programmiert wird, weist der Hauptabtastknoten NSENM einen Datenwert nahe einem logischen H-Zustand auf.
  • Für den Fall der vierten Datenzustandsfehlerprogrammieroperation wird ein Datenwert mit einem logischen L-Zustand in dem Hauptabtastknoten NSENM abgebildet, da die Subzwischenspeicherdaten mit einem logischen H-Zustand in dem initialen Lesespeicherschritt S1050 gespeichert werden.
  • In einem primären bzw. ersten Hauptkippschritt S1130 werden die Hauptzwischenspeicherdaten selektiv in Abhängigkeit von dem Spannungspegel des Hauptabtastknotens NSENM gekippt, der durch den primären Verifikationsleseschritt S1090 und den Subzwischenspeichertreiberschritt S1110 erhalten wird.
  • Wenn folglich eine normale Programmierung auf einen ersten oder einen zweiten Datenzustand durchgeführt wird, bleiben die Hauptzwischenspeicherdaten des Hauptzwischenspeicherknotens NLATM auf dem logischen H-Zustand, der in dem initialen Ladeschritt S1030 eingestellt wurde. Wenn eine normale Programmierung auf einen dritten Datenzustand durchgeführt wird, werden die Hauptzwischenspeicherdaten des Hauptzwischenspeicherknotens NLATM von einem logischen L-Zustand auf einen logischen H-Zustand gekippt.
  • Wenn in der Zwischenzeit die Speicherzelle auf einen vierten Datenzustand unter Einbeziehung der vierten Datenzustandsfehlerprogrammieroperation programmiert wird, bleiben die Hauptzwischenspeicherdaten des Hauptzwischenspeicherknotens NLATM auf dem logischen L-Zustand, der in dem initialen Ladeschritt S1030 eingestellt wurde.
  • In einem zweiten Verifikationsleseschritt S1150 wird die Speicherzelle MCsel auf eine dritte Referenzspannung getrieben, um zu bestimmen, ob die Speicherzelle auf einen vierten Datenzustand programmiert ist bzw. den vierten Datenzustand auf dem Hauptabtastknoten NSENM abzubilden. Die dritte Referenzspannung wird zum Unterscheiden der dritten Schwellenspannungsgruppe von der vierten Schwellenspannungsgruppe verwendet und ist bevorzugt die dritte Verifikationslesespannung VF3. Wenn folglich die Speicherzelle auf einen vierten Datenzustand programmiert wird, weist der Hauptabtastknoten NSENM einen Spannungspegel nahe der Versorgungsspannung VDD auf.
  • Für den Fall der vierten Datenzustandsfehlerprogrammieroperation ist die durch die dritte Verifikationslesespannung VF3 ausgelesene Speicherzelle MCsel eine angeschaltete Zelle. Folglich weist der Hauptab tastknoten NSENM einen Spannungspegel nahe der Massespannung VSS auf.
  • In einem zweiten Hauptkippschritt S1170 werden die Hauptzwischenspeicherdaten selektiv in Abhängigkeit von dem Spannungspegel des Hauptabtastknotens NSENM gekippt, der in dem zweiten Verifikationsleseschritt S1150 eingestellt wurde. D.h., dass die Hauptzwischenspeicherdaten des Hauptzwischenspeicherknotens NLATM von einem logischen L-Zustand auf einen logischen H-Zustand gekippt werden, wenn die Speicherzelle MCsel normal auf den vierten Datenzustand programmiert wurde.
  • Für den Fall der vierten Datenzustandsfehlerprogrammieroperation verbleiben die Hauptzwischenspeicherdaten des Hauptzwischenspeicherknotens NLATM auf dem logischen L-Zustand, der in dem initialen Ladeschritt S1130 eingestellt wurde.
  • In einem Verifikationsabtastschritt S1190 werden interne Ausgangsdaten erzeugt, die zu Hauptzwischenspeicherdaten gehören, die durch Ausführung des ersten und des zweiten Hauptkippschritts S1130 und S1170 erhalten werden. D.h., dass die Spannungspegel aller Hauptzwischenspeicherdaten einen logischen H-Zustand aufweisen, wenn die Speicherzelle MCsel normal auf den ersten bis vierten Datenzustand programmiert wird. Folglich werden in dem Verifikationsabtastschritt S1190 Daten mit einem logischen L-Zustand sowohl auf der internen Ausgangsleitung IDOUT als auch auf der globalen Ausgangsleitung GDOUT zur Verfügung gestellt, wodurch angezeigt wird, dass die Datenprogrammierung wie beabsichtigt ausgeführt wurde.
  • Für den Fall der vierten Datenzustandsfehlerprogrammieroperation entspricht der Spannungspegel der Hauptzwischenspeicherdaten auch nach der Ausführung des ersten und des zweiten Hauptkippschritts S1130 und S1170 einem logischen L-Zustand. Folglich verbleiben die interne Eingangsleitung IDOUT und die globale Ausgangsleitung GDOUT auf einem logischen H-Zustand, wodurch ein Datenprogrammierfehler angezeigt wird.
  • 21A und 21B zeigen Zeitablaufsdiagramme grundlegender Signale und Knotenspannungen während des Lesens des ersten Datenbitwerts, d.h. des LSB eines mehrbit nichtflüchtigen Halbleiterspeicherbauelements gemäß einer Ausführungsform der vorliegenden Erfindung. Diese Programmiersequenz wird als Lesebetriebsart des ersten Datenbitwerts LSBRD bezeichnet.
  • Aus Gründen der Beschreibung sind 21A und 21B in 9-LSBRD-Intervalle aufgeteilt, nämlich in ein Bitleitungsentlade- und Seitenpufferrücksetzintervall, nachfolgend als LSBRD1-Intervall bezeichnet, in ein erstes Bitleitungsvorladeintervall, nachfolgend als LSBRD2-Intervall bezeichnet, in ein erstes Bitleitungsentwicklungsintervall, nachfolgend als LSBRD3-Intervall bezeichnet, in ein erstes Abtastintervall, nachfolgend als LSBRD4-Intervall bezeichnet, in ein zweites Bitleitungsvorladeintervall, nachfolgend als LSBRDS-Intervall bezeichnet, in ein zweites Bitleitungsentwicklungsintervall, nachfolgend als LSBRD6-Intervall bezeichnet, in ein zweites Abtastintervall, nachfolgend als LSBRD7-Intervall bezeichnet, in ein Erholungsintervall, nachfolgend als LSBRD8-Intervall bezeichnet und in ein Datenleseintervall, nachfolgend als LSBRD9-Intervall bezeichnet.
  • Aus Gründen der Beschreibung ist das LSBRD1-Intervall in ein Seitenpufferrücksetzintervall, nachfolgend als LSBRD1a-Intervall bezeichnet, und in ein Bitleitungsentladeintervall, nachfolgend als LSBRD1 b-Intervall bezeichnet, aufgeteilt. Während des LSBRD1a-Intervalls wird der Hauptzwischenspeicherknoten NLATM des Hauptpufferblocks auf einen logischen L-Zustand zurückgesetzt, d.h. auf die Massespannung VSS.
  • Während des LSBRD1b-Intervalls werden die Bitleitungen BLe, BLo, BLm und BLs auf die Massespannung VSS entladen.
  • Nachfolgend wird das Rücksetzen des Hauptzwischenspeicherknotens NLATM während des LSBRD1a-Intervall beschrieben.
  • Da die Pufferauswahladresse Yp während des LSBRD1a-Intervalls einen logischen H-Zustand aufweist, wird der Hauptzwischenspeichertreibertransistor 215a angeschaltet. Weiterhin wird der Spannungspegel des Blockdekodiersignals/BLDEC auf einen logischen L-Zustand verändert, da sowohl die Hauptauswahladresse Yp als auch die Subauswahladresse Yr einen logischen H-Zustand aufweisen. Zu diesem Zeitpunkt ist der Spannungspegel der ersten globalen Eingangsleitung GDI auf einem logischen H-Zustand und der Spannungspegel der zweiten globalen Eingangsleitung nGDI ist auf einem logischen L-Zustand. Folglich ist der Spannungspegel der ersten internen Eingangsleitung IDI auf einem logischen L-Zustand und der Spannungspegel der zweiten internen Eingangsleitung nIDI ist auf einem logischen H-Zustand. Der erste Zwischenspeicherübertragungstransistor 213a wird abgeschaltet und der zweite Zwischenspeicherübertragungstransistor 213b wird angeschaltet. Folglich wird der Spannungspegel des Knotens N211a der Hauptzwischenspeichereinheit 211 auf einen logischen H-Zustand verändert und der Hauptzwischenspeicherknoten NLATM wird auf einen logischen L-Zustand zurückgesetzt.
  • Die Entladung der Bitleitungen BLe, BLo, BLm und BLs während des LSBRD1 b-Intervalls wird nachfolgend beschrieben.
  • Während des LSBRD1 b-Intervalls wird die Lesespannung VREAD, beispielsweise 5V, an die nicht ausgewählten Wortleitungen WL<n:2> angelegt und die Massespannung VSS wird an die ausgewählte Wortleitung WL1 angelegt. Weiterhin wird die Lesespannung VREAD an die Kettenauswahlleitung SSL und an die Masseauswahlleitung GSL angelegt und die Massespannung VSS wird an die gemeinsame Sourceleitung CSL angelegt. Auch die Steuersignale SHLDHeM, SHLDHeS, SHLDHoM und SHLDHoS werden auf die Massespannung VSS eingestellt und die Steuersignale SHLDLeM, SHLDLeS, SHLDLoM, SHLDLoS, BLSLTeM BLSLTeS, SOBLKM und SOBLKS werden auf die Versorgungsspannung VDD eingestellt. In dieser Weise werden die Bitleitungen BLe, BLo, BLm und BLs auf die Massespannung VSS entladen.
  • Das LSBRD2-Intervall wird danach ausgeführt, in dem die gerade Bitleitung BLe und die Hauptbitleitung BLm auf eine vorbestimmte Vorladespannung, beispielsweise 0,8V, vorgeladen werden, um die in der ausgewählten Speicherzelle MCsel gespeicherten Daten abzutasten.
  • Während des LSBRD2-Intervalls wird die Massespannung VSS als eine erste Referenzspannung an die ausgewählte Wortleitung WL1 angelegt und die Lesespannung VREAD wird an die nicht ausgewählten Wortleitungen WL<n:2> angelegt. Folglich werden die An-/Auszustände der ausgewählten Speicherzelle in Abhängigkeit von den darin gespeicherten Daten gesteuert. Wenn die in der ausgewählten Speicherzelle MCsel gespeicherten Daten einen ersten Datenzustand aufweisen, in diesem Beispiel "11 ", befindet sich die ausgewählte Speicherzelle MCsel in einem angeschalteten Zustand. Wenn dahingegen die gespeicherten Daten den zweiten bis vierten Datenzustand aufweisen, in diesem Beispiel "10", "00" und "10", befindet sich die ausgewählte Speicherzelle MCsel in einem ausgeschalteten Zustand.
  • Während des LSBRD2-Intervalls werden die Spannungspegel der Steuersignale SHLDLeM und SHLDLeS auf die Massespannung VSS verändert. Folglich wird der Entladezustand der geraden Bitleitung BLe und der Hauptbitleitung BLm gelöst. In diesem Fall verbleiben die Steuersig nale SHLDLoM und SHLDLoS auf dem Versorgungsspannungspegel VDD. Folglich bleibt der Spannungspegel der ungeraden Bitleitung BLo auf der Massespannung VSS, wodurch diese als Abschirmleitung zwischen geraden Bitleitungen BLe dient.
  • Nachdem sich das Hauptvorladesignal/PLOADM von der Versorgungsspannung VDD auf eine erste vorläufige Spannung VPRE1 ändert und auf der ersten vorläufigen Spannung VPRE1 eine bestimmte Zeitdauer verbleibt, nimmt das Hauptvorladesignal/PLOADM auf die Massespannung VSS ab. Folglich wird der Hauptvorladetransistor 230a angeschaltet, wodurch der Hauptabtastknoten NSENM auf die Versorgungsspannung VDD vorgeladen wird.
  • In diesem Fall ändert sich der Spannungspegel des Hauptbitleitungsabschaltsignals BLSHFM auf eine zweite vorläufige Spannung VPRE2 mit einem Spannungspegel zwischen der Versorgungsspannung VDD und der Massespannung VSS. Folglich wird der Hauptabtastknoten NSENM mit der Hauptbitleitung BLm elektrisch verbunden. Wie oben beschrieben, steuert das Hauptbitleitungsabschaltsignal BLSHFM den Hauptbitleitungsabschalttransistor 240a mit der zweiten vorläufigen Spannung VPRE2 an. Folglich wird die Hauptbitleitung BLm durch die Schwellenspannung des Hauptbitleitungsabschalttransistors 240a durch Verwendung des durch den Hauptvorladetransistors 230a zur Verfügung gestellten Stroms erneut auf einen Spannungspegel vorgeladen, der niedriger ist als die zweite vorläufige Spannung VPRE2.
  • Das LSBRD3-Intervall wird nachfolgend ausgeführt, in dem die Hauptbitleitung BLm Daten abtastet, die in der ausgewählten Speicherzelle MCsel gespeichert sind, und die abgetasteten Daten darauf entwickelt.
  • Während des LSBRD3-Intervalls wird der Hauptbitleitungsabschalttransistor 240a angeschaltet, da das Hauptbitleitungsabschaltsignal BLSHFM den Massespannungspegel VSS aufweist. Folglich wird die Hauptbitleitung BLm elektrisch von dem Hauptabtastknoten NSENM isoliert und die Entwicklung der Daten auf der Hauptbitleitung BLm schreitet fort.
  • Wenn ein in der ausgewählten Speicherzelle MCsel gespeicherter Datenwert einen ersten Datenzustand aufweist, in diesem Beispiel "11", werden Daten auf der Hauptbitleitung BLm auf die gemeinsame Sourceleitung CSL entladen. Folglich nähert ich der Spannungspegel auf der Hauptbitleitung BLm der Massespannung VSS. Wenn der in der ausgewählten Speicherzelle MCsel gespeicherte Datenwert gleich dem zweiten bis vierten Datenzustand ist, in diesem Beispiel "10", "00" und "01", verändert sich der Spannungspegel der Hauptbitleitung BLm nicht, bis auf Fluktuationen aufgrund von Leckströmen.
  • Weiterhin bleibt der Hauptvorladetransistor 230a angeschaltet und wird vor dem Ende LSBRD3-Intervalls abgeschaltet. Der Hauptabtastknoten NSENM wird folglich nach dem Aufrechterhalten der Versorgungsspannung VDD in einen floatenden Zustand versetzt.
  • Das LSBRD4-Intervall wird nachfolgend ausgeführt, in dem Daten, die auf der Hauptbitleitung BLm entwickelt werden, d.h. Daten, die zu dem Spannungspegel der Hauptbitleitung BLm gehören, in dem Hauptzwischenspeicherknoten NLATM des Hauptpufferblocks 200 gespeichert werden.
  • Zuerst wird der floatende Zustand des Hauptabtastknotens NSENM aufrecht erhalten, der während des LSBRD3-Intervalls auftritt. Danach wird der Spannungspegel des Hauptbitleitungsabschaltsignals BLSHFM auf eine dritte vorläufige Spannung VPRE3 verändert, wodurch der Hauptbitleitungsabschalttransistor 240a angeschaltet wird. Gemäß diesem Ausführungsbeispiel weist die dritte vorläufige Spannung VPRE3 einen Spannungspegel zwischen der Massespannung VSS und der Versorgungsspannung VDD auf. Der Spannungspegel des Hauptabtastknotens NSENM wird gemäß dem Spannungspegel bestimmt, der auf der Hauptbitleitung BLm entwickelt wird.
  • In diesem Fall wird der Datenwert auf der ersten internen Eingangsleitung IDI auf einen logischen H-Zustand verändert, wodurch der erste Zwischenspeicherübertragungstransistor 213a angeschaltet wird. Weiterhin speichert der Hauptzwischenspeicherknoten NLATM die in den Hauptabtastknoten NSENM geladenen Daten, die anhand des Spannungspegels der Hauptbitleitung BLm bestimmt werden, was den in der ausgewählten Speicherzelle MCsel gespeicherten Daten entspricht. Wenn folglich ein in der ausgewählten Speicherzelle MCsel gespeicherter Datenwert einen ersten Datenzustand aufweist, in diesem Beispiel "11", sind die Spannungspegel der Hauptbitleitung BLm und des Hauptabtastknotens NSENM im Bereich der Massespannung VSS. Die Hauptzwischenspeicherdaten des Hauptzwischenspeicherknotens NLATM bleiben auf einem logischen L-Zustand, selbst wenn das Hauptlesezwischenspeichersignal LCHM mit einem logischen H-Zustand freigegeben wird.
  • Wenn ein in der ausgewählten Speicherzelle MCsel gespeicherter Datenwert gleich dem zweiten bis vierten Datenzustand ist, in diesem Beispiel "10", "00" und "01 ", behält die Hauptbitleitung BLm ihren anfänglichen Vorladespannungspegel, so dass der Hauptabtastknoten NSENM in einem logischen H-Zustand verbleibt. Wenn folglich das Hauptlesezwischenspeichersignal mit einem logischen H-Zustand freigegeben wird, kippen die Hauptzwischenspeicherdaten des Hauptzwischenspeicherknotens NLATM auf einen logischen H-Zustand.
  • Das zweite Bitleitungsvorladeintervall LSBRD5, ein zweites Bitleitungsentwicklungsintervall LSBRD6 und ein zweites Abtastintervall LSBRD7 werden nachfolgend ausgeführt.
  • Bis auf die oben beschriebenen Unterschiede sind die während der Intervalle LSBRD5, LSBRD6 und LSBRD7 ausgeführten Operationen im Wesentlichen gleich, wie die in den Intervallen LSBRD2, LSBRD3 bzw. LSBRD4 ausgeführten Operationen.
  • Wenn die erste Referenzspannung VSS während der Intervalle LSBRD2, LSBRD3 und LSBRD4 an die ausgewählte Wortleitung WL1 angelegt wird, wird während der Intervalle LSBRD5, LSBRD6 und LSBRD7 die dritte Referenzspannung von ca. 2,3V an die ausgewählte Wortleitung WL1 angelegt. Wenn folglich ein in der ausgewählten Speicherzelle MCsel gespeicherter Datenwert den ersten bis dritten Datenzustand, in diesem Beispiel "11 ", "10" und "00", aufweist, ist die ausgewählte Speicherzelle MCsel angeschaltet. Wenn der gespeicherte Datenwert den vierten Datenzustand "01" aufweist, ist die ausgewählte Speicherzelle MCsel angeschaltet.
  • Die Spannungspegel der Hauptbitleitung BLm und des Hauptabtastknotens NSENM, die während der Intervalle LSBRD6 und LSBRD7 ermittelt werden, unterscheiden sich geringfügig von denen, die während der Intervalle LSBRD3 und LSBRD4 ermittelt werden. D.h., dass die Spannungspegel der Hauptbitleitung BLm und des Hauptabtastknotens NSENM sich der Massespannung VSS annähern, wenn ein in der ausgewählten Speicherzelle MCsel gespeicherter Datenwert gleich dem ersten bis dritten Datenzustand "11 ", "10" und "00" während der Intervalle LSBRD6 und LSBRD7 ist. Wenn ein in der ausgewählten Speicherzelle MCsel gespeicherter Datenwert gleich dem vierten Datenzustand "01" ist, ändern sich die Spannungspegel der Hauptbitleitung BLm und des Hauptabtastknotens NSENM kaum.
  • Weiterhin unterscheidet sich das Intervall LSBRD7 von dem Intervall LSBRD4 dadurch, dass die erste interne Eingangsleitung IDI einen logischen H-Zustand während des Intervalls LSBRD4 aufweist, wohingegen die zweite interne Eingangsleitung nIDI während des Intervalls LSBRD7 einen logischen H-Zustand aufweist. Folglich werden während des Intervalls LSBRD4 die Hauptzwischenspeicherdaten von einem logischen L-Zustand auf einen logischen H-Zustand gekippt, wohingegen die Hauptzwischenspeicherdaten während des Intervalls LSBRD7 von einem logischen H-Zustand auf einen logischen L-Zustand gekippt werden. Wenn folglich ein Datenwert der ausgewählten Speicherzelle MCsel den vierten Datenzustand "01" aufweist, werden die Hauptzwischenspeicherdaten von einem logischen H-Zustand auf einen logischen L-Zustand gekippt.
  • Wenn während des Intervalls LSBRD7 nachdem das Hauptlesezwischenspeichersignal LCHM auf einen logischen H-Zustand freigegeben wird, ergibt sich ein logischer Zustand der Hauptzwischenspeicherdaten des Hauptzwischenspeicherknotens NLATM wie nachfolgend beschrieben.
  • Wenn ein Datenwert in der ausgewählten Speicherzelle MCsel gleich dem ersten oder vierten Datenzustand "11" oder "01" ist, d.h. wenn der erste Bitdatenwert LSB gleich "1" ist, entspricht der Spannungspegel der Hauptzwischenspeicherdaten des Hauptzwischenspeicherknotens NLATM einem logischen L-Zustand. Wenn der Datenwert der ausgewählten Speicherzelle MCsel gleich dem zweiten oder dritten Datenzustand "10" oder "00" ist, d.h. wenn der erste Bitdatenwert LSB "0" ist, entspricht der Spannungspegel der Hauptzwischenspeicherdaten des Hauptzwischenspeicherknotens NLATM einem logischen H-Zustand.
  • Die verbleibenden Operationen, die während der Intervalle LSBRD5, LSBRD6 und LSBRD7 ausgeführt werden, sind identisch mit denen, die während der Intervalle LSBRD2, LSBRD3 und LSBRD4 ausgeführt werden, daher wird auf eine diesbezügliche detaillierte Beschreibung verzichtet, um Redundanzen zu vermeiden.
  • Nachfolgend wird das LSBRD8-Intervall ausgeführt, in dem die Hauptbitleitung BLm und der Hauptabtastknoten NSENM zurückgesetzt werden.
  • Während des LSBRD8-Intervalls werden die Spannungspegel der Steuersignale SHLDLeM und SHLDLeS auf die Versorgungsspannung VDD geändert und die Spannungspegel der Steuersignale BLSLTeM, BLSLTeS und SOBLKM werden von der Lesespannung VREAD auf die Versorgungsspannung VDD geändert. Folglich werden die Hauptbitleitung BLm und der Hauptabtastknoten NSENM auf die Massespannung VSS zurückgesetzt.
  • Weiterhin werden die Spannungspegel der nicht ausgewählten Wortleitungen WL<n:2>, der Kettenauswahlleitung SSL und der Masseauswahlleitung GSL von der Lesespannung VREAD auf die Massespannung VSS geändert.
  • Nachfolgend wird das LSBRDS-Intervall ausgeführt, in dem Daten, die den während des LSBRD7-Intervalls in dem Hauptzwischenspeicherknoten NLATM gespeicherten Hauptzwischenspeicherdaten entsprechen, auf der globalen Ausgangsleitung GDOUT über die interne Ausgangsleitung IDOUT ausgegeben werden.
  • Während des LSBRD9-Intervalls werden die Pufferauswahladresse Yp und das Blockdekodiersignal/BLDEC pulsförmig aktiviert. Zu den Hauptzwischenspeicherdaten gehörende Daten werden auf der globalen Ausgangsleitung GDOUT über die interne Ausgangsleitung IDOUT in Abhängigkeit von der Aktivierung des Blockdekodiersignals/BLDEC ausgegeben.
  • Bei diesem Ausführungsbeispiel wird die globale Ausgangsleitung GDOUT durch einen nicht gezeigten Ausgangsleitungsvorladeschaltkreis auf die Versorgungsspannung VDD vorgeladen, bevor das Blockdekodiersignal/BLDEC aktiviert wird.
  • Wenn folglich ein in der ausgewählten Speicherzelle MCsel gespeicherter erster Bitdatenwert LSB "1" ist, weisen in dem Hauptzwischenspeicherknoten NLATM gespeicherte Daten einen logischen L-Zustand auf, wobei Daten auf der globalen Ausgangsleitung GDOUT auf einen logischen H-Zustand geändert werden. Wenn ein erster Bitdatenwert LSB in der ausgewählten Speicherzelle MCsel "0" ist, weisen Daten in dem Hauptzwischenspeicherknoten NLATM einen logischen H-Zustand auf, wobei Daten auf der globalen Ausgangsleitung GDOUT auf einen logischen L-Zustand entladen werden. Auf diese Weise wird auf der globalen Ausgangsleitung GDOUT ein Signal erzeugt, welches das LSB der ausgewählten Speicherzelle MCsel abbildet.
  • 22A und 22B zeigen Zeitablaufsdiagramme prinzipieller Signal- und Knotenspannungen während des Lesens des zweiten Bitdatenwerts, d.h. des höchstwertigen Bits MSB eines mehrbit nichtflüchtigen Halbleiterspeicherbauelements gemäß einer Ausführungsform der vorliegenden Erfindung. Diese Programmierfrequenz wird als Lesebetriebsart MSBRD des zweiten Datenbitwerts MSB bezeichnet.
  • Aus Gründen der Beschreibung sind die 22A und 22B in sechs MSBRD-Intervalle aufgeteilt, nämlich in ein Bitleitungsentlade- und Seitenpufferrücksetzintervall, nachfolgend als MSBRD1-Intervall bezeichnet, in ein Bitleitungsvorladeintervall, nachfolgend als MSBRD2-Intervall bezeichnet, in ein Bitleitungsentwicklungsintervall, nachfolgend als MSBRD3-Intervall bezeichnet, in ein Abtastintervall, nachfolgend als ein MSBRD4-Intervall bezeichnet, in ein Erholungsintervall, nachfolgend als MSBRD5-Intervall bezeichnet, und in ein Datenleseintervall, nachfolgend als MSBRD6-Intervall bezeichnet.
  • Bis auf die nachfolgend beschriebenen Ausnahmen, entsprechen die während der Intervalle MSBRD1 bis MSBRD4 von 22A und 22B ausgeführten Operationen im Wesentlichen denen, die während der zuvor beschriebenen Intervalle LSBRD1 bis LSBRD4 von 21A und 21B ausgeführt werden.
  • Die Massespannung VSS als erste Referenzspannung wird während der Intervalle LSBRD1 bis LSBRD4 an die ausgewählte Wortleitung WL1 angelegt, wohingegen während der Intervalle MSBRD1 bis MSBRD4 die zweite Referenzspannung von ca. 1,3V an die ausgewählte Wortleitung WL1 angelegt wird. Wenn folglich ein in der ausgewählten Speicherzelle MCsel gespeicherter Datenwert gleich dem ersten oder zweiten Datenzustand "11" und "10" ist, ist die ausgewählte Speicherzelle angeschaltet. Wenn die gespeicherten Datenwerte gleich dem dritten oder vierten Datenzustand "00" oder "01" sind, ist die ausgewählte Speicherzelle MCsel ausgeschaltet.
  • Folglich sind die Spannungspegel der Hauptbitleitung BLm und des Hauptabtastknotens NSENM während der Intervalle MSBRD3 und MSBRD4 geringfügig unterschiedlich, wie die während der Intervalle LSBRD3 und LSBRD4. D.h., dass während der Intervalle MSBRD3 und MSBRD4 die Spannungspegel der Hauptbitleitung BLm und des Hauptabtastknotens NSENM im Bereich der Massespannung VSS liegen, wenn der Datenwert der ausgewählten Speicherzelle MCsel gleich dem ersten oder dem zweiten Datenzustand "11" oder "10" ist. Wenn der Datenwert der ausgewählten Speicherzelle MCsel gleich dem dritten oder dem vierten Datenzustand "00" oder "01" ist, ändern sich die Span nungspegel der Hauptbitleitung BLm und des Hauptabtastknotens NSENM kaum.
  • Der logische Zustand der Hauptzwischenspeicherdaten des Hauptzwischenspeicherknotens NLATM wird geändert, nachdem der Spannungspegel des Hauptlesezwischenspeichersignals LCHM auf einen logischen H-Zustand während des MSBRD4-Intervalls freigegeben wird. Wenn ein in der ausgewählten Speicherzelle MCsel gespeicherter Datenwert gleich dem ersten oder dem zweiten Datenzustand "11" oder "10" ist, d.h. wenn ein zweiter Bitdatenwert MSB einen logischen Wert von "1" aufweist, weisen die Hauptzwischenspeicherdaten des Hauptzwischenspeicherknotens NLATM einen logischen L-Zustand auf. Wenn ein in der ausgewählten Speicherzelle MCsel gespeicherter Datenwert gleich dem dritten oder dem vierten Datenzustand "00" oder "01" ist, d.h. wenn ein zweiter Bitdatenwert MSB einen logischen Wert von "0" aufweist, weisen die Hauptzwischenspeicherdaten des Hauptzwischenspeicherknotens NLATM einen logischen H-Zustand auf.
  • Die verbleibenden, während der Intervalle MSBRD1 bis MSBRD4 ausgeführten Operationen sind identisch mit denen, die während der Intervalle LSBRD1 bis LSBRD4 ausgeführt werden. Folglich kann eine detaillierte diesbezügliche Beschreibung unterbleiben, um Redundanzen zu vermeiden.
  • Die Intervalle MSBRD5 und MSBRD6 werden nachfolgend ausgeführt und sind bis auf nachfolgend diskutierte Unterschiede im Wesentlichen ähnlich wie diejenigen, die während der Intervalle LSBRD8 und LSBRD9 von 21A und 22B ausgeführt werden, folglich kann eine diesbezügliche detaillierte Beschreibung unterbleiben, um Redundanzen zu vermeiden.
  • Wenn der zweite in der ausgewählten Speicherzelle MCsel gespeicherte Bitdatenwert MSB einen logischen Wert von "1" aufweist, weisen Daten des Hauptzwischenspeicherknotens NLATM einen logischen L-Zustand auf, wobei Daten auf der globalen Ausgangsleitung GDOUT einen logischen H-Zustand aufweisen. Wenn der zweite in der ausgewählten Speicherzelle MCsel gespeicherte Bitdatenwert MSB einen logischen Wert von "0" aufweist, weisen Daten des Hauptzwischenspeicherknotens NLATM einen logischen H-Zustand auf, wobei Daten auf der globalen Ausgangsleitung GDOUT auf einen logischen L-Zustand entladen werden. In dieser Weise werden Daten, die das MSB der ausgewählten Speicherzelle MCsel abbilden, auf der globalen Ausgangsleitung GDOUT ausgegeben.
  • 23 zeigt ein Flussdiagramm zur Verdeutlichung eines Verfahrens zum Auslesen eines mehrbit nichtflüchtigen Halbleiterspeicherbauelements gemäß einer Ausführungsform der Erfindung.
  • Das in 23 gezeigte Verfahren zum Ausführen einer Lesebetriebsart umfasst einen ersten Hauptzwischenspeicherdateninitialisierungsschritt S1410, einen ersten Bitdatenwertprimärleseschritt S1430, einen ersten Bitdatenwertsekundärleseschritt S1450, einen ersten Bitdatenwertidentifikationsschritt S1470, einen zweiten Hauptzwischenspeicherdateninitialisierungsschritt S1490, einen zweiten Bitdatenwertleseschritt S1510 und einen zweiten Bitdatenwertidentifikationsschritt S1530.
  • Im ersten Hauptzwischenspeicherdateninitialisierungsschritt S1410 werden die in dem Hauptzwischenspeicherknoten NLATM gespeicherten Hauptzwischenspeicherdaten auf einen logischen L-Zustand initialisiert. In diesem Fall wird die Hauptzwischenspeichertreiberspannung, die durch die Hauptzwischenspeichertreibereinheit 215 zur Verfügung gestellt wird, verwendet.
  • In dem ersten Bitdatenwertprimärleseschritt S1430 wird die ausgewählte Speicherzelle MCsel auf die erste Referenzspannung getrieben.
  • Zu diesem Zeitpunkt werden die Hauptzwischenspeicherdaten von einem logischen L-Zustand auf einen logischen H-Zustand gekippt, wenn in der Speicherzelle MCsel gespeicherte Daten den zweiten bis vierten Datenzustand "10", "00" und "01" aufweisen. Weiterhin werden die Hauptzwischenspeicherdaten zusammen mit der Hauptabtastantwortspannung gekippt, die von der Hauptabtastantworteinheit 217 bereitgestellt wird. Wenn dahingegen die in der Speicherzelle MCsel gespeicherten Daten den ersten Datenzustand "11" aufweisen, wird der Hauptzwischenspeicherknoten nicht gekippt.
  • In dem ersten Bitdatenwertsekundärleseschritt S1450 wird die ausgewählte Speicherzelle MCsel auf eine dritte Referenzspannung getrieben. Wenn die in der Speicherzelle MCsel gespeicherten Daten den vierten Datenzustand "01" aufweisen, werden die Hauptzwischenspeicherdaten von einem logischen H-Zustand auf einen logischen L-Zustand gekippt. Weiterhin werden die Hauptzwischenspeicherdaten mit der Hauptabtastantwortspannung gekippt. Wenn die in der Speicherzelle MCsel gespeicherten Daten den ersten bis dritten Datenzustand "11", "10" und "00" aufweisen, kippen die Hauptzwischenspeicherdaten nicht.
  • In dem ersten Bitdatenwertverifikationsschritt S1470 werden die interne Ausgangsleitung IDOUT und die globale Ausgangsleitung GDOUT durch die Hauptzwischenspeicherdaten getrieben, die durch die Ausführung des ersten Bitdatenwertsekundärleseschritts S1450 erhalten werden. In dem gleichen Schritt wird weiterhin der erste Bitdatenwert LSB identifiziert.
  • In dem zweiten Hauptzwischenspeicherdateninitialisierungsschritt S1490 werden die in dem Hauptzwischenspeicherknoten NLATM gespeicher ten Hauptzwischenspeicherdaten erneut auf einen logischen L-Zustand initialisiert. Zu diesem Zeitpunkt wird die Hauptzwischenspeichertreiberspannung verwendet, die durch die Hauptzwischenspeichertreibereinheit 215 zur Verfügung gestellt wird.
  • In dem zweiten Bitdatenwertleseschritt S1510 wird die ausgewählte Speicherzelle MCsel mit der zweiten Referenzspannung getrieben. In diesem Fall werden die Hauptzwischenspeicherdaten von einem logischen L-Zustand auf einen logischen H-Zustand gekippt, wenn die in der Speicherzelle MCsel gespeicherten Daten den dritten oder den vierten Datenzustand "00" oder "01" aufweisen. Weiterhin werden die Hauptzwischenspeicherdaten durch die Hauptabtastantwortspannung gekippt, die durch die Hauptabtastantworteinheit 217 von 14 zur Verfügung gestellt wird. Wenn dahingegen die in der Speicherzelle MCsel gespeicherten Daten den ersten oder den zweiten Datenzustand "11" oder "10" aufweisen, kippen die Hauptzwischenspeicherdaten nicht.
  • In dem zweiten Bitdatenwertidentifikationsschritt S1530 werden die interne Ausgangsleitung IDOUT und die globale Ausgangsleitung GDOUT durch die Hauptzwischenspeicherdaten getrieben, die durch Ausführen des zweiten Bitdatenwertleseschritts S1510 gewonnen werden. Weiterhin wird der zweite Bitdatenwert MSB in dem zweiten Bitdatenwertidentifikationsschritt S1530 identifiziert.
  • Folglich werden das LSB und das MSB auf der globalen Ausgangsleitung GDOUT in den beiden Identifikationsschritten S1470 und S1530 identifiziert.
  • 24 zeigt ein Zeitablaufsdiagramm grundsätzlicher Signal- und Knotenspannungen während des Löschens eines mehrbit nichtflüchtigen Halbleiterspeicherbauelements gemäß einer Ausführungsform der Erfin dung. Diese Programmierfrequenz wird nachfolgend als eine Löschbetriebsart ERS bezeichnet.
  • Aus Gründen der Beschreibung ist 24 in sechs ERS-Intervalle aufgeteilt, nämlich in ein Löschausführungsintervall, nachfolgend als ERS1-Intervall bezeichnet, in ein erstes Erholungsintervall, nachfolgend als ERS2-Intervall bezeichnet, in ein zweites Erholungsintervall, nachfolgend als ERS3-Intervall bezeichnet, in ein erstes Verifikationsleseintervall, nachfolgend als ERS4-Intervall bezeichnet, in ein zweites Verifikationsleseintervall, nachfolgend als ein ERS5-Intervall bezeichnet, und in ein Y-Abtastintervall, nachfolgend als ERS6-Intervall bezeichnet.
  • Während des ERS1-Intervalls wird eine Löschspannung VERS an einen Bulkbereich der Speicherzellen MC angelegt und eine Spannung von ca. 0,3V wird an die ausgewählten Wortleitungen angelegt, um Daten von zugehörigen Speicherzellen zu löschen. In diesem Beispiel beträgt die Löschspannung VERS ca. 20V. Weiterhin werden nicht ausgewählte Wortleitungen auf einen floatenden Zustand eingestellt. In diesem Fall nähert sich der Spannungspegel der nicht ausgewählten Wortleitungen der Löschspannung VERS als Folge einer Kopplung mit dem Bulkbereich. Folglich wird bei den mit den nicht ausgewählten Wortleitungen verbunden Speicherzellen keine Löschoperation ausgeführt.
  • Während des ERS1-Intervalls werden die Spannungspegel der Steuersignale SHLDHeM, SHLDHeS, SHLDHoM, SHLDHoS, SHLDLeM, SHLDLeS, SHLDLoM und SHLDLoS auf der Versorgungsspannung VSS gehalten und die Spannungspegel der Steuersignale BLSLTeM, BLSLTeS, BLSLToM und BLSLToS werden auf die Spannung VERS-Vt2 geändert. Die Abtastknotenblocksignale SOBLKM und SOBLKS bleiben auf der Versorgungsspannung VDD. In diesem Beispiel repräsentiert die Spannung Vt2 die Schwellenspannung eines hochspannungsfesten NMOS-Transistors und beträgt ca. 1,3V.
  • Während der Intervalle ERS2 und ERS3 werden die Spannungen des Bulkbereiches der Speicherzellen und der Bitleitung BL zum Abtasten der in der ausgewählten Speicherzelle MCsel gespeicherten Daten eingestellt.
  • D.h., dass das ERS2-Intervall, während dem die gemeinsame Sourceleitung CSL entladen wird, dadurch ausgeführt wird, dass der Bulkbereich der Speicherzellen MC gefloatet wird und eine Spannung von VERS-Vt auf der gemeinsamen Sourceleitung CSL auf die Massespannung VSS entladen wird.
  • In dem ERS3-Intervall wird der Bulkbereich und die Bitleitungen BLm, BLs, BLe und BLo entladen. D.h., dass während des ERS3-Intervalls die Spannungspegel der Steuersignale SHLDHeM, SHLDHeS, SHLDHoM und SHLDHoS auf die Massespannung VSS geändert werden. Weiterhin werden die Spannungspegel der Steuersignale SHLDLeM, SHLDLeS, SHLDLoM, SHLDLoS, BLSLTeM, BLSLTeS, BLSLToM und BLSLToS auf die Versorgungsspannung VDD geändert. Folglich werden die Bitleitungen BLm, BLs, BLe und BLo auf die Massespannung VSS entladen.
  • Während der Intervalle ERS4 und ERS5 wird der Hauptzwischenspeicherknoten NLATM vorgeladen, um jegliche nichtgelöschten Daten der Speicherzelle MC zu erkennen. Weiterhin werden die in der Speicherzelle gespeicherten Daten durch den Hauptzwischenspeicherknoten NLATM abgetastet und in diesem gespeichert.
  • D.h., dass während des ERS4-Intervalls die Daten der Speicherzelle MC, die mit der geraden Bitleitung BLe verbunden ist und die nicht während des ERS1-Intervalls gelöscht wurde, abgetastet werden, nachdem der Hauptzwischenspeicherknoten NLATM auf einen logischen H- Zustand vorgeladen ist. Die Operationen, die während des ERS4-Intervalls ausgeführt werden, ähneln den Operationen, die in der Lesebetriebsart des zweiten Bitdatenwerts MSB ausgeführt werden. Während des ERS4-Intervalls wird jedoch die erste Referenzspannung von 0V an alle Wortleitungen WL<n:1> innerhalb des ausgewählten Speicherblocks angelegt und der Hauptzwischenspeicherknoten NLATM wird auf einen logischen H-Zustand zurückgesetzt.
  • Weiterhin wird während des ERS4-Intervalls ein Abtasten von gelesenen Daten durch Aktivierung der zweiten internen Eingangsleitung nIDI ausgeführt. Da die verbleibenden Operationen, die während des ERS4-Intervalls ausgeführt werden, im Wesentlichen gleich sind, wie diejenigen, die in der Lesebetriebsart des zweiten Bitdatenwerts MSB ausgeführt werden, wird auf eine diesbezügliche Beschreibung verzichtet, um Redundanzen zu vermeiden.
  • Nachfolgend wird das ERS5-Intervall ausgeführt, um Daten abzutasten, die in der Speicherzelle MC der ungeraden Bitleitung BLo gespeichert sind und die während des ERS1-Intervalls nicht gelöscht wurden. Die während des ERS5-Intervalls ausgeführten Operationen unterscheiden sich von den während des ERS4-Intervalls ausgeführten Operationen dadurch, dass ein Einstellen des Hauptzwischenspeicherknotens NLATM nicht ausgeführt wird. Im übrigen entspricht das ERS5-Intervall im Wesentlichen dem ERS4-Intervall, folglich kann eine detaillierte diesbezügliche Beschreibung unterbleiben, um Redundanzen zu vermeiden.
  • Nachfolgend wird das ERS6-Intervall ausgeführt, in dem bestimmt wird, ob die Löschoperation der Speicherzelle MC unter Bezugnahme auf die während der Intervalle ERS4 und ERS5 abgetasteten Daten ordnungsgemäß ausgeführt wurde.
  • Wenn sich der Hauptzwischenspeicherknoten NLATM während des ERS6-Intervalls in einem logischen H-Zustand befindet, werden Daten mit einem logischen L-Zustand auf der globalen Ausgangsleitung GDOUT ausgegeben, wodurch ein Freigabesignal erzeugt wird. Wenn sich jedoch der Hauptzwischenspeicherknoten NLATM in einem logischen L-Zustand befindet, werden Daten mit einem logischen H-Zustand auf der globalen Ausgangsleitung GDOUT ausgegeben, wodurch ein Fehlersignal erzeugt wird. Wenn folglich das Freigabesignal erzeugt wird, ist die Löschoperation bzw. die Löschbetriebsart fertiggestellt.
  • Wenn jedoch während des ERS6-Intervalls der Hauptzwischenspeicherknoten NLATM einen logischen H-Zustand beibehält, wird die Speicherzelle MCsel in dem Intervall ERS4 und dem Intervall ERS5 als eine angeschaltete Zelle abgetastet. Wenn die gerade Bitleitung BLe mit einer abgeschalteten Zelle verbunden ist, wird der Hauptzwischenspeicherknoten NLATM während des Intervalls ERS4 auf die Massespannung VSS entladen. Folglich weisen Daten des Hauptzwischenspeicherknotens NLATM einen logischen L-Zustand auf, selbst wenn eine mit der ungeraden Bitleitung BLo verbundene Speicherzelle während des ERS5-Intervalls eine angeschaltete Zelle ist.
  • Wenn die ungerade Bitleitung BLo mit einer abgeschalteten Zelle verbunden ist, nehmen Daten des Hauptzwischenspeicherknotens NLATM während des ERS5-Intervalls einen logischen L-Zustand ein, selbst wenn eine mit der geraden Bitleitung BLe verbundene Speicherzelle eine angeschaltete Zelle ist. Als Folge hiervon wird ein Fehlersignal erzeugt.
  • Folglich wird ein Freigabesignal nur dann erzeugt, wenn sowohl die gerade Bitleitung BLe als auch die ungerade Bitleitung BLo mit angeschalteten Zellen verbunden sind.
  • In den gezeigten Ausführungsformen wird ein nichfflüchtiges Halbleiterspeicherbauelement vom NAND-Typ beschrieben. Die vorliegende Erfindung kann auch auf andere Typen von nichfflüchtigen Halbleiterspeicherbauelementen angewendet werden, wie beispielsweise auf Halbleiterspeicherbauelemente vom AND-Typ.
  • Weiterhin ist es nicht zwingend notwendig, dass alle in den Ausführungsformen beschriebenen Elemente verwendet werden, um die erfindungsgemäße Lösung zu verwirklichen. Exemplarisch wird diesbezüglich auf 25 Bezug genommen, welche eine Modifikation der in 17 gezeigten Ausführungsform zeigt. Bei der in 25 gezeigten Ausführungsform ist der Vorladeschaltkreis des Subbitleitungsauswahlblocks 500 von 17 nicht vorgesehen.
  • Der Begriff "verbunden mit" und ähnliche Begriffe implizieren keine direkte Verbindung zwischen Elementen.

Claims (60)

  1. Mehrbit nichtflüchtiges Halbleiterspeicherbauelement mit: – einer Speicherzellenmatrix mit einer Bitleitung, die mit einer Anzahl von nichtflüchtigen Speicherzellen verbunden ist, wobei die nichtflüchtigen Speicherzellen in mehr als zwei Schwellenspannungszustände programmierbar sind, um mehr als ein Datenbit zu speichern, – einem Seitenpufferschaltkreis, der einen logischen Wert als Hauptzwischenspeicherdaten speichert und der den logischen Wert der Hauptzwischenspeicherdaten in Abhängigkeit von einem Hauptzwischenspeichersignal gemäß einem Spannungspegel der Bitleitung selektiv kippt, und – einem Subzwischenspeicherschaltkreis, der einen logischen Wert als Subzwischenspeicherdaten speichert und der den logischen Wert der Subzwischenspeicherdaten in Abhängigkeit von einem Subzwischenspeichersignal gemäß dem Spannungspegel der Bitleitung selektiv kippt, wobei das Speicherbauelement in einer Lesebetriebsart, welche die Schwellenspannungszustände der nichtflüchtigen Speicherzellen liest, und in einer Programmierbetriebsart betreibbar ist, welche die Schwellenspannungszustände der nichtflüchtigen Speicherzellen programmiert, wobei der Seitenpufferschaltkreis ein Kippen des logischen Werts der Hauptzwischenspeicherdaten durch die Bitleitung in der Programmierbetriebsart in Abhängigkeit von den Subzwischenspeicherdaten selektiv verhindert.
  2. Speicherbauelement nach Anspruch 1, dadurch gekennzeichnet, dass nur der Seitenpufferschaltkreis in der Lesebetriebsart verwendet wird und in der Programmierbetriebsart sowohl der Sei tenpufferschaltkreis als auch der Subzwischenspeicherschaltkreis verwendet werden.
  3. Speicherbauelement nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Programmierbetriebsart eine Programmieroperation eines ersten Bitdatenwerts und eine Programmieroperation eines zweiten Bitdatenwerts umfasst, wobei während der Programmierbetriebsart das Subzwischenspeichersignal nach der Programmieroperation des ersten Bitdatenwerts und vor der Programmieroperation des zweiten Bitdatenwerts aktiviert wird.
  4. Speicherbauelement nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass der Subzwischenspeicherschaltkreis umfasst: – einen mit der Bitleitung verbundenen Subabtastknoten, – eine Subabtastzwischenspeichereinheit, welche die Subzwischenspeicherdaten in Abhängigkeit von einem Spannungspegel des Subabtastknotens speichert, und – eine Subtreibereinheit, die selektiv in Abhängigkeit von den Subzwischenspeicherdaten freigegeben wird und die den Subabtastknoten mit einer Subtreiberspannung in Abhängigkeit von einem Verifikationssteuersignal treibt, um ein Kippen des logischen Werts der Hauptzwischenspeicherdaten zu verhindern.
  5. Speicherbauelement nach Anspruch 4, dadurch gekennzeichnet, dass die Subtreibereinheit einen ersten Subtreibertransistor und einen zweiten Subtreibertransistor umfasst, die in Serie zwischen den Subabtastknoten und eine Subtreiberspannungsquelle eingeschleift sind, wobei der erste Subtreibertransistor in Abhängigkeit von dem Verifikationssteuersignal angesteuert wird und der zweite Subtreibertransistor in Abhängigkeit von den Subzwischenspeicherdaten angesteuert wird.
  6. Speicherbauelement nach Anspruch 5, dadurch gekennzeichnet, dass die Subtreiberspannung eine Massespannung ist.
  7. Speicherbauelement nach Anspruch 5 oder 6, dadurch gekennzeichnet, dass der Subzwischenspeicherschaltkreis eine Subvorladeeinheit umfasst, die den Subabtastknoten auf eine Subabtastvorladespannung in Abhängigkeit von einem Subabtastvorladesteuersignal vorlädt.
  8. Speicherbauelement nach Anspruch 7, dadurch gekennzeichnet, dass die Subabtastvorladespannung eine Versorgungsspannung ist und die Subvorladeeinheit einen Transistor umfasst, der zwischen eine Versorgungsspannungsquelle und den Subabtastknoten eingeschleift ist und in Abhängigkeit von dem Subabtastvorladesignal angesteuert wird.
  9. Speicherbauelement nach einem der Ansprüche 4 bis 8, dadurch gekennzeichnet, dass die Subabtastzwischenspeichereinheit umfasst: – einen Subzwischenspeicher, der die Subzwischenspeicherdaten speichert, – einen Subzwischenspeicherinitialisierungsschaltkreis, der die Subzwischenspeicherdaten in Abhängigkeit von einem Subzwischenspeicherinitialisierungssignal initialisiert, und – einen Subabtastantwortschaltkreis, der in Abhängigkeit von dem Subzwischenspeichersignal freigegeben wird und der zum selektiven Kippen des logischen Werts der Subzwischenspeicherdaten in Abhängigkeit von dem Spannungspegel des Subabtastknotens getrieben wird.
  10. Speicherbauelement nach einem der Ansprüche 1 bis 9, gekennzeichnet durch: – eine erste globale Eingangsleitung, welche erste globale Eingangsdaten überträgt, – eine zweite globale Eingangsleitung, welche zweite globale Eingangsdaten überträgt, wobei während eines gegebenen Betriebsintervalls ein logischer Zustand der ersten globalen Eingangsdaten entgegengesetzt zu einem logischen Zustand der zweiten globalen Eingangsdaten ist, und – einen Seitenpufferdekodierer, der mit der ersten globalen Eingangsleitung und der zweiten globalen Eingangsleitung verbunden ist und der interne Eingangsdaten für den Hauptpufferschaltkreis in Abhängigkeit von den ersten und den zweiten globalen Eingangsdaten zur Verfügung stellt.
  11. Speicherbauelement nach Anspruch 10, gekennzeichnet durch: – eine interne Ausgangsleitung, die selektiv Daten ausgibt, die zu den Hauptzwischenspeicherdaten des Seitenpufferschaltkreises gehören, und die mit dem Seitenpufferdekodierer verbunden ist, – eine globale Ausgangsleitung, die globale Ausgangsdaten, die zu den internen Ausgangsdaten gehören, selektiv in Abhängigkeit von dem Seitenpufferdekodierer ausgibt, wobei der Seitenpufferschaltkreis einen Hauptzwischenspeicherknoten umfasst, der die Hauptzwischenspeicherdaten speichert und der Seitenpufferschaltkreis den logischen Wert der Hauptzwischenspeicherdaten des Hauptzwischenspeicherknotens in Abhängigkeit von den internen Eingangsdaten des Seitenpufferdekodierers steuert, und die interne Ausgangsleitung elektrisch von dem Hauptzwischenspeicherknoten isoliert ist.
  12. Speicherbauelement nach einem der Ansprüche 1 bis 11, gekennzeichnet durch einen Hauptbitleitungsauswahlvorspannungsschaltkreis, der die Spannung auf der Bitleitung vorspannt und die Bitleitung selektiv mit dem Seitenpufferschaltkreis verbindet.
  13. Speicherbauelement nach Anspruch 12, gekennzeichnet durch einen Subbitleitungsauswahlvorspannungsschaltkreis, der die Spannung auf der Bitleitung vorspannt und der die Bitleitung selektiv mit dem Subzwischenspeicherschaltkreis verbindet.
  14. Speicherbauelement nach Anspruch 13, dadurch gekennzeichnet, dass die Bitleitung der Speicherzellenmatrix eine ungerade Bitleitung und eine gerade Bitleitung umfasst.
  15. Speicherbauelement nach einem der Ansprüche 1 bis 14, dadurch gekennzeichnet, dass die nichtflüchtigen Speicherzellen in vier Schwellenspannungszustände programmierbar sind.
  16. Speicherbauelement nach einem der Ansprüche 1 bis 15, dadurch gekennzeichnet, dass die nichtflüchtigen Speicherzellen vom NAND-Typ sind.
  17. Mehrbit nichtflüchtiges Halbleiterspeicherbauelement mit: – einer Speicherzellenmatrix mit einer Bitleitung, die mit einer Anzahl von nichtflüchtigen Speicherzellen verbunden ist, wobei die nichtflüchtigen Speicherzellen in mehr als zwei Schwellenspannungszustände programmierbar sind, um mehr als ein Datenbit zu speichern, – einem Seitenpufferschaltkreis, der einen logischen Wert als Hauptzwischenspeicherdaten speichert und der den logischen Wert der Hauptzwischenspeicherdaten in Abhängig keit von einem Hauptzwischenspeichersignal gemäß einem Spannungspegel der Bitleitung selektiv kippt, und – einem Subzwischenspeicherschaltkreis, der einen logischen Wert als Subzwischenspeicherdaten speichert und der den logischen Wert der Subzwischenspeicherdaten in Abhängigkeit von einem Subzwischenspeichersignal gemäß dem Spannungspegel der Bitleitung selektiv kippt, wobei der Seitenpufferschaltkreis und der Subzwischenspeicherschaltkreis an entgegengesetzten Seiten der Speicherzellenmatrix mit der Bitleitung verbunden sind.
  18. Speicherbauelement nach Anspruch 17, dadurch gekennzeichnet, dass nur der Seitenpufferschaltkreis in einer Lesebetriebsart verwendet wird und sowohl der Seitenpufferschaltkreis als auch der Subzwischenspeicherschaltkreis in einer Programmierbetriebsart verwendet werden.
  19. Speicherbauelement nach Anspruch 17 oder 18, dadurch gekennzeichnet, dass die Programmierbetriebsart eine Programmieroperation eines ersten Bitdatenwerts und eine Programmieroperation eines zweiten Bitdatenwerts umfasst und während der Programmierbetriebsart das Subzwischenspeichersignal nach der Programmieroperation des ersten Bitdatenwerts und vor der Programmieroperation des zweiten Bitdatenwerts aktiviert wird.
  20. Speicherbauelement nach einem der Ansprüche 17 bis 19, dadurch gekennzeichnet, dass der Subzwischenspeicherschaltkreis umfasst: – einen Subabtastknoten, der mit der Bitleitung verbunden ist, – eine Subabtastzwischenspeichereinheit, welche die Subzwischenspeicherdaten in Abhängigkeit von einem Spannungspegel des Subabtastknotens speichert, und – eine Subtreibereinheit, die selektiv in Abhängigkeit von den Subzwischenspeicherdaten freigegeben wird und die den Subabtastknoten mit einer Subtreiberspannung in Abhängigkeit von einem Verifikationssteuersignal treibt, um ein Kippen des logischen Werts der Hauptzwischenspeicherdaten zu vermeiden.
  21. Speicherbauelement nach Anspruch 20, dadurch gekennzeichnet, dass die Subtreibereinheit einen ersten Subtreibertransistor und einen zweiten Subtreibertransistor umfasst, die seriell zwischen den Subabtastknoten und eine Subtreiberspannungsquelle eingeschleift sind, wobei der erste Subtreibertransistor in Abhängigkeit von dem Verifikationssteuersignal angesteuert wird und der zweite Subtreibertransistor in Abhängigkeit von den Subzwischenspeicherdaten angesteuert wird.
  22. Speicherbauelement nach Anspruch 21, dadurch gekennzeichnet, dass die Subtreiberspannung eine Massespannung ist.
  23. Speicherbauelement nach Anspruch 21 oder 22, dadurch gekennzeichnet, dass der Subzwischenspeicherschaltkreis eine Subvorladeeinheit umfasst, welche den Subabtastknoten auf eine Subabtastvorladespannung in Abhängigkeit von einem Subabtastvorladesteuersignal vorlädt.
  24. Speicherbauelement nach Anspruch 23, dadurch gekennzeichnet, dass die Subabtastvorladespannung eine Versorgungsspannung ist und die Subvorladeeinheit einen Transistor umfasst, der zwischen ein Versorgungsspannungsquelle und den Subabtastknoten eingeschleift ist und in Abhängigkeit von dem Subabtastvorladesignal angesteuert wird.
  25. Speicherbauelement nach einem der Ansprüche 20 bis 24, dadurch gekennzeichnet, dass die Subabtastzwischenspeichereinheit umfasst: – eine Subzwischenspeichereinheit, welche die Subzwischenspeicherdaten speichert, – einen Subzwischenspeicherinitialisierungsschaltkreis, welcher die Subzwischenspeicherdaten in Abhängigkeit von einem Subzwischenspeicherinitialisierungssignal initialisiert, und – einen Subabtastantwortschaltkreis, der in Abhängigkeit von dem Subzwischenspeichersignal freigegeben wird und der in Abhängigkeit von dem Spannungspegel des Subabtastknotens zum selektiven Kippen des logischen Werts der Subzwischenspeicherdaten getrieben wird.
  26. Speicherbauelement nach einem der Ansprüche 17 bis 25, gekennzeichnet durch: – eine erste globale Eingangsleitung, die erste globale Eingangsdaten überträgt, – eine zweite globale Eingangsleitung, die zweite globale Eingangsdaten überträgt, wobei während eines gegebenen Betriebsintervalls ein logischer Zustand der ersten globalen Eingangsdaten entgegengesetzt zu einem logischen Zustand der zweiten globalen Eingangsdaten ist, und – einen Seitenpufferdekodierer, der mit der ersten und der zweiten globalen Eingangsleitung verbunden ist und der interne Eingangsdaten dem Hauptpufferschaltkreis in Abhängigkeit von den ersten und den zweiten globalen Eingangsdaten zur Verfügung stellt.
  27. Speicherbauelement nach Anspruch 26, gekennzeichnet durch: – eine interne Ausgangsleitung, die selektiv Daten ausgibt, die zu den Hauptzwischenspeicherdaten des Seitenpufferschaltkreises gehören, und die mit dem Seitenpufferdekodierer verbunden ist, und – eine globale Ausgangsleitung, die selektiv in Abhängigkeit von dem Seitenpufferdekodierer globale Ausgangsdaten ausgibt, die zu den internen Ausgangsdaten gehören, wobei der Seitenpufferschaltkreis einen Hauptzwischenspeicherknoten umfasst, der die Hauptzwischenspeicherdaten speichert, und den logischen Wert der Hauptzwischenspeicherdaten des Hauptzwischenspeicherknotens in Abhängigkeit von den internen Eingangsdaten des Seitenpufferdekodierers steuert.
  28. Speicherbauelement nach einem der Ansprüche 17 bis 27 gekennzeichnet durch einen Hauptbitleitungsauswahlvorspannungsschaltkreis, der die Spannung der Bitleitung vorspannt und der die Bitleitung selektiv mit dem Hauptpufferschaltkreis verbindet.
  29. Speicherbauelement nach Anspruch 28, gekennzeichnet durch einen Subbitleitungsauswahlvorspannungsschaltkreis, der die Spannung der Bitleitung vorspannt und der die Bitleitung selektiv mit dem Subzwischenspeicherschaltkreis verbindet.
  30. Speicherbauelement nach einem der Ansprüche 17 bis 29, dadurch gekennzeichnet, dass die nichtflüchtigen Speicherzellen in vier Schwellenspannungszustände programmierbar sind.
  31. Nichtflüchtiges Speicherbauelement mit: – einer Speicherzellenmatrix mit einer Bitleitung, die mit einer Anzahl von nichtflüchtigen Speicherzellen verbunden ist, – einem ersten und einem zweiten Vorspannungsschaltkreis, die eine Spannung der Bitleitung voreinstellen und die auf entgegengesetzten Seiten der Speicherzellenmatrix mit der Bitleitung verbunden sind, und – einem Seitenpufferschaltkreis, der mit der Bitleitung verbunden ist und der Daten speichert, die aus den nichtflüchtigen Speicherzellen gelesen und in diese programmiert werden.
  32. Speicherbauelement nach Anspruch 31, dadurch gekennzeichnet, dass die nichtflüchtigen Speicherzellen mehrbit nichtflüchtige Speicherzellen sind, die selektiv in einen von mindestens vier Schwellenspannungszuständen programmierbar sind.
  33. Speicherbauelement nach Anspruch 32, gekennzeichnet durch einen mit der Bitleitung verbundenen Subzwischenspeicherschaltkreis, wobei der Seitenpufferschaltkreis und der Subzwischenspeicherschaltkreis an entgegengesetzten Seiten der Speicherzellenmatrix mit der Bitleitung verbunden sind.
  34. Speicherbauelement nach Anspruch 33, dadurch gekennzeichnet, dass die nichtflüchtigen Speicherzellen vom NAND-Typ sind.
  35. Nichtflüchtiges Halbleiterspeicherbauelement mit: – einer Speicherzellenmatrix mit einer Bitleitung, die mit einer Anzahl von nichtflüchtigen Speicherzellen verbunden ist, – einer Hauptabtastzwischenspeichereinheit, die eine Hauptzwischenspeichereinheit und eine Hauptabtastantworteinheit umfasst, – einer Subzwischenspeichereinheit, die einen Subzwischenspeicherschaltkreis umfasst, – einem ersten Bitleitungsauswahlschaltkreis, der die Hauptabtasteinheit selektiv mit der Bitleitung verbindet, und – einem zweiten Bitleitungsauswahlschaltkreis, der die Subzwischenspeichereinheit selektiv mit der Bitleitung verbindet.
  36. Speicherbauelement nach Anspruch 35, dadurch gekennzeichnet, dass der erste und der zweite Bitleitungsauswahlschaltkreis an entgegengesetzten Seiten der Speicherzellenmatrix angeordnet sind.
  37. Speicherbauelement nach Anspruch 36, dadurch gekennzeichnet, dass die Anzahl von nichtflüchtigen Speicherzellen selektiv in einen von mindestens vier Schwellenspannungszuständen programmierbar sind, wobei das Speicherbauelement in einer Lesebetriebsart betreibbar ist, in der ein Schwellenspannungszustand der nichtflüchtigen Speicherzellen gelesen wird, und in einer Programmierbetriebsart betreibbar ist, die den Schwellenspannungszustand der nichtflüchtigen Speicherzellen programmiert.
  38. Speicherbauelement nach Anspruch 37, dadurch gekennzeichnet, dass in der Lesebetriebsart nur der erste Zwischenspeicherschaltkreis verwendet wird und in der Programmierbetriebsart sowohl der erste als auch der zweite Zwischenspeicherschaltkreis verwendet werden.
  39. Speicherbauelement nach Anspruch 37 oder 38, dadurch gekennzeichnet, dass in der Programmierbetriebsart eine Spannung des zweiten Zwischenspeicherschaltkreises selektiv über die Bitleitung in die Seitenpuffereinheit übertragen wird, um einen Zustand des ersten Zwischenspeicherschaltkreises zu steuern.
  40. Speicherbauelement nach einem der Ansprüche 35 bis 39, gekennzeichnet durch mindestens einen Vorspannungsschaltkreis, der eine Spannung der Bitleitung voreinstellt.
  41. Speicherbauelement nach einem der Ansprüche 35 bis 40, gekennzeichnet durch einen ersten und einen zweiten Vorspannungsschaltkreis, die einen Spannung der Bitleitung voreinstellen und die mit der Bitleitung an entgegengesetzten Seiten der Speicherzellenmatrix verbunden sind.
  42. Speicherbauelement nach einem der Ansprüche 35 bis 41, dadurch gekennzeichnet, dass die nichtflüchtigen Speicherzellen vom NAND-Typ sind.
  43. Verfahren zum Betrieb eines mehrbit nichtflüchtigen Halbleiterspeicherbauelements, das eine Speicherzellenmatrix mit einer Bitleitung umfasst, die mit einer Anzahl von nichtflüchtigen Speicherzellen verbunden ist, wobei die nichtflüchtigen Speicherzellen selektiv in mehr als einen Schwellenspannungszustand programmierbar sind und ein jeweiliger Schwellenspannungszustand zu einem unterschiedlichen Datenwert gehört, das Speicherbauelement in einer Lesebetriebsart betreibbar ist, welche die Schwellenspannungszustände der nichtflüchtigen Speicherzellen liest, und in einer Programmierbetriebsart betreibbar ist, welche die Schwellenspannungszustände der nichtflüchtigen Speicherzellen programmiert, das Verfahren mit den Schritten: – Speichern eines logischen Werts als Hauptzwischenspeicherdaten in einem ersten Zwischenspeicher, – Speichern eines logischen Werts als Subzwischenspeicherdaten in einem zweiten Zwischenspeicher in Abhängigkeit von einem Spannungspegel der Bitleitung, – Einstellen eines Schwellenspannungszustands mindestens einer der nichtflüchtigen Speicherzellen, die mit der Bitleitung in der Programmierbetriebsart verbunden ist, und – selektives Verhindern eines Kippens des logischen Werts der Hauptzwischenspeicherdaten nach dem Einstellen des Schwellenspannungszustands in Abhängigkeit von dem Spannungspegel der Bitleitung, der in Form der Subzwischenspeicherdaten des zweiten Zwischenspeichers gespeichert ist.
  44. Verfahren nach Anspruch 43, dadurch gekennzeichnet, dass nur der Seitenpufferschaltkreis während der Lesebetriebsart verwendet wird und sowohl der Seitenpufferschaltkreis als auch der Subzwischenspeicherschaltkreis in der Programmierbetriebsart verwendet werden.
  45. Verfahren zum Betrieb eines mehrbit nichtflüchtigen Halbleiterspeicherbauelements, welches (a) eine Speicherzellenmatrix mit einer Bitleitung umfasst, die mit einer Anzahl von nichtflüchtigen Speicherzellen verbunden ist, wobei die nichtflüchtigen Speicherzellen selektiv in aufeinanderfolgende erste, zweite, dritte und vierte Schwellenspannungszustände programmierbar sind, der erste, der zweite, der dritte und der vierte Schwellenspannungszustand zu vier unterschiedlichen Datenwerten gehören, die durch ein erstes und ein zweites Bit definiert sind, wobei das erste Bit des ersten und des vierten Schwellenspannungszustands übereinstimmen und das zweite Bit des ersten und des zweiten Schwellenspannungszustands übereinstimmen, (b) eine Seitenpuffereinheit umfasst, die einen logischen Wert als Hauptzwischenspeicherdaten speichert und die einen Hauptabtastknoten umfasst, der mit der Bitleitung verbunden ist, wobei der logische Wert der Hauptzwischenspeicherdaten selektiv in Abhängigkeit von einem Spannungspegel des Hauptabtastknotens gekippt wird, und (c) eine Subzwischenspeichereinheit umfasst, die einen logischen Wert als Subzwischenspeicherdaten speichert und die einen Subabtastknoten umfasst, der mit der Bitleitung verbunden ist, das Verfahren umfassend: – eine Programmieroperation eines ersten Bits, die ein Programmieren einer ausgewählten Speicherzelle auf eine Schwellenspannung umfasst, die zu dem ersten Datenzustand mit einem extern angelegten ersten Bitdatenwert gehört, – eine initiale Lesespeicheroperation, die ein Treiben der Speicherzelle, die in der Programmieroperation des ersten Bits programmiert wird, auf eine erste Referenzspannung umfasst, um Subzwischenspeicherdaten in dem Subzwischenspeicherblock zu speichern, die zu dem ersten Bitdatenwert gehören, – eine Programmieroperation eines zweiten Bits, die ein Speichern von Hauptzwischenspeicherdaten in dem Hauptpufferblock, die zu einem zweiten Bitdatenwert gehören, der zur Programmierung der Speicherzelle in den vierten Datenzustand verwendet wird, und ein Programmieren der Speicherzelle in den vierten Datenzustand nach der initialen Lesespeicheroperation umfasst, wodurch die Speicherzelle auf eine Schwellenspannung programmiert wird, die zu dem dritten Datenzustand gehört, – eine erste Verifikationsleseoperation, die ein Treiben der Speicherzelle mit einer zweiten Referenzspannung umfasst, um den zweiten Bitdatenwert der Speicherzelle auf dem Hauptabtastknoten nach der Programmieroperation des zweiten Bits abzubilden, – eine Subzwischenspeichertreiberprogrammieroperation, die ein Treiben des Subzwischenspeicherblocks umfasst, um die während der initialen Lesespeicheroperation in dem Hauptabtastknoten gespeicherten Subzwischenspeicherdaten abzubilden, – eine erste Hauptzwischenspeicherkippoperation, die ein Kippen der Hauptzwischenspeicherdaten gemäß einem Spannungspegel des Hauptabtastknotens in der ersten Verifikationsleseoperation umfasst, wobei das Kippen der Hauptzwischenspeicherdaten in Abhängigkeit von dem Spannungspegel des Hauptabtastknotens in der Subzwischenspeichertreiberoperation selektiv verhindert wird, – eine zweite Verifikationsleseprogrammieroperation, die ein Treiben der Speicherzelle mit einer dritten Referenzspannung umfasst, um den zweiten Bitdatenwert der Speicherzelle nach der ersten Hauptzwischenspeicherkippoperation im Hauptabtastknoten abzubilden, und – eine zweite Hauptzwischenspeicherkippoperation, die ein Kippen der Hauptzwischenspeicherdaten in Abhängigkeit von dem Spannungspegel des Hauptabtastknotens in der zweiten Verifikationsleseprogrammieroperation umfasst.
  46. Verfahren nach Anspruch 45, dadurch gekennzeichnet, dass die erste bis dritte Referenzspannung zum Unterscheiden der ersten bis vierten Schwellenspannungsgruppen verwendet werden.
  47. Verfahren nach Anspruch 45 oder 46, gekennzeichnet durch eine Verifikationsabtastoperation, die ein Erzeugen von Daten, die anzeigen, dass ein Programmierfehler der Speicherzelle in den vierten Datenzustand in der Programmieroperation des zweite Bits aufgetreten ist, basierend auf den Hauptzwischenspeicherdaten umfasst, die durch Ausführung der ersten und der zweiten Hauptkippoperation gewonnen werden.
  48. Verfahren nach einem der Ansprüche 45 bis 47, dadurch gekennzeichnet, dass die initiale Lesespeicheroperation umfasst: – eine initiale Leseoperation, die ein Treiben der in der Programmieroperation des ersten Bits programmierten Speicherzelle umfasst, um den ersten Bitdatenwert auf der Bitleitung abzubilden, und – eine Subzwischenspeicherspeicheroperation, die ein Ausführen einer Steueroperation umfasst, um die Subzwischenspeicherdaten, die zu dem durch Ausführen der initialen Leseoperation gewonnenen Spannungspegel der Bitleitung gehören, in dem Subzwischenspeicherblock zu speichern.
  49. Verfahren nach einem der Ansprüche 45 bis 48, dadurch gekennzeichnet, dass der erste Datenzustand "11 ", der zweite Datenzustand "10", der dritte Datenzustand "00" und der vierte Datenzustand "01" betragen.
  50. Verfahren zum Betrieb eines mehrbit nichtflüchtigen Halbleiterspeicherbauelements, welches (a) eine Speicherzellenmatrix mit einer Bitleitung umfasst, die mit einer Anzahl von nichtflüchtigen Speicherzellen verbunden ist, wobei die nichtflüchtigen Speicherzellen selektiv in aufeinanderfolgende erste, zweite, dritte oder vierte Schwellenspannungszustände programmierbar sind und die Schwellenspannungszustände zu vier unterschiedlichen Datenwerten gehören, die durch ein erstes und ein zweites Bit definiert werden, wobei das erste Bit des ersten und des vierten Schwellenspannungszustands übereinstimmen und das zweite Bit des ersten und des zweiten Schwellenspannungszustands übereinstimmen, (b) eine Hauptpuffereinheit umfasst, die einen logischen Wert als Hauptzwischenspeicherdaten speichert und die einen Hauptabtastknoten umfasst, der mit der Bitleitung verbunden ist, wobei der logische Wert der Hauptzwischenspeicherdaten selektiv in Abhängigkeit von einem Spannungspegel des Hauptabtastknotens gekippt wird, und (c) eine Subzwischenspeichereinheit umfasst, die einen logischen Wert als Subzwischenspeicherdaten speichert und die einen Subabtastknoten umfasst, der mit der Bitleitung verbunden ist, das Verfahren umfassend: – eine erste Bitprogrammieroperation, die ein Programmieren einer ausgewählten Speicherzelle mit einem extern angelegten ersten Bitdatenwert umfasst, – eine initiale Lesespeicheroperation, die ein Treiben der in der Programmieroperation des ersten Bits programmierten Speicherzelle mit einer ersten Referenzspannung umfasst, um zu dem ersten Bitdatenwert gehörende Subzwischenspeicherdaten in dem Subzwischenspeicherblock zu speichern, – eine Programmieroperation eines zweiten Bit, die ein Treiben der Speicherzelle umfasst, um einen extern angelegten zweiten Bitdatenwert nach der initialen Lesespeicheroperation in die Speicherzelle zu programmieren, – eine erste Verifikationsleseoperation, die ein Treiben der Speicherzelle mit einer zweiten Referenzspannung umfasst, um den zweiten Bitdatenwert der Speicherzelle nach der Programmieroperation des zweiten Bits im Hauptabtastknoten abzubilden, – eine Subzwischenspeichertreiberoperation, die ein Treiben des Subzwischenspeicherblocks umfasst, um die in dem initialen Lesespeicherschritt gespeicherten Subzwischenspeicherdaten im Hauptabtastknoten abzubilden, und – eine erste Hauptkippoperation, die ein selektives Kippen der Hauptzwischenspeicherdaten gemäß dem Spannungspegel des Hauptabtastknotens umfasst, der in der ersten Verifikationsleseoperation und der Subzwischenspeichertreiberoperation gewonnen wird.
  51. Verfahren nach Anspruch 50, dadurch gekennzeichnet, dass die erste und die zweite Referenzspannung zur Unterscheidung des ersten bis dritten Schwellenspannungszustands verwendet werden.
  52. Verfahren nach Anspruch 50 oder 51 dadurch gekennzeichnet, dass die initiale Lesespeicheroperation umfasst: – eine initiale Leseoperation, die ein Treiben der in der Programmieroperation des ersten Bits programmierten Speicherzelle umfasst, um den ersten Bitdatenwert auf der Bitleitung abzubilden, und – eine Subzwischenspeicheroperation, die ein Ausführen einer Steueroperation umfasst, um die Subzwischenspeicherdaten, die zu dem Spannungspegel der Bitleitung gehören, der in der initialen Leseoperation ermittelt wird, in dem Subzwischenspeicherblock zu speichern.
  53. Verfahren nach Anspruch 52, dadurch gekennzeichnet, dass die initiale Leseoperation umfasst: – eine erste Referenzspannungstreiberoperation, die ein Treiben der Speicherzelle mit einer ersten Referenzspannung umfasst, wobei die erste Referenzspannung den ersten Schwellenspannungszustand von dem zweiten Schwellenspannungszustand unterscheidet, und – eine Bitleitungsabbildungsoperation, die ein Abbilden des ersten Bitdatenwerts auf der Bitleitung umfasst, wobei der erste Bitdatenwert in der ersten Referenzspannungstreiberoperation gelesen wird.
  54. Verfahren nach Anspruch 52 oder 53, dadurch gekennzeichnet, dass die Subzwischenspeicherspeicheroperation umfasst: – eine Subzwischenspeicherinitialisierungsoperation, die ein Initialisieren der Subzwischenspeicherdaten umfasst, und – eine Subzwischenspeicherkippoperation, die ein selektives Kippen der Subzwischenspeicherdaten in Abhängigkeit von dem Spannungspegel der Bitleitung umfasst.
  55. Verfahren nach Anspruch 54, dadurch gekennzeichnet, dass die Subzwischenspeicherkippoperation umfasst: – Aufrechterhalten der initialisierten Subzwischenspeicherdaten ohne Änderung, wenn der erste Bitdatenwert mit dem ersten Datenzustand auf der Bitleitung abgebildet wird, und – Kippen der initialisierten Subzwischenspeicherdaten, wenn der erste Bitdatenwert mit dem zweiten Datenzustand auf der Bitleitung abgebildet wird.
  56. Verfahren nach einem der Ansprüche 50 bis 55, dadurch gekennzeichnet, dass der erste Datenzustand "11", der zweite Datenzustand "10", der dritte Datenzustand "00" und der vierte Datenzustand "01" betragen.
  57. Verfahren nach einem der Ansprüche 50 bis 56, gekennzeichnet durch – eine zweite Verifikationsleseoperation, die ein Treiben der Speicherzelle mit einer dritten Referenzspannung umfasst, um den zweiten Bitdatenwert der Speicherzelle in dem Hauptabtastknoten nach der ersten Hauptkippoperation abzubilden, und – eine zweite Hauptkippoperation, die ein selektives Kippen der Hauptzwischenspeicherdaten in Abhängigkeit von dem Spannungspegel des Hauptabtastknotens umfasst, der in dem zweiten Verifikationsleseschritt ermittelt wird.
  58. Verfahren nach Anspruch 57, dadurch gekennzeichnet, dass die erste bis dritte Referenzspannung Spannungspegel zum Unterscheiden des ersten bis vierten Schwellenspannungszustands sind.
  59. Verfahren nach Anspruch 57 oder 58, gekennzeichnet durch eine Verifikationsabtastoperation, die ein Erzeugen von Daten in Abhängigkeit von den durch Ausführen der ersten und der zweiten Hauptkippoperation ermittelten Hauptzwischenspeicherdaten umfasst, die einen Erfolg oder einen Fehler in der Programmieroperation des zweiten Bits anzeigen.
  60. Verfahren nach einem der Ansprüche 50 bis 59, dadurch gekennzeichnet, dass die initiale Lesespeicheroperation umfasst: – eine initiale Leseoperation, die ein Treiben der in der Programmieroperation des ersten Bits programmierten Speicherzelle umfasst, um den ersten Bitdatenwert auf der Bitleitung abzubilden, und – eine Subzwischenspeicherspeicheroperation, die ein Speichern von Subzwischenspeicherdaten in dem Subzwischenspeicherblock umfasst, die zu dem Spannungspegel der Bitleitung gehören, der durch Ausführen der initialen Leseoperation ermittelt wird.
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