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Die
Erfindung betrifft ein Verfahren zum Treiben einer Programmieroperation
in einem nichtflüchtigen
Halbleiterspeicherbauelement.
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Eine
allgemeine Datenprogrammieroperation in einem nichtflüchtigen
Halbleiterspeicherbauelement wird durch Steuerung einer Schwellenspannung
einer Speicherzelle durchgeführt,
die zur Programmierung ausgewählt
ist. Die Wortleitung der ausgewählten
Speicherzelle wird mit einer vorbestimmten Programmierspannung versorgt
und eine zugehörige
Bitleitung wird in Abhängigkeit
von zu programmierenden Daten gesteuert. Während dieses Zustands ist die
Steuerung der Schwellenspannung der ausgewählten Speicherzelle abhängig von einem
Spannungspegel der zugehörigen
Bitleitung.
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1 zeigt
ein Zeitablaufdiagramm eines herkömmlichen Verfahrens zum Treiben
einer Programmieroperation in einem nichtflüchtigen Halbleiterspeicherbauelement.
Bei dem herkömmlichen Verfahren
gibt es ein Speicherzellenprogrammierintervall P10 und ein Verifikationsintervall
P20. Während
des Speicherzellenprogrammierintervalls P10 wird die Schwellenspannung
einer ausgewählten Speicherzelle
durch eine Spannung einer Bitleitung BL erhöht, die mit der ausgewählten Speicherzelle verbunden
ist. Während
dieses Intervalls wird die Bitleitung BL mit einer Massespannung
VSS geladen, d. h. eine Programmierung wird ermöglicht, wohingegen eine andere,
nicht mit der ausgewählten
Speicherzelle verbundene Bitleitung auf eine Versorgungsspannung
VDD eingestellt wird, d. h. in einen Programmiersperrzustand überführt wird.
In dem Verifikationsintervall P20 wird eine Überprüfung durchgeführt, ob
die ausgewählte
Speicherzelle, die in dem Programmierintervall P10 bearbeitet wurde,
ordnungsgemäß eingestellt
ist oder nicht ordnungsgemäß programmiert
wurde. Während
dieses Intervalls wird ein Datenbit der ausgewählten Speicherzelle auf die
zugehörige
Bitleitung BL geladen. Wenn die ausgewählte Speicherzelle in dem Verifikationsintervall P20
als nicht ordnungsgemäß programmiert
bestimmt wird, wird das Speicherzellenprogrammierintervall P10 wiederholt,
um die ausgewählte
Speicherzelle ordnungsgemäß zu programmieren.
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Wie
in 1 gezeigt, folgt während der Sequenz der herkömmlichen
Programmiertreiberoperation ein Bitleitungsentladeintervall P31
auf das Speicherzellenprogrammierintervall P10. Zusätzlich folgt ein
weiteres Bitleitungsentladeintervall P32 auf das Verifikationsintervall
P20 und geht einem Speicherzellenprogrammierintervall P10' vor. Während der Entladeintervalle
P31 und P32 fallen alle Bitleitungen BL auf die Massespannung VSS
ab. Während Schwellenspannungssteuervorgängen T12
und T12' wird eine
Wortleitung WL der ausgewählten
Speicherzelle mit einer Programmierspannung VPGM beaufschlagt, um
ihre Schwellenspannung zu steuern. Während eines Bitleitungslesevorgangs
T22 wird die Spannung der Bitleitung BL durch das Datenbit der ausgewählten Speicherzelle
bestimmt.
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Bei
dem herkömmlichen
Verfahren zum Treiben einer Programmieroperation in einem nichtflüchtigen
Halbleiterspeicherbauelement finden die Entladeintervalle P31 oder
P32 vor einem Bitleitungsvorladevorgang T21 zum erneuten Vorladen
der Bitleitung BL bzw. vor einem Bitleitungseinstellvorgang T11' zum Rücksetzen
der Bitleitung BL statt.
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Bei
den herkömmlichen
Verfahren zum Treiben einer Programmieroperation ergibt sich folglich aufgrund
des Vorhandenseins von zwei Bitleitungsentladeintervallen P31 und
P32 eine erhöhte
Programmierzeit und ein unnötiger
Stromverbrauch bei der Programmierung von Daten in die ausgewählte Speicherzelle.
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Die
US 2003/0210576 A1 zeigt
ein Programmierverfahren für
ein NAND-EEPROM,
bei dem zwischen dem Programmieren und dem folgenden Verifizieren
die Bitleitungen nach VSS entladen werden.
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Der
Erfindung liegt die technische Aufgabe zugrunde, ein Verfahren zum
Treiben einer Programmieroperation in einem nichtflüchtigen
Halbleiterspeicherbauelement zur Verfügung zu stellen, welches eine
Programmierzeit und einen Stromverbrauch bei der Programmierung
von Daten in die ausgewählte
Speicherzelle reduziert.
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Die
Erfindung löst
diese Aufgabe durch Bereitstellung eines Verfahrens zum Treiben
einer Programmieroperation in einem nichtflüchtigen Halbleiterspeicherbauelement
mit den Merkmalen des Anspruchs 1 oder 8.
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Bevorzugte
Ausführungsformen
der Erfindung sind Gegenstand der Unteransprüche, deren Wortlaut hiermit
durch Bezugnahme zum Inhalt der Beschreibung gemacht wird, um unnötige Textwiederholungen
zu vermeiden.
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Gemäß Ausführungsformen
der Erfindung wird ein Verfahren zum Treiben einer Programmieroperation
in einem nichtflüchtigen
Halbleiterspeicherbauelement zur Verfügung gestellt, welches eine
Reduzierung einer Programmierzeit und eines Stromverbrauchs ermöglicht.
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Gemäß weiterer
Ausführungsformen
der Erfindung umfasst ein Verfahren zum Treiben einer Programmieroperation
in einem nichtflüchtigen Halbleiterbauelement
mit einer geraden und einer ungeraden Bitleitung und Speicherzellen,
die elektrisch mit der zugehörigen
geraden und ungeraden Bitleitung verbunden sind, ein abwechselndes
Auswählen
der geraden und der ungeraden Bitleitung, ein Steuern einer Schwellenspannung
einer ausgewählten,
zu programmierenden Speicherzelle, wobei die Speicherzelle mit der
ausgewählten
Bitleitung der geraden und der ungeraden Bitleitung verbunden ist,
ein Entladen der nicht ausgewählten
Bitleitung der geraden und der ungeraden Bitleitung auf eine Massespannung
und ein Verifizieren der Daten der ausgewählten Speicherzelle. Gemäß diesem
Verfahren wird die ausgewählte
Bitleitung nach dem Steuern der Schwellenspannung oder vor dem Verifizieren der
Daten der ausgewählten
Speicherzelle nicht auf die Massespannung entladen.
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Während die
beschriebenen Ausführungsformen
zeigen, dass die ausgewählte
Speicherzelle mit der geraden Bitleitung verbunden ist, versteht
es sich, dass die ausgewählte
Speicherzelle auch mit der ungeraden Bitleitung verbunden sein kann.
In diesem Fall wird die gerade Bitleitung einfach durch die ungerade
Bitleitung als die mit der ausgewählten Speicherzelle gekoppelte
Bitleitung ersetzt, wobei dies keine substantielle Änderung
der erfindungsgemäßen Losung
darstellt.
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Bevorzugte
Ausführungsformen
der Erfindung, wie sie nachfolgend detailliert beschrieben werden,
ebenso wie die oben beschriebenen herkömmlichen Ausführungsformen,
um das Verständnis
der Erfindung zu erleichtern, sind in den Zeichnungen dargestellt.
Hierbei zeigen:
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1 ein
Zeitablaufdiagramm eines herkömmlichen
Verfahrens zum Treiben einer Programmieroperation in einem nichtflüchtigen
Halbleiterspeicherbauelement,
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2 ein
Schaltbild eines nichtflüchtigen Halbleiterspeicherbauelements,
das durch ein Verfahren in Übereinstimmung
mit Ausführungsformen der
Erfindung betreibbar ist,
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3 einen
Querschnitt einer Struktur einer in 2 gezeigten
Speicherzelle,
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4A und 4B Zeitablaufdiagramme von
Merkmalen von Treiberprogrammieroperationen für ein nichtflüchtiges
Halbleiterspeicherbauelement gemäß einiger
Ausführungsformen
der Erfindung,
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5 ein
Zeitablaufdiagramm von Merkmalen eines Treibens einer Programmieroperation
für ein
nichtflüchtiges
Halbleiterspeicherbauelement gemäß einiger
Ausführungsformen
der Erfindung und
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6 und 7 Schaltbilder
anderer Konfigurationen eines nichtflüchtigen Halbleiterspeicherbauelements,
die gemäß einiger
Ausführungsformen der
Erfindung betreibbar sind.
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2 zeigt
ein Schaltbild eines nichtflüchtigen
Halbleiterspeicherbauelements, das durch ein Verfahren gemäß einiger
Ausführungsformen
der Erfindung betreibbar ist. Bezugnehmend auf 2 umfasst
das nichtflüchtige
Halbleiterspeicherbauelement ein Speicherzellenfeld bzw. eine Speicherzellenmatrix 100 und
einen Zeilendecodierer 200.
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Das
Speicherzellenfeld 100 ist aus einer geraden Zellenkette
STe, die mit einer zugehörigen
geraden Bitleitung BLe gekoppelt ist, und einer ungeraden Zellenkette
STo gebildet, die mit einer ungeraden Bitleitung BLo gekoppelt ist.
Die gerade und die ungerade Bitleitung BLe und BLo bilden zusammen
ein Bitleitungspaar. Während
einer Treiberprogrammieroperation wird eine Bitleitung des Bitleitungspaars ausgewählt, wäh rend die
andere ausgeschlossen wird. In anderen Worten werden die gerade
und die ungerade Bitleitung BLe und BLo derart angesteuert, dass
sie nicht gleichzeitig ausgewählt
werden. Während
dieser Programmieroperation dient die nicht ausgewählte Bitleitung,
beispielsweise BLe oder BLo, als eine Abschirmleitung während einer
aktiven Abtastoperation für
die ausgewählte
Bitleitung, beispielsweise BLo oder BLe.
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Jede
in 2 gezeigte Zellenkette STe oder STo umfasst einen
Kettenauswahltransistor SST, der mit seiner zugehörigen Bitleitung
BLe oder BLo verbunden ist, einen Masseauswahltransistor GST, der mit
einer gemeinsamen Sourceleitung CSL verbunden ist, und Speicherzellen
MC, die zwischen den Kettenauswahltransistor SST und den Masseauswahltransistor
GST eingeschleift sind. Diese Konfiguration bildet eine Schleife
vom NAND-Typ.
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Der
Kettenauswahltransistor SST wird in Abhängigkeit von dem Kettenauswahlsignal
SSL angesteuert, wohingegen der Masseauswahltransistor GST in Abhängigkeit
von dem Masseauswahlsignal GSL angesteuert wird. Wortleitungssignale WL1–WLn werden
selektiv an Steuergatter der Speicherzellen MC angelegt.
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Das
Kettenauswahlsignal SSL, das Masseauswahlsignal GSL und die Wortleitungssignale WL1–WLn werden
durch den Zeilendecodierer 200 zur Verfügung gestellt. Die Struktur
und die Betriebsweise des Zeilendecodierers 200 ist dem
Fachmann hinlänglich
bekannt, folglich kann eine diesbezügliche detaillierte Beschreibung
unterbleiben. Jede der in 3 gezeigten
Speicherzellen MC ist als ein Transistor mit floatendem Gate gebildet
mit einer Sourceelektrode S, einer Drainelektrode D, einer floatenden
Gateelektrode FG und einer Steuergateelektrode CG. Bekanntermaßen wird
die Speicherzelle MC durch die Effekte von heißen Kanalelektronen oder Fowler-Nordheim-Tunneln
programmiert, abhängig
von einem Spannungspegel auf ihrer Bitleitung BLe oder BLo.
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Bezugnehmend
auf 2 umfasst das nichtflüchtige Halbleiterspeicherbauelement
weiterhin einen Bitleitungsauswahlvorspannungsschaltkreis 300 und
einen Seitenpuffer 400.
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Der
Bitleitungsauswahlvorspannungsschaltkreis 300 verbindet
den Seitenpuffer 400 abwechselnd mit der geraden oder der
ungeraden Bitleitung BLe und BLo. Der Bitleitungsauswahlvorspannungsschaltkreis
steuert weiterhin Spannungspegel der geraden und der ungeraden Bitleitung
BLe und BLo.
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In
dem Bitleitungsauswahlvorspannungsschaltkreis 300 steuert
ein erster NMOS-Transistor 301 in Abhängigkeit von einem geraden
Steuersignal VCONe, ob die gerade Bitleitung BLe auf eine virtuelle
Versorgungsspannung VPWR eingestellt wird. Die virtuelle Versorgungsspannung
VPWR wird auf einen ordnungsgemäßen Pegel
in Abhängigkeit
von einer Aktivierung des nichtflüchtigen Halbleiterspeicherbauelements
eingestellt. Ein zweiter NMOS-Transistor 303 steuert in
Abhängigkeit
von einem ungeraden Steuersignal VCONo, ob die ungerade Bitleitung
BLo auf die virtuelle Versorgungsspannung VPWR eingestellt wird.
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In
dem Bitleitungsauswahlvorspannungsschaltkreis 300 verbindet
ein dritter NMOS-Transistor 305 in Abhängigkeit von einem geraden
Auswahlsignal BLSLTe die gerade Bitleitung BLe mit dem Seitenpuffer 400.
Ein vierter NMOS-Transistor 307 verbindet die ungerade
Bitleitung BLo mit dem Seitenpuffer 400 in Abhängigkeit
von einem ungeraden Auswahlsignal BLSLTo.
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Der
Seitenpuffer 400 speichert ein Datenbit zwischen, welches
durch eine Datenleitung DBL während
einer Dateneingabeoperation zur Verfügung gestellt wird, und steuert
die gerade Bitleitung BLe oder die ungerade Bitleitung BLo unter
Verwendung des zwischengespeicherten Da tenbits. Während einer
Datenausgabeoperation speichert der Seitenpuffer 400 ein
Datenbit zwischen, welches zu einem Spannungspegel der geraden Bitleitung
BLe oder der ungeraden Bitleitung BLo gehört, und steuert die Datenleitung
DBL unter Verwendung des zwischengespeicherten Datenbits. Da die übliche Struktur
und die Betriebsweise des Seitenpuffers dem Fachmann hinlänglich bekannt
ist, wird dieser nicht detailliert beschrieben.
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Der
Seitenpuffer 400 kann in unterschiedlichen Technologien
implementiert sein und ist nicht auf die Merkmale dieser Ausführungsform
beschränkt.
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4A und 4B zeigen
Zeitablaufdiagramm von Programmieroperationen für ein nichtflüchtiges
Halbleiterspeicherbauelement gemäß einiger
Ausführungsformen
der Erfindung.
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Bei
dieser Ausführungsform
wird nachfolgend angenommen, dass eine ausgewählte Speicherzelle MCsel von 2 die
erste mit der geraden Bitleitung BLe verbundene Speicherzelle ist.
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Bezugnehmend
auf 4A gibt es ein Speicherzellenprogrammierintervall
P110 und ein Verifikationsintervall P120. Während des Speicherzellenprogrammierintervalls
P110 wird die Schwellenspannung einer ausgewählten Speicherzelle MCsel durch eine
Bitleitungsspannung angehoben. Das Programmierintervall P110 umfasst
einen Bitleitungseinstellprozess bzw. -vorgang T111 und einen Schwellenspannungssteuerprozess
bzw. -vorgang T112.
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Während des
Bitleitungseinstellvorgangs T111 wird die gerade Bitleitung BLe
auf eine Spannung eingestellt, die zu einem in die ausgewählte Speicherzelle
MCsel zu programmierenden Datenbit gehört, wenn das gerade Steuersignal
VCONe auf die Massespannung VSS eingestellt ist und das gerade Auswahlsignal
BLSLTe eine Lesespannung VREAD erreicht, wobei die Lesespannung
VREAD höher
ist als die Versorgungsspannung VDD. Wenn das zu programmierende
Datenbit ”0” ist, wird
die gerade Bitleitung BLe auf die Massespannung VSS eingestellt,
was einem programmierbaren Zustand entspricht. Wenn andernfalls
das zu programmierende Datenbit ”1” ist, wird die gerade Bitleitung
BLe auf die Versorgungsspannung VDD eingestellt, was einem Programmiersperrzustand
entspricht.
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Wenn
man die ungerade Seite des Schaltkreises während des Bitleitungseinstellvorgangs T111
betrachtet, ist die virtuelle Versorgungsspannung VPWR gleich der
Versorgungsspannung VDD, das ungerade Steuersignal VCONo ist entweder gleich
der Lesespannung VREAD oder der Versorgungsspannung VDD und das
ungerade Auswahlsignal BLSLTo ist gleich der Massespannung VSS.
Folglich wird die ungerade Bitleitung BLo auf die Versorgungsspannung
VDD eingestellt, was dem Programmiersperrzustand entspricht.
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In
dem Schwellenspannungssteuervorgang T112 wird die Schwellenspannung
der ausgewählten Speicherzelle
MCsel erhöht,
um die Zelle zu programmieren. In anderen Worten wird die mit der
ausgewählten
Speicherzelle MCsel gekoppelte Wortleitung WL1(sel) auf eine vorbestimmte
Programmierspannung VPGM eingestellt, wohingegen andere Wortleitungen
WL < 2 – n > von nicht ausgewählten Speicherzellen
MC auf eine Pass-Spannung VPASS eingestellt werden und das Kettenauswahlsignal
SSL auf die Versorgungsspannung VDD eingestellt wird.
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Hierbei
ist die Programmierspannung VPGM dazu in der Lage, einen leitfähigen Kanal
in der ausgewählten
Speicherzelle MCsel zu bilden und ihre Schwellenspannung gemäß einem
Spannungspegel der geraden Bitleitung BLe anzuheben, die in einem Bereich
von ca. 15 V–20
V liegt. In anderen Worten kann die Schwellenspannung der ausgewählten Speicherzelle
MCsel erhöht
werden, auf welche die Programmierspannung VPGM über ihre Wortleitung WL1(sel)
angelegt wird, wenn die gerade Bitleitung BLe auf eine Spannung
im Bereich der Massespannung VSS eingestellt wird. Wenn jedoch die
gerade Bitleitung BLe in den Bereich der Versorgungsspannung VDD
eingestellt wird, wird die Schwellenspannung der ausgewählten Speicherzelle
MCsel nicht verändert.
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Die
Pass-Spannung VPASS ist ein Spannungspegel, der keine Veränderung
in der Schwellenspannung der zugehörigen Speicherzelle MC verursachen
kann, und beträgt
ca. 8 V.
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Das
Verfahren zum Treiben der Programmieroperation gemäß der vorliegenden
Ausführungsform umfasst
das Verifikationsintervall P120. Während des Verifikationsintervalls
P120 wird eine Datenausleseoperation für die ausgewählte Speicherzelle
MCsel ausgeführt,
um zu überprüfen, ob
die ausgewählte
Speicherzelle MCsel erfolgreich programmiert wurde. In einer bevorzugten
Ausführungsform
umfasst das Verifikationsintervall P120 einen Bitleitungsvorladevorgang
bzw. -schritt T121 und ein Bitleitungsauslesevorgang bzw. -schritt
T122.
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Während des
Bitleitungsvorladevorgangs T121 wird die gerade Bitleitung BLe auf
die vorbestimmte Vorladespannung VPRE vorgeladen. Die Vorladespannung
VPRE ist ein Spannungspegel zum Bestimmen eines Datenbits der ausgewählten Speicherzelle
MCsel und kann den gleichen Pegel wie die Versorgungsspannung VDD
aufweisen, wie in 4A gezeigt. Die Vorladespannung
VPRE kann jedoch auch auf einen niedrigeren Spannungspegel als VDD
eingestellt werden, beispielsweise auf ca. die Hälfte der Versorgungsspannung
VDD.
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Während des
Bitleitungsauslesevorgangs T122 wird die gerade Bitleitung BLe auf
einen Spannungspegel eingestellt, der zu dem Datenbit der ausgewählten Speicherzelle
MCsel gehört.
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Erwähnenswert
ist, dass das Verfahren zum Treiben der Programmieroperation in
dem nichtflüchtigen
Halbleiterspeicherbauelement von 4A den Entladevorgang
für die
gerade und die ungerade Bitleitung BLe und BLo anders als bei dem
in 1 gezeigten Stand der Technik nicht umfasst. D.
h., dass der Bitleitungsvorladevorgang T121 des Verifikationsintervalls
P120 unmittelbar auf den Schwellenspannungssteuervorgang T112 des
Speicherzellenprogrammierintervalls P110 folgt, ohne den Entladevorgang.
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Für ein in
die ausgewählte
Speicherzelle MCsel zu programmierendes Datenbit von ”0” wird die
gerade Bitleitung BLe in dem Schwellenspannungssteuervorgang T112
anfänglich
auf die Massespannung VSS gesetzt bzw. eingestellt. Dies hat dieselbe
Wirkung wie das Entladen der geraden Bitleitung BLe. Daher ist es
möglich
einen programmierten Zustand der ausgewählten Speicherzelle MCsel in dem
Verifikationsintervall P120 zu bestimmen, obwohl keine spezifische
Operation zum Entladen der geraden Bitleitung BLe nach dem Fertigstellen
des Schwellenspannungssteuervorgangs T112 des Speicherzellenprogrammierintervalls
P110 vorgesehen ist.
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Wenn
die ausgewählte
Speicherzelle MCsel an einer Programmierung gehindert wurde oder
zu einem früheren
Zeitpunkt vollständig
programmiert wurde, gibt es keinen Grund, den programmierten Zustand
der ausgewählten
Speicherzelle zu überprüfen bzw.
zu verifizieren. Der Seitenpuffer 400 arbeitet als ein
Einwege-Zwischenspeicher, bei dem ein zwischengespeichertes Datenbit
in Abhängigkeit
von der Spannung der Bitleitung BLe im Bereich der Versorgungsspannung
VDD während
des Verifikationsintervalls P120 gekippt wird. Wenn die ausgewählte Speicherzelle
MCsel in dem Programmiersperrzustand gehalten wird, wird folglich
das zwischengespeicherte Datenbit in dem Seitenpuffer nicht gekippt,
selbst wenn ein Spannungspegel der Bitleitung BLe niedrig ist.
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Wie
oben beschrieben, umfasst das Verfahren zum Treiben der Programmieroperation
des nichtflüchtigen
Halbleiterspeicherbauelements von 4A keinen
Entladevorgang der geraden Bitleitung BLe auf die Massespannung
VSS zwischen dem Schwellenspannungssteuervorgang T112 des Programmierintervalls
P110 und dem Bitleitungsvorladevorgang T121 des Verifikationsintervalls
P120. Die Programmiergeschwindigkeit wird folglich erhöht.
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Weiterhin
wird während
des Schwellenspannungssteuervorgangs T112 die gerade Bitleitung
BLe auf die Massespannung VSS eingestellt, wenn sie mit einer zu
programmierenden Speicherzelle verbunden ist. Umgekehrt wird die
gerade Bitleitung BLe auf die Versorgungsspannung VDD eingestellt,
wenn sie mit einer programmiergesperrten Speicherzelle oder einer
bereits programmierten Speicherzelle verbunden ist. Nachfolgend
wird während
des Bitleitungsvorladevorgangs T121 die gerade Bitleitung BLe auf
die Vorladespannung VPRE eingestellt, die mit der Versorgungsspannung
VDD übereinstimmen kann.
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In
anderen Worten wird die gerade Bitleitung BLe direkt durch bzw.
mit der Vorladespannung VPRE gesteuert. Folglich wird im Vergleich
zu dem herkömmlichen
Fall, bei dem die Bitleitung BL immer auf die Massespannung VSS
vor einer Einstellung auf den Vorladespannungspegel entladen wird,
ein reduzierter Stromverbrauch erzielt.
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4B zeigt
ein Zeitablaufdiagramm, welches auf das Zeitablaufdiagramm von 4A folgt, und
veranschaulicht eine Sequenz einer Wiederaufnahme einer Programmieroperation
nach einer Verifikationsoperation für eine Speicherzelle.
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Bezugnehmend
auf 4B umfasst das Verfahren einen Bitleitungseinstellvorgang
T111' und einen
Schwellenspannungssteuervorgang T112' während
eines Speicherzellenprogrammierintervalls P110'. Zuerst wird der Bitleitungsauslesevorgang T122
in dem Verifikationsintervall P120 ausgeführt. In dem Bitleitungsauslesevorgang
T122 wird die gerade Bitleitung BLe auf einen Spannungspegel eingestellt,
der zu einem Datenbit der ausgewählten Speicherzelle
MCsel gehört.
Wenn der programmierte Zustand für
die ausgewählte
Speicherzelle MCsel verifiziert wird (PASS), wird die gerade Bitleitung
BLe auf einen Spannungspegel im Bereich der Versorgungsspannung
VDD eingestellt. Wenn andernfalls der programmierte Zustand für die ausgewählte Speicherzelle
MCsel die Verifikation nicht passiert (FAIL), wird die gerade Bitleitung
BLe auf einen Spannungspegel im Bereich der Massespannung VSS eingestellt.
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Während des
Verifikationsintervalls P120 werden der Bitleitungseinstellvorgang
T111' und der Schwellenspannungssteuervorgang
T112' ausgeführt, wenn
die ausgewählte
Speicherzelle MCsel als nicht ordnungsgemäß programmiert bestimmt wird.
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Während des
Bitleitungseinstellvorgangs T111' wird
die gerade Bitleitung BLe, die in dem Programmiersperrzustand gehalten
wurde, auf die Versorgungsspannung VDD eingestellt.
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Während des
Schwellenspannungssteuervorgangs T112' wird die Schwellenspannung der ausgewählten Speicherzelle
MCsel erhöht,
um die ausgewählte
Speicherzelle MCsel zu programmieren, entsprechend dem in 4A gezeigten
Schwellenspannungssteuervorgang T112. Während dieses Intervalls ist
die Programmierspannung höher
als die des Vorgangs T112 von 4A.
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Im
Gegensatz zu den herkömmlichen
Verfahren von 1 umfassen diese Ausführungsformen
keine Entladevorgänge
für die
gerade und die ungerade Bitleitung BLe und BLo nach dem Steuern der
geraden Bitleitung BLe in dem Bitleitungsauslesevorgang T122 und
vor dem Schwel lenspannungssteuervorgang T112'. D. h., dass der Schwellenspannungssteuervorgang
T112' unmittelbar
nach dem Bitleitungsauslesevorgang T122 des Verifikationsintervalls
P120 ausgeführt
wird, ohne dass der Entladevorgang für die gerade und die ungerade
Bitleitung BLe und BLo durchlaufen wird.
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Wenn
die ausgewählte
Speicherzelle MCsel als nicht ordnungsgemäß programmiert bestimmt wird,
wird die gerade Bitleitung BLe anfänglich auf die Massespannung
VSS in dem Bitleitungsauslesevorgang T122 eingestellt. Wenn andererseits
die ausgewählte
Speicherzelle MCsel als ordnungsgemäß programmiert bestimmt wird
(PASS), wird die gerade Bitleitung BLe auf die Versorgungsspannung
VDD während
des Bitleitungsauslesevorgangs T122 eingestellt.
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In
anderen Worten endet die gerade Bitleitung BLe durch das Entladen
in dem Bitleitungsauslesevorgang T122 im gleichen Zustand, den sie
nach dem Bitleitungseinstellvorgang T111 vom 4A einnehmen
würde.
Wenn die gerade Bitleitung BLe in dem Programmiersperrzustand gehalten
wurde, wird sie auf die Massespannung VSS eingestellt.
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Während des
Bitleitungseinstellvorgangs T111' wird
die gerade Bitleitung BLe, die während
des Bitleitungsauslesevorgangs T122 in dem Programmiersperrzustand
war, auf die Versorgungsspannung VDD eingestellt. Während des
Bitleitungseinstellvorgangs T111' wird
die gerade Bitleitung BLe nicht gesteuert, unabhängig davon, ob sie nach der
Programmierung als ordnungsgemäß oder als
nicht ordnungsgemäß bestimmt
wurde.
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Folglich
wird die Schwellenspannung der ausgewählten Speicherzelle MCsel durch
den Bitleitungseinstellvorgang T111' und den Schwellenspannungssteuervorgang
T112' während des
Speicherzellenprogram mierintervalls P110' erhöht,
obwohl der Entladevorgang für
die gerade und die ungerade Bitleitung BLe und BLo nicht ausgeführt wird.
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Wie
oben beschrieben schließen
Ausführungsformen
der Erfindung den Vorgang des Entladens der geraden und der ungeraden
Bitleitung BLe und Blo zwischen dem Verifikationsintervall P120 und
dem Speicherzellenprogrammierintervall P110' aus. Folglich wird die Programmiergeschwindigkeit erhöht. Weiterhin
wird der Stromverbrauch verglichen mit dem herkömmlichen Fall reduziert, bei
dem die Bitleitung BL nach dem Entladen auf die Massespannung VSS
wieder auf einen High-Pegel gesetzt wird.
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Zusammenfassend
gibt es bei dem Verfahren zum Treiben der Programmieroperation für das nichtflüchtige Halbleiterspeicherbauelement
von 4A und 4B keine
Operation zum Entladen der geraden Bitleitung BLe zwischen dem Verifikationsintervall
P120 und dem Speicherzellenprogrammierintervall P110 oder P110'. Folglich wird die
Programmiergeschwindigkeit erhöht
und der Stromverbrauch reduziert.
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Während des
Bitleitungsauslesevorgangs T122 kann elektronisches Rauschen auftreten.
Im Detail wird die gemeinsame Sourceleitung CSL während des
Bitleitungsauslesevorgangs T122 auf die Massespannung VSS eingestellt.
Zu diesem Zeitpunkt kann eine Speicherzelle MC der ungeraden Bitleitung
BLo, die durch die Wortleitung WL1 angesteuert wird, in einen gelöschten Zustand
eingestellt werden. Hierbei können
Ladungen der ungeraden Bitleitung BLo zur gemeinsamen Sourceleitung
CSL übertragen
werden, wodurch das Rauschen verursacht werden kann.
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Weiterhin
kann Kopplungsrauschen während
des Bitleitungsauslesevorgangs T122 auftreten. Detailliert befindet
sich die ungerade Bitleitung BLo während des Bitleitungsauslesevorgangs
T122 in einem floatenden Zustand. Zu diesem Zeitpunkt kann die ungerade
Bitleitung BLo die geraden Bitleitungen möglicherweise nicht abschirmen.
Dann wird die gerade Bitleitung BLe mit der angrenzenden ungeraden Bitleitung
BLo gekoppelt. Die ungerade Bitleitung BLo wird mit der anderen
geraden Bitleitung BLe gekoppelt, wodurch Kopplungsrauschen zwischen
den geraden Bitleitungen verursacht werden kann.
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5 zeigt
ein Verfahren zum Treiben einer Programmieroperation in einem nichtflüchtigen
Halbleiterspeicherbauelement gemäß einiger
Ausführungsformen
der Erfindung, wobei das Verfahren dazu in der Lage ist, das oben
beschriebene elektronische Rauschen und das Kopplungsrauschen zu unterdrücken.
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Das
in 5 gezeigte Verfahren ist dem von 4A ähnlich,
außer
dass ein Bitleitungsentladeintervall P130 zwischen den Schwellenspannungssteuervorgang
T112 und den Bitleitungsvorladevorgang T121 des Verifikationsintervalls
P120 eingefügt ist.
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Während des
Bitleitungsentladeintervalls P130 wird die ungerade Bitleitung BLo
auf die Massespannung VSS entladen, wodurch das elektrische Rauschen
und das Kopplungsrauschen auf der gemeinsamen Sourceleitung CSL
verhindert werden.
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Nach
wie vor ist offensichtlich, dass es weiterhin keine Entladeoperation
für die
gerade Bitleitung BLe (als die ausgewählte Bitleitung) auf die Massespannung
VSS gibt. Folglich unterscheidet sich das Bitleitungsentladeintervall
P130, welches in dem Verfahren von 5 angewendet
wird, von dem Bitleitungsentladeintervall P31 von 1,
bei dem alle Bitleitungen BL auf die Massespannung VSS entladen
werden.
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Da
kein Entladevorgang für
die gerade Bitleitung (als die ausgewählte Bitleitung) bei dem Verfahren
von 5 auftritt, ergibt sich ein Vorteil hinsichtlich
eines reduzierten Stromverbrauchs.
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6 und 7 zeigen
Schaltbilder weiterer Konfigurationen für ein nichtflüchtiges
Halbleiterspeicherbauelement, die gemäß weiterer Ausführungsformen
der Erfindung betreibbar sind.
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Der
Aufbau von 6 ähnelt dem von 2. Das
Bauelement von 6 unterscheidet sich jedoch
darin, dass die Masseauswahltransistoren GSTe und GSTo der geraden
Bitleitung BLe bzw. der ungeraden Bitleitung BLo von unterschiedlichen Masseauswahlsignalen
GSLe bzw. GSLo angesteuert werden.
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Bei
dem in 6 gezeigten nichtflüchtigen Halbleiterspeicherbauelement
ist das in 4A gezeigte Verfahren zum Treiben
der Programmieroperation anwendbar, um die Erzeugung von Rauschen auf
der gemeinsamen Sourceleitung CSL und zwischen den geraden Bitleitungen
zu vermeiden. Detailliert kann das Rauschen auf der gemeinsamen Sourceleitung
CSL und zwischen den geraden Bitleitungen trotz des Entladevorgangs
der ungeraden Bitleitung BLo auf die Massespannung VSS verhindert werden,
wenn der Masseauswahltransistor GSTo der ungeraden Bitleitung BLo
abgeschaltet wird.
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7 zeigt
ein Schaltbild einer weiteren Ausführungsform der Erfindung. Wenn
ein nichtflüchtiges
Halbleiterspeicherbauelement derart konfiguriert ist, dass der Seitenpuffer 400 mit
einer einzelnen Bitleitung BL verbunden ist, gibt es keine Rauscherzeugung
auf der gemeinsamen Sourceleitung CSL und zwischen den geraden Bitleitungen.