CN104766619B - 存储器装置和存储器控制方法 - Google Patents

Abstract

一种存储器装置和存储器控制方法，该存储器装置包括一存储单元阵列和一列解码器。存储单元阵列包括多条偶数本地位线和多条奇数本地位线。列解码器包括多个偶数通道晶体管和多个奇数通道晶体管。每一偶数通道晶体管的一控制端分别耦接至多条偶数选择线的单独一条，每一偶数通道晶体管的一第一端分别耦接至偶数本地位线的单独一条，而每一偶数通道晶体管的一第二端皆耦接至一偶数总体位线。每一奇数通道晶体管的一控制端分别耦接至多条奇数选择线的单独一条，每一奇数通道晶体管的一第一端分别耦接至奇数本地位线的单独一条，而每一奇数通道晶体管的一第二端皆耦接至一奇数总体位线。本发明可以有效地消除邻近存储单元之间的电容耦合效应。

Description

存储器装置和存储器控制方法

技术领域

本发明是关于一种存储器装置和存储器控制方法，特别是关于具有列解码器的存储器装置，其中该列解码器可用于降低邻近存储单元之间的电容耦合效应。

背景技术

图1是显示传统的存储器装置100的示意图。如图1所示，存储器装置100至少包括一存储单元阵列110和一列解码器(Column Decoder)120。为简化图式，存储器装置100的其余元件省略而未显示于图1中。存储单元阵列110包括多个存储单元。多条字符线WL和多条本地位线(Local Bit Line)BL可用于选择这些存储单元。另外，列解码器120可用于选择性地耦接这些本地位线BL之一者至一总体位线(Global Bit Line)GBL。

图2是显示传统的存储器装置100的电容耦合效应的示意图。如图2所示，存储单元阵列110可用多个存储晶体管M1-1至M3-3实施(其亦可被称为“存储单元”)。随着半导体制造工艺的发展，存储器装置100的尺寸变得更加微缩，这将使得其内的这些存储晶体管M1-1至M3-3彼此更加靠近，而因邻近单元之间的寄生电容的影响，更导致严重的相互耦合效应。举例来说，当其中一字符线WL2和一本地位线BL2被选择时，存储晶体管M1-2、M2-2、M3-2会同时被使能，而一电流I2会流经所选择的本地位线BL2、存储晶体管M2-2，以及一源极线VL。在理想状态下，相邻近的两条本地位线BL1、BL3应该要维持浮接状态且无任何电流流过。然而，在实际情况下，因为受到存储晶体管M1-2、M2-2、M3-2之间的电容耦合效应所影响，仍会有无预期的耦合电流I1、I3分别产生并流经存储晶体管M1-2、M3-2以及未被选择的本地位线BL1、BL3。此种相互耦合效应可能会导致一些操作错误，更降低存储器装置100的可靠性。

发明内容

本发明要解决的技术问题是：提供一种存储器装置和存储器控制方法，以解决上述相互耦合效应可能会导致的一些操作错误，并降低存储器装置可靠性的问题。

在较佳实施例中，本发明提供一种存储器装置，包括：一存储单元阵列，包括多条偶数本地位线和多条奇数本地位线；以及一列解码器，包括：多个偶数通道晶体管，其中每一这些偶数通道晶体管的一控制端是分别耦接至多条偶数选择线的单独一条，每一这些偶数通道晶体管的一第一端是分别耦接至这些偶数本地位线的单独一条，而每一这些偶数通道晶体管的一第二端皆耦接至一偶数总体位线；以及多个奇数通道晶体管，其中每一这些奇数通道晶体管的一控制端是分别耦接至多条奇数选择线的单独一条，每一这些奇数通道晶体管的一第一端是分别耦接至这些奇数本地位线的单独一条，而每一这些奇数通道晶体管的一第二端皆耦接至一奇数总体位线；其中该偶数总体位线是相异于该奇数总体位线。

在另一较佳实施例中，本发明提供一种存储器控制方法，包括下列步骤：提供一存储单元阵列，其中该存储单元阵列包括多条偶数本地位线和多条奇数本地位线；提供一列解码器，其中该列解码器包括多个偶数通道晶体管和多个奇数通道晶体管，其中这些偶数通道晶体管是选择性地耦接这些偶数本地位线至一偶数总体位线，这些奇数通道晶体管是选择性地耦接这些奇数本地位线至一奇数总体位线，而该偶数总体位线是相异于该奇数总体位线；选择并使能这些偶数通道晶体管之一者或是这些奇数通道晶体管之一者；当这些偶数通道晶体管之一者被选择并使能时，禁能其余未被选择的偶数通道晶体管，并使能所有这些奇数通道晶体管，且通过该奇数总体位线将所有这些奇数本地位线下拉至一接地电位；以及当这些奇数通道晶体管之一者被选择并使能时，禁能其余未被选择的奇数通道晶体管，并使能所有这些偶数通道晶体管，且通过该偶数总体位线将所有这些偶数本地位线下拉至该接地电位。

本发明可以有效地消除邻近存储单元之间的电容耦合效应，与传统设计相比，本发明所提供的存储器装置及其列解码器可以具有更高的可靠性和更低的错误率。

附图说明

图1是显示传统的存储器装置的示意图；

图2是显示传统的存储器装置的电容耦合效应的示意图；

图3是显示根据本发明一实施例所述的存储器装置的示意图；

图4是显示根据本发明一实施例所述的存储器装置于任一偶数本地位线被选择时的操作示意图；

图5是显示根据本发明一实施例所述的存储器装置于任一奇数本地位线被选择时的操作示意图；

图6是显示根据本发明一实施例所述的存储器装置的操作优点的示意图；以及

图7是显示根据本发明一实施例所述的存储器控制方法的流程图。

符号说明：

100、300～存储器装置；

110、310～存储单元阵列；

120、320～列解码器；

330～总体位线解码器

BL～本地位线；

BL0、BL2、BL4、BL6～偶数本地位线；

BL1、BL3、BL5、BL7～奇数本地位线；

GBL～总体位线；

GBL0～偶数总体位线；

GBL1～奇数总体位线；

GND～接地电位；

I1、I2、I3、I4、I5、I6～电流；

M0、M2、M4、M6～偶数通道晶体管；

M1、M3、M5、M7～奇数通道晶体管；

M1-1、M1-2、M1-3、M2-1、M2-2、M2-3、M3-1、M3-2、M3-3～存储晶体管；

S710、S720、S730、S740、S750～步骤；

VL～源极线；

WL、WL1、WL2、WL3～字符线；

YSA<0>、YSA<2>、YSA<4>、YSA<6>～偶数选择线；

YSA<1>、YSA<3>、YSA<5>、YSA<7>～奇数选择线。

具体实施方式

为让本发明的目的、特征和优点能更明显易懂，下文特举出本发明的具体实施例，并配合所附图式，作详细说明如下。

图3是显示根据本发明一实施例所述的存储器装置300的示意图。存储器装置300可以是一快闪存储器(Flash Memory)，例如：一NOR快闪存储器。如图3所示，存储器装置300至少包括一存储单元阵列310和一列解码器320。必须理解的是，存储器装置300还可包括其他元件，例如：一驱动器、一行解码器，以及一感测放大器。为简化图式，存储器装置300的一些元件省略而未显示于图3中。存储单元阵列310可包括多个存储单元。在一些实施例中，存储单元阵列310可以是一电可擦可编程只读存储器(EEPROM)。存储单元阵列310还可包括多条字符线WL和多条本地位线BL0至BL7，以操作这些存储单元。

这些本地位线BL0至BL7可以划分为多条偶数本地位线BL0、BL2、BL4、BL6，以及多条奇数本地位线BL1、BL3、BL5、BL7。每一偶数本地位线或是每一奇数本地位线皆可耦接至设置于个别一栏中的一些存储单元。在一些实施例中，这些偶数本地位线BL0、BL2、BL4、BL6分别与这些奇数本地位线BL1、BL3、BL5、BL7互相交错排列。列解码器320选择性地耦接这些偶数本地位线BL0、BL2、BL4、BL6之一者或多者至一偶数总体位线GBL0，或(且)选择性地耦接这些奇数本地位线BL1、BL3、BL5、BL7之一或多者至一奇数总体位线GBL1。偶数总体位线GBL0相异于奇数总体位线GBL1，且两者互相分离。在一些实施例中，存储器装置300还包括一总体位线解码器(Global Bit Line Decoder)330，其中偶数总体位线GBL0和奇数总体位线GBL1皆耦接至总体位线解码器330，并皆由总体位线解码器330所控制。例如，总体位线解码器330可以选择偶数总体位线GBL0和奇数总体位线GBL1其中之一者作为一输入或输出端，并调整偶数总体位线GBL0和奇数总体位线GBL1其中之另一者的电位。在一些实施例中，列解码器320和总体位线解码器330可共同由来自于一驱动器或一处理器(未显示)的一控制信号所控制。

更详细地说，列解码器320包括一上半部分和一下半部分。该上半部分包括多个偶数通道晶体管M0、M2、M4、M6，而该下半部分包括多个奇数通道晶体管M1、M3、M5、M7。必须理解的是，虽然图3中仅显示八组元件分支，实际上存储器装置300可包括更多或更少组本地位线、总体位线，或通道晶体管。也就是说，本地位线、总体位线，或通道晶体管的数量在本发明中并不特别作限制。在一些实施例中，存储单元阵列310和列解码器320可以复制多次并呈周期性排列，而图3仅显示此周期性结构的其中一部分。

每一偶数通道晶体管M0、M2、M4、M6的一控制端分别耦接至多条偶数选择线YSA<0>、YSA<2>、YSA<4>、YSA<6>之单独一条。举例来说，偶数通道晶体管M0的一栅极耦接至一偶数选择线YSA<0>。每一偶数通道晶体管M0、M2、M4、M6的一第一端分别耦接至这些偶数本地位线BL0、BL2、BL4、BL6的单独一条。举例来说，偶数通道晶体管M0的一源极(或漏极)耦接至一偶数本地位线BL0。每一偶数通道晶体管M0、M2、M4、M6的一第二端皆耦接至偶数总体位线GBL0。举例来说，偶数通道晶体管M0的一漏极(或源极)耦接至偶数总体位线GBL0。每一奇数通道晶体管M1、M3、M5、M7的一控制端分别耦接至多条奇数选择线YSA<1>、YSA<3>、YSA<5>、YSA<7>的单独一条。举例来说，奇数通道晶体管M1的一栅极是耦接至一奇数选择线YSA<1>。每一奇数通道晶体管M1、M3、M5、M7的一第一端分别耦接至这些奇数本地位线BL1、BL3、BL5、BL7的单独一条。举例来说，奇数通道晶体管M1的一源极(或漏极)耦接至一奇数本地位线BL1。每一奇数通道晶体管M1、M3、M5、M7的一第二端皆耦接至奇数总体位线GBL1。举例来说，奇数通道晶体管M1的一漏极(或源极)耦接至奇数总体位线GBL1。在一些实施例中，这些偶数通道晶体管M0、M2、M4、M6和这些奇数通道晶体管M1、M3、M5、M7皆属于N型金属氧化物半导体场效晶体管(N-type Metal-Oxide-Semiconductor Field-Effect Transistor)。

列解码器320是通过控制这些偶数选择线YSA<0>、YSA<2>、YSA<4>、YSA<6>来选择这些偶数本地位线BL0、BL2、BL4、BL6的其中一者。举例来说，当偶数本地位线BL2和对应的偶数通道晶体管M2被选择时，偶数选择线YSA<2>即被上拉至一高电位(例如：1V或4.5V)，而其余偶数选择线YSA<0>、YSA<4>、YSA<6>则被下拉至一接地电位(例如：0V)。因此，偶数通道晶体管M2被使能，而偶数本地位线BL2亦被耦接至偶数总体位线GBL0。相似地，列解码器320是通过控制这些奇数选择线YSA<1>、YSA<3>、YSA<5>、YSA<7>来选择这些奇数本地位线BL1、BL3、BL5、BL7的其中一者。举例来说，当奇数本地位线BL3和对应的奇数通道晶体管M3被选择时，奇数选择线YSA<3>即被上拉至一高电位(例如：1V或4.5V)，而其余奇数选择线YSA<1>、YSA<5>、YSA<7>则被下拉至一接地电位(例如：0V)。因此，奇数通道晶体管M3被使能，而奇数本地位线BL3亦被耦接至奇数总体位线GBL1。其他奇数、偶数本地位线的选择过程都可用类似于前述的方式来进行。存储器装置300及其列解码器320的设计方式可降低相邻存储单元之间的互相耦合效应，其操作细节将如下列实施例所述。

图4是显示根据本发明一实施例所述的存储器装置300于任一偶数本地位线被选择时的操作示意图。当这些偶数通道晶体管M0、M2、M4、M6的任一者被选择并使能时，其对应的偶数本地位线即被选择并耦接至偶数总体位线GBL0。此时，其余未被选择的偶数通道晶体管皆被禁能，而所有这些奇数通道晶体管M1、M3、M5、M7皆被使能。另外，奇数总体位线GBL1是由总体位线解码器330耦接至一接地电位。由于所有这些奇数通道晶体管M1、M3、M5、M7皆被使能，故所有这些奇数本地位线BL1、BL3、BL5、BL7皆被耦接至奇数总体位线GBL1并被下拉至该接地电位。举例来说，当偶数通道晶体管M6被选择并使能时，其对应的偶数本地位线BL6即被选择并耦接至偶数总体位线GBL0(一电流I4可以流经偶数通道晶体管M6)。此时，其余未被选择的偶数通道晶体管M0、M2、M4皆被禁能，而所有这些奇数通道晶体管M1、M3、M5、M7皆被使能。另外，奇数总体位线GBL1是由总体位线解码器330耦接至一接地电位，而所有这些奇数本地位线BL1、BL3、BL5、BL7皆被奇数总体位线GBL1下拉至该接地电位。简而言之，在存储器装置300的一些操作期间(例如：读取或程序化操作)，所选择的任一偶数本地位线是恒邻近于已接地的两条奇数本地位线。

图5是显示根据本发明一实施例所述的存储器装置300于任一奇数本地位线被选择时的操作示意图。当这些奇数通道晶体管M1、M3、M5、M7的任一者被选择并使能时，其对应的奇数本地位线即被选择并耦接至奇数总体位线GBL1。此时，其余未被选择的奇数通道晶体管皆被禁能，而所有这些偶数通道晶体管M0、M2、M4、M6皆被使能。另外，偶数总体位线GBL0是由总体位线解码器330耦接至一接地电位。由于所有这些偶数通道晶体管M0、M2、M4、M6皆被使能，故所有这些偶数本地位线BL0、BL2、BL4、BL6皆被耦接至偶数总体位线GBL0并被下拉至该接地电位。举例来说，当奇数通道晶体管M5被选择并使能时，其对应的奇数本地位线BL5即被选择并耦接至奇数总体位线GBL1(一电流I5可以流经奇数通道晶体管M5)。此时，其余未被选择的奇数通道晶体管M1、M3、M7皆被禁能，而所有这些偶数通道晶体管M0、M2、M4、M6皆被使能。另外，偶数总体位线GBL0是由总体位线解码器330耦接至一接地电位，而所有这些偶数本地位线BL0、BL2、BL4、BL6皆被偶数总体位线GBL0下拉至该接地电位。简而言之，在存储器装置300的一些操作期间(例如：读取或程序化操作)，所选择的任一奇数本地位线是恒邻近于已接地的两条偶数本地位线。

图6是显示根据本发明一实施例所述的存储器装置300的操作优点的示意图。如图6所示，存储单元阵列310可包括多个存储晶体管M1-1至M3-3(其亦可被称为“存储单元”)。必须理解的是，为简化图式，存储器装置300的一些元件省略而未显示于图6中。请一并比较图6的实施例与图1的传统设计方式。当一字符线WL2和一本地位线BL2被选择时，存储晶体管M1-2、M2-2、M3-2会同时被使能，而一电流I6会流经所选择的本地位线BL2、存储晶体管M2-2，以及一源极线VL。由于本发明加入分离的奇数、偶数总体位线来控制这些本地位线，于存储器装置300的操作期间，邻近的本地位线BL1、BL3是双双被下拉至一接地电位GND而不再为浮接状态，在此设计下，不会再有无预期的耦合电流产生并流经存储晶体管M1-2、M3-2及其本地位线BL1、BL3。因此，本发明可以有效地消除邻近存储单元之间的电容耦合效应，与传统设计相比，本发明所提供的存储器装置及其列解码器可以具有更高的可靠性和更低的错误率。

图7是显示根据本发明一实施例所述的存储器控制方法的流程图。在步骤S710，提供一存储单元阵列，其中该存储单元阵列包括多条偶数本地位线和多条奇数本地位线。在步骤S720，提供一列解码器，其中该列解码器包括多个偶数通道晶体管和多个奇数通道晶体管，其中这些偶数通道晶体管选择性地耦接这些偶数本地位线至一偶数总体位线，这些奇数通道晶体管选择性地耦接这些奇数本地位线至一奇数总体位线，而该偶数总体位线相异于该奇数总体位线。在步骤S730，选择并使能这些偶数通道晶体管之一者或是这些奇数通道晶体管之一者。当这些偶数通道晶体管之一者被选择并使能时，在步骤S740，禁能其余未被选择的偶数通道晶体管，并使能所有这些奇数通道晶体管，且通过该奇数总体位线将所有这些奇数本地位线下拉至一接地电位。当这些奇数通道晶体管之一者被选择并使能时，在步骤S750，禁能其余未被选择的奇数通道晶体管，并使能所有这些偶数通道晶体管，且通过该偶数总体位线将所有这些偶数本地位线下拉至该接地电位。在一些实施例中，该偶数总体位线和该奇数总体位线皆由一总体位线解码器所控制。必须理解的是，图3-6的实施例的任一或多项特征均可套用至图7所示的存储器控制方法。

在本说明书以及权利要求书中的叙述，例如“第一”、“第二”、“第三”等等，彼此之间并没有顺序上的先后关系，其仅用于标示区分两个具有相同名字的不同元件。

本发明虽以较佳实施例揭露如上，然其并非用以限定本发明的范围，任何熟习此项技艺者，在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因此本发明的保护范围当视权利要求所界定者为准。

Claims (11)

1.一种存储器装置，其特征在于，该存储器装置包括：

一存储单元阵列，包括多条偶数本地位线和多条奇数本地位线；以及

一列解码器，包括：

多个偶数通道晶体管，其中每一所述偶数通道晶体管的一控制端分别耦接至多条偶数选择线的单独一条，每一所述偶数通道晶体管的一第一端分别耦接至所述偶数本地位线的单独一条，而每一所述偶数通道晶体管的一第二端皆耦接至一偶数总体位线；以及

多个奇数通道晶体管，其中每一所述奇数通道晶体管的一控制端分别耦接至多条奇数选择线的单独一条，每一所述奇数通道晶体管的一第一端是分别耦接至所述奇数本地位线的单独一条，而每一所述奇数通道晶体管的一第二端皆耦接至一奇数总体位线；

其中该偶数总体位线相异于该奇数总体位线；

其中当所述偶数通道晶体管之一者被选择并使能时，其余未被选择的偶数通道晶体管皆被禁能，而所有所述奇数通道晶体管皆被使能。

2.根据权利要求1所述的存储器装置，其特征在于，当所述偶数通道晶体管之一者被选择并使能时，所有所述奇数本地位线皆被该奇数总体位线下拉至一接地电位。

3.根据权利要求1所述的存储器装置，其特征在于，当所述奇数通道晶体管之一者被选择并使能时，其余未被选择的奇数通道晶体管皆被禁能，而所有所述偶数通道晶体管皆被使能。

4.根据权利要求3所述的存储器装置，其特征在于，当所述奇数通道晶体管之一者被选择并使能时，所有所述偶数本地位线皆被该偶数总体位线下拉至一接地电位。

5.根据权利要求1所述的存储器装置，其特征在于，该存储器装置还包括：

一总体位线解码器，其中该偶数总体位线和该奇数总体位线皆耦接至该总体位线解码器，并皆由该总体位线解码器所控制。

6.根据权利要求1所述的存储器装置，其特征在于，所述偶数本地位线是分别与所述奇数本地位线互相交错排列。

7.根据权利要求1所述的存储器装置，其特征在于，所述偶数通道晶体管和所述奇数通道晶体管皆属于N型金属氧化物半导体场效晶体管。

8.一种存储器控制方法，其特征在于，该存储器控制方法包括下列步骤：

提供一存储单元阵列，其中该存储单元阵列包括多条偶数本地位线和多条奇数本地位线；

提供一列解码器，其中该列解码器包括多个偶数通道晶体管和多个奇数通道晶体管，其中所述偶数通道晶体管是选择性地耦接所述偶数本地位线至一偶数总体位线，所述奇数通道晶体管选择性地耦接所述奇数本地位线至一奇数总体位线，而该偶数总体位线相异于该奇数总体位线；

选择并使能所述偶数通道晶体管之一者或是所述奇数通道晶体管之一者；

当所述偶数通道晶体管之一者被选择并使能时，禁能其余未被选择的偶数通道晶体管，并使能所有所述奇数通道晶体管，且通过该奇数总体位线将所有所述奇数本地位线下拉至一接地电位；以及

当所述奇数通道晶体管之一者被选择并使能时，禁能其余未被选择的奇数通道晶体管，并使能所有所述偶数通道晶体管，且通过该偶数总体位线将所有所述偶数本地位线下拉至该接地电位。

9.根据权利要求8所述的存储器控制方法，其特征在于，该存储器控制方法还包括：

通过一总体位线解码器，控制该偶数总体位线和该奇数总体位线。

10.根据权利要求8所述的存储器控制方法，其特征在于，所述偶数本地位线是分别与所述奇数本地位线互相交错排列。

11.根据权利要求8所述的存储器控制方法，其特征在于，所述偶数通道晶体管和所述奇数通道晶体管皆属于N型金属氧化物半导体场效晶体管。