CN1811982A - 在非易失性半导体存储器件中驱动编程操作的方法 - Google Patents

Abstract

在一个实施例中，一种在非易失性半导体存储器件中驱动编程操作的方法可在编程周期和验证周期之间不对连接到要被编程的存储单元上的位线放电的情况下进行操作。这明显提高了编程速度并减少了电流损耗。

Description

在非易失性半导体存储器件中驱动编程操作的方法

技术领域

本公开涉及一种在非易失性半导体存储器件中驱动编程操作的方法。

背景技术

在非易失性半导体存储器件中，一般的数据编程操作是通过控制所选择用于编程的存储单元的阈值电压执行的。所选择存储单元的字线被提供有预定的编程电压，并根据要被编程的数据控制相应的位线。在该状态期间，对所选择存储单元的阈值电压的控制基于相应位线的电压电平。

图1是一时序图，它示出了在非易失性半导体存储器件中驱动编程操作的传统方法。在该传统的方法中，存在存储单元编程周期P10和验证周期P20。在存储单元编程周期P10期间内，借助连接到所选择存储单元上的位线BL的电压增加该所选择存储单元的阈值电压。在该周期期间内，利用地电压VSS向位线BL充电(即可编程状态)，而没有与该所选择存储单元连接的其它位线被设置到电源电压VDD(即，禁止编程状态)。在验证周期P20中，执行验证，以检查已经在编程周期P10中被处理的该所选择存储单元是处于正确的状态还是已经失败于适当的编程。在该周期期间内，在相应的位线BL上加载所选择存储单元的数据位。如果在验证周期P20确定所选择存储单元为编程失败状态，那么，重复进行存储单元编程周期P10，以便正确地编程所选择的存储单元。

如图1所示，在传统的编程驱动操作的顺序中，位线放电周期P31跟在存储单元编程周期P10之后。另外，另一个位线放电周期P32跟在验证周期P20之后和在存储单元编程周期P10’之前。在放电周期P31和P32中，所有的位线BL都降低到地电压VSS。另外，在阈值电压控制处理T12和T12’期间，所选择存储单元的字线WL被提供有编程电压VPGM以控制它的阈值电压。在位线读处理T22期间，利用所选择存储单元的数据位确定位线BL的电压。

由于在非易失性半导体存储器件中驱动编程操作的传统方法，所以放电周期P31或P32在位线预充电处理T21之前以对位线BL重复预充电，或者在位线设置处理T11’之前以复位位线BL。

这样，在传统的驱动编程操作的方法中，由于存在两个位线放电周期P31和P32，所以，对用于所选择存储单元的数据进行编程需要增加的编程时间和不必要的电流损耗。

发明内容

根据本发明的实施例，在非易失性半导体存储器件中驱动编程操作的方法能够减少编程时间和电流损耗。

附图说明

附图被用于提供对本发明的进一步理解，并构成说明书的一部分。附图示出了本发明的范例性实施例，并与说明书一起解释本发明的原理。

图1是一个时序图，它示出了在非易失性半导体存储器件中驱动编程操作的传统方法；

图2是一个电路图，它示出了可根据本发明某些实施例的方法进行操作的非易失性半导体存储器件；

图3是一个剖面图，它示出了图2所示存储单元的结构；

图4A和4B是时序图，示出了根据本发明某些实施例用于在非易失性半导体存储器件中驱动编程操作的特性；

图5是一个时序图，它示出了根据本发明某些实施例用于在非易失性半导体存储器件中驱动编程操作的特性；

图6和图7是电路图，示出了根据本发明某些实施例非易失性半导体存储器件的其它结构。

具体实施方式

下面将参考附图描述本发明的最佳实施例。但是，本发明可以利用不同的形式来实施，并且不作为对这里所描述实施例的限制。在整个说明书中，相同的附图标记表示相同的元件。

图2的电路图示出了可由根据本发明某些实施例的方法操作的非易失性半导体存储器件。参看图2，非易失性半导体存储器件包括存储单元阵列100和行解码器200。

存储单元阵列100由偶数和奇数单元串Ste和STo构成，它们被分别相应地耦合到偶数和奇数位线BLe和BLo上。偶数和奇数位线BLe和BLo一起形成了一对位线。在驱动编程操作期间，选择位线对中的一个而同时排除另一个。换言之，控制偶数和奇数位线BLe和BLo，以便使它们不被同时选择。在该编程操作期间，未被选择的位线(例如，BLe或BLo)用做屏蔽线(shielding line)，而对于所选择的位线(例如，BLo或BLe)则激活感测操作。

如图2所示，每个单元串STe或STo包括连接到其对应位线BLe或BLo上的串选择晶体管SST、连接到公共源线CSL上的地选择晶体管GST和连接在所述串和地选择晶体管SST和GST之间的存储单元MC。这种结构形成了NAND类型的回路。

响应于串选择信号SSL，串选择晶体管SST被选通，同时，响应于地选择信号GSL，地选择晶体管GST被选通。有选择地施加字线信号WL1-WLn，以控制存储单元MC的栅极。

串选择信号SSL、地选择信号GSL和字线信号WL1-WLn由行解码器200提供。对于本领域技术人员来说，行解码器200的结构和操作通常是已知的，因此，这里将不再详细描述。

如图3所示，每个存储单元MC都是由源/漏S/D、浮动栅FG和控制栅CG构成的浮动栅晶体管所形成的。如已经知道的，存储单元MC通过与其位线BLe或BLo的电压电平对应的沟道热电子或Fowler-Nordheim隧道的效应来编程。

返回图2，非易失性半导体存储器件还包括位线选择偏置电路300和页式缓冲器400。

位线选择偏置电路300将页式缓冲器400连接到交替的偶数和奇数位线BLe和BLo之一上。另外，位线选择偏置电路300控制偶数和奇数位线BLe和BLo的电压电平。

在位线选择偏置电路300中，第一NMOS晶体管301响应于偶数控制信号VCONe而控制是否将偶数位线BLe设置成虚拟的电源电压VPWR。根据非易失性半导体存储器件的激活以适当的电平调节该虚拟电源电压VPWR。第二NMOS晶体管303响应于奇数控制信号VCONo而控制是否将奇数位线BLo设置成虚拟电源电压VPWR。

另外，在位线选择偏置电路300中，第三NMOS晶体管305响应于偶数选择信号BLSLTe而将偶数位线BLe连接到页式缓冲器400上。第四NMOS晶体管307响应于奇数选择信号BLSLTo而将奇数位线BLo连接到页式缓冲器400上。

页式缓冲器400在数据输入操作期间锁存由数据线DBL提供的数据位，并使用该锁存的数据位控制偶数位线BLe或奇数位线BLo。此外，在数据输出操作期间，页式缓冲器400锁存与偶数位线BLe或奇数位线BLo的电压电平对应的数据位并使用该锁存的数据位来控制数据线DBL。由于页式缓冲器的通常结构和操作为本领域技术人员所周知，因此这里不再对其进行详细描述。

可以使用各种技术来实现页式缓冲器400，并且不局限于本实施例的特性。

图4A和4B是示出根据本发明某些实施例的非易失性半导体存储器件的编程操作的时序图。

在该实施例中，为方便起见，此后假设所选择的存储单元MCsel(图2)是连接到偶数位线BLe上的第一存储单元。

参看图4A，有存储单元编程周期P110和验证周期P120。在存储单元编程周期P110中，借助于位线电压增加所选择存储单元MCsel的阈值电压。编程周期P110包括位线设置过程T111和阈值电压控制过程T112。

在位线设置过程T111中，当偶数控制信号VCONe被设置成地电压VSS以及偶数选择信号BLSLTe达到读出电压VREAD(这里，读出电压VREAD高于电源电压VDD)时，偶数位线BLe被设置成与将被编程到所选择存储单元MCsel中的数据位对应的电压。如果要被编程的数据位是‘0’，那么，偶数位线BLe被设置到地电压VSS，这是可编程状态。相反，如果要被编程的数据位是‘1’，那么，偶数位线BLe被设置到电源电压VDD，这是禁止编程状态。

关于该电路的“奇数”侧，在位线设置过程T111中，虚拟电源电压VPWR是电源电压VDD，奇数控制信号VCONo或是读出电压VREAD或是电源电压VDD，奇数选择信号BLSLTo是地电压VSS。因此，奇数位线BLo被设置成电源电压VDD，即，处于禁止编程状态中。

在阈值电压控制过程T112中，增加所选择存储单元MCsel的阈值电压以便对该单元编程。换言之，耦合到所选择存储单元MCsel上的字线WL1(sel)被设置成预定的编程电压VPGM，而未被选择的存储单元MC的其他字线WL<2-n>被设置成通过电压(pass voltage)VPASS和串选择信号SSL被设置成电源电压VDD。

这里，编程电压VPGM能够在所选择的存储单元MCsel中形成传导沟道并根据偶数位线BLe的电压电平增加它的阈值电压，其在大约为15-20V的范围中。换言之，当偶数位线BLe被设置得接近地电压VSS时，经过其字线WL1(sel)施加有编程电压VPGM的所选择存储单元MCsel的阈值电压可以增加。但是，当偶数位线BLe被设置得接近电源电压VDD时，所选择存储单元MCsel的阈值电压不变。

通过电压VPASS是不能导致相应存储单元MC的阈值电压变化的电压电平，其大约为8V。

根据本实施例的驱动编程操作的方法包括验证周期P120。在验证周期P120中，执行对于所选择存储单元MCsel的数据读出操作，以检查所选择的存储单元MCsel是否已经被成功编程。在最佳实施例中，验证周期P120包括位线预充电过程T121和位线读出过程T122。

在位线预充电过程T121中，偶数位线BLe被充电到预定的预充电电压VPRE。预充电电压VPRE是一个用于得到所选择存储单元MCsel的数据位的电压电平，并可以是和电源电压VDD的电平相同的电平，如图4A所示。但是，预充电电压VPRE也可以被设置成低于电源电压VDD的电压，例如，约是电源电压VDD的一半。

在位线读出过程T122中，偶数位线BLe被设置成与所选择存储单元MCsel的数据位对应的电压电平。

值得注意的是，在非易失性半导体存储器件中的驱动编程操作的方法不包括如在如图1所示的现有技术中那样的、用于偶数和奇数位线BLe和BLo的放电处理。即，验证周期P120的位线预充电过程T121直接跟在存储单元编程周期P110的阈值电压控制过程T112之后而没有放电过程。

对于要编程到所选择存储单元MCsel中的数据位‘0’，偶数位线BLe在阈值电压控制过程T112中最初被设置成地电压VSS。这和对偶数位线BLe放电具有相同的效果。因此，虽然在完成存储单元编程周期T110的阈值电压控制过程T112之后没有对偶数位线BLe放电的特定操作，但是，可以在验证周期P120中得到所选择存储单元MCsel的编程状态。

如果在较早时间所选择的存储单元MCsel被防止编程或被完成编程，那么，就没有理由再验证所选择存储单元的编程状态。页式缓冲器400充当单向锁存器，通过该单向锁存器，在验证周期P120中，响应于接近电源电压VDD的位线BLe的电压，锁存的数据位被触发(flip)。由此，当所选择存储单元MCsel被保持在禁止编程状态中时，在页式缓冲器中锁存的数据位即使是在位线BLe的电压电平为低的情况下也不被触发。

如上所述，图4A中所示的在非易失性半导体存储器件中的驱动编程操作的方法不包括在编程周期P110的阈值电压控制过程T112和验证周期P120的位线预充电过程T121之间的、将偶数位线BLe放电到地电压VSS的过程。结果是，提高了编程速度。

另外，在阈值电压控制过程T112期间，当被连接到要被编程的存储单元上时，偶数位线BLe被设置成地电压VSS。相反，当被连接到被禁止编程的存储单元或已经完成编程的存储单元上时，偶数位线BLe被设置成电源电压VDD。然后，在位线预充电过程T121中，偶数位线BLe被设置成预充电电压VPRE，该电压可以和电源电压VDD相同。

换言之，利用预充电电压VPRE直接控制偶数位线BLe。因此，与在被设置成预充电电压电平之前位线BL总是被放电到地电压VSS的传统情况相比，实现了减少的电流损耗。

图4B是图4A的时序图之后的时序图，并示出了在用于存储单元的验证操作之后恢复编程操作的时序。

参看图4B，所述方法包括在存储单元编程周期P110’期间的位线设置过程T111’和阈值电压控制过程T112’。首先执行在验证周期P120中的位线读出过程T122。在位线读出过程T111’中，偶数位线BLe被设置成与所选择存储单元MCsel的数据位对应的电压电平。如果验证了所选择存储单元MCsel的编程状态(PASS)，则偶数位线BLe被设置到接近电源电压VDD的电压电平。反之，如果所选择存储单元MCsel的编程状态没有通过验证(FAIL)，那么，偶数位线BLe被设置到接近地电压VSS的电压电平。

在验证周期P120中，如果所选择存储单元MCsel被检测为没有被正确编程，则执行位线设置过程T111’和阈值电压控制过程T112’。

在位线设置过程T111’中，已保持在禁止编程状态中的偶数位线BLe被设置到电源电压VDD。

在阈值电压控制过程T112’中，增加所选择存储单元MCsel的阈值电压，以编程所选择的存储单元MCsel，这与前述图4A中所示的阈值电压控制过程T111相同。在该周期内，编程电压高于前述的、图4A中所示的过程T111中的电压。

与图1所示的传统方法相反，这些实施例不包括在位线读出过程T122中控制偶数位线BLe之后和在阈值电压控制过程T112’之前的用于偶数和奇数位线BLe和BLo的放电处理。即，阈值电压控制过程T112’被安排在紧跟在验证周期P120的位线读出过程T122之后而不经过用于偶数和奇数位线BLe和BLo的放电处理。

如果所选择存储单元MCsel被检测为没有被正确编程，则偶数位线BLe在位线读出过程T122中最初被设置为地电压VSS。相反，如果所选择存储单元MCsel被检测为被成功编程(PASS)，那么，偶数位线BLe在位线读出过程T122中被设置到电源电压VDD。

换言之，通过在位线读出过程T122中放电，偶数位线BLe在与图4A的位线设置过程T111之后的状态相同的状态中结束。如果偶数位线BLe被保持在禁止编程状态中，那么，它将被设置到地电压VSS。

在位线设置过程T111’期间，在位线读出过程T122期间处于禁止编程状态的偶数位线BLe被设置到电源电压VDD。在位线设置过程T111’期间，不管在编程之后是被确认为失败还是通过，不控制偶数位线BLe。

因此，虽然排除了用于偶数和奇数位线BLe和BLo的放电处理，但通过在存储单元编程周期P110’期间内的位线设置过程T111’和阈值控制过程T112’，增加了所选择存储单元MCsel的阈值电压。

如上面所解释的，本发明的实施例排除了在验证周期P120和存储单元编程周期P110’之间的、偶数和奇数位线BLe和BLo的放电处理。结果是，编程速度得到了提高。另外，与位线BL在被放电到地电压VSS之后被再次设置为高的传统情况相比，减少了电流损耗。

概括图4A和4B中所示的在非易失性半导体存储器件中的驱动编程操作的方法，在验证周期P120和存储单元编程周期P110或P110’之间没有用于对偶数位线BLe放电的操作。结果是，提高了编程速度并减小了电流损耗。

在位线读出过程T122期间可能发生电子噪声。具体地说，在位线读出过程T122期间，公共源线CSL被设置到地电压VSS。此时，由字线ML1选通的奇数位线BLo的存储单元MC可以被设置成擦除状态。这样，奇数位线BLo的电荷被传送给公共源线CSL，而这有可能引起噪声。

另外，在位线读出过程T122期间可能发生耦合噪声。具体地说，在位线读出过程T122期间，奇数位线BLo处于浮动状态。此时，奇数位线BLo不能屏蔽偶数位线。由此，偶数位线BLe耦合到相邻的奇数位线BLo。并且，奇数位线BLo耦合到其它的偶数位线BLe，这可能引起偶数位线之间的耦合噪声。

图5示出了根据本发明某些实施例的在非易失性半导体存储器件中驱动编程操作的方法，其中，该方法能够避免发生上述的电子和耦合噪声。

除了在阈值电压控制过程T112和验证周期P120的位线预充电过程T121之间插入了位线放电周期P130以外，图5所示的方法与图4A所示方法类似。

在位线放电周期P130期间，奇数位线BLo被放电到地电压VSS，并因此可以避免在公共源线CSL上的电子噪声和耦合噪声。

但是，可以看到，仍然没有将偶数位线BLe(作为所选择的位线)放电到地电压VSS的操作。因此，在图5方法中使用的位线放电周期P130不同于在图1中的其中所有位线BL都被放电到地电压VSS的位线放电周期P31。

由于在图5的方法中不发生对偶数位线BLe(作为所选择的位线)放电的处理，因而具有减少电流损耗的优点。

图6和图7是示出可根据本发明某些实施例操作的非易失性半导体存储器件的其它结构的电路图。

图6所示的结构与图2所示类似。但是，图6所示的器件在下述方面不同，即偶数和奇数位线BLe和BLo的地选择晶体管GSTe和GSTo的每一个分别由不同的地选择信号GSLe和GSLo选通。

在图6所示的非易失性半导体存储器件中，甚至图4A中所示的驱动编程操作的方法可被应用于避免在公共源线CSL上和偶数位线之间产生噪声。具体地说，不管将奇数位线BLo放电到地电压VSS的操作，如果奇数位线BLo的地选择晶体管GSTo被截止，那么，可以避免在公共源线CSL上和偶数位线之间的噪声。

图7是示出本发明的另一实施例的电路图。当配置非易失性半导体存储器件以使得页式缓冲器400连接到单一位线BL上时，在公共源线CSL上和在偶数位线之间不会产生噪声。

本发明可以多种方式实践。其遵循本发明某些实施例的范例性、非限定的描述。

根据本发明的某些实施例，在具有偶数和奇数位线和电连接到相应偶数和奇数位线上的存储单元的非易失性半导体存储器件中驱动编程操作的方法包括交替选择偶数和奇数位线的处理、控制所选择的要被编程的存储单元的阈值电压的处理、将存储单元连接到偶数和奇数位线中所选择一个的处理、将偶数和奇数位线中未被选择的一个放电到地电压的处理和验证所选择存储单元的数据的处理。根据该方法，所选择的位线在控制阈值电压的处理之后或在验证所选择存储单元的数据的处理之前没有被放电到地电压。

虽然已经结合附图中所示的实施例描述了本发明，但本发明并不局限于此。本领域普通技术人员很清楚，在不脱离本发明范围和精神的前提下可以做出各种替换、修改和变化。

例如，虽然这些实施例描述了所选择存储单元连接到偶数位线的特征，但是所选择的存储单元可以连接到奇数位线上。在这种情况下，可以用奇数位线代替偶数位线作为耦合到所选择存储单元的位线，这在本质上不改变本发明的目的的实现。

再有，提供了这些实施例，以便本公开将是彻底和完整的，并且，对本领域普通技术人员来讲，这将完全覆盖通过权利要求书所体现的本发明的范围。

Claims (16)

1.一种在具有偶数和奇数位线对并具有电连接到偶数和奇数位线的每一个上的多个存储单元的非易失性半导体存储器件中驱动编程操作的方法，所述偶数和奇数位线是交替可选择的，该方法包括：

根据所选择位线的电压电平，控制所选择的要被编程的存储单元的阈值电压，所选择存储单元连接到偶数和奇数位线中的所选择的一个上；

将所述偶数和奇数位线中的未被选择的一个放电到地电压；和

验证所选择的已经被编程的存储单元的数据，

其中，在验证数据之前和控制阈值电压之后排除用于将所选择位线放电到地电压的操作。

2.如权利要求1所述的方法，其中，所述验证数据包括将所选择位线预充电到预定的预充电电压，和其中，在预充电所选择位线之前和控制阈值电压之后排除用于将所选择位线放电到地电压的操作。

3.如权利要求1所述的方法，其中，所述非易失性半导体存储器件是NAND型。

4.如权利要求1所述的方法，还包括：在控制阈值电压之前，将所选择位线设置到与所选择存储单元中要被编程的数据对应的电压并将未被选择的位线设置在禁止编程状态中。

5.一种在具有偶数和奇数位线对和具有电连接到偶数和奇数位线的每一个上的多个存储单元的非易失型半导体存储器件中驱动编程操作的方法，所述偶数和奇数位线是交替可选择的，该方法包括：

根据所选择位线的电压电平，控制所选择的要被编程的存储单元的阈值电压，所选择的存储单元连接到偶数和奇数位线中的所选择的一个上；和

验证所选择的被编程的存储单元的数据，

其中，在验证数据之前和控制阈值电压之后用于排除将所选择位线放电到地电压的操作。

6.如权利要求5所述的方法，其中，所述验证数据包括将所选择位线预充电到预定的预充电电压，和其中，在预充电所选择位线之前和控制阈值电压之后用于排除将所选择位线放电到地电压的操作。

7.如权利要求5所述的方法，其中，所述非易失性半导体存储器件是

8.如权利要求5所述的方法，还包括：在控制阈值电压之前，将所选择位线设置到与所选择存储单元中要被编程的数据对应的电压并将未被选择的位线设置在禁止编程状态中。

9.一种在具有偶数和奇数位线对和电连接到偶数和奇数位线的每一个上的多个存储单元的非易失性半导体存储器件中驱动编程操作的方法，所述偶数和奇数位线是交替可选择的，该方法包括：

将偶数和奇数位线的被选择的一个控制在与连接到所选择位线的所选择存储单元的数据对应的电压电平上；和

根据所选择位线的电压电平，控制所选择存储单元的阈值电压，

其中，在控制阈值电压之前和控制所选择位线之后排除用于将所选择位线放电到地电压的操作。

10.如权利要求9所述的方法，其中，所述非易失性半导体存储器件是NAND型。

11.一种在具有位线和连接到该位线上的多个存储单元的非易失性半导体存储器件中驱动编程操作的方法，该方法包括：

根据位线的电压电平，控制连接到要被编程的位线上的所选择存储单元的阈值电压；和

验证所选择存储单元的数据，

其中，在验证数据之前和在控制阈值电压之后排除用于将位线放电到地电压的操作。

12.如权利要求11所述的方法，其中，所述验证包括将位线预充电到预定的预充电电压，和其中，在预充电位线之前和控制阈值电压之后排除用于将位线放电到地电压的操作。

13.如权利要求11所述的方法，其中，所述非易失性半导体存储器件是NAND型。

14.如权利要求11所述的方法，还包括：在控制阈值电压之前，将位线设置成与所选择存储单元中要被编程的数据对应的电压。

15.一种在具有位线和连接到该位线上的多个存储单元的非易失性半导体存储器件中驱动编程操作的方法，该方法包括：

将位线控制在与连接到所述位线上的所选择存储单元的数据对应的电压电平上；和

根据所述位线的电压电平，控制所选择的连接到要被编程的位线上的存储单元的阈值电压，

其中，在控制阈值电压之前和控制所述位线之后排除将所述位线放电到地电压的操作。

16.如权利要求15所述的方法，其中，所述非易失性半导体存储器件是NAND型。

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