JP5106779B2 - 不揮発性半導体メモリ装置のプログラム駆動方法 - Google Patents
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Description
BLo 奇数ビットライン
P10、P10’、P110、P110’ メモリプログラム区間
P20、P120、 確認読み出し区間
P31、P32、P130 ビットラインディスチャージ区間
T11、T11’、T111 ビットラインセットアップ過程
T12、T12’、T112、T112’ スレショルド電圧制御過程
T21、T121 ビットラインプレチャージ過程
T22、T122 ビットライン読み出し過程
VF 確認読み出し電圧
VPASS パス電圧
VPGM プログラム電圧
Claims (16)
- 互いに対をなし、互いに排他的に選択される偶数ビットラインおよび奇数ビットライン、および前記偶数ビットラインおよび前記奇数ビットラインに電気的に連結される複数のメモリセルを有する不揮発性半導体メモリ装置のプログラム駆動方法において、
前記偶数ビットラインと前記奇数ビットラインのなかで選択されるいずれか一つのビットラインに連結される選択されたメモリセルにデータをプログラムするために、前記選択されたビットラインの電圧レベルによって、前記選択されたメモリセルのスレショルド電圧を制御するスレショルド電圧制御段階と、
前記偶数ビットラインと前記奇数ビットラインのなかで選択されなかった他の一つのビットラインのみを、前記選択されたメモリセルのスレショルド電圧の制御が行われた後から前記確認読み出し段階の実行前の間において、接地電圧にディスチャージするビットラインディスチャージ段階と、
前記スレショルド電圧が制御される前記選択されたメモリセルにプログラムされたデータを確認するために、前記選択されたメモリセルのデータを読み出す確認読み出し段階と、を備え、
プログラム速度を向上させて電流の消耗を低減するように、前記選択されたメモリセルのスレショルド電圧の制御が行われた後から前記確認読み出し段階の実行前には、前記選択されたビットラインを前記接地電圧にディスチャージするための動作が排除される
ことを特徴とする、不揮発性半導体メモリ装置のプログラム駆動方法。 - 前記確認読み出し段階は、前記選択されたビットラインを所定のプレチャージ電圧に制御するビットラインプレチャージ段階を備え、
前記選択されたメモリセルのスレショルド電圧の制御が行われた後から前記ビットラインプレチャージ段階の実行前には、前記選択されたビットラインを前記接地電圧にディスチャージするための動作が排除される
ことを特徴とする、請求項1に記載の不揮発性半導体メモリ装置のプログラム駆動方法。 - 前記不揮発性半導体メモリ装置はNAND型である
ことを特徴とする、請求項1に記載の不揮発性半導体メモリ装置のプログラム駆動方法。 - 前記スレショルド電圧制御段階の実行前に、前記選択されたメモリセルにプログラムしようとするプログラムデータに対応する電圧に、前記選択されたビットラインをセットアップし、前記選択されなかったビットラインをプログラム禁止状態にセットアップするビットラインセットアップ段階をさらに備える
ことを特徴とする、請求項1に記載の不揮発性半導体メモリ装置のプログラム駆動方法。 - 互いに対をなし、互いに排他的に選択される偶数ビットラインおよび奇数ビットライン、および前記偶数ビットラインおよび前記奇数ビットラインに電気的に連結される複数のメモリセルを有する不揮発性半導体メモリ装置のプログラム駆動方法において、
前記偶数ビットラインと前記奇数ビットラインのなかで選択されたいずれか一つのビットラインに連結される選択されたメモリセルにデータをプログラムするために、前記選択されたビットラインの電圧レベルによって、前記選択されたメモリセルのスレショルド電圧を制御するスレショルド電圧制御段階と、
前記スレショルド電圧が制御される前記選択されたメモリセルにプログラムされたデータを確認するために、前記選択されたメモリセルのデータを読み出す確認読み出し段階と、を備え、
プログラム速度を向上させて電流の消耗を低減するように、前記選択されたメモリセルのスレショルド電圧の制御が行われた後から前記確認読み出し段階の実行前には、前記選択されたビットラインを接地電圧にディスチャージするための動作が排除され、
前記偶数ビットラインと前記奇数ビットラインのなかで選択されなかった他の一つのビットラインのみを、前記選択されたメモリセルのスレショルド電圧の制御が行われた後から前記確認読み出し段階の実行前の間において、接地電圧にディスチャージするビットラインディスチャージ段階を有する
ことを特徴とする、不揮発性半導体メモリ装置のプログラム駆動方法。 - 前記確認読み出し段階は、前記選択されたビットラインを所定のプレチャージ電圧に制御するビットラインプレチャージ段階を備え、
前記選択されたメモリセルのスレショルド電圧の制御が行われた後から前記ビットラインプレチャージ段階の実行前には、前記選択されたビットラインを前記接地電圧にディスチャージするための動作が排除される
ことを特徴とする、請求項5に記載の不揮発性半導体メモリ装置のプログラム駆動方法。 - 前記不揮発性半導体メモリ装置はNAND型である
ことを特徴とする、請求項5に記載の不揮発性半導体メモリ装置のプログラム駆動方法。 - 前記スレショルド電圧制御段階の実行前に、前記選択されたメモリセルにプログラムしようとするプログラムデータに対応する電圧に、前記選択されたビットラインをセットアップし、前記偶数ビットラインと前記奇数ビットラインのなかで選択されなかった他の一つのビットラインをプログラム禁止状態にセットアップするビットラインセットアップ段階をさらに備える
ことを特徴とする、請求項5に記載の不揮発性半導体メモリ装置のプログラム駆動方法。 - 互いに対をなし、互いに排他的に選択される偶数ビットラインおよび奇数ビットライン、および前記偶数ビットラインおよび前記奇数ビットラインに電気的に連結される複数のメモリセルを有する不揮発性半導体メモリ装置のプログラム駆動方法において、
前記偶数ビットラインと前記奇数ビットラインのなかで選択されたいずれか一つのビットラインに連結される選択されたメモリセルのデータに対応する電圧レベルに前記選択されたビットラインを制御するビットライン読み出し段階と、
前記選択されたメモリセルにデータをプログラムするために、前記ビットライン読み出し段階で制御された前記選択されたビットラインの電圧レベルによって、前記選択されたメモリセルのスレショルド電圧を制御するスレショルド電圧制御段階と、を備え、
プログラム速度を向上させて電流の消耗を低減するように、前記ビットライン読み出し段階で前記選択されたビットラインが制御された後から前記スレショルド電圧の制御が行われる前には、前記選択されたビットラインを接地電圧にディスチャージするための動作が排除され、
前記偶数ビットラインと前記奇数ビットラインのなかで選択されなかった他の一つのビットラインのみを、前記選択されたメモリセルのスレショルド電圧の制御が行われた後から確認読み出し段階の実行前の間において、接地電圧にディスチャージするビットラインディスチャージ段階を有する
ことを特徴とする、不揮発性半導体メモリ装置のプログラム駆動方法。 - 前記不揮発性半導体メモリ装置はNAND型である
ことを特徴とする、請求項9に記載の不揮発性半導体メモリ装置のプログラム駆動方法。 - 所定のビットライン、および前記ビットラインに電気的に連結される複数のメモリセルを有する不揮発性半導体メモリ装置のプログラム駆動方法において、
前記ビットラインに連結される選択されたメモリセルにデータをプログラムするために、前記選択されたビットラインの電圧レベルによって、前記選択されたメモリセルのスレショルド電圧を制御するスレショルド電圧制御段階と、
前記スレショルド電圧が制御される前記選択されたメモリセルにプログラムされたデータを確認するために、前記選択されたメモリセルのデータを読み出す確認読み出し段階と、を備え、
プログラム速度を向上させて電流の消耗を低減するように、前記選択されたメモリセルのスレショルド電圧の制御が行われた後から前記確認読み出し段階の実行前には、前記ビットラインを接地電圧にディスチャージするための動作が排除され、
前記偶数ビットラインと前記奇数ビットラインのなかで選択されなかった他の一つのビットラインのみを、前記選択されたメモリセルのスレショルド電圧の制御が行われた後から前記確認読み出し段階の実行前の間において、接地電圧にディスチャージするビットラインディスチャージ段階を有する
ことを特徴とする、不揮発性半導体メモリ装置のプログラム駆動方法。 - 前記確認読み出し段階は、前記ビットラインを所定のプレチャージ電圧に制御するビットラインプレチャージ段階を備え、
前記選択されたメモリセルのスレショルド電圧の制御が行われた後から前記ビットラインプレチャージ段階の実行前には、前記ビットラインを前記接地電圧にディスチャージするための動作が排除される
ことを特徴とする、請求項11に記載の不揮発性半導体メモリ装置のプログラム駆動方法。 - 前記不揮発性半導体メモリ装置はNAND型である
ことを特徴とする、請求項11に記載の不揮発性半導体メモリ装置のプログラム駆動方法。 - 前記スレショルド電圧制御段階の実行前に、前記選択されたメモリセルにプログラムしようとするプログラムデータに対応する電圧にセットアップするビットラインセットアップ段階をさらに備える
ことを特徴とする、請求項11に記載の不揮発性半導体メモリ装置のプログラム駆動方法。 - 所定のビットライン、および前記ビットラインに電気的に連結される複数のメモリセルを有する不揮発性半導体メモリ装置のプログラム駆動方法において、
前記ビットラインに連結される選択されたメモリセルのデータに対応する電圧レベルに前記ビットラインを制御するビットライン読み出し段階と、
前記選択されたメモリセルにデータをプログラムするために、前記ビットライン読み出し段階で制御される前記ビットラインの電圧レベルによって、前記選択されたメモリセルのスレショルド電圧を制御するスレショルド電圧制御段階と、を備え、
プログラム速度を向上させて電流の消耗を低減するように、前記ビットライン読み出し段階で、前記ビットラインが制御された後から前記スレショルド電圧の制御が行われる前には、前記ビットラインを接地電圧にディスチャージするための動作が排除され、
前記偶数ビットラインと前記奇数ビットラインのなかで選択されなかった他の一つのビットラインのみを、前記選択されたメモリセルのスレショルド電圧の制御が行われた後から確認読み出し段階の実行前の間において、接地電圧にディスチャージするビットラインディスチャージ段階を有する
ことを特徴とする、不揮発性半導体メモリ装置のプログラム駆動方法。 - 前記不揮発性半導体メモリ装置はNAND型である
ことを特徴とする、請求項15に記載の不揮発性半導体メモリ装置のプログラム駆動方法。
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US7869273B2 (en) * | 2007-09-04 | 2011-01-11 | Sandisk Corporation | Reducing the impact of interference during programming |
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