DE102006054965B4

DE102006054965B4 - Wortleitungsfreigabeverfahren in einem Flashspeicherbauelement und Flashspeicherbauelement

Info

Publication number: DE102006054965B4
Application number: DE102006054965A
Authority: DE
Inventors: Jin-Kook Kim; Jin-Yub Lee
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2005-11-17
Filing date: 2006-11-16
Publication date: 2010-09-16
Anticipated expiration: 2026-11-17
Also published as: JP2007141435A; CN1983448A; CN1983448B; KR100655430B1; GB2432444A; GB2432444B; JP5021279B2; DE102006054965A1; US7545680B2; US20070109862A1; GB0622982D0

Abstract

Wortleitungsfreigabeverfahren in einem Flashspeicherbauelement mit den Schritten: Treiben einer Signalleitung (S), die mit einer ausgewählten Wortleitung (WL) korrespondiert, mit einer Wortleitungsspannung und stufenweises Erhöhen einer Gatespannung eines Schalttransistors (WT) während einer Programmierausführungsperiode, der zwischen der ausgewählten Wortleitung (WL) und der Signalleitung (S) eingeschleift ist.

Description

Die vorliegende Erfindung bezieht sich auf ein Wortleitungsfreigabeverfahren in einem Flashspeicherbauelement und auf ein Flashspeicherbauelement.
Ein Flashspeicherbauelement, das als Flash-EEPROM (electrically erasable programmable read-only memory) bekannt ist, umfasst typischerweise ein Speicherzellenfeld, das aus Transistoren mit floatenden Gates gebildet wird. In einem NAND-Typ-Flashspeicherbauelement umfasst das Feld Ketten oder NAND-Ketten von in Reihe geschalteten Transistoren mit floatenden Gates, wobei jede NAND-Kette in Reihe zwischen einem Kettenauswahltransistor und einem Masseauswahltransistor eingeschleift ist. Eine Mehrzahl von Wortleitungen überschneidet die NAND-Ketten und ist mit den Steuergates von korrespondierenden Transistoren mit floatenden Gates gekoppelt.
In einem anfänglichen gelöschten Zustand weisen die Transistoren mit floatenden Gates, d. h. die Speicherzellen, eine niedrige Schwellwert spannung von z. B. –3 V auf. Um eine vorgegebene Speicherzelle zu programmieren, wird für eine vorgegebene Zeitperiode eine hohe Spannung von z. B. 20 V an die Wortleitung der ausgewählten Speicherzelle angelegt, um zu bewirken, dass die ausgewählte Speicherzelle eine höhere Schwellwertspannung aufweist. Hierbei werden die Schwellwertspannungen von nicht ausgewählten Speicherzellen nicht verändert.
Wenn die ausgewählte Speicherzelle programmiert wird, tritt ein Potentialproblem auf. Das bedeutet, dass, wenn eine Programmierspannung an die Wortleitung der ausgewählten Speicherzelle angelegt wird, die gleiche Spannung ebenfalls an die nicht ausgewählten Speicherzellen entlang der gleichen Wortleitung angelegt wird. Daher können die nicht ausgewählten Speicherzellen, die mit der Wortleitung verbunden sind, und insbesondere die Speicherzelle oder die Speicherzellen, die benachbart zu der ausgewählten Speicherzelle angeordnet sind, unabsichtlich programmiert werden. Eine solche unabsichtliche Programmierung von einer oder mehreren nicht ausgewählten Speicherzellen wird als „Programmierstörung” bezeichnet.
Ein herkömmliches Verfahren, das bei einem Versuch zur Vermeidung des Problems der Programmierstörung umgesetzt wurde, ist als Programmierblockierungsverfahren bekannt, das eine Selbstverstärkungsstruktur benutzt. Das Programmierblockierungsverfahren, das die Selbstverstärkungsstruktur verwendet, wird im US-Patent 5,677,873 und im US-Patent 5,991,202 offenbart.
Im Programmierblockierungsverfahren, das die Selbstverstärkungsstruktur benutzt, wird ein Massepfad durch Anlegen einer Spannung von 0 V an das Gate des Masseauswahltransistors blockiert. Die Spannung von 0 V wird an eine ausgewählte Bitleitung angelegt, während eine Versorgungsspannung Vcc von 3,3 V oder 5 V als Programmierblockierspan nung an eine nicht ausgewählte Bitleitung angelegt wird. Hierbei ist der Kettenauswahltransistor virtuell blockiert, nachdem die Source des Kettenauswahltransistors durch Anlegen der Versorgungsspannung an das Gate des Kettenauswahltransistors auf eine Spannung Vcc-Vth aufgeladen ist, wobei Vth eine Schwellwertspannung des Kettenauswahltransistors repräsentiert. Eine Kanalspannung des programmierblockierten Zellentransistors wird dann durch Anlegen der Programmierspannung Vpgm an die ausgewählte Wortleitung und einer Passierspannung Vpass an die nicht ausgewählten Wortleitungen verstärkt. Daher kann ein Fowler-Nordheim(FN)-Tunneln zwischen dem floatenden Gate und dem Kanal nicht stattfinden, wodurch der programmierblockierte Zellentransistor im anfänglichen gelöschten Zustand gehalten wird.
In herkömmlichen Programmierblockierverfahren, welche die Selbstverstärkungsstruktur umsetzen, kann ein Problem auftreten, da die Dichte des Flashspeicherbauelements erhöht ist. Das bedeutet, dass mit der Erhöhung der Integrationsdichte die Intervalle zwischen benachbarten Signalleitungen reduziert werden, wodurch die Wahrscheinlichkeit einer Kopplung zwischen den benachbarten Signalleitungen erhöht wird.
Daraus resultiert beispielsweise, dass, wenn eine Speicherzelle programmiert wird, die benachbart zu einem Kettenauswahltransistor angeordnet ist, die Spannung auf der Kettenauswahlleitung, z. B. die Versorgungsspannung, als Ergebnis einer kapazitiven Kopplung mit der Wortleitung verstärkt werden kann, wenn die Programmierspannung an die ausgewählte Wortleitung angelegt wird. Die ansteigenden Spannung auf der Kettenauswahlleitung kann bewirken, dass der Kettenauswahltransistor leitend geschaltet wird, wodurch wiederum bewirkt werden kann, dass Ladungen aus dem Kanal des programmierblockierten Zellentransistors über den Kettenauswahltransistor zu den nicht ausgewählten Bitleitungen bewegt werden können. Das kann durch eine Reduzierung der Kanalspannung des programmierblockierten Zellentransistors zu einer ”weichen” Programmierung des programmierblockierten Zellentransistors führen.
Zudem kann, wenn die Passierspannung als eine hohe Spannung an eine Wortleitung angelegt wird, die benachbart zur Kettenauswahlleitung angeordnet ist, die Spannung auf der Kettenauswahlleitung, z. B. die Versorgungsspannung, aufgrund der kapazitiven Kopplung mit der Wortleitung verstärkt werden. Die resultierende ansteigende Spannung auf der Kettenauswahlleitung kann den Kettenauswahltransistor leitend schalten, was bewirken kann, dass Ladungen aus dem Kanal des programmierblockierten Zellentransistors über den Kettenauswahltransistor zu den nicht ausgewählten Bitleitungen bewegt werden. Dies kann wiederum aufgrund einer Reduzierung der Kanalspannung des programmierblockierten Zellentransistors zu einer ”weichen” Programmierung des programmierblockierten Zellentransistors führen.
Des Weiteren kann, wenn die Programmierspannung an die ausgewählte Wortleitung angelegt ist, die Passierspannung einer nicht ausgewählten Wortleitung aufgrund der Programmierspannung auf der ausgewählten Wortleitung verstärkt werden. Dies kann auch zu einer ”weichen” Programmierung der Speicherzellen der nicht ausgewählten Wortleitung führen.
Die DE 102 41 356 A1 zeigt einen Flash-Speicher, bei dem eine Wortleitungsspannung im Programmierbetrieb stufenweise erhöht wird, um Programmierstörungen aufgrund von kapazitivem Übersprechen zu reduzieren.
Der Erfindung liegt das technisches Problem zugrunde, ein Wortleitungsfreigabeverfahren in einem Flashspeicherbauelement und ein Flashspeicherbauelement bereitzustellen, die eine zuverlässige Programmierung von Speicherzellen gewährleisten und insbesondere eine ”weiche” Programmierung von Speicherzellen einer nicht ausgewählten Wortleitung vermeiden.
Die Erfindung löst dieses Problem durch Bereitstellung eines Wortleitungsfreigabeverfahrens in einem Flashspeicherbauelement mit den Merkmalen des Patentanspruchs 1 oder 8 und durch ein Flashspeicherbauelement mit den Merkmalen des Patentanspruchs 17.
Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben, deren Wortlaut hiermit durch Bezugnahme in die Beschreibung aufgenommen wird, um unnötige Textwiederholungen zu vermeiden.
Vorteilhafte Ausführungsformen der Erfindung sind in den Zeichnungen dargestellt und werden nachfolgend beschrieben. Es zeigen:
1 ein Blockdiagramm eines Flashspeicherbauelements gemäß einer Ausführungsform der vorliegenden Erfindung,
2 ein Schaltbild eines Speicherzellenfelds und einer Passiergatterschaltung aus 1 gemäß einer Ausführungsform der vorliegenden Erfindung,
3 ein Schaltbild einer Blockwortleitungsspannungsgeneratorschaltung aus 1 gemäß einer Ausführungsform der vorliegenden Erfindung,
4 ein Zeitablaufdiagramm zur Beschreibung eines Programmiervorgangs des Flashspeicherbauelements gemäß einer Ausführungsform der vorliegenden Erfindung und
5 ein Diagramm von Veränderungen in einer ausgewählten Wortleitungsspannung entsprechend einem Wortleitungsfreigabeverfahren eines Flashspeicherbauelements gemäß einer Ausführungsform der vorliegenden Erfindung.
1 ist ein Blockdiagramm, das ein Flashspeicherbauelement gemäß einer beispielhaften, aber nicht einschränkenden, Ausführungsform der vorliegenden Erfindung zeigt.
Bezugnehmend auf 1 umfasst ein Flashspeicherbauelement 1000 ein Speicherzellenfeld 1100 zum Speichern von Daten, z. B. von 1-Bit-Daten oder N-Bit-Daten, wobei N eine Intergerzahl oder ganze Zahl größer gleich 2 ist, einen Seitenpuffer 1200, eine Spaltengatter- und Dateneingabe-/Datenausgabeschaltung 1300, einen Wortleitungsspannungsgeneratorblock 1400, einen Hochspannungsgeneratorblock 1500, eine Steuerlogik 1600, eine Passiergatterschaltung 1700, eine Blockwortleitungsspannungsgeneratorschaltung 1800, einen ersten Decoder- und Treiberblock 1900 und einen zweiten Decoder- und Treiberblock 2000.
Allgemein umfasst das Speicherzellenfeld 1100 eine Mehrzahl von Speicherblöcken, wobei zur Vereinfachung das in 1 dargestellte Speicherzellenfeld 1100 mit einem Speicherblock korrespondiert.
Bezugnehmend auf das Beispiel gemäß 2 ist das Speicherzellenfeld 1100 als eine Mehrzahl von NAND-Ketten 1101 konfiguriert. Jede NAND-Kette 1101 umfasst einen Kettenauswahltransistor SST, einen Masseauswahltransistor GST und eine Mehrzahl von Speicherzellen Mn – 1 bis M0, d. h. Transistoren mit floatenden Gates, die in Reihe zwischen einer Source des Kettenauswahltransistors SST und einem Drain des Masseauswahltransistors GST eingeschleift sind. In jeder NAND-Kette 1101 ist ein Drain des Kettenauswahltransistors SST elektrisch mit einer korrespondierenden Bitleitung BL0 bis BLm – 1 verbunden, und eine Source des Masseauswahltransistors GST ist mit einer gemeinsamen Sourceleitung oder einer gemeinsamen Signalleitung CSL verbunden. Die Bitleitungen BL0 bis BLm – 1 sind elektrisch mit einer in 1 dargestellten Seitenpufferschaltung 1200 verbunden. Zudem sind in jeder NAND-Kette 1101 Gates der Kettenauswahltransistoren SST gemein sam mit einer Kettenauswahlleitung SSL verbunden und Gates der Masseauswahltransistoren GST sind gemeinsam mit einer Masseauswahlleitung GSL verbunden. Des Weiteren sind Steuergates der Transistoren Mn – 1 bis M0 mit floatenden Gates in jeder NAND-Kette 1101 jeweils mit korrespondierenden Wortleitungen WLn – 1 bis WL0 verbunden.
Weiter bezugnehmend auf 2 sind die Wortleitungen WLn – 1 bis WL0, die Kettenauswahlleitung SSL und die Masseauswahlleitung GSL mit der Passiergatterschaltung 1700 verbunden. Die Passiergatterschaltung 1700 ist insbesondere dazu konfiguriert, die Ketten- und die Masseauswahlleitung SSL und GSL und die Wortleitungen WLn – 1 bis WL0 in Reaktion auf die Aktivierung einer Blockwortleitung BLKWL mit korrespondierenden Signalleitungen SS, GS und Sn – 1 bis S0 zu verbinden. Die Passiergatterschaltung 1700 umfasst im Beispiel aus 2 eine Mehrzahl von Schalttransistoren ST, WTn – 1 bis WT0 und GT. Gates der Schalttransistoren ST, WTn – 1 bis WT0 und GT sind gemeinsam mit der Blockwortleitung BLKWL verbunden. Wenn die Blockwortleitung BLKWL aktiviert ist, sind die Ketten- und die Masseauswahlleitung SSL und GSL und die Wortleitungen WLn – 1 bis WL0 über korrespondierende Schalttransistoren ST, GT und WTn – 1 bis WT0 mit den Signalleitungen SS, GS und Sn – 1 bis S0 verbunden. Die Schalttransistoren ST, GT und WTn – 1 bis WT0 können als Hochspannungstransistoren implementiert werden, die in der Lage sind, die hohe Spannung VPP auszuhalten.
Bezugnehmend auf 1 arbeitet die Seitenpufferschaltung 1200 entsprechend einem Betriebsmodus als Abtastverstärker und als Schreibtreiber. Die Seitenpufferschaltung 1200 arbeitet beispielsweise während eines Lesevorgangs als Abtastverstärker und während eines Programmiervorgangs als Schreibtreiber. Während des Lesevorgangs tastet die Seitenpufferschaltung 1200 Datenbits von den Speicherzellen der ausgewählten Wortleitung ab und gibt die abgetasteten Datenbits in einer vorbestimmten Dateneinheit, z. B. ×8, ×16, ×32 usw., über die Spaltengatter- und Dateneingabe-/Datenausgabeschaltung 1300 nach außen ab. Während des Programmiervorgangs speichert die Seitenpufferschaltung 1200 Programmierdaten, die über die Spaltengatter- und Dateneingabe-/Datenausgabeschaltung 1300 übertragen werden, und treibt die Bitleitungen BL0 bis BLm – 1 basierend auf den gespeicherten Programmierdaten mit den Bitleitungsvorspannungen, z. B. mit einer Versorgungsspannung und einer Massespannung. Obwohl es in den Zeichnungen nicht dargestellt ist, kann die Seitenpufferschaltung 1200 in einem Fall, in dem eine Wortleitung eine Seite darstellt, Seitenpuffer umfassen, die jeweils mit Bitleitungen korrespondieren. In einem Fall, in dem eine Wortleitung eine Mehrzahl von Seiten darstellt, kann die Seitenpufferschaltung 1200 Seitenpuffer umfassen, die jeweils mit Bitleitungen einer Seite korrespondieren.
Weiter bezugnehmend auf 1, umfasst der Wortleitungsspannungsgeneratorblock 1400 eine Mehrzahl von Spannungsgeneratoren, wird von der Steuerlogik 1600 gesteuert und erzeugt Wortleitungsspannungen, die entsprechend dem Betriebsmodus an die Wortleitungen WLn – 1 bis WL0 angelegt werden. Der Wortleitungsspannungsgeneratorblock 1400 umfasst beispielsweise einen Kettenauswahlleitungsspannungsgenerator 1401 „Va GEN.”, einen Programmierspannungsgenerator 1402 „Vpgm GEN.”, einen Passierspannungsgenerator 1403 „Vpass GEN.” und einen Lesespannungsgenerator 1404 „Vread GEN.”. Der Kettenauswahlleitungsspannungsgenerator 1401 wird durch die Steuerlogik 1600 gesteuert und erzeugt eine Kettenauswahlleitungsspannung Va, mit der die Kettenauswahlleitung SSL versorgt wird. Der Programmierspannungsgenerator 1402 wird von der Steuerlogik 1600 gesteuert und erzeugt die Programmierspannung Vpgm, mit der die ausgewählte Wortleitung während eines Programmiervorgangs versorgt wird. Der Passierspannungsgenerator 1403 wird von der Steuerlogik 1600 gesteuert und erzeugt die Passierspannung Vpass, mit der nicht ausgewählte Wortlei tungen während des Programmiervorgangs versorgt werden. Der Lesespannungsgenerator 1404 wird von der Steuerlogik 1600 gesteuert und erzeugt eine Lesespannung Vread als Verifizierungsspannung, mit der eine ausgewählte Wortleitung während eines Programmierverifizierungsvorgangs versorgt wird, und als eine Spannung, mit der nicht ausgewählte Wortleitungen während eines Lesevorgangs versorgt werden. In dem Fall, in dem das Flashspeicherbauelement eine inkrementelle Schrittimpulsprogrammierstruktur (ISPP-Struktur) annimmt, kann die Programmierspannung Vpgm in vorbestimmten Inkrementen entsprechend einer Iteration von Programmierschleifen erhöht werden. Andererseits können die verbleibenden Spannungen Va, Vread und Vpass bei der Wiederholung der Programmierschleifen ohne Veränderung beibehalten werden.
Die Hochspannungsgeneratorschaltung 1500 „VPP GEN.” wird von der Steuerlogik 1600 gesteuert und erzeugt eine hohe Spannung VPP von z. B. 23 V, die höher als die Programmierspannung Vpgm von z. B. 15 V bis 20 V ist.
Wie aus dem Stand der Technik bekannt ist, kann eine Programmierschleife eine Bitleitungseinstell-/Bitleitungsumspeicherperiode, eine Programmierperiode oder eine Programmierausführungsperiode, eine Entladungsperiode, eine Verifizierungsperiode und eine Spaltenabtastperiode umfassen. Die Programmierperiode ist in eine Passierspannungsfreigabeperiode Vpass_EN und eine Programmierspannungsfreigabeperiode Vpgm_EN aufgeteilt. Während der Bitleitungseinstell-/Bitleitungsumspeicherperiode werden die Bitleitungen mit einer Versorgungsspannung vorgeladen und dann selektiv entsprechend den Programmierdaten in der Seitenpufferschaltung 1200 geerdet. Während der Programmierausführungsperiode werden Wortleitungen während einer vorgegebenen Zeitspanne oder während der Passierspannungsfreigabeperiode mit der Passierspannung Vpass getrieben und eine ausge wählte der Wortleitungen wird während einer vorgegebenen Zeitspanne oder während der Programmierspannungsfreigabeperiode mit der Programmierspannung Vpgm getrieben. Nach dem Entladen der Spannungen auf den Wortleitungen während der Verifizierungsperiode tastet die Seitenpufferschaltung 1200 Datenbits von den Speicherzellen der ausgewählten Wortleitung ab. Die abgetasteten Datenbits können über die Spaltengatterschaltung 1300 zur Steuerlogik 1600 übertragen werden, um eine Programmierung als fehlerfrei/fehlerhaft zu beurteilen. Die Steuerlogik 1600 beurteilt die Programmierung basierend auf den eingegebenen Datenbits als fehlerfrei(passed)/fehlerhaft(failed) und steuert die Programmierschleife entsprechend dem Beurteilungsergebnis. Obwohl es in den Zeichnungen nicht dargestellt ist, kann die Steuerlogik 1600 eine Schaltung zum Beurteilen der Programmierung als fehlerfrei/fehlerhaft umfassen, die als Programmierung-Fehlerfrei-/-Fehlerhaft-Überprüfungsschaltung bezeichnet wird.
Die Blockwortleitungsspannungsgeneratorschaltung 1800 „V_BLKWL GEN.” wird von der Steuerlogik 1600 gesteuert und erzeugt während eines Programmiervorgangs eine Blockwortleitungsspannung V_BLKWL entsprechend der hohen Spannung VPP der Hochspannungsgeneratorschaltung 1500 und den Spannungen, z. B. den Spannungen Vread und Vpass, der Wortleitungsspannungsgeneratorschaltung 1400. Die Blockwortleitungsspannungsgeneratorschaltung 1800 erzeugt die Blockwortleitungsspannung V_BLKWL, so dass die Passierspannung Vpass schritt- oder stufenweise während der Passierspannungsfreigabeperiode Vpass_EN zu den Wortleitungen übertragen wird. Analog erzeugt die Blockwortleitungsspannungsgeneratorschaltung 1800 die Blockwortleitungsspannung V_BLKWL so, dass die Programmierspannung Vpgm während der Programmierspannungsfreigabeperiode Vpgm_EN stufenweise zu einer ausgewählten Wortleitung übertragen wird. Dies wird nachfolgend ausführlicher beschrieben. Eine Spannung auf der Blockwortleitung BLKWL wird in jeder der Passier- und Programmierspannungsfrei gabeperioden Vpass_EN und Vpgm_EN stufenweise erhöht. In anderen Worten ausgedrückt, die Passier-/Programmierspannung wird an eine Wortleitung mit einem stufenweise zunehmenden Übergangsanstieg anstelle eines scharfen oder senkrechten Übergangsanstiegs angelegt. Wie später erläutert wird, verkleinert dies eine kapazitive Kopplung zwischen benachbarten Wortleitungen und zwischen einer Kettenauswahlleitung SSL und einer Wortleitung, z. B. der Wortleitung WLn – 1.
Der erste Decoder- und Treiberblock 1900 wird durch die Steuerlogik 1600 gesteuert und umfasst einen ersten Treiber 1901 „SS_DRV”, einen zweiten Treiber 1902 „WL_DRV” und einen dritten Treiber 1903 „GS_DRV”. Der erste Treiber 1901 wird mit der Kettenauswahlleitungsspannung Va versorgt und treibt die Signalleitung SS mit der Eingabespannung Va während eines Programmiervorgangs. Der dritte Treiber 1903 treibt die Signalleitung GS während des Programmiervorgangs mit einer Massespannung. Der erste und der dritte Treiber 1901 und 1903 können die Signalleitungen SS und GS während des Verifizierungslesevorgangs auch mit der Lesespannung Vread treiben. Der zweite Treiber 1902 decodiert eine Seitenadresse PA und wählt basierend auf dem Decodierergebnis eine der Signalleitungen S0 bis Sn – 1 aus. Der zweite Treiber 1902 treibt eine ausgewählte Signalleitung, z. B. die Signalleitung S0, mit der Programmierspannung Vpgm und die nicht ausgewählten Signalleitungen, z. B. die Signalleitungen S1 bis Sn – 1, mit der Passierspannung Vpass. Insbesondere treibt der zweite Treiber 1902 während der Passierspannungsfreigabeperiode Vpass_EN alle Signalleitungen mit der Passierspannung Vpass und treibt während der Programmierspannungsfreigabeperiode Vpgm_EN eine ausgewählte Signalleitung mit der Programmierspannung Vpgm.
Der zweite Decoder- und Treiberblock 2000 decodiert eine Blockadresse BA und treibt die Blockwortleitung BLKWL mit der Blockwortleitungsspannung V_BLKWL. Wie oben ausgeführt ist, wird die Blockwortleitungs spannung V_BLKWL stufenweise erhöht, um innerhalb einer Programmierperiode vorzugsweise einen konstanten Anstieg nachzubilden. Dies gibt die Wortleitungen WLn – 1 bis WL0 frei, um über die Passiergatterschaltung 1700 stufenweise mit der Passier-/Programmierspannung Vpass/Vpgm getrieben zu werden.
Wie oben vorgeschlagen, wird der Anstieg der Passier-/Programmierspannung durch eine Steuerung der Blockwortleitungsspannung V_BLKWL anstelle einer Steuerung der Programmier- und Passierspannung Vpgm und Vpass eingestellt, um die kapazitive Kopplung zwischen den Signalleitungen, z. B. zwischen der Kettenauswahlleitung und einer Wortleitung oder zwischen Wortleitungen, zu reduzieren oder zu unterdrücken.
3 ist ein Schaltbild, das die Blockwortleitungsspannungsgeneratorschaltung 1800 aus 1 gemäß einer Ausführungsform der vorliegenden Erfindung zeigt.
Bezugnehmend auf 3 wird die Blockwortleitungsspannungsgeneratorschaltung 1800 mit der hohen Spannung VPP, der Passierspannung Vpass und der Lesespannung Vread versorgt und erzeugt die Blockwortleitungsspannung V_BLKWL in Reaktion auf Steuersignale DIS und RAMPER_EN1 bis RAMPER_EN6, die von der in 1 dargestellten Steuerlogik 1600 zur Verfügung gestellt werden.
Die Blockwortleitungsspannungsgeneratorschaltung 1800 aus diesem Beispiel umfasst eine Mehrzahl von Hochspannungsschaltern „HV_SW” 1801 bis 1806, an die entsprechende Steuersignale RAMPER_EN1 bis RAMPER_EN6 angelegt sind, um die zugehörigen Anschlüsse freizugeben (En). Die Hochspannungsschalter 1801 bis 1806 empfangen die hohe Spannung VPP von dem in 1 dargestellten Hochspannungsgenerator 1500. Jeder Hochspannungsschalter 1801 bis 1806 gibt ein Schaltfreigabesignal SW_EN1 bis SW_EN6 aus, welche die hohe Spannung VPP aufweisen, wenn ein korrespondierendes Steuersignal RAMPER_EN1 bis RAMPER_EN6 aktiviert ist. Das bedeutet, dass der Hochspannungsschalter 1801 das Schaltfreigabesignal SW_EN1 ausgibt, wenn das Steuersignal RAMPER_EN1 aktiviert ist und der Hochspannungsschalter 1802 das Schaltfreigabesignal SW_EN2 ausgibt, wenn das Steuersignal RAMPER_EN2 aktiviert ist usw.
Wie aus 3 ersichtlich ist, umfasst die Blockwortleitungsspannungsgeneratorschaltung 1800 aus diesem Beispiel weiter eine Mehrzahl von NMOS-Transistoren DT1 bis DT7 und SWT1 bis SWT5. Die NMOS-Transistoren DT1 und SWT1 sind in Reihe zwischen einem Ausgabeanschluss 1811 zum Ausgeben der Blockwortleitungsspannung V_BLKWL und der Lesespannung Vread eingeschleift. Ein Gate des NMOS-Transistors DT1 ist verbunden, um die Lesespannung Vread zu empfangen, und ein Gate des NMOS-Transistors SWT1 ist verbunden, um ein Ausgabesignal des Hochspannungsschalters 1801 zu empfangen, welches das Schaltfreigabesignal SW_EN1 darstellt. Die NMOS-Transistoren DT2 und SWT2 sind in Reihe zwischen dem Ausgabeanschluss 1811 und der Passierspannung Vpass eingeschleift. Ein Gate des NMOS-Transistors DT2 ist verbunden, um die Passierspannung Vpass zu empfangen, und ein Gate des NMOS-Transistors SWT2 ist verbunden, um ein Ausgabesignal des Hochspannungsschalters 1802 zu empfangen, welches das Schaltfreigabesignal SW_EN2 darstellt. Der als Diode geschaltete Transistor DT1 bildet eine Schaltung, welche die Lesespannung Vread absenkt und eine abgesenkte Spannung erzeugt, z. B. eine Spannung V1, und der als Diode geschaltete Transistor DT2 bildet eine Schaltung, welche die Passierspannung Vpass absenkt und eine abgesenkte Spannung erzeugt, z. B. eine Spannung V2.
Die NMOS-Transistoren DT3, DT4, DT5, DT6 und DT7 sind in Reihe zwischen der hohen Spannung VPP und dem NMOS-Transistor SWT3 eingeschleift. Die Gates der NMOS-Transistoren DT3 bis DT7 sind derart verschaltet, dass sie als Diode wirken. Die als Diode verschalteten Transistoren DT3 bis DT7 bilden eine Schaltung, welche die hohe Spannung VPP absenkt und eine Mehrzahl von abgesenkten Spannungen erzeugt, z. B. Spannungen V3, V4 und V5. Der NMOS-Transistor SWT3 ist zwischen einer Source des NMOS-Transistors DT7 und dem Ausgabeanschluss 1811 eingeschleift und wird durch ein Schaltreigabesignal SW_EN3 vom Hochspannungsschalter 1803 gesteuert. Der NMOS-Transistor SWT4 ist zwischen einer Source des NMOS-Transistors DT6 und dem Ausgabeanschluss 1811 eingeschleift und wird durch ein Schaltfreigabesignal SW_EN4 vom Hochspannungsschalter 1804 gesteuert. Der NMOS-Transistor SWT5 ist zwischen einer Source des NMOS-Transistors DT4 und dem Ausgabeanschluss 1811 eingeschleift und wird durch ein Schaltfreigabesignal SW_EN5 vom Hochspannungsschalter 1805 gesteuert.
Die Blockwortleitungsspannungsgeneratorschaltung 1800 umfasst in diesem Beispiel weiter einen Entladungsteil 1810, der mit dem Ausgabeanschluss 1811 verbunden ist. Das Entladungsteil 1810 entlädt den Ausgabeanschluss 1811 in Reaktion auf das Steuersignal DIS auf eine Versorgungsspannung. Das Entladungsteil 1810 umfasst PMOS-Transistoren M0, M1 und M2, NMOS-Transistoren M3, M4 und M5 und einen Inverter I0, die gemäß 3 verschaltet sind.
Die Transistoren DT1 bis DT7, SWT1 bis SWT5, M4 und M5 aus 3 können als Hochspannungstransistoren ausgeführt werden, die in der Lage sind, gegen die hohe Spannung VPP beständig zu sein.
4 ist ein Zeitablaufdiagramm zur Beschreibung eines Programmiervorgangs des Flashspeicherbauelements gemäß einer Ausführungsform der vorliegenden Erfindung. Nachfolgend wird ein Programmiervorgang des erfindungsgemäßen Flashspeicherbauelements unter Bezugnahme auf die beiliegenden Zeichnungen ausführlicher beschrieben.
Gemäß dem Ausführungsbeispiel wird der Programmiervorgang durch eine Iteration von Programmierschleifen ausgeführt, nachdem zu programmierende Daten in die Seitenpufferschaltung 1200 geladen sind. Während die zu programmierenden Daten geladen werden, steuert die Steuerlogik 1600 die Hochspannungsgeneratorschaltung 1500, um die hohe Spannung VPP vorzubereiten. Gleichzeitig steuert die Steuerlogik 1600 die Wortleitungsspannungsgeneratorschaltung 1400, um die Passierspannung Vpass, die Programmierspannung Vpgm, die Lesespannung Vread und eine Kettenauswahlleitungsspannung Va vorzubereiten. Wenn die zu programmierenden Daten in die Seitenpufferschaltung 1200 geladen sind, werden die Bitleitungen auf die Versorgungsspannung oder die Massespannung als Bitleitungsvorspannung entsprechend der geladenen Daten gesetzt bzw. eingestellt, was hier als „Bitleitungseinstell-/Bitleitungsumspeicherperiode” bezeichnet wird. Während der Bitleitungseinstell-/Bitleitungsumspeicherperiode treibt der zweite Treiber 1902 des ersten Decoder- und Treiberblocks 1900 die Signalleitungen S0 bis Sn – 1 mit der Passierspannung Vpass vom Passierspannungsgenerator 1403, wie aus 4 hervorgeht. Hierbei treibt der erste Treiber 1901 die Signalleitung SS mit der Kettenauswahlleitungsspannung Va und der dritte Treiber 1903 treibt die Signalleitung GS mit der Massespannung.
Da die Blockwortleitung BLKWL auf einem niedrigen Pegel gehalten wird, sind die NMOS-Transistoren ST, GT und WT0 bis WTn – 1 in der Passiergatterschaltung 1700 sperrend geschaltet. Das bedeutet, dass die Signalleitungen S0 bis Sn – 1 elektrisch nicht mit den Auswahlleitungen SSL und GSL und den Wortleitungen WL0 bis WLn – 1 verbunden sind. Wenn die Bitleitungen auf eine gewünschte Spannung gesetzt sind, wird eine ausgewählte Wortleitung mit der Programmierspannung Vpgm getrieben und die nicht ausgewählten Wortleitungen werden mit der Passierspannung Vpass getrieben, was nachfolgend ausführlicher beschrieben wird.
Wenn die Bitleitungseinstell-/Bitleitungsumspeicherperiode abgeschlossen wird, deaktiviert die Steuerlogik 1600 das Steuersignal DIS auf einen niedrigen Pegel und aktiviert das Steuersignal RAMPER_EN1 auf einen hohen Pegel. Wenn das Steuersignal RAMPER_EN1 auf den hohen Pegel aktiviert ist, gibt der Hochspannungsschalter 1801 der Blockwortleitungsspannungsgeneratorschaltung 1800 das Schaltfreigabesignal SW_EN1 mit der hohen Spannung VPP aus. Dies bewirkt, dass eine Spannung V1 von z. B. 3,4 V aus Vread-Vth über den NMOS-Transistor SWT1 an den Ausgabeanschluss 1811 ausgegeben wird, wobei Vth die Schwellwertspannung des Transistors DT1 repräsentiert. Das bedeutet, dass die Blockwortleitungsspannung V_BLKWL die Spannung V1 aus Vread-Vth aufweist. Der zweite Decoder- und Treiberblock 2000 treibt die Blockwortleitung BLKWL mit der Spannung V1 in Reaktion auf die Blockadresse BA. Nach einer vorgegebenen Zeit, z. B. nach ungefähr 1 μs, aktiviert die Steuerlogik 1600 das Steuersignal RAMPER_EN2 auf einen hohen Pegel, wie aus 4 hervorgeht. Wenn das Steuersignal RAMPER_EN2 auf den hohen Pegel aktiviert ist, gibt der Hochspannungsschalter 1802 der Blockwortleitungsspannungsgeneratorschaltung 1800 das Schaltfreigabesignal SW_EN2 mit der hohen Spannung VPP aus. Dies bewirkt, dass eine Spannung V2 von z. B. 6,5 V aus Vpass-Vth über den NMOS-Transistor SWT2 an den Ausgabeanschluss 1811 ausgegeben wird. Entsprechend wird die Blockwortleitung BLKWL mit der Blockwortleitungsspannung V_BLKWL getrieben, die auf die Spannung V2 aus Vpass-Vth gesetzt ist. Nach einer vorgegebenen Zeit, z. B. nach ungefähr 1 μs, aktiviert die Steuerlogik 1600 das Steuersignal RAMPER_EN3 auf einen hohen Pegel, wie aus 4 hervorgeht. Wenn das Steuersignal RAMPER_EN3 auf den hohen Pegel aktiviert ist, gibt der Hochspannungsschalter 1803 der Blockwortleitungsspannungsgenera torschaltung 1800 das Schaltfreigabesignal SW_EN3 mit der hohen Spannung VPP aus. Dies bewirkt, dass eine Spannung V3 von z. B. 13 V aus VPP-5Vth über den NMOS-Transistor SWT3 an den Ausgabeanschluss 1811 ausgegeben wird, wobei Vth die Schwellwertspannung der Transistoren DT3 bis DT7 repräsentiert. Entsprechend wird die Blockwortleitung BLKWL mit der Blockwortleitungsspannung V_BLKWL getrieben, die auf die Spannung V3 aus VPP-5Vth gesetzt ist.
Wie oben ausgeführt, wird, wenn die Steuersignale RAMPER_EN1 bis RAMPER_EN3 sequentiell während der Passierspannungsfreigabeperiode Vpass_EN aktiviert werden, die Blockwortleitungsspannung V_BLKWL stufenweise auf die Spannung V3 aus VPP-5Vth erhöht, so dass die Passierspannung Vpass auf den Signalleitungen S0 bis Sn – 1 über die NMOS-Transistoren WT0 bis WTn – 1 der Passiergatterschaltung 1700 ohne Spannungsabfall an die Wortleitungen WL0 bis WLn – 1 angelegt wird. Hierbei ist die Spannung V3 von z. B. ca. 13 V höher als die Passierspannung Vpass von z. B. ca. 10 V. Wenn die Wortleitungen WL0 bis WLn – 1 mit der Passierspannung Vpass und die Kettenauswahlleitung SSL mit der Spannung Va von z. B. 1,3 V getrieben wird, wird ein Kanal einer NAND-Kette, die mit einer Bitleitung verbunden ist, die eine Versorgungsspannung aufweist, auf eine Spannung von Va–Vth aufgeladen, wobei Vth eine Schwellwertspannung des Kettenauswahltransistors SSTs repräsentiert. Hierbei wird der Kettenauswahltransistor SST sperrend geschaltet. Das bedeutete, dass die NAND-Kette floatend ist. Andererseits wird ein Kanal einer NAND-Kette, die mit einer Bitleitung verbunden ist, die eine Massespannung aufweist, auf die Massespannung geladen.
Da eine Wortleitung WLn – 1, die direkt zur Kettenauswahlleitung SSL benachbart angeordnet ist, mit der stufenweise erhöhten Passierspannung Vpass getrieben wird, wird die kapazitive Kopplung zwischen der Kettenauswahlleitung SSL und der Wortleitung WLn – 1 reduziert. Entspre chend ist es möglich, eine Erhöhung einer Spannung auf der Kettenauswahlleitung SSL zu unterdrücken, die sonst durch die kapazitive Kopplung verursacht werden würde, wenn die Passierspannung Vpass angelegt wird.
Nachdem die Wortleitungen WL0 bis WLn – 1 mit der Passierspannung Vpass getrieben sind, treibt der zweite Treiber 1902 des ersten Decoder- und Treiberblocks 1900 eine Wortleitung, z. B. Wortleitung WLn – 1, die mit der Seitenadresse PA korrespondiert, mit der Programmierspannung Vpgm vom Programmierspannungsgenerator 1402. Hierbei wird die Blockwortleitung BLKWL mit der Spannung V3 aus VPP-5Vth von der Blockwortleitungsspannungsgeneratorschaltung 1800 getrieben. Nach einer vorgegebenen Zeit, z. B. nach ungefähr 1 μs, aktiviert die Steuerlogik 1600 das Steuersignal RAMPER_EN4 auf einen hohen Pegel. Wenn das Steuersignal RAMPER_EN4 auf den hohen Pegel aktiviert ist, gibt der Hochspannungsschalter 1804 der Blockwortleitungsspannungsgeneratorschaltung 1800 das Schaltfreigabesignal SW_EN4 mit der hohen Spannung VPP aus. Dies bewirkt, dass eine Spannung V4 von z. B. 15 V aus VPP-4Vth über den NMOS-Transistor SWT4 an den Ausgabeanschluss 1811 ausgegeben wird. Das bedeutet, dass die Blockwortleitung BLKWL mit der Blockwortleitungsspannung V_BLKWL getrieben wird, die auf die Spannung V4 aus VPP-4Vth gesetzt ist. Die Steuerlogik 1600 aktiviert die Steuersignale RAMPER_EN5 und RAMPER_EN6 sequentiell auf eine entsprechende, vorher beschriebene Weise. Schließlich gibt, wenn das Steuersignal RAMPER_EN6 aktiviert ist, der Hochspannungsschalter 1806 die hohe Spannung VPP an den Ausgabeanschluss 1811 aus. Das bedeutet, dass die Blockwortleitungsspannung V_BLKWL zur hohen Spannung VPP wird. Wenn die Blockwortleitung BLKWL mit der hohen Spannung VPP als Blockwortleitungsspannung V_BLKWL getrieben wird, wird die ausgewählte Wortleitung, z. B. die Wortleitung WLn – 1, über den zweiten Treiber 1902 ausreichend mit der Programmierspannung Vpgm getrieben. Mit diesen Vorspannungs bedingungen wird die Programmierung der Speicherzellen der ausgewählten Wortleitung WLn – 1 initiiert.
Da die ausgewählte zur Kettenauswahlleitung SSL benachbarte Wortleitung WLn – 1 mit der stufenweise erhöhten Programmierspannung Vpgm getrieben wird, kann die kapazitive Kopplung zwischen der Kettenauswahlleitung SSL und der Wortleitung WLn – 1 reduziert werden. Das bedeutet, dass es möglich ist, eine Erhöhung einer Spannung auf der Kettenauswahlleitung SSL zu unterdrücken, die sonst durch die kapazitive Kopplung verursacht werden würde, wenn die Programmierspannung Vpgm angelegt ist. Des Weiteren wird, da die ausgewählte Wortleitung WLn – 1 mit der stufenweise erhöhten Programmierspannung Vpgm getrieben ist, die Spannungserhöhung auf einer oder zwei zur ausgewählten Wortleitung benachbarten Wortleitungen unterdrückt. Daraus resultiert, dass eine weiche Programmierung von Speicherzellen von nicht ausgewählten Wortleitungen vermieden werden kann.
Wenn die Programmierspannungsfreigabeperiode Vpgm_EN abgeschlossen wird, werden die Programmier- und die Passierspannung Vpgm bzw. Vpass entladen, die an die Wortleitungen WL0 bis WLn – 1 angelegt sind. Anschließend wird ein Verifizierungslesevorgang ausgeführt, um Datenbits aus den Speicherzellen der ausgewählten Wortleitung WLn – 1 auszulesen, und dann wird ein Spaltenabtastvorgang ausgeführt, um zu beurteilen, ob die gelesenen Datenbits fehlerfreie Programmierdaten sind. Wenn wenigstens eines der gelesenen Datenbits fehlerhafte Programmierdaten sind, kann eine Programmschleife innerhalb eines vorgegebenen Bereichs auf die oben beschriebene Weise wiederholt werden. Die Programmierschleife umfasst die Bitleitungseinstell-/Bitleitungsumspeicherperiode, die Passierspannungsfreigabeperiode, die Programmierspannungsfreigabeperiode, die Entladungsperiode, die Verifizierungsleseperiode und die Spaltenabtastperiode.
Wie oben ausgeführt, ist es möglich, ein kapazitives Kopplungsphänomen zwischen Wortleitungen und zwischen der Kettenauswahlleitung SSL und einer Wortleitung, z. B. der Wortleitung WLn – 1, durch eine stufenweise Steuerung eines Anstiegs einer Spannung zu unterdrücken, die an die Blockwortleitung BLKWL angelegt wird. Mit diesem Wortleitungsfreigabeverfahren ist es möglich, ein Programmierblockierungsfehlerphänomen und ein weiches Programmierungsphänomen durch Steuern des Anstiegs der Blockwortleitungsspannung zu unterdrücken.
5 ist ein Diagramm, das die Spannung auf einer ausgewählten Wortleitung WL(sel) während der Passierspannungsfreigabeperiode Vpass_EN und der Programmierspannungsfreigabeperiode Vpgm_EN zeigt.
Bezugnehmend auf 5 wird die Programmierspannung Vpgm während der Programmierspannungsfreigabeperiode Vpgm_EN an die ausgewählte Wortleitung angelegt. Die Anstiegszeiten der Programmierspannung Vpgm, die verwendet wird, um eine Steuergatespannung einer ausgewählten Speicherzelle zu setzen bzw. einzustellen, unterscheiden sich entsprechend einem Abstand der ausgewählten Speicherzelle vom ersten Decoder- und Treiberblock 1900. Bezugnehmend auf 2 sind die Speicherzellen der Bitleitung BLm – 1 beispielsweise weiter vom ersten Decoder- und Treiberblock 1900 entfernt als die Speicherzellen der Bitleitung BL0. Eine relativ schnelle Anstiegszeit ”A” aus 5, wird für eine Speicherzelle umgesetzt, die relativ nahe am ersten Decoder- und Treiberblock 1900 angeordnet ist, z. B. für die Speicherzellen der Bitleitung BL0, wobei eine relativ lange Anstiegszeit ”B” aus 5 für eine Speicherzelle umgesetzt wird, die weiter entfernt vom ersten Decoder- und Treiberblock 1900 angeordnet ist, z. B. für die Speicherzellen der Bitleitung BLm – 1. Dies geschieht, weil das Laden des Steuergates einer Speicherzelle, die weiter entfernt vom ersten Decoder- und Treiberblock 1900 angeordnet ist, mehr benötigt als das Laden des Steuergates einer Speicherzelle, die näher am ersten Decoder- und Treiberblock 1900 angeordnet ist.
In Zellen, die relativ weit entfernt vom ersten Decoder- und Treiberblock 1900 angeordnet sind, ist die Zeitspanne, in der die Programmierspannung angelegt ist, im Vergleich zu Zellen, die näher am ersten Decoder- und Treiberblock 1900 angeordnet sind, vergleichsweise kurz. Diese Differenz zwischen den Programmierspannungsapplikationszeiten bedeutet, dass eine Schwellwertspannungsverteilung breiter als eine gewünschte Schwellwertspannungsverteilung werden kann. Um dies zu kompensieren, wird eine Gesamtprogrammierzeitspanne erhöht, um den relativen Einfluss der sich unterscheidenden Anstiegszeiten der Programmierspannung auf die Schwellwertspannungsverteilung zu minimieren. Die Erhöhung der Programmierzeitspanne auf diese Weise kann jedoch die Beanspruchung der näher an dem ersten Decoder- und Treiberblock 1900 angeordneten Speicherzellen erhöhen.
In Übereinstimmung mit dem erfindungsgemäßen Wortleitungsfreigabeverfahren ist es jedoch möglich, die Anstiegszeit der Programmierspannung Vpgm zu verkürzen, d. h. die Steigung zu erhöhen. Dies ergibt sich daraus, dass der Anstieg der Passier-/Programmierspannung durch die Steuerung der Blockwortleitungsspannung V_BLKWL anstelle der Programmier- und Passierspannung Vpgm und Vpass gesteuert bzw. eingestellt/angepasst wird, wie dies bei der herkömmlichen Technik geschieht. Daraus resultiert bezugnehmend auf 5, dass die Anstiegszeit für eine Speicherzelle, die nahe am ersten Decoder- und Treiberblock 1900 angeordnet ist, um Δt1 verkürzt bzw. die Steigung entsprechend erhöht werden kann, während die Anstiegszeit für eine Speicherzelle, die weit entfernt vom ersten Decoder- und Treiberblock 1900 angeordnet ist, um Δt2 verkürzt bzw. die Steigung entsprechend erhöht werden kann. Hier ist Δt1 größer als Δt2 und entsprechend wird die Anstiegszeitdifferenz für die nahen und weiten Speicherzellen reduziert.
Dadurch kann die Erhöhung der Gesamtprogrammierzeit geringer ausfallen, wodurch wiederum die Beanspruchung der nahe am ersten Decoder- und Treiberblock 1900 angeordneten Speicherzellen reduziert werden kann.

Claims

Wortleitungsfreigabeverfahren in einem Flashspeicherbauelement mit den Schritten: Treiben einer Signalleitung (S), die mit einer ausgewählten Wortleitung (WL) korrespondiert, mit einer Wortleitungsspannung und stufenweises Erhöhen einer Gatespannung eines Schalttransistors (WT) während einer Programmierausführungsperiode, der zwischen der ausgewählten Wortleitung (WL) und der Signalleitung (S) eingeschleift ist.
Wortleitungsfreigabeverfahren nach Anspruch 1, wobei die Wortleitungsspannung entweder eine Passierspannung (Vpass) oder eine Programmierspannung (Vpgm) umfasst.
Wortleitungsfreigabeverfahren nach Anspruch 1 oder 2, wobei der Schalttransistor ein Blockauswahltransistor (WT) ist.
Wortleitungsfreigabeverfahren nach einem der Ansprüche 1 bis 3, wobei die Programmierausführungsperiode eine Passierspannungsfreigabeperiode (Vpass_EN) und eine Programmierspannungsfreigabeperiode (Vpgm_EN) umfasst.
Wortleitungsfreigabeverfahren nach Anspruch 4, wobei die stufenweise Erhöhung der Gatespannung die Schritte umfasst: – stufenweises Erhöhen der Gatespannung des Schalttransistors (WT) bis zu einer ersten Spannung (V3), so dass während der Passierspannungsfreigabeperiode (Vpass_EN) die Passierspannung (Vpass) als die Wortleitungsspannung zur ausgewählten Wortleitung (WL) übertragen wird, und – stufenweises Erhöhen der Gatespannung des Schalttransistors (WT) bis zu einer zweiten Spannung (VPP), die höher als die erste Spannung (V3) ist, so dass während der Programmier spannungsfreigabeperiode (Vpgm_EN) die Programmierspannung (Vpgm) als die Wortleitungsspannung zur ausgewählten Wortleitung (WL) übertragen wird.
Wortleitungsfreigabeverfahren nach Anspruch 5, wobei die erste Spannung (V3) höher als die Passierspannung (Vpass) ist und die zweite Spannung (VPP) höher als die Programmierspannung (Vpgm) ist.
Wortleitungsfreigabeverfahren nach einem der Ansprüche 1 bis 6, wobei die Gatespannung eine Blockwortleitungsspannung (V_BLKWL) ist.
Wortleitungsfreigabeverfahren in einem Flashspeicherbauelement mit den Schritten: – Erzeugen einer hohen Spannung (VPP), die höher als eine Wortleitungsspannung (Vpass) ist, – Treiben einer Signalleitung (S), die mit einer ausgewählten Wortleitung (WL) korrespondiert, mit der Wortleitungsspannung (Vpass), – Erzeugen einer stufenweise erhöhten Blockwortleitungsspannung (V_BLKWL) in Reaktion auf die hohe Spannung (VPP) während einer Programmierausführungsperiode, und – Treiben der ausgewählten Wortleitung (WL) mit der Wortleitungsspannung (Vpass) der Signalleitung (S) in Reaktion auf die stufenweise erhöhte Blockwortleitungsspannung (V_BLKWL).
Wortleitungsfreigabeverfahren nach Anspruch 8, umfassend ein Treiben von Signalleitungen (S) mit der Wortleitungsspannung (Vpass), die mit entsprechenden nicht ausgewählten Wortleitungen korrespondieren.
Wortleitungsfreigabeverfahren nach Anspruch 8 oder 9, wobei die Wortleitungsspannung eine Passierspannung (Vpass) ist.
Wortleitungsfreigabeverfahren nach einem der Ansprüche 8 bis 10, wobei die Programmierausführungsperiode eine Passierspannungsfreigabeperiode (Vpass_EN) und eine Programmierspannungsfreigabeperiode (Vpgm_EN) umfasst.
Wortleitungsfreigabeverfahren nach Anspruch 11, wobei während der Passierspannungsfreigabeperiode (Vpass_EN) die Signalleitungen (S), die mit der ausgewählten Wortleitung (WL) und den nicht ausgewählten Wortleitungen (WL) korrespondieren, mit der Passierspannung (Vpass) als die Wortleitungsspannung getrieben werden.
Wortleitungsfreigabeverfahren nach Anspruch 11 oder 12, wobei während der Passierspannungsfreigabeperiode (Vpass_EN) die Blockwortleitungsspannung (V_BLKWL) stufenweise bis zu einer Spannung (V3) erhöht wird, die höher als die Passierspannung (Vpass) ist, so dass die Passierspannung (Vpass) zu den ausgewählten und nicht ausgewählten Wortleitungen (WL) übertragen wird.
Wortleitungsfreigabeverfahren nach einem der Ansprüche 11 bis 13, wobei während der Programmierspannungsfreigabeperiode (Vpgm_EN) eine Signalleitung (S), die mit der ausgewählten Wortleitung (WL) korrespondiert, mit einer Programmierspannung (Vpgm) als die Wortleitungsspannung getrieben wird.
Wortleitungsfreigabeverfahren nach Anspruch 14, wobei während der Programmierspannungsfreigabeperiode (Vpgm_EN) die Blockwortleitungsspannung (V_BLKWL) stufenweise bis zu einer Spannung (VPP) erhöht wird, die höher als die Programmierspannung (Vpgm) ist, so dass die Programmierspannung (Vpgm) zu der ausgewählten Wortleitung (WL) übertragen wird.
Wortleitungsfreigabeverfahren nach einem der Ansprüche 8 bis 15, wobei eine Signalleitung (S), die mit der ausgewählten Wortleitung (WL) korrespondiert, während einer Bitleitungseinstell-/Bitleitungsumspeicherperiode mit der Wortleitungsspannung (Vpass) getrieben wird.
Flashspeicherbauelement mit – einem Speicherblock (1100), der Speicherzellen (M) umfasst, die mit Wortleitungen (WL) und Bitleitungen (BL) verbunden sind, – einem ersten Decoder- und Treiberblock (1900) zum Treiben von Signalleitungen (S), die mit entsprechenden Wortleitungen (WL) korrespondieren, mit Wortleitungsspannungen, – einer Blockwortleitungsspannungsgeneratorschaltung (1800) zum Empfangen einer hohen Spannung (VPP) und zum Erzeugen einer Blockwortleitungsspannung (V_BLKWL), die sich während einer Programmierausführungsperiode stufenweise erhöht, – einem zweiten Decoder- und Treiberblock (2000) zum Treiben einer Blockwortleitung (BLKWL) mit der Blockwortleitungsspannung (V_BLKWL) und – einer Passiergatterschaltung (1700) zum Verbinden der Signalleitungen (S) mit den entsprechenden Wortleitungen (WL) in Reaktion auf die Blockwortleitungsspannung (V_BLKWL).
Flashspeicherbauelement nach Anspruch 17, wobei die Programmierausführungsperiode eine Passierspannungsfreigabeperiode (Vpass_EN) und eine Programmierspannungsfreigabeperiode (Vpgm_EN) umfasst.
Flashspeicherbauelement nach Anspruch 18, wobei die Blockwort-leitungsspannungsgeneratorschaltung (1800) während der Passierspannungsfreigabeperiode (Vpass_EN) die Blockwortleitungsspannung (V_BLKWL) stufenweise zunehmend bis zu einer Spannung (V3) erzeugt, die höher als die Passierspannung (Vpass) ist.
Flashspeicherbauelement nach Anspruch 18 oder 19, wobei die Blockwortleitungsspannungsgeneratorschaltung (1800) während der Programmierspannungsfreigabeperiode (Vpgm_EN) die Blockwortleitungsspannung (V_BLKWL) stufenweise zunehmend bis zu einer Spannung (VPP) erzeugt, die höher als die Programmierspannung (Vpgm) ist.
Flashspeicherbauelement nach einem der Ansprüche 18 bis 20, wobei der erste Decoder- und Treiberblock (1900) die Signalleitungen (S) während einer Bitleitungseinstell-/Bitleitungsumspeicherperiode mit der Passierspannung (Vpass) treibt.
Flashspeicherbauelement nach einem der Ansprüche 18 bis 21, wobei der erste Decoder- und Treiberblock (1900) eine Signalleitung (S), die durch eine Seitenadresse ausgewählt ist, während der Programmierspannungsfreigabeperiode (Vpgm_EN) mit der Programmierspannung (Vpgm) treibt.
Flashspeicherbauelement nach einem der Ansprüche 17 bis 22, wobei die Wortleitungsspannungen eine Programmierspannung (Vpgm) und eine Passierspannung (Vpass) aufweisen.
Flashspeicherbauelement nach einem der Ansprüche 17 bis 23, wobei die Blockwortleitungsspannungsgeneratorschaltung (1800) die hohe Spannung (VPP), die Passierspannung (Vpass) und die Lesespannung (Vread) empfängt und die stufenweise ansteigende Blockwortleitungsspannung (V_BLKWL) erzeugt.