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HINTERGRUND
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1. Bereich der Erfindung
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Die vorliegende Erfindung betrifft einen Blockschalter einer Flashspeichervorrichtung, und insbesondere einen Blockschalter einer Flashspeichervorrichtung, in welcher eine hohe Spannung auch bei einer niedrigen Versorgungsspannung stabil ausgegeben werden kann und die Betriebszeit reduziert werden kann, während die Chipfläche nicht vergrößert wird.
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2. Diskussion des Standes der Technik
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In der
US 2003/0214842 A1 ist eine Blockauswahlschaltung für einen Flash-Speicher beschrieben, bei der das Blockauswahl-Signal durch eine Ladungspumpenschaltung erhöht wird.
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1 ist ein Schaltplan, der die Konfiguration eines herkömmlichen NAND-Typs einer Flashspeichervorrichtung darstellt. Der NAND-Typ einer Flashspeichervorrichtung weist eine Vielzahl von Zellblöcken 100 und Zeilendekodern 200 auf.
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Einer der Zellblöcke 100 weist Folgendes auf: eine Vielzahl von Zellstrings bzw. -reihen 110, an welchen eine Vielzahl von Zellen in Serie angeschlossen ist; die Anzahl m von Bitleitungen BL; die Anzahl n von Wortleitungen WL; Drainauswahltransistoren 120, die zwischen den Zellstrings 110 und den Bitleitungen BL verbunden sind; und Sourceauswahltransistoren 130, die zwischen den Zellstrings 110 und einer gemeinsamen Sourceleitung verbunden sind. Indessen bildet eine Vielzahl von Speicherzellen, die eine Wortleitung teilen, eine Seite 140. Alle diese Zellen teilen sich eine P-Wanne. Weiterhin teilen sich die Drainauswahltransistoren 120 eine Drainauswahlleitung DSL, und die Sourceauswahltransistoren 130 teilen sich eine Sourceauswahlleitung SSL.
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Einer der Zeilendekoder 200 weist Folgendes auf: einen Vordekodierer bzw. Predecoder 210, eine Blockauswahlschaltung 220 und eine Vielzahl t von Pfadtransistoren 230. Der Vordekodierer 210 setzt eine Vorspannung einer Vielzahl von globalen Wortleitungen GWL0 bis GWLn-1 fest, um einen gegebenen Vorgang auszuführen, und speist eine Auswahlspannung (Vsel) oder eine Nicht-Auswahlspannung (Vunsel) durch die Vielzahl der globalen Wortleitungen GWL0 bis GWLn-1 ein.
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Die Blockauswahlschaltung 220 weist eine Vielzahl von Blockschaltern 240 korrespondierend zu der Zahl von Zellblöcken 100 auf. Die Blockschalter 240 eines ausgewählten Blocks weisen die Funktion zur Ausgabe eines Blockauswahlsignals Bsel auf. Das Blockauswahlsignal Bsel schaltet die Pfadtransistoren 230 eines ausgewählten Zellblocks ein und schaltet die Pfadtransistoren 230 eines nicht ausgewählten Zellblocks aus. Dabei erzeugen die Blockschalter 240 die Blockauswahlsignale Bsel, welche höher sind als eine durch die globalen Wortleitungen GWL0 bis GWLn-1 erhaltene Spannung, um eine von dem Vordekodierer 210 erhaltene Spannung durch die globalen Wortleitungen GWL0 bis GWLn-1 stabil zu übertragen. Dementsprechend wird der ausgewählte Zellblock mit der Auswahlspannung (Vsel) oder der Nicht-Auswahlspannung (Vunsel) durch die globalen Wortleitungen GWL0 bis GWLn-1, die Vielzahl der Pfadtransistoren 230 und die Wortleitungen WL0 bis WLn-1 versorgt. Indessen wird der nicht ausgewählte Zellblock nicht durch die Vielzahl von globalen Wortleitungen GWL0 bis GWLn-1 mit der Spannung versorgt, da die Pfadtransistoren 230 ausgeschaltet sind. Somit werden die Wortleitungen WL0 bis WLn-1 in einem Floating-Zustand beibehalten.
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Indessen dienen die Pfadtransistoren 230 als ein Schalter zum Anlegen einer vorher festgelegten Spannung auf die Wortleitungen WL0 bis WLn-1 des Zellblocks 100 durch die globalen Wortleitungen GWL0 bis GWLn-1. Die Pfadtransistoren 230 weisen einen Transistor für hohe Spannung zur Drainauswahl 250, einen Transistor für hohe Spannung zur Sourceauswahl 270 und einen Transistor für hohe Spannung zur Zellauswahl 260 auf.
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Bei dem obigen Aufbau erzeugen die Blockschalter zur Steuerung der Pfadtransistoren eine Spannung, die höher ist als die durch die globalen Wortleitungen erhaltene Spannung, um die hohe Spannung an Zellen eines ausgewählten Blocks ohne einen Schwellspannungsabfall stabil zu übertragen.
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Dazu erzeugt ein vorhandener Blockschalter eine hohe Spannung, wie eine Ladungspumpe einen Takt verwendet. Bei einer niedrigen Versorgungsspannung von unter 1,8 V weist der Blockschalter jedoch ein Problem auf, welches darin besteht, dass er keine höhere Spannung über 18 V erzeugen kann, welche eine Programmiervorspannung ist.
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Um dieses Problem zu beheben, wurde ein Blockschalter mit Verwendung eines Vorladungs- und Selbst-Boostermodus wie in 2 gezeigt vorgeschlagen. 2 ist ein Schaltplan, der den Aufbau eines üblichen Blockschalters darstellt. 3 ist ein Diagramm, welches eine Betriebswellenform des üblichen Blockschalters zeigt. Ein herkömmliches Verfahren zur Steuerung des Blockschalters des Vorladungs- und Selbst-Boostermodus wird nun mit Bezugnahme auf die 2 und 3 beschrieben.
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Wenn ein Auswahlsignal SELb auf einem LOW-Pegel freigegeben wird und ein Vorladungssignal PREb auf einem LOW-Pegel freigegeben wird, steigt ein erstes und zweites Steuersignal GA und GB auf eine Pumpspannung (Vpp) an. Zu diesem Zeitpunkt gibt ein NAND-Gatter 301, welches das Auswahlsignal SELb mit dem LOW-Pegel und das Vorladungssignal PREb mit dem LOW-Pegel als Eingabe erhält, ein Signal mit einem HIGH-Pegel aus. Das Ausgabesignal mit dem HIGH-Pegel des NAND-Gatters 301 wird von einem Inverter 302 auf einen LOW-Pegel umgesetzt, wobei auf diese Weise ein NMOS-Transistor 306 ausgeschaltet wird. Indessen werden NMOS-Transistoren 303 und 304 jeweils von dem ersten und zweiten Steuersignal GA und GB mit dem Pumpspannungspegel (Vpp) eingeschaltet. Dementsprechend wird der Ausgabeanschluss Bsel mit einer ersten Spannung (Vpp-Vt) vorgeladen, bei welcher die Schwellspannung (Vt) des NMOS-Transistors 303 von der Pumpspannung (Vpp) subtrahiert ist. Wenn der Vorladungsvorgang vollständig ist und das Vorladungssignal PREb einen HIGH-Pegel aufweist, erhält das erste und zweite Steuersignal GA und GB einen LOW-Pegel, um die NMOS-Transistoren 303 und 304 auszuschalten, so dass der Ausgabeanschluss Bsel[k] in einen Floating-Zustand versetzt wird. Zu diesem Zeitpunkt wird, wenn eine vorher festgelegte Spannung an den Drainanschluss des Pfadtransistors durch die globalen Wortleitungen GWL angelegt ist, der Ausgabeanschluss Bsel des Blockschalters durch eine Überlappungskapazität zwischen dem Drain- und Gateanschluss des Pfadtransistors 307 selbst angehoben (Selbst-Boostervorgang). Dementsprechend weist der Ausgabeanschluss Bsel des Blockschalters eine Spannung ΔV auf, die höher ist als die erste Spannung (Vpp – Vt).
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Je größer die Anzahl der Pfadtransistoren 307 ist und je höher die durch die globalen Wortleitungen GWL angelegte Spannung ist, je eher wird der Selbst-Boostervorgang leicht erzeugt. Es ist erforderlich, dass der Boosterlevel, das heißt ΔV, 2 Vt oder mehr beträgt. Der Ausgabeanschluss Bsel wird durch den Selbst-Boostervorgang von der ersten Spannung (Vpp – Vt) auf die zweite Spannung (Vpp + Vt) angehoben.
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Der Blockschalter des Vorladungs- und Selbst-Boostermodus kann ungeachtet der Versorgungsspannung funktionieren. Jedoch wird die Betriebsgeschwindigkeit des Blockschalters langsam, da der Vorladungsvorgang benötigt wird, bevor die Spannung auf die Wortleitungen aufgebracht wird. Um Blockwortleitungen eines ausgewählten Blocks selektiv vorzuladen, müssen weiterhin das erste und zweite Steuersignal GA und GB selektiv aufgebracht werden. Somit ist ein Dekoder zum Aufbringen des ersten und zweiten Steuersignals GA und GB zusätzlich erforderlich. Da das erste und zweite Steuersignal GA und GB wie der Pumpspannungspegel (Vpp) aufgebracht werden müssen, ist ein Dekoder für hohe Spannung notwendig. Dieser Dekoder für hohe Spannung ist jedoch konstruiert mit der Verwendung eines Schalters für hohe Spannung. Dementsprechend wird die Chipfläche vergrößert, da die Fläche des Schalters bedeutend groß ist.
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ZUSAMMENFASSUNG DER ERFINDUNG
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Dementsprechend wurde die vorliegende Erfindung in Anbetracht der obigen Probleme gemacht, und es ist eine Aufgabe der vorliegenden Erfindung, einen Blockschalter einer Flashspeichervorrichtung zu schaffen, in welcher eine hohe Spannung auch bei einer niedrigen Versorgungsspannung stabil ausgegeben werden kann.
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Eine andere Aufgabe der vorliegenden Erfindung besteht darin, einen Blockschalter einer Flashspeichervorrichtung zu schaffen, in welcher eine hohe Spannung stabil ausgegeben werden kann, während die Chipfläche nicht vergrößert ist, da zusätzliche Komponenten nicht notwendig sind.
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Um die obigen Aufgaben zu lösen, ist gemäß einer Ausführung der vorliegenden Erfindung ein Blockschalter einer Flashspeichervorrichtung zur Erzeugung einer Spannung vorgesehen, die höher ist als eine vorher festgelegte Betriebsspannung, um die vorher festgelegte Betriebsspannung stabil auf einen ausgewählten Zellblock der Flashspeichervorrichtung aufzubringen, wobei der Blockschalter ein Taktsignal mit hoher Spannung eines hohen Spannungspegels gemäß einem Auswahlsignal und einem Taktsignal erzeugt und den Spannungspegel eines Ausgabeanschlusses auf einen vorher festgelegten Pegel gemäß dem Taktsignal mit hoher Spannung anhebt.
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Das Auswahlsignal und das Taktsignal behalten einen Versorgungsspannungspegel bei.
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Der Blockschalter weist weiterhin Einrichtungen zur Erzeugung von Takt mit hoher Spannung zur Ausgabe des Taktsignals mit hoher Spannung, das höher ist als die Versorgungsspannung, gemäß dem Auswahlsignal und dem Taktsignal auf.
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Der Blockschalter weist weiterhin einen Kondensator auf, der gemäß dem Taktsignal mit hoher Spannung so aufgeladen wird, dass das Potenzial des Ausgabeanschlusses angehoben wird.
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Gemäß einer weiteren Ausführung der vorliegenden Erfindung ist ein Blockschalter einer Flashspeichervorrichtung vorgesehen, der Folgendes aufweist: erste Schalteinrichtungen, die ein Auswahlsignal eines Versorgungsspannungspegels auf einen Ausgabeanschluss so übertragen, dass der Ausgabeanschluss ein erstes Potenzial beibehält; zweite Schalteinrichtungen, die eine Pumpspannung an einen Knoten gemäß dem Potenzial des Ausgabeanschlusses so liefern, dass der Knoten ein zweites Potential beibehält; Einrichtungen zur Erzeugung von Takt mit hoher Spannung zur Ausgabe eines Taktsignals mit hoher Spannung, das höher als die Versorgungsspannung ist, gemäß dem Auswahlsignal und einem Taktsignal; einen Kondensator, der gemäß dem Taktsignal mit hoher Spannung aufgeladen wird, so dass der Knoten ein drittes Potenzial beibehält; und dritte Schalteinrichtungen, die das Potenzial des Knotens auf den Ausgabeanschluss gemäß dem Potenzial des Knotens aufbringen, so dass der Ausgabeanschluss ein viertes Potenzial beibehält, wobei der Kondensator mit der hohen Spannung gemäß denn Taktsignal wiederholt so aufgeladen wird, dass das Potenzial des Ausgabeanschlusses auf ein vorher festgelegtes Potenzial angehoben wird.
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Die Einrichtungen zur Erzeugung von Takt mit hoher Spannung weisen ein NAND-Gatter zur Invertierung des Taktsignals gemäß dem Auswahlsignal und einen Pegelschieber zur Ausgabe des Taktsignals mit hoher Spannung höher als die Versorgungsspannung gemäß dem Ausgabesignal des NAND-Gatters auf.
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Gemäß einer weiteren Ausführung der vorliegenden Erfindung ist ein Blockschalter einer Flashspeichervorrichtung vorgesehen, wobei die Flashspeicherzelle Folgendes aufweist: eine Vielzahl von Zellblöcken mit einer Vielzahl von Zellstrings, mit welchen eine Vielzahl von Zellen in Reihe verbunden ist, wobei eine Bitleitung jedem der Zellstrings zugewiesen ist, und eine Vielzahl der Zellen, die eine Wortleitung unter der Vielzahl der Zellen teilen, eine Seite bildet; eine Vielzahl von Blockschaltern, die eine vorher festgelegte Spannung zur Auswahl des Zellblocks ausgibt; einen Vordekodierer, der eine hohe Spannung für einen vorher festgelegten Vorgang bzw. Betrieb auf den Zellblock durch eine Vielzahl von globalen Wortleitungen aufbringt; und Pfadtransistoren, die eine vorher festgelegte Spannung durch die globalen Wortleitungen auf die Wortleitung des Zellblocks gemäß dem Ausgabesignal des Blockschalters aufbringen, wobei der Blockschalter ein Taktsignal mit hoher Spannung, das höher ist als eine Versorgungsspannung, gemäß einem Auswahlsignal und einem Taktsignal des Versorgungsspannungspegels erzeugt und den Pegel eines Ausgabeanschlusses auf einen vorher festgelegten Pegel gemäß dem Taktsignal mit hoher Spannung anhebt.
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KURZE BESCHREIBUNG DER ZEICHNUNGEN
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1 ist ein Schaltplan, der die Konfiguration einer herkömmlichen NAND-Typ Flashspeichervorrichtung zeigt;
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2 ist ein Schaltplan, der die Konfiguration eines herkömmlichen Blockschalters zeigt;
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3 ist ein Diagramm, das eine Betriebswellenform des herkömmlichen Blockschalters darstellt;
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4 ist ein Schaltplan, der die Konfiguration eines Blockschalters gemäß der vorliegenden Erfindung zeigt;
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5 ist ein Schaltplan, der die Konfiguration eines Pegelschiebers darstellt, der in dem Blockschalter gemäß der vorliegenden Erfindung eingebracht ist; und
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6 ist ein Diagramm, das ein Betriebswellenform des Blockschalters gemäß der vorliegenden Erfindung darstellt.
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DETAILLIERTE BESCHREIBUNG VON BEVORZUGTEN AUSFÜHRUNGSFORMEN
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Nun werden die bevorzugten Ausführungsformen gemäß der vorliegenden Erfindung mit Bezugnahme auf die beigefügten Zeichnungen beschrieben.
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4 ist ein Schaltplan, der die Konfiguration eines Blockschalters gemäß der vorliegenden Erfindung zeigt.
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Mit Bezugnahme auf 3 wird ein NMOS-Transistor 403 gemäß einer Versorgungsspannung (Vcc) zur Übertragung eines Auswahlsignals SEL des Versorgungsspannungspegels (Vcc) auf einen Ausgabeanschluss Bsel gesteuert. Ein NMOS-Transistor 406 wird gemäß dem Potenzial des Auswahlsignals SEL gesteuert, das durch den NMOS-Transistor erhalten wird, und überträgt eine Pumpspannung (Vpp) auf einen Knoten Q401. Ein Generator 400 für Takt mit hoher Spannung weist ein NAND-Gatter 401 und einen Pegelschieber 402 auf. Das NAND-Gatter 401 invertiert ein Taktsignal CLK gemäß dem Auswahlsignal SEL. Der Pegelschieber 402 gibt einen Takt mit hoher Spannung HCLK eines hohen Spannungspegels gemäß dem Ausgabesignal des NAND-Gatter 401 aus, der höher ist als die Versorgungsspannung (Vcc). Das heißt, der Pegelschieber 402 verschiebt das Taktsignal CLK des Versorgungsspannungspegels (Vcc) auf das Taktsignal mit hoher Spannung HVCLK des hohen Spannungspegels (HVDD). Ein Kondensator 404 wird gemäß dem Taktsignal mit hoher Spannung HVCLK aufgeladen, das von dem Generator 400 für Takt mit hoher Spannung ausgegeben wird. Ein NMOS-Transistor 405 wird gemäß dem Potenzial des Knotens Q401 gesteuert und überträgt das Potenzial des Knotens Q401 auf einen Ausgabeanschluss SEL. Indessen wird die auf den Pegelschieber 402 aufgebrachte hohe Spannung (HVDD) durch eine Pumpschaltung erzeugt. Gewöhnlich beinhaltet eine NAND-Typ Flashspeichervorrichtung die Pumpschaltung. Daher wird eine zusätzliche Pumpschaltung zum Erzeugen des hohen Spannungspegels (HVDD) nicht benötigt. Wenn die hohe Spannung (HVDD) höher als die Schwellspannung der NMOS-Transistoren 405 und 406 ist, kann weiterhin ein Pumpspielraum sichergestellt werden, ungeachtet der Versorgungsspannung (Vcc).
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5 ist ein Schaltplan, der die Konfiguration des Pegelschiebers darstellt, der in dem Blockschalter gemäß der vorliegenden Erfindung eingebracht ist. Ein Verfahren zum Steuern des Pegelschiebers wird nun beschrieben.
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Ein Eingabesignal in steuert einen NMOS-Transistor 505, der zwischen einem Ausgabeanschluss out und einem Masseanschluss (Vss) angeschlossen ist. Das Eingabesignal in wird von einem Inverter 501 invertiert und steuert einen NMOS-Transistor 504, der zwischen einem Knoten Q501 und dem Masseanschluss (Vss) angeschlossen ist. Weiterhin wird ein PMOS-Transistor 502 von dem Potenzial des Ausgabeanschlusses out gesteuert, und ein PMOS-Transistor 503 wird von dem Potenzial des Knotens Q501 gesteuert.
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Wenn das Eingabesignal in mit einem HIGH-Pegel angelegt wird, schaltet es daher den NMOS-Transistor 505 ein und wird von dem Inverter 501 auf einen LOW-Pegel invertiert, und schaltet so den NMOS-Transistor 504 aus. Dadurch nimmt der Ausgabeanschluss out einen LOW-Pegel an, und der PMOS-Transistor 502 wird durch das Potenzial des Ausgabeanschlusses out des LOW-Pegels eingeschaltet. Somit wird der Knoten Q501 auf einen hohen Spannungspegel (HVDD) gebracht. Der PMOS-Transistor 503 wird durch das Potenzial des hohen Spannungspegels (HVDD) des Knotens Q501 ausgeschaltet, und der Ausgabeanschluss out nimmt einen LOW-Pegel an.
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Wenn das Eingabesignal in mit einem LOW-Pegel angelegt wird, schaltet es indessen den NMOS-Transistor 505 aus und wird von dem Inverter 501 auf einen HIGH-Pegel invertiert, und schaltet so den NMOS-Transistor 504 ein. Dadurch nimmt der Knoten Q501 einen LOW-Pegel an, und der PMOS-Transistor 503 wird durch das Potenzial des LOW-Pegels des Knotens Q501 eingeschaltet. Somit wird der Ausgabeanschluss out auf einen hohen Spannungspegel (HVDD) gebracht. Da der Ausgabeanschluss out den hohen Spannungspegel (HVDD) beibehält, wird der PMOS-Transistor 502 ausgeschaltet, und Knoten Q501 nimmt einen LOW-Pegel an.
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Das heißt, dass in dem Pegelschieber, der in dem Blockschalter gemäß der vorliegenden Erfindung eingebracht ist, der Ausgabeanschluss out einen hohen Spannungspegel (HVDD) annimmt, wenn das Eingabesignal in einen LOW-Pegel annimmt. Wenn das Eingabesignal in einen HIGH-Pegel annimmt, wird der Ausgabeanschluss out auf einen LOW-Pegel gebracht.
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Ein Verfahren zum Steuern des obigen gemäß der vorliegenden Erfindung aufgebauten Blockschalters wird nun mit Bezugnahme auf die Betriebswellenform von 6 beschrieben.
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Wenn das Auswahlsignal SEL mit einem HIGH-Pegel des Versorgungsspannungspegels (Vcc) aufgebracht wird, wird es auf den Ausgabeanschluss Bsel durch den NMOS-Transistor 403 übertragen. Dementsprechend behält der Ausgabeanschluss Bsel eine erste Spannung (Vcc – Vt1) bei, bei welcher eine Schwellspannung (Vt1) des NMOS-Transistors 403 von dem Potenzial des Auswahlsignals SEL[k] des Versorgungsspannungspegels (Vcc) subtrahiert ist. Der NMOS-Transistor 406 wird durch das Potenzial des Ausgabeanschlusses Bsel eingeschaltet, das die erste Spannung (Vcc – Vt1) beibehält. Der Knoten Q401 behält eine zweite Spannung (Vcc – Vt1 – Vt2) bei, bei welcher die Schwellspannung (Vt2) des NMOS-Transistors 406 von dem Potenzial des Ausgabeanschlusses Bsel subtrahiert ist.
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Wenn das Auswahlsignal SEL mit einem HIGH-Pegel und das Taktsignal CLK mit einem HIGH-Pegel aufgebracht wird, gibt das NAND-Gatter 401 ein Signal mit einem LOW-Pegel aus. Das Ausgabesignal des NAND-Gatters 401, welches als LOW-Pegel ausgegeben wird, wird in den Pegelschieber 402 eingegeben. Der Pegelschieber 402 gibt ein Signal des Taktsignals mit hoher Spannung HVCLK aus. Der Kondensator 404 wird gemäß dem Taktsignal mit hoher Spannung HVCLK aufgeladen, und die Spannung des Knotens Q401 steigt auf eine dritte Spannung an, bei welcher der hohe Spannungspegel (HVDD) zu der zweiten Spannung (Vcc – Vt1 – Vt2) hinzu addiert wird. Das Potenzial des Knotens Q401, das auf die dritte Spannung (Vcc – Vt1 – Vt2 + HVDD) angestiegen ist, wird durch den NMOS-Transistor 405 auf den Ausgabeanschluss Bsel übertragen. Dementsprechend nimmt der Ausgabeanschluss Bsel das Potenzial einer vierten Spannung (Vcc – Vt1 – Vt2 + HVDD – Vt3) an, bei welcher die Schwellspannung (Vt3) des MMOS-Transistors 405 von der dritten Spannung (Vcc – Vt1 – Vt2 + HVDD) subtrahiert ist.
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Das heißt, dass das Potenzial des Ausgabeanschlusses so viel wie HVDD – Vt2 – Vt3 angestiegen ist, während es durch den NMOS-Transistor 405 und 406 in einem Taktzyklus durchgelaufen ist. Wenn dieses wiederholt wird, erhöht sich der Ausgabeanschluss Bsel auf die Spannung (Vpp + Vt).
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Wie oben beschrieben ist, kann gemäß der vorliegenden Erfindung eine hohe Spannung auch bei einer niedrigen Versorgungsspannung ausgegeben werden. Es besteht keine Erfordernis für einen Dekoder für hohe Spannung wie in einem Vorladungs- und Selbst-Boostermodus. Eine Spannung kann direkt auf Wortleitungen ohne einen Vorladungsvorgang aufgebracht werden. Es ist daher möglich, eine Betriebszeit zu verringern.
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Obwohl die vorstehende Beschreibung mit Bezugnahme auf die bevorzugten Ausführungsformen ausgeführt ist, ist es selbstverständlich, dass Änderungen und Modifikationen der vorliegenden Erfindung von dem regulären Fachmann gemacht werden können ohne den Sinn und Rahmen der vorliegenden Erfindung und der beigefügten Ansprüche zu verlassen.
