-
HINTERGRUND
-
Technischer
Bereich
-
Ein
Verfahren zum Lesen einer Flash-Speichervorrichtung und einer Flash-Speichervorrichtung in
NAND-Ausführung
wird offenbart, wobei eine Vielzahl von Seitenpuffern in vorher
festgelegte Gruppen aufgeteilt wird, und welche dann sequenziell
auf einer Gruppenbasis bzw. gruppenweise betrieben werden, um fehlerhaften
Betrieb auf Grund von übermäßigem Leistungsverbrauch
zu verhindern.
-
Beschreibung
des Stands der Technik
-
Es
gibt eine ansteigende Nachfrage nach Halbleiterspeichervorrichtungen,
bei welchen elektrisches Programmieren und Löschen ermöglicht ist, und wobei eine
Auffrisch- bzw. Refreshfunktion von Regeneration bzw. Rewriting
von Daten in einem konstanten Zyklus nicht erforderlich ist. Weiterhin
ist die Integration von Speicherzellen zur Entwicklung von Speichervorrichtungen
mit großen
Speicherkapazitäten
erhöht
worden, welche geeignet sind, große Datenmengen zu speichern.
Um die höhere
Integration der Speicherzellen zu erfüllen, wurde eine Flash-Speichervorrichtung
in NAND-Ausführung
entwickelt, in welcher eine Vielzahl von Zellen seriell verbunden
sind, um einen String bzw. eine Reihe zu bilden, und zwei Strings
teilen sich einen Kontakt. Programmierung und Löschung der Flash-Speichervorrichtung
in NAND-Ausführung
werden durch Steuerung einer Schwellenspannung einer Speicherzelle durchgeführt, während Injektion
oder Entladung bzw. Abziehen von Elektronen in oder aus einem floatenden
Gate über
F-N-Tunneln erfolgt.
-
Dementsprechend
weist eine gelöschte
Zelle eine negative Schwellenspannung auf, da Elektronen des floatenden
Gates abgezogen sind. Eine programmierte Zelle weist eine positive
Schwellenspannung auf, da Elektronen in ein floatendes Gate injiziert
sind. Im Fall der Flash-Speichervorrichtung in NAND-Ausführung tritt
ein Fehler auf Grund von Ladungsverstärkung oder Ladungsverlust auf.
Eine Vielfalt an Nachprüfschemen
wurde in Bezug auf diese Eigenschaften entwickelt. Ein Seitenpuffer
wird zur Durchführung
eines Lesevorgangs zur Nachprüfung
einer normalen Programmierung und Löschung oder Speicherung von
programmierten Daten verwendet.
-
Der
Seitenpuffer speichert temporär
Daten, die in einer Speicherzelle einer ausgewählten Seite gespeichert werden
sollen, welche mit einem String eines Speicherzellenarrays verbunden
ist, oder er liest den Status einer Zelle, indem er Informationen einer
Speicherzelle einer ausgewählten
Seite abtastet und verstärkt.
-
Um
Informationen einer ausgewählten
Zelle einer Flash-Speichervorrichtung in NAND-Ausführung zu
lesen, müssen
alle Seitenpuffer innerhalb eines Chips zur gleichen Zeit betrieben
werden, und alle Wortleitungen eines ausgewählten Blocks müssen freigegeben
sein. In diesem Zustand wird eine Zelle gemäß einem Signal zur Auswahl
einer Zelle ausgewählt,
und Informationen der Zelle werden gelesen. Zu diesem Zeitpunkt
fließt
ein Strom von dem Seitenpuffer zu der Zelle, da alle Wortleitungen
eines ausgewählten
Blocks freigegeben sind. Wenn alle Seitenpuffer von 2k + 64Byte
arbeiten, und ein höchster
Strom fließt,
wird ein momentaner Spitzenstrom zu hoch, was ein Auftreten eines
Zusammenbruchs der Leistungs- bzw.
Spannungsversorgung innerhalb eines Chips bewirkt. Daraus ergibt
sich ein fehlerhafter Betrieb eines Chips. Unterdessen steigt der
Spitzenstrom entsprechend der Anzahl von Seitenpuffern an, welche
zur gleichen Zeit betrieben werden.
-
ZUSAMMENFASSUNG
DER OFFENBARUNG
-
In
Anbetracht der obigen Probleme wird dementsprechend ein Verfahren
zum Lesen einer Flash-Speichervorrichtung offenbart, wobei der durch
Zellen fließende
Strom, wenn Seitenpuffer in Betrieb sind, verringert ist, und wodurch
ein Ausfall der Versorgungsleistung und fehlerhaftes Arbeiten eines
Chips dementsprechend verhindert werden.
-
Bei
einem solchen Verfahren zum Lesen einer Flash-Speichervorrichtung
wird eine Vielzahl von Seitenpuffern in vorher festgelegte Gruppen
aufgeteilt, und wird dann sequenziell auf einer Gruppenbasis betrieben.
-
In
einer Ausführungsform
besteht ein offenbartes Verfahren zum Lesen einer Flash-Speichervorrichtung
darin, dass der Status einer vorher festgelegten Zelle dergestalt
gelesen wird, dass eine Vielzahl von Seitenpuffern, die mit einem
Speicherzellenarray durch eine Vielzahl von Bitleitungen verbunden
sind, in mindestens zwei Gruppen aufgeteilt wird, und die Seitenpuffer
sequenziell auf einer Gruppenbasis betrieben werden.
-
Gemäß einer
weiteren Ausführungsform
bei einem Verfahren zum Lesen einer Flash-Speichervorrichtung mit Seitenpuffer,
wobei
der Seitenpuffer Folgendes aufweist: einen ersten Transistor, welcher
eine Massespannung an eine ausgewählte Speicherzelle durch Bitleitungen gemäß einem
Entladungssignal für
einen Lesevorgang liefert; einen zweiten Transistor zur Vorladung der
Bitleitungen gemäß Steuersignalen,
die als unterschiedliche elektrische Potenziale aufgebracht werden,
und zur Lieferung eines elektrischen Potenzials in Abhängigkeit
von dem Status einer Zelle, die an die Bitleitungen an Eingabe-/Ausgabeknoten
angeschlossen ist; einen dritten Transistor zur Vorladung der Bitleitungen
durch Liefern einer vorher festgelegten Spannung an die Eingabe-/Ausgabeknoten
gemäß einem
Vorladungssignal; einen vierten Transistor zur Ermöglichung
einer Programmierung von Daten, die an eine ausgewählte Zelle
des Speicherzellenarrays durch eine ausgewählte Bitleitung gemäß einem
Programmiersignal bei Programmierung lieferbar sind; ein Latch zur
Speicherung von Ausgabedaten von der ausgewählten Zelle des Speicherzellenarrays
und zur Ausgabe der Ausgabedaten auf Datenleitungen; einen fünften Transistor
zur Initialisierung des Latch gemäß einem Initialisierungssignal;
und einen sechsten Transistor zur Invertierung der in dem Latch
gespeicherten Ausgabedaten gemäß einem
elektrischen Potenzial und einem Inversionssignal des Eingabe-/Ausgabeknotens,
weist
das Verfahren die folgenden Verfahrensschritte auf: Vorsehen der
Flash-Speichervorrichtung
mit einer Vielzahl der Seitenpuffer;
Aufteilen der Vielzahl
der Seitenpuffer in vorher festgelegte Gruppen durch Aufteilen von
Signalen zum Treiben bzw. Steuern der Transistoren; und
Sequenzielles
Aufbringen der aufgeteilten Signale auf einer Gruppenbasis,
wobei
die Seitenpuffer sequenziell auf einer Gruppenbasis betrieben werden.
-
Mindestens
eins der Signale zum Steuern des ersten, zweiten, dritten und sechsten
Transistors ist so oft aufgeteilt wie die Zahl von Gruppen der aufzuteilenden
Seitenpuffer angibt.
-
Gemäß einer
weiteren Ausführungsform
ist ein Verfahren zum Lesen einer Flash-Speichervorrichtung vorgesehen, wobei
eine Vielzahl von Seitenpuffern in Betrieb ist, um den Status einer
ausgewählten
Zelle zu lesen, wobei das Verfahren folgenden Verfahrensschritte
aufweist:
Zuführen
einer vorher festgelegten Spannung durch Bitleitungen, die mit einer
ausgewählten
Zelle verbunden sind, und Vorladen der Bitleitungen auf diese Weise;
Steuern
eines elektrischen Potenzials der Bitleitungen entsprechend dem
Status der Speicherzelle, indem das Zuführen der vorher festgelegten
Spannung unterbrochen wird; und
Speichern von Daten in Abhängigkeit
vom Status der Speicherzelle, und Ausgeben der Daten,
wobei
die Vielzahl der durch die Bitleitungen an ein Speicherzellenarray
angeschlossenen Seitenpuffer in zwei oder mehr Gruppen aufgeteilt
ist und dann auf einer Gruppenbasis betrieben wird,
wobei,
bevor eine Gruppe einen Schritt beendet hat, die andere Gruppe den
gleichen Schritt beginnt, wodurch die Vielzahl der Seitenpuffergruppen
sequenziell zum Lesen des Status einer gegebenen Zelle betrieben
wird.
-
KURZE BESCHREIBUNG DER
ZEICHNUNGEN
-
1 stellt
schematisch einen Abschnitt einer Flash-Speichervorrichtung zur
Erläuterung
eines offenbarten Verfahrens zum Lesen einer Flash-Speichervorrichtung
in NAND-Ausführung dar;
-
2 zeigt
die Konfiguration von Seitenpuffern zur Erläuterung eines offenbarten Verfahrens zum
Lesen einer Flash-Speichervorrichtung in NAND-Ausführung; und
-
3 ist
ein betriebliches Impulsdiagramm der Flash-Speichervorrichtung in
NAND-Ausführung aus 2.
-
DETAILLIERTE
BESCHREIBUNG DER DERZEITIG BEVORZUGTEN AUSFÜHRUNGSFORMEN
-
1 zeigt
schematisch einen Abschnitt einer Flash-Speichervorrichtung zur
Erläuterung
eines offenbarten Verfahrens zum Lesen einer Flash-Speichervorrichtung
in NAND-Ausführung. Eine
Vielzahl von Seitenpuffern 11 bis 1n ist in zwei
Gruppen aufgeteilt und wird gemäß ersten
und zweiten Steuersignalen S1 und S2 betrieben bzw. gesteuert, welche von
einer Seitenpuffersteuereinheit 10 erzeugt werden. Das
bedeutet, dass mit ungeraden Zahlen bezeichnete Seitenpuffer 11, 13,
..., 1 2n–1
gemäß dem ersten
Steuersignal S1 betrieben werden, und mit geraden Zahlen bezeichnete
Seitenpuffer 12, 14, ..., 1 2n gemäß dem zweiten
Steuersignal S2 betrieben werden.
-
2 zeigt
die Konfiguration von Seitenpuffern zur Erläuterung eines offenbarten Verfahrens zum
Lesen einer Flash-Speichervorrichtung in NAND-Ausführung. 2 ist
eine teilweise detaillierte Ansicht von 1. Obwohl
in 2 keine Seitenpuffersteuereinheit dargestellt
ist, ist es verständlich, dass
alle Signaleingaben in die Seitenpuffer solche sind, die von der
Seitenpuffersteuereinheit erzeugt sind. Weiterhin sind nur vier
von der Vielzahl von Seitenpuffern in 2 zur Erleichterung
der Erläuterung gezeigt.
Die Konfiguration der Seitenpuffer wird nun beschrieben.
-
Mit
Bezugnahme auf 2 sind eine erste geradzahlige
Bitleitung BLe<0> und eine erste ungeradzahlige
Bitleitung BLo<0> eines Speicherzellenarrays
an einen ersten Seitenpuffer 100, eine zweite geradzahlige
Bitleitung BLe<1> und eine zweite ungeradzahlige
Bitlei tung BLo<1> an einen zweiten Seitenpuffer 200,
eine dritte geradzahlige Bitleitung BLe<2> und
eine dritte ungeradzahlige Bitleitung BLo<2> an
einen dritten Seitenpuffer 300 und eine vierte geradzahlige
Bitleitung BLe<3> und eine vierte ungeradzahlige
Bitleitung BLo<3> an einen vierten Seitenpuffer 400 angeschlossen.
In diesem Fall werden ungeradzahlige Seitenpuffer, solche wie der
erste und dritte Seitenpuffer 100 und 300, gleichzeitig betrieben,
und geradzahlige Seitenpuffer, solche wie der zweite und vierte
Seitenpuffer 200 und 400, gleichzeitig betrieben.
-
Der
Aufbau des Seitenpuffers wird nun erläutert. Erste NMOS-Transistoren
N101, N201, N301 und N401 werden jeweils entsprechend Signalen DISCHe<0:1> gesteuert und legen
so Spannungen entsprechend einem Signal VIRPWR jeweils auf Bitleitungen
BLe<0:3> des Speicherzellenarrays
an. Zweite NMOS-Transistoren N102, N202, N302 und N402 werden jeweils
entsprechend Signalen DISCHo<0:1> gesteuert und legen
so Spannungen gemäß dem Signal
VIRPWR jeweils auf Bitleitungen BLo<0:3> des
Speicherzellenarrays an. Dritte NMOS-Transistoren N103, N203, N303
und N403 werden jeweils entsprechend Signalen BSLe<0:1> gesteuert und verbinden
so die Bitleitungen BLe<0:3> und jeweilige Knoten
SO1, SO2, SO3 und 504. Vierte NMOS-Transistoren N104, N204, N304 und
N404 werden jeweils entsprechend Signalen BSLo<0:1> gesteuert
und verbinden so die Bitleitungen BLo<0:3> mit
den jeweiligen Knoten SO1, SO2, SO3 und 504. Erste PMOS-Transistoren P101,
P201, P301 und P401 werden jeweils entsprechend Signalen PRECHb<0:1> derart gesteuert,
dass eine Leistungsversorgungsspannung Vcc jeweils auf die Knoten
SO1, SO2, SO3 und SO4 aufgebracht wird. Fünfte NMOS-Transistoren N105,
N205, N305 und N405 werden jeweils gemäß einem Signal PGM so gesteuert,
dass zu programmierende Informationen auf ausgewählte Bitleitungen BLe<0:3> und BLo<0:3> übertragen werden. Sechste NMOS-Transistoren
N106, N206, N306 und N406 werden jeweils gemäß elektrischen Potenzialen
der Knoten SO1, 502, SO3 und SO4 gesteuert. Latcheinheiten 101, 201, 301 und 401 speichern
Daten aus dem Speicherzellenarray oder zu programmierende Daten.
Siebente NMOS-Transistoren N107, N207, N307 und N407 werden jeweils
gemäß Signalen
MLCH<0:1> gesteuert und invertieren
so die in den Latcheinheiten 101, 102, 103 und 104 gespeicherten
Daten. Achte NMOS-Transistoren N108, N208, N308 und N408 werden
jeweils gemäß einem
Signal MRST gesteuert und initialisieren so die Latcheinheiten 101, 102, 103 und 104.
Neunte NMOS-Transistoren N109, N209, N309 und N409 werden jeweils
ge mäß einem
Signal PBDO so gesteuert, dass zu programmierende Daten jeweils
in den Latcheinheiten 101, 102, 103 und 104 gespeichert
werden.
-
Das
Verfahren zum Lesen der oben aufgebauten Flash-Speichervorrichtung
in NAND-Ausführung
wird nun mit Bezug auf ein betriebliches Impulsdiagramm von 3 beschrieben.
-
1) Vor Zeitpunkt t1: Initialisieren
der Latcheinheit
-
Wenn
die Signale DISCHe<0> und DISCHe<1> mit logischem LOW-Pegel
aufgebracht werden, werden die ersten NMOS-Transistoren N101, N201,
N301 und N401 ausgeschaltet. Wenn die Signale DISCHo<0> und DISCHo<1> mit logischem HIGH-Pegel
aufgebracht werden, werden die zweiten NMOS-Transistoren N102, N202,
N302 und N402 eingeschaltet. Dementsprechend wird ein elektrisches
Potenzial des Signals VIRPWR den Bitleitungen BLo<0:3> durch die zweiten
NMOS-Transistoren N102, N202, N302 und N304 zugeführt. Da
das Signal VIRPWR bei Lesebetrieb eine Spannung von 0 V führt, wird
eine Spannung von 0 V auf die Bitleitungen BLo<0:3> aufgebracht.
Wenn weiterhin das Signal MRST auf einem logischen HIGH-Pegel aufgebracht
wird, werden die achten NMOS-Transistoren N108, N208, N308 und N408
eingeschaltet. Auf diese Weise werden die Latcheinheiten 101, 201, 301 und 401 initialisiert.
-
2) Zeit t1 bis t3: Vorladen
von Bitleitungen, die mit einem ungeradzahligen Seitenpuffer verbunden
sind.
-
Wenn
das Signal PRECHb<0> mit einem logischen
LOW-Pegel aufgebracht wird, werden die ersten PMOS-Transistoren
P101 und P301 der ungeradzahligen Seitenpuffer mit dem ersten und
dritten Seitenpuffer 100 und 300 eingeschaltet,
und die Leistungsversorgungsspannung Vcc wird an die Knoten SO1
und SO3 angelegt. Auf diese Weise halten die Knoten SO1 und SO3
einen logischen HIGH-Pegel. Wenn das Signal BSLe<0> als
ein elektrisches Potenzial einer ersten Spannung V1 und das Signal
BSLo<0> mit einem logischen
LOW-Pegel aufgebracht wird,
werden die Bitleitungen BLe<0> und BLe<2> mit einer Spannung
V1–Vt
beaufschlagt, wobei die erste Spannung V1 von der Schwellenspannung
Vt der dritten NMOS-Transistoren N103 und N303 subtrahiert wird,
und die Bitleitungen BLe<0> und BLe<2> werden auf diese Weise
vorgeladen. Dementsprechend, wenn eine an die Bitleitungen BLe<0> und BLe<2> angeschlossene Zelle
eine Programmzelle bzw. programmierte Zelle ist, behalten die Bitleitungen
BLe<0> und BLe<2> das elektrische Potenzial
von V1–Vt.
Wenn eine an die Bitleitungen BLe<0> und BLe<2> angeschlossene Zelle
eine Löschzelle bzw.
gelöschte
Zelle ist, wird das elektrische Potenzial der Bitleitungen BLe<0> und BLe<2> allmählich verringert,
und führt
dann einen logischen LOW-Pegel.
-
3) Zeit t2 bis t4: Vorladen
von Bitleitungen, die mit einem geradzahligen Seitenpuffer verbunden
sind.
-
Wenn
das Signal PRECHb<1> mit einem logischen
LOW-Pegel aufgebracht wird, werden die ersten PMOS-Transistoren
P201 und P401 der geradzahligen Seitenpuffer mit dem zweiten und
vierten Seitenpuffer 200 und 400 eingeschaltet,
und die auf die Knoten SO2 und SO4 wird die Leistungsversorgungsspannung
Vcc aufgebracht. Auf diese Weise halten die Knoten SO2 und SO4 einen
logischen HIGH-Pegel. Wenn weiterhin das Signal BSLe<1> als ein elektrisches
Potenzial der ersten Spannung V1 und das Signal BSLo<1> mit einem logischen LOW-Pegel
aufgebracht wird, werden die Bitleitungen BLe<1> und
BLe<3> mit einer Spannung
V1–Vt beaufschlagt,
wobei die erste Spannung V1 von der Schwellenspannung Vt der dritten
NMOS-Transistoren N203 und N403 subtrahiert wird, und die Bitleitungen
BLe<1> und BLe<3> werden so vorgeladen. Dementsprechend,
wenn eine an die Bitleitungen BLe<1> und BLe<3> angeschlossene Zelle
eine programmierte Zelle ist, behalten die Bitleitungen BLe<1> und BLe<3> das elektrische Potenzial
von V1–Vt
bei. Wenn eine an die Bitleitungen BLe<1> und
BLe<3> angeschlossene Zelle
eine gelöschte Zelle
ist, wird das elektrische Potenzial der Bitleitungen BLe<1> und BLe<3> allmählich verringert,
und führt
dann einen logischen LOW-Pegel.
-
4) Zeit t3 bis t5: Bewerten
einer Zelle, die mit einem ungeradzahligen Seitenpuffer verbunden
ist.
-
Wenn
das Signal BSLe<0> auf einen logischen
LOW-Pegel wechselt und dann aufgebracht wird, behält ein elektrisches
Potenzial der Bitleitungen BLe<0> und BLe<2> das elektrische Potenzial V1–Vt bei,
wenn eine mit den Bitleitungen BLe<0> und BLe<2> verbundene Zelle eine
programmierte Zelle ist. Wenn eine mit den Bitleitungen BLe<0> und BLe<2> verbundene Zelle eine
gelöschte
Zelle ist, fällt
jedoch das elektrische Potenzial der Bitleitungen BLe<0> und BLe<2> allmählich von
V1–Vt
ab, und behält
dann einen logischen LOW-Pegel bei. Dementsprechend halten die Knoten
SO1 und SO3 einen logischen HIGH-Pegel im Fall der programmierten Zelle.
Im Fall der gelöschten
Zelle fällt
jedoch das elektrische Potenzial der Knoten SO1 und SO3 allmählich ab,
und weist dann einen logischen LOW-Pegel auf.
-
5) Zeit t4 bis t6: Bewerten
einer Zelle, die mit einem geradzahligen Seitenpuffer verbunden
ist.
-
Wenn
das Signal BSLe<1> auf einen logischen
LOW-Pegel wechselt und dann aufgebracht wird, führt ein elektrisches Potenzial
der Bitleitungen BLe<1> und BLe<3> das Potenzial V1–Vt, wenn
eine mit den Bitleitungen BLe<1> und BLe<3> verbundene Zelle eine
programmierte Zelle ist. Wenn die mit den Bitleitungen BLe<1> und BLe<3> verbundene Zelle eine
gelöschte
Zelle ist, fällt
das elektrische Potenzial der Bitleitungen BLe<1> und
BLe<3> allmählich von
V1–Vt
ab, und behält
dann einen logischen LOW-Pegel bei. Dementsprechend halten die Knoten SO2
und SO4 einen logischen HIGH-Pegel im Fall der programmierten Zelle.
Im Fall der gelöschten
Zelle fällt
jedoch das elektrische Potenzial der Knoten SO2 und SO4 allmählich ab,
und führt
dann einen logischen LOW-Pegel.
-
6) Zeit t5 bis t6: Abtasten
bzw. Lesen einer Zelle, die mit einem ungeradzahligen Seitenpuffer
verbunden ist.
-
Wenn
das Signal PRECHb<0> mit einem logischen
HIGH-Pegel aufgebracht wird, bevor das Signal BSLe<0> aufgebracht wird,
werden die ersten PMOS-Transistoren P101 und P301 ausgeschaltet. Wenn
das Signal BSLe<0> als ein elektrisches
Potenzial einer zweiten Spannung V2, die kleiner als die erste Spannung
V1 ist, aufgebracht wird, werden die dritten NMOS-Transistoren N103
und N303 eingeschaltet. Dadurch weist, wenn eine Speicherzelle eine
programmierte Zelle ist, ein elektrisches Potenzial der Bitleitungen
BLe<0> und BLe<2> das elektrische Potenzial
von V1–Vt
auf, und ein elektrisches Potenzial der Knoten SO1 und SO3 behält einen
logischen HIGH-Pegel bei. Wenn die Speicherzelle jedoch in einem
gelöschten
Zustand ist, fällt
das elektrische Potenzial der Bitleitungen BLe<0> und BLe<2> allmählich ab
und führt
dann einen logischen LOW-Pegel. Das elektrische Potenzial der Knoten SO1
und SO3 führt
dann einen logischen LOW-Pegel. Wenn weiterhin das Signal MLCH<0> mit einem logischen
HIGH-Pegel aufgebracht wird, weisen Knoten Q101 und Q301 einen logischen
LOW-Pegel auf, wenn eine Speicherzelle eine programmierte Zelle
ist. Dementsprechend führen
Knoten Qb101 und Qb301 einen logischen HIGH-Pegel. Dieses liegt darin
begründet,
dass, wenn die Speicherzelle die programmierte Zelle ist, die Knoten
SO1 und SO3 den logischen HIGH-Pegel führen und die sechsten NMOS-Transistoren
N106 und N306 eingeschaltet sind, und die siebten NMOS-Transistoren
N107 und N307 beim Signal MLCH<0> eingeschaltet sind,
und die Knoten Q101 und Q301 den logischen LOW-Pegel aufweisen.
Wenn andererseits die Speicherzelle eine gelöschte Zelle ist, weisen die
Knoten SO1 und SO3 einen logischen LOW-Pegel auf, und auch die Knoten
Qb101 und Qb301 führen
den logischen LOW-Pegel. Deshalb wird der Status der Speicherzelle
durch Abtasten des elektrischen Potenzials der Knoten Qb101 und
Qb301 abgetastet bzw. gelesen.
-
7) Zeit t6 bis t7: Abtasten
bzw. Lesen einer Zelle, die mit einem geradzahligen Seitenpuffer
verbunden ist.
-
Wenn
das Signal PRECHb<1> mit einem logischen
HIGH-Pegel aufgebracht wird, bevor das Signal BSLe<1> aufgebracht wird,
werden die ersten PMOS-Transistoren P201 und P401 ausgeschaltet. Wenn
das Signal BSLe<1> als ein elektrisches
Potenzial einer zweiten Spannung V2 aufgebracht wird, die kleiner
als die erste Spannung V1 ist, werden die dritten NMOS-Transistoren
N203 und N403 eingeschaltet. Dadurch, wenn eine Speicherzelle eine
programmierte Zelle ist, weist ein elektrisches Potenzial der Bitleitungen
BLe<1> und BLe<3> das elektrische Potenzial
von V1–Vt
auf, und ein elektrisches Potenzial der Knoten SO2 und SO4 weist
einen logischen HIGH-Pegel auf. Wenn die Speicherzelle jedoch in einem
gelöschten
Zustand ist, fällt
das elektrische Potenzial der Bitleitungen BLe<1> und
BLe<3> allmählich ab
und führt
dann einen logischen LOW-Pegel. Das elektrische Potenzial der Knoten
SO2 und SO4 führt
dann einen logischen LOW-Pegel. Wenn weiterhin das Signal MLCH<1> mit einem logischen HIGH-Pegel
aufgebracht wird, weisen Knoten Q201 und Q401 einen logischen LOW-Pegel
auf, wenn eine Speicherzelle eine programmierte Zelle ist. Dementsprechend
führen
Knoten Qb201 und Qb401 einen logischen HIGH-Pegel. Dieses liegt
darin begründet,
dass, wenn die Speicherzelle die programmierte Zelle ist, die Knoten
SO2 und SO4 den logischen HIGH-Pegel aufweisen und die sechsten NMOS-Transistoren
N206 und N406 eingeschaltet sind, und die siebten NMOS-Transistoren
N207 und N407 beim Signal MLCH<1> eingeschaltet sind,
und die Knoten Q201 und Q401 den logischen LOW-Pegel aufweisen. Wenn andererseits die
Speicherzelle eine gelöschte
Zelle ist, weisen die Knoten SO2 und SO4 einen logischen LOW-Pegel
auf, und auch die Knoten Qb201 und Qb401 führen den logischen LOW-Pegel.
Deshalb wird der Status der Speicherzelle durch Abtasten des elektrischen
Potenzials der Knoten Qb201 und Qb401 gelesen.
-
Wie
oben beschrieben ist, wird eine Vielzahl von Seitenpuffern in zwei
Gruppen aufgeteilt, indem Signale in die Signale DISCHe und DISCHo,
in die Signale BSLe und BSLo, in ein Signal ORECHb und das Signal
MLCH klassifiziert werden. Ein Zeitpunkt, in welchem diese Signale
erzeugt werden, wird derart gesteuert, dass geradzahlige Seitenpuffer
in Betrieb sind, während
ungeradzahlige Seitenpuffer in Betrieb sind. Dementsprechend wird
der Spitzenstrom auf ½ gesenkt
bzw. halbiert, und fehlerhafter Betrieb auf Grund von Leistungseinbruch
kann verhindert werden.
-
Indessen
kann, wie oben angeführt
ist, eine Vielzahl von Seitenpuffern in zwei Gruppen aufgeteilt werden.
Jedoch können
Seitenpuffer in mehr als zwei Gruppen aufgeteilt werden. Zu diesem
Zweck können
die Seitenpuffer in so viele Gruppen aufgeteilt werden, wie zur
Aufteilung des Spitzenstroms erforderlich sind. Wenn zum Beispiel
die Seitenpuffer in vier Gruppen aufgeteilt sind und sequenziell
auf einer Vier-Gruppenbasis bzw. auf einer Basis von vier Gruppen
gruppenweise betrieben werden, kann der Spitzenstrom auf ¼ bzw.
ein Viertel reduziert werden.
-
Wie
oben beschrieben ist, wird eine Vielzahl von Seitenpuffern in zwei
vorher festgelegte Gruppen aufgeteilt und sequentiell auf einer
Gruppenbasis betrieben. Ein Leistungseinbruchproblem, das durch übermäßigen Stromverbrauch
bedingt ist, welcher auftritt, insofern alle Seitenpuffer zur gleichen
Zeit betrieben werden, kann vermieden werden. Demgemäß bestehen
die Vorteile der offenbarten Verfahren darin, dass sie fehlerhaften
Betrieb auf Grund von Leistungseinbruch verhindern können.
-
Obwohl
die vorstehende Beschreibung in Bezug auf bestimmte bevorzugte Ausführungsformen
erstellt ist, ist es selbstverständlich,
dass Änderungen
und Modifikationen vom Fachmann ausgeführt werden können, ohne
den Sinn und Bereich dieser Offenbarung der beigefügten Ansprüche zu verlassen.