DE10344021A1 - Nichtflüchtiger Speicherbaustein, Programmiervorrichtung und Programmierverfahren - Google Patents

Nichtflüchtiger Speicherbaustein, Programmiervorrichtung und Programmierverfahren Download PDF

Info

Publication number
DE10344021A1
DE10344021A1 DE10344021A DE10344021A DE10344021A1 DE 10344021 A1 DE10344021 A1 DE 10344021A1 DE 10344021 A DE10344021 A DE 10344021A DE 10344021 A DE10344021 A DE 10344021A DE 10344021 A1 DE10344021 A1 DE 10344021A1
Authority
DE
Germany
Prior art keywords
data
memory
data register
programming
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE10344021A
Other languages
English (en)
Other versions
DE10344021B4 (de
Inventor
Oh-Suk Kwon
Heung-Soo Lim
June Lee
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of DE10344021A1 publication Critical patent/DE10344021A1/de
Application granted granted Critical
Publication of DE10344021B4 publication Critical patent/DE10344021B4/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1093—Input synchronization
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/12—Programming voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1018—Serial bit line access mode, e.g. using bit line address shift registers, bit line address counters, bit line burst counters
    • G11C7/1021—Page serial bit line access mode, i.e. using an enabled row address stroke pulse with its associated word line address and a sequence of enabled column address stroke pulses each with its associated bit line address
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1039—Read-write modes for single port memories, i.e. having either a random port or a serial port using pipelining techniques, i.e. using latches between functional memory parts, e.g. row/column decoders, I/O buffers, sense amplifiers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/106—Data output latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1069—I/O lines read out arrangements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1087—Data input latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/002—Isolation gates, i.e. gates coupling bit lines to the sense amplifier
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2216/00—Indexing scheme relating to G11C16/00 and subgroups, for features not directly covered by these groups
    • G11C2216/12—Reading and writing aspects of erasable programmable read-only memories
    • G11C2216/14—Circuits or methods to write a page or sector of information simultaneously into a nonvolatile memory, typically a complete row or word line in flash memory

Abstract

Die Erfindung bezieht sich auf einen nichtflüchtigen Speicherbaustein mit einem Speicherzellenfeld zum Speichern von Daten, einer Y-Gatterschaltung zum gesteuerten Durchleiten von in einer jeweiligen Gruppe der Speicherzellen gespeicherten Daten, einem Seitenpuffer, der über einen Abtastknoten (N1) zwischen dem Speicherzellenfeld und der Y-Gatterschaltung eingeschleift ist, wobei der Seitenpuffer einen ersten Abtastverstärker und einen zweiten Abtastverstärker umfasst, und einer Speicherschaltung zum Speichern von Daten des ersten Abtastverstärkers in Abhängigkeit von einem Speichersignal sowie auf eine zugehörige Programmiervorrichtung und auf ein zugehöriges Programmierverfahren. DOLLAR A Erfindungsgemäß umfasst der erste Abtastverstärker ein erstes Datenregister (LATCH1) und der zweite Abtastverstärker ein zweites Datenregister (LATCH2), wobei das zweite Datenregister (LATCH2) gemeinsam mit dem ersten Datenregister (LATCH1) funktionswirksam mit dem Abtastknoten (N1) gekoppelt ist. DOLLAR A Verwendung für nichtflüchtige Speicherbausteine, z. B. Flash-Speicher vom NAND-Typ.

Description

  • Die Erfindung betrifft einen nichtflüchtigen Speicherbaustein nach dem Oberbegriff des Patentanspruchs 1 und eine zugehörige Programmiervorrichtung sowie ein zugehöriges Programmierverfahren.
  • Gemäß dem gegenwärtigen Trend sind Halbleiterspeicherbausteine hoch integriert mit einer großen Speicherkapazität zur Unterstützung von Systemen mit einer hohen Betriebsgeschwindigkeit ausgeführt. Dieser Trend gilt sowohl für flüchtige Speicher, wie DRAMs und SRAMs, als auch für nichtflüchtige Speicher, wie Flash-Speicher.
  • Flash-Speicher sind generell in Flash-Speicher vom NOR-Typ oder in Flash-Speicher vom NAND-Typ unterteilt. Die Flash-Speicher vom NOR-Typ werden in Anwendungen benutzt, die Informationen mit einem kleinen Umfang nicht sequentiell und mit einer hohen Geschwindigkeit le sen, während die Flash-Speicher vom NAND-Typ in Anwendungen benutzt werden, die Informationen sequentiell lesen.
  • Flash-Speicherbausteine benutzen zum Speichern von Daten Speicherzellen, die Zellentransistoren umfassen. Jeder Zellentransistor hat eine Steuerelektrode und einen floatenden Gatebereich. Da der Flash-Speicherbaustein Information mittels Tunneln durch eine Isolationsschicht speichert, wird etwas Zeit benötigt, um die Information zu speichern.
  • Um Informationen mit einem großen Umfang in einer kurzen Zeitspanne zu speichern, benutzt der Flash-Speicher vom NAND-Typ ein Register, das auch als Seitenpufferschaltkreis bezeichnet wird. Große Datenumfänge werden für einen schnellen Speichervorgang im Speicherbereich von extern zugeführt und erst im Register gespeichert und von dort in die Speicherzellen übertragen.
  • In herkömmlichen Flash-Speichern vom NAND-Typ wird eine Datenseitengröße von 512 Byte nicht überschritten. Es wird angenommen, dass eine Programmierzeit oder eine Informationsspeicherzeit eines Flash-Speichers vom NAND-Typ etwa 200 bis 500 Mikrosekunden beträgt und ein Datenbyte von extern in einer Zeitdauer von 100 Nanosekunden in den Seitenpuffer geladen wird, so dass ungefähr 50 Mikrosekunden benötigt werden, um Informationen von 512 Byte in den Seitenpuffer zu laden.
  • 1 zeigt ein aus dem Stand der Technik bekanntes Ausführungsbeispiel, das weitgehend einem in 7 der Patentschrift US 5.831.900 dargestellten Beispiel entspricht, wobei zur vorliegenden Beschreibung zusätzliche Bezugszeichen eingeführt wurden.
  • Beim Speicherbaustein aus 1 werden Daten von einer Datenleitung IO in einen Zwischenspeicher 30 geladen, nachdem Seitenpuffer 20-i durch eine umliegende Schaltung zurückgesetzt wurden. Die in den Zwischenspeicher 30 geladenen Daten werden über einen Transistor Q4 in Speicherzellen 2–1, 2–2, 2–3 programmiert, häufig durch Empfangen eines zugehörigen Programmierbefehlssignals. Dieses Programmierverfahren wird normalerweise zum Programmieren von Flash-Speichern vom NAND-Typ verwendet.
  • Dieses Verfahren ist jedoch begrenzt. Bei diesem Programmiervorgang müssen Daten, die in den Zwischenspeicher geladen werden sollen, so lange warten, bis die vorher geladenen Daten den vorherigen Programmiervorgang abgeschlossen haben. Wie oben bereits ausgeführt wurde, werden Daten in Form von Byteeinheiten von beispielsweise 8 Bit in den Zwischenspeicher 30 geladen. Deshalb wird eine lange Zeitspanne benötigt, um beispielsweise Daten mit einem Umfang von 2048 Bytes auf eine Seite zu laden. Das liegt daran, dass der Zwischenspeicher 30 so lange Daten speichert, bis die Informationen des Registers in den zugehörigen Speicherzellen gespeichert sind.
  • Ein anderes Problem beim Stand der Technik ist das Rückkopierproblem. Manchmal wird ein Kopiervorgang von Daten einer ersten Seite auf eine zweite Seite benötigt. Ist es wünschenswert, den Kopiervorgang durchzuführen, nachdem die Daten von den Speicherzellen auf der ersten Seite im Zwischenspeicher 30 über einen Transistor Q7 zwischengespeichert wurden, dann werden die zwischengespeicherten Daten über den Transistor Q4 auf die zweite Seite programmiert. In diesem Fall werden programmierte, auf die zweite Seite kopierte Daten wegen dem Zwischenspeicher umgekehrt, d.h. ein Wert von „1" wurde zu einem Wert „0" und ein Wert „0" wurde zu einem Wert „1 ". Dieses Problem wird im Stand der Technik durch Verwendung von Flag- d.h. Markierzellen im Speicherzellenfeld berücksichtigt, deren Wert in Abhängigkeit davon aktualisiert wird, ob die Daten invertiert wurden oder nicht.
  • 2 zeigt ein Beispiel dieses Problems aus dem Stand der Technik anhand zweier Teilbilder, die weitgehend den 8 und 9 der Patentschrift US 5.996.041 entsprechen. In 2 sind Rückkopiervorgänge dargestellt. Daten der ersten Seite im Speicherzellenfeld werden in den Seitenpuffer geladen. Danach werden die Daten an einen anderen Platz im Speicherzellenfeld geladen, aber in invertierter Form. Das rechte Bit gehört zur Flagzelle, um anzuzeigen, dass die Daten in invertierter Form vorliegen.
  • Der Stand der Technik ist durch die mögliche Größe des Speicherbausteins begrenzt. Es wird beispielsweise angenommen, dass der Seitenpuffer temporär Informationen von 2048 Byte speichern kann und es ungefähr 200 Mikrosekunden dauert, bis die Informationen von 2048 Byte auf den Seitenpuffer als Informationen von einem Byte in Perioden von 100 Nanosekunden geladen sind. Deshalb ist die Ladezeit nahezu gleich der Informationsspeicherzeit oder der Programmierzeit von 200 bis 500 Mikrosekunden. Entsprechend wird die Informationsspeichercharakteristik des Flash-Speichers vom NAND-Typ durch die Ladezeit stark beeinflusst.
  • Mit höherer Integration von Flash-Speichern vom NAND-Typ müssen Daten in immer größerem Umfang verarbeitet werden, verglichen mit herkömmlichen Flash-Speichern. Die Daten sollten auch ohne Verschlechterung der Informationsspeichercharakteristik verarbeitet werden.
  • In 22 und 23 sind Beispiele aus einer Voranmeldung (US-Anmeldenummer 10/013191) zur vorliegenden Prioritätsanmeldung veranschaulicht. Wie aus den 22 und 23 ersichtlich ist, umfasst ein Sei tenpuffer zwei Register mit Zwischenspeichern. Das erste Register hat einen ersten Zwischenspeicher LATCH1 und das zweite Register hat einen zweiten Zwischenspeicher LATCH2. Diese Struktur wird in der Voranmeldung detailliert beschrieben. Wie aus den 22 und 23 ersichtlich ist, werden zu programmierende Daten in einem Schritt F1 über eine Datenleitung in einen Knoten N4 des Zwischenspeichers LATCH1 geladen. Danach werden in einem Schritt F2 die Daten vom Knoten N4 im Zwischenspeicher LATCH1 in einen Knoten N3 im Zwischenspeicher LATCH2 übertragen oder geladen. Entsprechend dem Datenzustand am Knoten N3 werden die Daten während eines Schrittes F3 in eine erste Seite eines Speicherzellenfeldes programmiert. Haben die Daten am Knoten N3 einen Wert „0", d.h. einen Massepegel und Programmierzustand, dann werden die Speicherzellen programmiert. Haben die Daten am Knoten N3 andererseits einen Wert „1", d.h. einen Versorgungsspannungspegel (Vcc) und Programmiersperrzustand, dann werden die Speicherzellen nicht programmiert. Es sei angemerkt, dass eine Seite eine Gruppe von Speicherzellen umfasst, die von einer Wortleitung gesteuert werden.
  • Nach dem Programmieren müssen die Speicherzellen der Seite überprüft werden, ob sie erfolgreich programmiert wurden. Dieser Überprüfungsvorgang F4 aus 23 wird als Programmierprüflesevorgang bezeichnet. Beim Programmierprüflesevorgang wird der Zustand am Knoten N3 auf den Wert „0" zurückgesetzt, wenn die zu programmierende Zelle nicht programmiert ist, und auf den Wert „1" zurückgesetzt, wenn die zu programmierende Zelle programmiert ist. Die nicht programmierten Zellen müssen entsprechend dem oben beschriebenen Programmierverfahren erneut programmiert werden.
  • Sind alle Zellen programmiert, dann wird der Knoten N3 während eines Schritts F5 auf den Wert „1" gesetzt. Dies schließt den Programmiervorgang für die erste Seite des Speicherzellenfeldes ab.
  • Während des Programmiervorgangs der ersten Seite des Speicherzellenfeldes werden Daten der zweiten Seite simultan in den Knoten N4 des Zwischenspeichers LATCH1 geladen. Daraus resultiert, dass zwei Vorgänge gleichzeitig in einem vorgegebenen Seitenpuffer durchgeführt werden.
  • Das US-Patent 6.031.760 beschreibt in Verbindung mit der dortigen 5 ein bekanntes Speicherbauelement mit einem einzelnen Zwischenspeicher, wie es typisch für herkömmliche Speicherbausteine ist. Die beschriebene Schaltung hat einen einzelnen Abtastverstärker S/A, der nur einen einzelnen Zwischenspeicher LT umfasst.
    •
  • Aufgabe der Erfindung ist es, einen nichtflüchtigen Speicherbaustein der eingangs genannten Art zur Verfügung zu stellen, der Daten in einem vergleichsweise großen Umfang ohne Verschlechterung der Informationsspeichercharakteristik verarbeiten kann, und eine zugehörige Programmiervorrichtung und ein zugehöriges Programmierverfahren anzugeben.
  • Die Erfindung löst diese Aufgabe durch einen nichtflüchtigen Speicherbaustein mit den Merkmalen des Patentanspruchs 1, durch eine Programmiervorrichtung mit den Merkmalen des Patentanspruchs 9 und durch ein Programmierverfahren mit den Merkmalen des Patentanspruchs 15.
  • Vorteilhafte Weiterbildungen der Erfindung sind in den abhängigen Ansprüchen angegeben.
    •
  • Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie die zu deren besserem Verständnis oben erläuterten, her kömmlichen Ausführungsbeispiele sind in den Zeichnungen dargestellt. Es zeigen:
  • 1 ein Schaltbild eines herkömmlichen Speicherbausteins mit einem Seitenpuffer;
  • 2 eine schematische Darstellung eines Rückkopiervorgangs beim Stand der Technik, bei dem wegen Dateninvertierung ein Flagbit nötig ist;
  • 3 ein Blockschaltbild eines erfindungsgemäßen Halbleiterspeicherbausteins;
  • 4 ein Blockschaltbild eines Speicherzellenfeldes aus 3;
  • 5 ein Schaltbild eines Seitenregisters und einer Y-Gatterschaltung aus 3;
  • 6 ein Flussdiagramm eines erfindungsgemäßen Programmierverfahrens;
  • 7 ein Zeitablaufdiagramm von Befehlssignalen zur Ausführung des Verfahrens aus 6;
  • 8 eine Darstellung der Schaltung aus 5 mit zusätzlicher Verdeutlichung des Datenflusses bei Anlegen der Befehlssignale aus 7;
  • 9 ein Zeitablaufdiagramm von Befehlssignalen zur Ausführung eines Leseverfahrens im Baustein aus 3;
  • 10 eine Darstellung der Schaltung aus 5 mit zusätzlicher Verdeutlichung des Datenflusses bei Anlegen der Befehlssignale aus 9;
  • 11 ein Flussdiagramm eines erfindungsgemäßen Rückkopierverfahrens;
  • 12 ein Zeitablaufdiagramm von Befehlssignalen zur Ausführung des Rückkopierverfahrens beim Baustein von 3;
  • 13 eine schematische Darstellung zur Verdeutlichung von Daten, die von Speicherzellen in einen Seitenpuffer gemäß den Befehlssignalen aus einem ersten Teil von 12 übertragen werden;
  • 14 eine schematische Darstellung zur Verdeutlichung von Daten, die von Speicherzellen in einen Seitenpuffer gemäß den Befehlssignalen aus einem zweiten Teil von 12 übertragen werden;
  • 15 ein Flussdiagramm eines erfindungsgemäßen Löschverfahrens;
  • 16 ein Zeitablaufdiagramm von Befehlssignalen zur Ausführung des Löschverfahrens beim Baustein von 3;
  • 17 eine schematische Darstellung der Schaltung aus 5 mit zusätzlicher Verdeutlichung des Datenflusses bei Anlegen der Befehlssignale aus 16;
  • 18 eine schematische Darstellung zur Verdeutlichung von Speichergrößen für zwei alternative Speicherbausteinentwürfe;
  • 19 eine Tabelle zur Darstellung verschiedener Speicherbausteinentwürfe einschließlich der beiden Entwürfe aus 18;
  • 20 ein Blockschaltbild einer Anordnung eines jeweiligen Blocks;
  • 21 ein Diagramm zur Darstellung einer Zeitsequenz für einen erfindungsgemäßen Datenladevorgang, um eine höhere Kapazität zu erreichen;
  • 22 ein schematisches Schaltbild eines Speicherbausteins mit Dualregister aus einer Voranmeldung zur Prioritätsanmeldung der vorliegenden Anmeldung;
  • 23 ein Flussdiagramm eines Programmierverfahrens aus der Voranmeldung;
  • 24 ein Schaltbild eines typischen Speicherbausteins zur Darstellung eines von der Erfindung aufgegriffenen Problems;
  • 25 eine grafische Darstellung einer Spannungsverteilung über eine Mehrzahl von Speicherzellen zur Veranschaulichung eines von der Erfindung aufgegriffenen Problems;
  • 26 ein Schaltbild eines erfindungsgemäßen Speicherbausteins mit Dualregister;
  • 27 ein Flussdiagramm eines erfindungsgemäßen Programmierverfahrens für den Speicherbaustein von 26;
  • 28 ein Zeitablaufdiagramm zur Darstellung von verschiedenen Signalen und ihrer zeitlichen Beziehungen bei dem erfindungsgemäßen Programmierverfahren; und
  • 29 eine grafische Darstellung einer Spannungsverteilung über eine Mehrzahl von Speicherzellen zur Veranschaulichung der erfindungsgemäßen Lösung.
  • Unter Bezugnahme auf 3 wird nachfolgend ein erfindungsgemäßer Speicherbaustein 100 beschrieben. Der Speicherbaustein 100 kann beispielsweise ein Flash-Speicher vom NAND-Typ sein und umfasst ein Speicherzellenfeld 110 zum Speichern von Daten, einen Seitenregister- und Abtastverstärkerblock 120 und eine Y-Gatterschaltung 130, um in einer jeweiligen Gruppe von Speicherzellen gespeicherte Daten torgesteuert weiterzuleiten. Der Seitenregister- und Abtastverstärkerblock 120 ist zwischen dem Speicherzellenfeld 110 und der Y-Gatterschaltung 130 eingeschleift und umfasst einen Seitenpuffer 122. Der Seitenpuffer 122 umfasst Dualregister entsprechend der Erfindung, wie nachfolgend im Detail beschrieben wird.
  • Der Speicherbaustein 100 umfasst weitere Komponenten, wie X-Pufferspeicher und -Decoder, Y-Pufferspeicher und -Decoder, ein Befehlsregister, eine Steuerlogik und einen Spannungsgenerator zum Erzeugen einer erhöhten Spannung, E/A-Puffer und -Zwischenspeicher sowie globale Puffer. Die Komponenten tauschen Daten, Adressen und Befehlssignale aus, wie gezeigt und nachfolgend beschrieben.
  • 4 zeigt eine Abtastanordnung für das Speicherzellenfeld 110. Es sind mehrere Bitleitungen dargestellt, die abwechselnd als BLe und BLo bezeichnet sind, wobei der Zusatz „e" geradzahlige und der Zusatz „o" ungeradzahlige Bitleitungen repräsentieren. Mehrere Speicherzellen (M1, M2,..., Mm) sind mit je einer Bitleitung verbunden.
  • Eine Gruppe von Speicherzellen, beispielsweise die Gruppe M1, wird jeweils von einer einzigen Wortleitung gesteuert, beispielsweise von der Wortleitung WL1. Die Speicherzellen dieser Gruppe werden hier als Seiteneinheit bezeichnet.
  • Unter Bezugnahme auf 5 werden der Seitenregister- und Abtastverstärkerblock 120 und die Y-Gatterschaltung 130 im Detail beschrieben. Die Y-Gatterschaltung 130 ist zwischen dem Seitenregister- und Abtastverstärkerblock 120 und einer Datenleitung 131 angeordnet. Die Datenleitung 131 kann für Datenbits D0 bis D7 vorgesehen sein.
  • Die Y-Gatterschaltung 130 umfasst zwei NMOS-Transistoren 132 und 133. Die Transistoren 132 und 133 werden durch Signale YA und YB gesteuert, die von Informationen aus einer Spaltenadresse abgeleitet werden können.
  • Der Seitenregister- und Abtastverstärkerblock 120 umfasst einen einzelnen Seitenpuffer 122, der eine Abtastleitung 125 und einen Abtastknoten E umfasst. Eine oder mehrere Bitleitungen können mit dem Seitenpuffer am Knoten E verbunden sein. Beim Ausführungsbeispiel aus 5 sind zwei Bitleitungen BLe und BLo mit dem Knoten E verbunden.
  • Ein Transistor 141 umfasst einen Sourceanschluß, der mit einer korrespondierenden Bitleitung BLe verbunden ist, einen Drainanschluß, der mit einem Knoten verbunden ist, der ein Signal VIRPWR zur Verfügung stellt, und einen Gateanschluß, der so angeschlossen ist, dass er ein Gatesteuersignal VBLe empfängt.
  • Ein Transistor 142 umfasst einen Sourceanschluß, der mit einer korrespondierenden Bitleitung BL0 verbunden ist, einen Drainanschluß, der mit dem Knoten verbunden ist, der das Signal VIRPWR zur Verfügung stellt, und einen Gateanschluß, der so angeschlossen ist, dass er ein Gatesteuersignal VBLo empfängt.
  • Der Knoten, der das Signal VIRPWR zur Verfügung stellt, wird von einer ersten oder einer zweiten Versorgungsspannung geladen. Entsprechend versorgen die Transistoren 141 und 142 in Abhängigkeit von den Gatesteuersignalen VBLe und VBLo die Bitleitungen BLe und BLo mit der ersten oder der zweiten Versorgungsspannung.
  • Zusätzlich verbindet ein NMOS-Transistor 143 in Abhängigkeit von einem Signal BLSHFe die Bitleitung BLe mit dem Knoten E. Ein NMOS-Transistor 143 verbindet in Abhängigkeit von einem Signal BLSHFo die Bitleitung BLo mit dem Knoten E.
  • Deshalb wird der Seitenpuffer 122 über den Knoten E der Abtastleitung 125 mit den Bitleitungen BLe und BLo verbunden. Ein PMOS-Transistor 148 versorgt die Bitleitungen BLe und BLo über die Abtastleitung 125 während eines Lesevorgangs mit Strom. Der PMOS-Transistor 148 ist zwischen der Versorgungsspannung und der Abtastleitung 125 eingeschleift und wird entsprechend einem Steuersignal PLOAD leitend oder sperrend geschaltet.
  • Wichtig ist, dass der Seitenpuffer 122 zwei Register 150 und 170 umfasst. Der Stand der Technik stellt nur ein solches Register zur Verfügung. Beide Register 150 und 170 sind mit der Abtastleitung verbunden.
  • Das zweite Register 150 wird auch als Hauptregister bezeichnet und umfasst zwei NMOS-Transistoren 151, 152, zwei Inverter 153, 154 und einen PMOS-Transistor 155. Die Daten werden in einem aus den Invertern 153, 154 gebildeten Hauptzwischenspeicher 156 gespeichert. Der PMOS-Transistor 155 bildet eine Vorladeschaltung für den Hauptzwischenspeicher 156.
  • Das erste Register 170 wird auch als Hilfs- oder Nebenregister bezeichnet und umfasst zwei NMOS-Transistoren 171, 172, zwei Inverter 173, 174 und einen PMOS-Transistor 175. Die Daten werden in einem aus den Invertern 173, 174 gebildeten Nebenzwischenspeicher 176 gespeichert. Der PMOS-Transistor 175 bildet eine Vorladeschaltung für den Nebenzwischenspeicher 176.
  • Das aus den beiden Registern 150 und 170 gebildete Dualregister des Seitenpuffers 122 der vorliegenden Erfindung bietet viele Vorteile. So können Funktionen besser ausgeführt werden als beim Stand der Technik, was eine Vergrößerung des Seitenpuffers rechtfertigt.
  • Es werden zusätzliche Strukturen zur Verfügung gestellt, die einen Datenaustausch zwischen den beiden Seitenpufferregistern 150, 170, dem Speicherzellenfeld 110 und der Y-Gatterschaltung 130 ermöglichen und steuern.
  • Ein NMOS-Transistor 181, der von einem Steuersignal PDUMP gesteuert wird, wird leitend geschaltet, um Daten zwischen dem Nebenregister 170 und dem Hauptregister 150 zu übertragen. Abwechselnd wird der Transistor 181 sperrend geschaltet, um das Nebenregister 170 vom Hauptregister 150 elektrisch zu trennen. Die Übertragung wird in vorteilhafter Weise über die Abtastleitung 125 durchgeführt. Der NMOS-Transistor 181 wird auch als Trennschalter bezeichnet.
  • NMOS-Transistoren 182, 183 werden zum Speichern von Informationen im Nebenregister 170 zur Verfügung gestellt. Dies wird als Reaktion auf extern eingegebene Signale DI bzw. nDI durchgeführt.
  • Ein NMOS-Transistor 184 verbindet oder trennt das Hauptregister 150 mit oder von einer ausgewählten der Bitleitungen BLe, BLo. Dies wird durchgeführt, wenn zu programmierende Informationen vom Hauptregister 150 zu der ausgewählten der Bitleitungen BLe, BLo übertragen werden.
  • Ein NMOS-Transistor 185 wird von einem Steuersignal PBDO gesteuert. Der Transistor 185 gibt während eines ausgewählten Zeitintervalls ausgelesene Informationen über die ausgewählte Bitleitung nach außerhalb des Seitenpuffers 122 aus.
  • Ein Transistor 186 ist vorgesehen, um einen Programmierzustand zu überprüfen und eine Information über einen erfolgreichen oder nicht erfolgreichen Programmiervorgang an einem Knoten B des Hauptregisters 150 zur Verfügung zu stellen.
  • Nachfolgend werden erfindungsgemäße Verfahren beschrieben. Unter Bezugnahme auf die 6, 7, 8 und 4 werden zunächst erfindungsgemäße Programmierverfahren beschrieben. Unter einem Programmiervorgang wird verstanden, dass Daten in Speicherzellen des Bausteins von außerhalb des Bausteins eingegeben werden.
  • 6 zeigt ein Flussdiagramm 600 eines erfindungsgemäßen Programmierverfahrens. Das Programmierverfahren des Flussdiagramms 600 kann z.B. durch die Schaltung aus 3 ausgeführt werden.
  • Entsprechend einem Schritt 610 werden erste externe Daten über eine Y-Gatterschaltung, wie die Schaltung 130, geführt. Die ersten externen Daten werden in einen Seitenpuffer, wie den Seitenpuffer 122, übertragen. Dies können Einzeldaten oder eine Mehrzahl von Daten sein. Es kann auch eine ganze Datenseite sein.
  • Entsprechend einem nächsten Schritt 620 werden die ersten Daten aus Schritt 610 in einem ersten Register des Seitenpuffers gespeichert. Das erste Register kann das Nebenregister 170 sein.
  • Entsprechend einem optionalen Schritt 630 kann ein Schalter aktiviert werden, um das erste Register mit einem zweiten Register zu verbinden. Das zweite Register kann das Hauptregister 150 sein. Der Schalter kann der NMOS-Transistor 181 sein, der vom Steuersignal PDUMP gesteuert wird.
  • Entsprechend einem nächsten Schritt 640 werden die im ersten Register gespeicherten Daten im zweiten Register gespeichert.
  • Entsprechend einem optionalen Schritt 650 kann der Schalter aktiviert werden, um das erste Register vom zweiten Register zu trennen.
  • Entsprechend einem nächsten Schritt 660 werden die ersten im zweiten Register gespeicherten Daten in einer Zelle des Speicherzellenfeldes gespeichert, was auch als Programmieren bezeichnet wird. Gleichzeitig werden zweite externe Daten vom ersten Register empfangen und gespeichert. Deshalb kann ein Informationsspeichervorgang ohne eine Verlängerung der Informationsladezeit durchgeführt werden.
  • Im Ausführungsbeispiel aus 3 werden die gleichzeitigen Vorgänge im Schritt 660 dadurch ermöglicht, dass das erste Register und das zweie Register getrennt sind. Andere Verfahren sind ebenfalls möglich.
  • Unter Bezugnahme auf die 7 und 8 wird ein erfindungsgemäßes Programmierverfahren detaillierter beschrieben. 7 zeigt Befehlssignale, die an die Schaltung aus 5 angelegt werden können. Die horizontale Achse ist in neun Zeitsegmente aufgeteilt, die jeweils mit 1, 2, ..., 9 bezeichnet sind.
  • 8 zeigt, wie Daten als Reaktion auf die Befehlssignale aus 7 in der Schaltung aus 5 übertragen werden. Auf 8 ist unter Benutzung der Zeitsegmente aus 7 gemeinsam mit 7 Bezug zu nehmen.
  • In einem ersten Zeitsegment 1 wird eine Datenleitung 131 auf Massespannung gelegt und der Transistor 175 wird durch ein Signal PBSET leitend geschaltet. Dies wird auch als Setzen des Seitenpuffers auf eine erste Seite bezeichnet.
  • Danach ist im Zeitsegment 2 ein Knoten D des Nebenzwischenspeichers 176 auf einem hohen Zustand und die NMOS-Transistoren 132 und 133 werden leitend geschaltet. Daten mit dem Wert „0" oder „1" auf der Datenleitung werden deshalb im Nebenzwischenspeicher 176 durch Anlegen von Phasen der Signale DI und nDI gespeichert werden. Dies wird auch als Datenladevorgang der ersten Seite bezeichnet und korrespondiert in etwa mit dem oben beschriebenen Schritt 610.
  • Dann werden im Zeitsegment 3 die gespeicherten Daten vom Nebenregister 176 zur Abtastleitung 125 übertragen. Dies wird durch einen Wechsel des Steuersignals PDUMP auf einen logisch hohen Zustand erreicht. Vor dem Übertragen der Daten ins Hauptregister 150 werden die Abtastleitung 125 und ein Knoten A des Zwischenspeichers 156 durch die Transistoren 148 bzw. 155 vorgeladen.
  • Danach werden im Zeitsegment 4 die Signale auf Null gelegt. Dieser Vorgang wird auch HV-Freigabe genannt.
  • Danach wird im Zeitsegment 5 die zugehörige der Bitleitungen BLe, BLo durch Vorladen gesetzt.
  • Dann laufen in den Zeitsegmenten 7 und 8 zwei Abläufe entsprechend dem oben beschriebenen Schritt 660 gleichzeitig ab. Die zu programmierenden Daten werden vom Hauptregister 150 durch Aktivierung des Signals BLSLT zur ausgewählten Bitleitung BLe übertragen und von dort in die Speicherzelle. Zusätzlich werden die nächsten zu programmierenden Daten von außerhalb des Speicherbausteins im Nebenregister 170 gespeichert bzw. in selbiges geladen.
  • Generell wird ein Datenladevorgang in Form von Byte-Einheiten durchgeführt, während ein Programmiervorgang in Form von Seiteneinheiten durchgeführt wird. Bei einem Datenladevorgang werden Daten von der Datenleitung in das Nebenregister 170 übertragen, während bei einem Programmiervorgang Daten vom Hauptregister 150 in die Speicherzellen des Speicherzellenfelds 110 übertragen werden. Wie oben ausgeführt, bedeutet eine Seiteneinheit, dass eine Mehrzahl von Speicherzellen mit einer einzelnen Wordleitung verbunden und gesteuert sind.
  • Da zwei Abläufe gleichzeitig ablaufen, wird die Datenspeichercharakteristik auch bei einem großen Datenvolumen beibehalten. Deshalb ist die Vergrößerung des Seitenpuffers durch die Implementierung desselben mit dem Nebenregister 170 ohne weiteres gerechtfertigt.
  • Dann wird im Zeitsegment 8 der Lesevorgang verifiziert und im Zeitsegment 9 werden die Bitleitungen für den nächsten Lade- oder Programmiervorgang wieder vorgeladen.
  • Unter Bezugnahme auf die 9 und 10 wird nun ein Lesevorgang für das Ausführungsbeispiel aus 3 im Detail beschrieben. Es wird vorausgesetzt, dass Daten aus einer der Speicherzellen des Speicherzellenfeldes 110 ausgelesen werden und Gatesteuersignale der auszulesenden Speicherzellen geeignete Spannungen an Wortleitungen anlegen.
  • 9 zeigt Befehlsignale, die an die Schaltung aus 5 angelegt werden können. Die horizontale Achse ist in sechs Zeitsegmente aufgeteilt, die mit 1, 2,..., 6 bezeichnet sind.
  • 10 zeigt, wie Daten in der Schaltung aus 5 als Reaktion auf die Befehlssignale aus 9 übertragen werden. Auf 10 wird im Zusammenhang mit 9 Bezug genommen, wobei die gleichen Zeitsegmente wie in 9 verwendet werden.
  • Kurz gesagt, wird ein Auslesevorgang direkt durch das Hauptregister 150 unter Umgehung des Nebenregisters 170 durchgeführt. Auf diese Weise behindert das Nebenregister 170 nicht den Datenlesevorgang, während es den Datenladevorgang und den Datenprogrammiervorgang unterstützt, wie oben beschrieben ist.
  • Um einen stabilen Lesevorgang auszuführen, werden die Bitleitungen BLe und BLo zuerst über die NMOS-Transistoren 141 und 142 dadurch, dass das Signal VIRPWR auf Null gelegt wird und die Steuersignale VBLe und VBLo aktiviert werden, im Zeitsegment 1 entladen.
  • Hierbei wechselt das Signal PBRST gleichzeitig von einem hohen logischen Pegel auf einen niedrigen logischen Pegel, so dass der Zustand des Hauptregisters 150 bzw. ein Eingang des Inverters 153 auf einen vorbestimmten Zustand gesetzt wird, d.h. auf einen logisch hohen Pegel.
  • Anschließend geht im Zeitsegment 2 das Signal PLOAD auf einen niedrigen Pegel, wodurch der PMOS-Ladetransistor 148 leitend geschaltet wird. Das Steuersignal BLSHFe des NMOS-Transistors 143 wird so eingestellt, dass seine Spannung der Summe einer Bitleitungsvorladespannung und einer Schwellwertspannung des NMOS-Transistors 143 ent spricht. Nach dem Vorladen der Bitleitung BLe mit einer passenden Spannung geht das Signal BLSHFe auf den niedrigen Pegel der Massespannung.
  • Die vorgeladene Spannung der Bitleitung wird im Zeitsegment 3 entsprechend dem Zustand der ausgewählten Speicherzelle verändert. Beispielsweise wird für den Fall, dass die ausgewählte Speicherzelle eine Aus-Zelle ist, die vorgeladene Spannung der Bitleitung auf ihrem Pegel gehalten. Für den Fall, dass die ausgewählte Speicherzelle eine An-Zelle ist, wird die vorgeladene Spannung der Bitleitung abgesenkt.
  • Wird die Spannung des Signals BLSHFe auf eine Zwischenspannung zwischen der Vorladespannung und des vorherigen Pegels des Signals BLSHFe verändert, dann wird eine Spannung auf der Abtastleitung 125 durch Sperren des NMOS-Transistors 143 auf dem Pegel der Versorgungsspannung gehalten, wenn die ausgewählte Speicherzelle eine Aus-Zelle ist. Wenn nicht, wird hingegen die Spannung auf der Abtastleitung 125 mit der Spannung der Bitleitung BLe bzw. synchronisiert mit der Bitleitung BLe abgesenkt. An einem Mittelpunkt, an dem das Signal BLSHFe auf einen logisch niedrigen Pegel der Massespannung geht, geht das Signal PLOAD auf den Pegel der Versorgungsspannung.
  • Danach geht im Zeitsegment 4 das Gatesteuersignal PBLCHM des NMOS-Transistors 152 auf den logisch hohen Pegel der Versorgungsspannung und der NMOS-Transistor 151 wird leitend oder sperrend geschaltet, entsprechend dem Zustand der Abtastleitung 125. Daraus resultiert, dass der Zustand der Abtastleitung 125 im Hauptregister 150 gespeichert wird.
  • Dann werden im Zeitsegment 6 die im Hauptregister 150 gespeicherten Daten über den NMOS-Transistor 185, der vom Steuersignal PBDO ge steuert wird, und als nächstes über die Y-Gatterschaltung 130 zur Datenleitung übertragen.
  • Nun werden erfindungsgemäße Rückkopierverfahren beschrieben. Während der Durchführung eines Lesevorgangs kann es erforderlich sein, einen Seitenkopiervorgang durch Kopieren der von einer ersten Seite der Speicherzellen mit einer ersten Adresse ausgelesenen Daten auf eine zweite Seite der Speicherzellen mit einer zweiten Adresse durchzuführen.
  • Unter Bezugnahme auf 11 wird ein Flussdiagramm 1100 benutzt, um das erfindungsgemäße Rückkopierverfahren zu erklären. Das Verfahren des Flussdiagramms 1100 kann z.B. mit dem Baustein 100 aus 3 durchgeführt werden.
  • Entsprechend einem Schritt 1110 werden Daten einer ersten Zelle in einem ersten Register eines Seitenpuffers gespeichert. Dies kann durch Auslesen der Daten in das Nebenregister 170 durchgeführt werden. Das Auslesen kann wie oben beschrieben durchgeführt werden.
  • Entsprechend einem nächsten Schritt 1120 werden die im ersten Register gespeicherten Daten in einem zweiten Register des Seitenpuffers gespeichert. Dies kann durch eine Übertragung der ausgelesenen Daten zwischen dem Nebenregister 170 und dem Hauptregister 150 durchgeführt werden. Diese Übertragung kann optional eine Aktivierung eines Schalters umfassen, der das erste Register mit dem zweiten Register verbindet.
  • Entsprechend einem nächsten Schritt 1130 werden die Daten des zweiten Registers in einer zweiten Zelle des Speicherzellenfeldes gespeichert. Dies kann als Programmiervorgang durchgeführt werden, wie oben beschrieben ist.
  • Unter Bezugnahme auf die 12, 13 und 14 wird nun ein Rückkopiervorgang des Bausteins aus 3 detaillierter beschrieben. Es wird vorausgesetzt, dass Daten aus originalen Speicherzellen des Feldes 110 in den Seitenpuffer 122 ausgelesen und in andere Zellen des Feldes 110 zurückkopiert werden.
  • 12 zeigt Befehlssignale, die hierzu an die Schaltung aus 5 angelegt werden können. Die horizontale Achse ist in elf Zeitsegmente aufgeteilt, die entsprechend mit 1, 2,..., 11 bezeichnet sind. Die Daten werden erst aus den Zellen in den Seitenpuffer ausgelesen. Wie aus 12 ersichtlich ist, entsprechen die ersten vier Zeitsegmente 1, 2, 3, 4 im Wesentlichen den ersten vier Zeitsegmenten aus 10 mit der Ausnahme, dass die Daten in das Nebenregister 10 anstatt ins Hauptregisters 150 ausgelesen werden.
  • 13 zeigt das Auslesen der Daten in den Seitenpuffer. Zudem wird ein Leerfeld an der Stelle dargestellt, an welcher der in 2 dargestellte Stand der Technik das zusätzliche Anzeigebit zur Anzeige der Polarität der gespeicherten Daten aufweist, d.h. ob die Daten invertiert sind oder nicht.
  • Wie wiederum aus 12 ersichtlich ist, werden die Daten dann vom Nebenregister 170 ins Hauptregister 150 des Seitenpuffers übertragen. Dies geschieht während der Zeitsegmente 5 und 6.
  • Dann werden die Daten vom Hauptregister 150 während der Zeitsegmente 7, 8, 9, 10, 11 in andere Zellen des Speichers programmiert. Wie ersichtlich ist, sind die Befehlssignale während der Zeitsegmente 5 bis 11 im Wesentlichen die gleichen wie in 8.
  • 14 zeigt die rückprogrammierten Daten. Ersichtlich werden die Daten erfindungsgemäß in anderen Zellen gespeichert, ohne ihren Zustand, den sie in den ursprünglichen Zellen hatten, zu invertieren. Entsprechend besteht kein Bedarf für das Anzeigebit aus 2, wodurch zusätzlich Platz gespart wird.
  • Nun werden erfindungsgemäße Löschverfahren beschrieben. Generell werden durch einen Löschvorgang Daten entladen. In einem Flash-Speicher geht die Schwellwertspannung durch Anlegen einer höheren Spannung an die Speicherzellen auf einen Wert zwischen –1 V und –3 V. Dadurch werden Daten in Registern entladen.
  • In 15 wird ein Flussdiagramm 1500 benutzt, um einen erfindungsgemäßen Verifizierlesevorgang zu erklären, der nach einem Löschvorgang durchgeführt wird. Das Verfahren gemäß dem Flussdiagramm 1500 kann z.B. von der Schaltung aus 3 ausgeführt werden.
  • Entsprechend einem Schritt 1510 werden Daten aus einer ersten Speicherzelle durch ein erstes Register des Seitenpuffers entladen.
  • Entsprechend einem weiteren Schritt 1520 werden die im ersten Register des Seitenpuffers gespeicherten Daten durch ein zweites Register entladen.
  • Entsprechend einem optionalen Schritt 1530 werden die im ersten Register gespeicherten Daten z.B. durch den Transistor 186 im Vergleich zum Zustand der Speicherzelle auf „richtig" oder „falsch" geprüft.
  • Unter Bezugnahme auf die 16 und 17 wird nun ein Löschverfahren für den Baustein aus 3 beschrieben. 16 zeigt Befehlssignale, die an die Schaltung aus 5 angelegt werden können. Die horizontale Achse ist in sieben Zeitsegmente aufgeteilt, die mit 1, 2,..., 7 bezeichnet sind.
  • 17 zeigt, wie Daten als Reaktion auf die Befehlssignale aus 16 in der Schaltung aus 5 gelöscht werden. Auf 17 wird gemeinsam mit 16 Bezug genommen, wobei auf die Zeitsegmente aus 16 verwiesen wird.
  • Während der Zeitsegmente 1 und 2 wird ein Löschauslösebefehl empfangen. Während des Zeitsegments 3 werden die Bitleitungen BLe, BLo zum Entladen auf Masse gelegt. Während des Zeitsegments 4 wird der Verifizierungslesevorgang für eine erste Zelle durchgeführt. Während des Zeitsegments 5 wird ein Verifizierungslesevorgang für eine zweite Zelle durchgeführt.
  • Während des Zeitsegments 6 werden Daten durch das erste Register entladen. Die Daten umfassen Daten aus einer Speicherzelle und auch Daten aus dem Hauptregister 150 und aus dem Nebenregister 170 des Seitenpuffers. Während des Zeitsegments 7 wird eine verdrahtete ODER-Funktion ausgeführt und es werden Daten vom Knoten B des Hauptregisters 150 entladen.
  • Die Erfindung bietet den Vorteil, dass auch bei einer Vergrößerung der Seitengröße die Programmierzeit bzw. die Informationsspeicherzeit des Speichers nicht oder nur leicht erhöht wird. Zusätzlich erhöht sich die Zeitdauer zum Laden von Informationen in die Seitenpufferschaltung proportional zur Vergrößerung der Seite.
  • Unter Bezugnahme auf die 18, 19, 20, 21 werden Beispiele beschrieben, wie große Datenvolumen in den Speichern behandelt werden. Dadurch wird die Effektivität der Erfindung verdeutlicht.
  • 18 veranschaulicht anhand von zwei Fällen A und B, wie große Speichervolumina für die Kapazität eines Speicherbausteins gezählt werden.
  • Ein dreidimensionaler Block veranschaulicht die gesamte Speicherkapazität des Bausteins. Der dreidimensionale Block kann als Stapel von Einzelblöcken und die Einzelblöcke können als Stapel von Seiten angesehen werden. Jede Seite und damit auch jeder Einzelblock ist ein Byte (1B) breit. Ein Byte entspricht acht Bits, die mit I/O0 bis I/O7 bezeichnet sind.
  • Im Fall A i st eine Seite (52 + 16) 528 Byte lang. Unter der Voraussetzung, dass ein Einzelblock 32 Seiten umfasst, bildet eine Kapazität von 2048 Einzelblöcken einen Baustein mit 264 MBit.
  • Im Fall B ist es durch die Erfindung möglich, dass eine Seite (2048 + 64) 2112 Byte lang ist. Unter der Voraussetzung, dass ein Einzelblock vierundsechzig Seiten umfasst, bildet eine Kapazität von 1024 Einzelblöcken einen Speicherbaustein von 1 GBit.
  • 19 zeigt verschiedene Entwurfsmöglichkeiten für Speicherbausteine, einschließlich der Entwürfe für die Bausteine A und B aus 18.
  • 20 zeigt, wie ein Block aus zweiunddreißig Seiten, wie der Baustein A aus 18, zu einem Block mit vierundsechzig Seiten, wie der Baustein B aus 18, durch Bestimmung von Daten von aufeinander folgenden Seiten als „gerade" und „ungerade" rekonfiguriert werden kann.
  • Die Erfindung erreicht schnellere Ladezeiten als der Stand der Technik. Dies wird durch folgendes Beispiel veranschaulicht: Angenommen: T1 = Ladezeit von 1B = 1 μs
    F2 = 1 Seite (für zwei Fälle von 528 B und 2112 B)
    T3 = Programmierzeit = 200 μs
    F4 = 1 Block (hier zweiunddreißig Seiten)
  • Dann wird die vom aus dem Stand der Technik bekannten Baustein benötigte Zeitdauer für eine Sequenz von Datenladevorgang, Programmiervorgang, Datenladevorgang, Programmiervorgang usw. durch folgende Gleichung 1 bestimmt: Gesamtzeit (Stand der Technik) = [(T1 ∙ F2) + T3]∙ F4 (1)
  • D.h. es ergibt sich für einen Baustein mit 528 B eine Gesamtzeit von 8089,6 μs und für einen Baustein von 2112 B eine Gesamtzeit von 13158,4 μs. Entsprechend ist es nicht möglich, ein großes Informationsvolumen in einer kurzen Zeit in den Seitenpuffer zu laden, wodurch sich die Infomationsspeichercharakteristik verschlechtert.
  • Wie aus 21 ersichtlich ist, werden durch die Erfindung Daten effektiver geladen und programmiert. Die Gesamtzeit ergibt sich aus folgender Gleichung 2: Gesamtzeit (Erfindung) = (T1 ∙ F2) + (T3 ∙ F4) (2)
  • Dies ergibt für einen Baustein mit 2112 B eine Gesamtzeit von 6611,2 μs. Dies entspricht etwa der Hälfte der vergleichbaren Gesamtzeit aus Gleichung 1. Dadurch können nun Seitenpufferschaltungen mit einem großen Volumen, beispielsweise über 2048 B, benutzt werden.
  • Die 24 bis 29 beziehen sich auf ein anderes erfindungsgemäßes Ausführungsbeispiel, das nachfolgend im Detail beschrieben wird.
  • 24 zeigt ein Schaltbild eines Speicherzellenfeldes 100 in einem NAND-Flash-Speicherbaustein. Das Speicherzellenfeld 100 umfasst eine Mehrzahl von Ketten, die eine Mehrzahl von Speicherzellen umfassen. Jede der Ketten ist mit einer Bitleitung verbunden. Die Ketten sind parallel mit einer gemeinsamen Sourceleitung CSL verbunden. Die gemeinsame Sourceleitung CSL ist mit Masse verbunden.
  • In diesem NAND-Flash-Speicherbaustein werden alle mit einer Wortleitung verbundenen Speicherzellen gleichzeitig programmiert. In anderen Worten ausgedrückt, es werden alle Speicherzellen MC1 entsprechend dem Zustand der Bitleitung programmiert, wenn die Wortleitung WL1 freigeschaltet wird. Ist der Zustand der Bitleitung „0", dann werden die Speicherzellen programmiert. Ist der Zustand der Bitleitung „1 ", dann werden die Speicherzellen nicht programmiert.
  • Danach werden während eines Programmierverifizierungsvorgangs die Zustände der Speicherzellen in einem Datenknoten zwischengespeichert, beispielsweise im Knoten N3 des Zwischenspeichers LATCH2 aus 26. Ist der Zustand der Bitleitung „0", dann wurden nicht alle Speicherzellen im ersten Programmierschritt programmiert.
  • Normalerweise sind die Zellen nach mehreren Schritten des Programmiervorgangs erfolgreich programmiert. Da die Ankoppelverhältnisse der einzelnen Speicherzellen sich durch Toleranzen beim Herstellungsprozess unterscheiden können, werden nicht alle zu programmierenden Speicherzellen notwendigerweise während eines einzigen Zyklus oder Schritts des Programmiervorgangs programmiert, auch wenn die Bitleitung den Programmierzustand „0" hat. Allgemein werden vor dem Programmiervorgang alle Speicherzellen eines NAND-Flash-Speicherbausteins gelöscht. Entsprechend haben alle Speicherzellen eine negative Schwellwertspannung. Nach mehreren Programmierschritten auf der ersten Seite gehen alle Speicherzellen auf eine positive Schwellwertspannung, die über einer Verifizierungsspannung liegt. Bei einer gegebenen Seite mit einer Mehrzahl von Speicherzellen werden, wenn die erste Seite den ersten Programmierschritt beendet hat, während eines Programmierverifizierungsvorgangs alle Speicherzellen daraufhin über prüft, ob ihre Schwellwertspannung unter der Verifizierungsspannung liegt oder nicht. Die Verifizierungsspannung ist in 25 dargestellt. Hierbei liegen die meisten der Speicherzellen aus den oben genannten Gründen typischerweise unterhalb des Bereichs der Verifizierungsspannung, auch wenn ein Teil der Speicherzellen erfolgreich mit dem Wert „0" programmiert wurden.
  • Unter Bezugnahme auf 24 steigt während des Programmierverifizierungsvorgangs der Spannungspegel der gemeinsamen Sourceleitung CSL wegen Widerständen R0, R1, R2,..., Rm und Strömen Ic0, Ic1, Ic2, ..., Icm an. Dies ergibt sich aus dem Ohmschen Gesetz U = 1 ∙ R. Dem Fachmann ist verständlich, dass die Widerstände R0, R1, R2,..., Rm parasitäre Widerstände der gemeinsamen Sourceleitung repräsentieren und die Ströme Ic0, Ic1, Ic2,..., Icm diejenigen Ströme repräsentieren, die von jeder Bitleitung zur gemeinsamen Sourceleitung fließen. Diese Ströme fließen durch Zellen, die im gelöschten Zustand verblieben sind oder die nicht vollständig programmiert sind.
  • Daraus resultiert, dass der Spannungspegel der gemeinsamen Sourceleitung CSL wegen des Stromflusses durch die Ketten ansteigt. Diese Fluktuation des Spannungspegels der gemeinsamen Sourceleitung CSL wird auch als CSL-Rauschen bezeichnet.
  • Dieses Phänomen tritt wegen des Zustands des Speicherbausteins nach dem ersten Programmierschritt leichter auf. Nach einigen Programmierschritten ist das Phänomen hingegen minimiert, weil der Stromfluss durch die Speicherzellen minimal ist.
  • Unter Bezugnahme auf 25 setzt der Zwischenspeicher LATCH2 während des Programmierverifizierungsvorgangs den Knoten N3 wegen des CSL-Rauschens auf den Programmierzustand „1", auch wenn die Schwellwertspannung der Speicherzelle aktuell unterhalb des Pegels der Verifizierungsspannung liegt. Daraus resultiert, dass die nicht ausreichend programmierte Speicherzelle fälschlicherweise und irreführend als ausreichend bzw. erfolgreich programmierte Speicherzelle gekennzeichnet wird.
  • Hat beispielsweise die Speicherzelle MCO nach dem ersten Programmierschritt eine Schwellwertspannung von 0,3 V und der Pegel auf der gemeinsamen Sourceleitung CSL ist 0,7 V, dann geht die Schwellwertspannung der Speicherzelle MCO während des Programmierverifizierungsvorgangs auf 0,7 V. Hat die Verifizierungsspannung einen Wert von 0,7 V, dann wird die Speicherzelle MCO im Seitenpuffer als programmierte Speicherzelle gekennzeichnet. Entsprechend geht der Knoten N3 des Zwischenspeichers LATCH2 auf den Zustand „1 ".
  • In anderen Worten ausgedrückt, der Knoten N3 des Zwischenspeichers LATCH2 ist auf dem hohen Zustand „1", obwohl die Speicherzelle MCO aus 24 nicht ausreichend programmiert ist. Wird die Speicherzelle im zweiten Schritt programmiert, dann wird die Schwellwertspannung der Speicherzelle MCO mit dem Wert 0,3 V nicht verändert, weil der Knoten N3 des Zwischenspeichers LATCH2 auf seinem Zustand „1" verbleibt. Es ist eine Absicht der Erfindung, dieses Problem zu lösen.
  • Eine weitere Absicht der Erfindung ist es, Speicherzellen, die nicht programmiert werden sollen, in einen Programmiersperrzustand zu versetzen, und Speicherzellen, die programmiert werden sollen, erneut zu programmieren, auch wenn fälschlicherweise während des Programmierverifizierungsvorgangs angezeigt wird, dass die Speicherzelle einen programmierten Zustand angenommen hat.
  • 26 veranschaulicht die vorliegende Erfindung durch eine schematische Darstellung. Wie aus 26 ersichtlich ist, umfasst das erfindungsgemäße Ausführungsbeispiel eine Speicherschaltung und eine Rückspeicherschaltung, wie sie in der älteren Anmeldung (US-Anmeldenummer 10/013191) nicht dargestellt ist.
  • Unter Bezugnahme auf 26 und 27 wird dieses Beispiel der vorliegenden Erfindung wie folgt erklärt. Wie aus 26 ersichtlich ist, umfasst ein Seitenpuffer einen ersten Abtastverstärker 1, einen zweiten Abtastverstärker 2, eine Richtig/Falsch-Überprüfungsschaltung, eine Speicherschaltung und eine Rückspeicherschaltung. Dem Fachmann ist ersichtlich, dass der Abtastverstärker 1 bzw. 2 in der älteren Anmeldung als Register bezeichnet ist.
  • Im Schritt F1 im Flussdiagramm aus 27 werden Daten, die programmiert werden sollen, und Daten, die programmiergesperrt werden sollen, in einen Knoten N4 eines Datenregisters LATCH1 geladen. Die zu programmierenden Daten haben einen Wert „0", d.h. Massepotential, und die programmiergesperrten Daten haben einen Wert „1", d.h. das Potential der Versorgungsspannung VDD.
  • Im Schritt F2 aus 27 werden die Daten mit dem Wert „0" und dem Wert „1" zu einem Knoten N_DATA entladen. Vor dem Schritt F2 wird der Knoten N_DATA entsprechend einem Signal PRE auf den Versorgungsspannungspegel VDD vorgeladen.
  • Im Schritt F3 werden die Daten am Knoten N4 durch einen Transistor TR12 zum Knoten N3 eines weiteren Datenregisters LATCH2 entladen. Der Phasenzustand der Daten am Knoten N3 ist der gleiche wie der Phasenzustand der Daten am Knoten N4 und ist invertiert zum Phasenzustand der Daten am Knoten N_DATA in der Speicherschaltung.
  • Im Schritt F4 werden die Speicherzellen entsprechend dem Zustand am Knoten N3 des weiteren Datenregisters LATCH2 programmiert. Ist der Zustand am Knoten N3 „0", dann wird die betreffende Speicherzelle pro grammiert. Ist der Zustand am Knoten N3 „1 ", dann wird die Speicherzelle nicht programmiert. Der Programmierzustand bedeutet, dass die Schwellwertspannung des Speichers auf einen Pegel über der Verifizierungsspannung geht, wobei die Verifizierungsspannung einen Zwischenpegel zwischen der Schwellwertspannung einer programmierten Speicherzelle und einer gelöschten Speicherzelle hat.
  • Im Schritt F5 wird der Knoten N3 entsprechend dem Zustand der Speicherschaltung zurückgespeichert. Ist der Zustand am Knoten N_DATA „1 ", dann wird der Knoten N3 auf den Wert „0" zurückgesetzt. Ist der Zustand am Knoten N_DATA „0", dann behält der Knoten N3 seine vorherigen Daten.
  • Im Schritt F6 wird der Programmierverifizierungsvorgang durchgeführt. In einem ersten Programmierverifizierleseschritt wird eine nicht ausreichend programmierte Speicherzelle im Datenregister LATCH2 als eine programmierte Zelle angezeigt. Aber nach mehreren Programmierschritten wird die Speicherzelle als Zelle angezeigt, die nicht programmiert ist, weil das CSL-Rauschen reduziert ist. Da der Knoten N3 entsprechend dem Zustand in der Speicherschaltung auf den Wert „0" zurückgesetzt ist, wird die nicht ausreichend programmierte Speicherzelle während des nächsten Programmierschritts programmiert.
  • Im Schritt F7 wird der Zustand des Knotens N3 im Datenregister LATCH2 in der Richtig/Falsch-Überprüfungsschaltung überprüft. Ist der Zustand am Knoten N3 „1 ", dann ist der Programmiervorgang beendet. Wenn nicht, dann kehrt das Verfahren zum Schritt F4 zurück.
  • 28 zeigt ein Zeitablaufdiagramm des erfindungsgemäßen Programmier- und Verifizierverfahrens. Die Schritte F1 bis F7 sind entlang der horizontalen Achse aufgetragen, während die verschiedenen Steuer- und Datensignale entlang der vertikalen Achse aufgetragen sind. Die Steuersignale umfassen Signale eines X-Decoders wie SSL, ausgewählte Wortleitung W/L (Sel.), nicht ausgewählte Wortleitung W/L, GSL und gemeinsame Sourceleitung CSL. Sie umfassen ebenfalls die Signale des Seitenpuffers wie Versorgungsspannung VIRPWR, Spannung einer geraden Bitleitung VBLe, Spannung einer ungeraden Bitleitung VBLo, Verschiebespannung einer geraden Bitleitung BLSHFe, Verschiebespannung einer ungeraden Bitleitung BLSHFo, Gattersteuersignal PBLCHM, PBLCHC, PLOAD, PBset, PDUMP1, ausgewählte Bitleitung BLSLT, Dateneingang DI, invertierter Dateneingang nDI, Vorladung PRE, RESET, PDUMP2 und DATA LINE. Diese Signale betreffen bekannte Signale oder sind in der o.g. älteren Anmeldung beschrieben.
  • Wie aus 28 ersichtlich, eilt entsprechend der Erfindung das Signal PDUMP2 aus Schritt F2 dem Signal PDUMP1 aus Schritt 3 vor, so dass der vorherige Zustand am Knoten N3 des Datenregisters LATCH2 temporär gespeichert wird, um den Zustand am Knoten N3 für den Fall wiederherzustellen, dass das Bit nochmals durch einen Rücksprung zum Schritt 4 programmiert werden muss, wie oben beschrieben ist.
  • Tabelle 1 zeigt typische Spannungswerte für die Programmier- und Verifiziervorgänge zum Programmieren der hier beschriebenen Speicherbausteine.
  • Figure 00310001
    Tabelle 1
  • Die Wortleitungsspannung nimmt mit der programmierten Spannung schrittweise zu, wobei sich folgender Ablauf einstellt:
    15,5 V → Verifizieren → 16 V → Verifizieren → 16,5 V → ... usw.
  • In Verbindung mit einem erfindungsgemäßen Ausführungsbeispiel ist die maximale Anzahl der Schritte bzw. die Anzahl der Perioden gleich zwölf und das Schrittspannungsinkrement beträgt 0,5 V/Schritt. Selbstverständlich können auch eine andere maximale Anzahl von Schritten und andere Werte für die Schrittspannung gewählt werden. In der Regel wird der Programmiervorgang innerhalb von fünf oder sechs Schritten abgeschlossen, so dass die Maximalzahl nicht erreicht wird.
  • 29 zeigt einen Kurvenverlauf einer Spannungsverteilung über eine Mehrzahl von Speicherzellen nach einem erfindungsgemäßen Programmiervorgang. Wie im Gegensatz zur 25 ersichtlich ist, steigt beim erfindungsgemäßen Programmierverfahren von 29 die Anzahl der erfolgreich programmierten Bits signifikant an, indem alle oder nahezu alle mit dem Datenwert „0" programmierten Zellen beim Programmieren effektiv auf eine höhere Schwellwertspannung angehoben werden, die über der Verifizierungsspannung liegt. Dies wird durch das Fehlen jeglicher Überlappung zwischen den mit dem Datenwert „0" programmierten Bits, die durch die Glockenkurve auf der rechten Seite des Kurvenverlaufs repräsentiert werden, und dem Pegel der Verifizierungsspannung verdeutlicht, der durch eine gestrichelte Linie repräsentiert wird.

Claims (18)

  1. Nichtflüchtiger Speicherbaustein mit – einem Speicherzellenfeld (110) zum Speichern von Daten, – einer Y-Gatterschaltung (130) zum gesteuerten Durchleiten von in einer jeweiligen Gruppe der Speicherzellen gespeicherten Daten, – einem Seitenpuffer (120), der über einen Abtastknoten (N1) zwischen dem Speicherzellenfeld (110) und der Y-Gatterschaltung (130) eingeschleift ist und einen ersten Abtastverstärker und einen zweiten Abtastverstärker umfasst, und – einer Speicherschaltung zum Speichern von Daten des ersten Abtastverstärkers in Abhängigkeit von einem Speichersignal, dadurch gekennzeichnet, dass – der erste Abtastverstärker ein erstes Datenregister (LATCH1) und der zweite Abtastverstärker ein zweites Datenregister (LATCH2) umfasst, wobei das zweite Datenregister (LATCH2) gemeinsam mit dem ersten Datenregister (LATSCH1) funktionswirksam mit dem Abtastknoten (N1) gekoppelt ist.
  2. Nichtflüchtiger Speicherbaustein nach Anspruch 1, gekennzeichnet durch eine Richtig/Falsch-Überprüfungsschaltung, die funktionswirksam mit dem zweiten Abtastverstärker gekoppelt ist und ein Signal erzeugt, das anzeigt, ob eine Speicherzelle des Speicherzellenfelds (110) erfolgreich programmiert wurde.
  3. Nichtflüchtiger Speicherbaustein nach Anspruch 1 oder 2, gekennzeichnet durch eine Rückspeicherschaltung, die funktionswirksam zwischen den zweiten Abtastverstärker und der Speicherschaltung eingeschleift ist, um den Inhalt des zweiten Datenregisters (LATCH2) entsprechend dem Inhalt der Speicherschaltung in Ab hängigkeit von einem Zurückspeichersignal (RESTORE) zurückzusetzen.
  4. Nichtflüchtiger Speicherbaustein nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass die Speicherschaltung einen ersten Transistor (TR19) umfasst, dessen Gateanschluß vom Speichersignal getrieben wird, dessen Sourceanschluß oder Drainanschluß mit dem ersten Datenregister (LATCH1) verbunden ist und dessen verbleibender Drainanschluß oder Sourceanschluß mit einem Sourceanschluß oder Drainanschluß eines zweiten Transistors (TR16) an einem Datenknoten (N_DATA) verbunden ist, wobei der verbleibende Drainanschluß oder Sourceanschluß des zweiten Transistors (TR16) mit einer Referenzspannung verbunden ist und dessen Gateanschluß von einem Vorladesignal (PRE) getrieben wird und wobei der Datenknoten (N_DATA) ein Ausgang der Speicherschaltung ist.
  5. Nichtflüchtiger Speicherbaustein nach einem der Ansprüche 2 bis 4, dadurch gekennzeichnet, dass die Richtig/Falsch-Überprüfungsschaltung einen ersten Transistor (TR15) umfasst, von dem ein Gateanschluß mit dem zweiten Datenregister (LATCH2) verbunden ist und ein zugehöriger Sourceanschluß oder Drainanschluß mit einer Referenzspannung verbunden ist und ein verbleibender Drainanschluß oder Sourceanschluß mit einem invertierten Überprüfungssignal verbunden ist.
  6. Nichtflüchtiger Speicherbaustein nach einem der Ansprüche 3 bis 5, dadurch gekennzeichnet, dass die Rückspeicherschaltung einen ersten Transistor (TR18) umfasst, dessen Sourceanschluß oder Drainanschluß mit einem Ausgang des zweiten Datenregisters (LATCH2) verbunden ist und dessen verbleibender Drainanschluß oder Sourceanschluß mit einem Sourceanschluß oder Drainan schluß eines zweiten Transistors (TR17) verbunden ist, dessen verbleibender Drainanschluß oder Sourceanschluß mit einer Referenzspannung verbunden ist, wobei ein Gateanschluß des ersten Transistors vom Zurückspeichersignal (RESTORE) getrieben wird.
  7. Nichtflüchtiger Speicherbaustein nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass das erste Datenregister (LATCH1) mit dem zweiten Datenregister (LATCH2) über einen ersten Transistor (TR12) verbunden ist, dessen Gateanschluß durch ein erstes Entladesignal (PDUMP1) getrieben wird, wobei das zweite Datenregister (LATCH2) benutzt wird, um eine Speicherzelle in der Speicherpufferspeicherschaltung zu programmieren, und wobei das zweite Datenregister (LATCH2) nach einer solchen Programmierung mit den in der Speicherschaltung gespeicherten Daten zurückgeladen wird.
  8. Nichtflüchtiger Speicherbaustein nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass das Speicherzellenfeld aus nicht flüchtigen Speicherzellen aufgebaut ist und die Speicherschaltung invertierte Daten des ersten Datenregisters (LATCH1) speichert.
  9. Programmiervorrichtung für einen Speicherbaustein mit – einem Cache-Datenregister, – einem Hauptdatenregister, in das Daten aus dem Cache-Datenregister zum Programmieren gespeichert werden, – einer Speicherschaltung, in die Daten aus dem Cache-Datenregister zum Verifizieren gespeichert werden, und – einer Richtig/Falsch-Überprüfungsschaltung zum Bestimmen, ob die Daten aus dem Hauptdatenregister erfolgreich programmiert sind, dadurch gekennzeichnet, dass – ausgewählte Speicherzellen programmiert werden und nach dem Programmiervorgang ein erfolgreiches Programmieren verifiziert wird und im Falle eines nicht erfolgreichen Programmierens von einer oder mehreren der ausgewählten Speicherzellen der Programmiervorgang mit einer schrittweise erhöhten Programmierspannung wiederholt wird, bis eine erfolgreiche Programmierung aller zu programmierenden Speicherzellen festgestellt wird.
  10. Programmiervorrichtung nach Anspruch 9, gekennzeichnet durch eine Rückspeicherschaltung, die den Inhalt des Hauptdatenregisters entsprechend dem Inhalt der Speicherschaltung zurücksetzt.
  11. Programmiervorrichtung nach Anspruch 9 oder 10, dadurch gekennzeichnet, dass die Speicherschaltung einen ersten Transistor umfasst, dessen Gateanschluß vom Speichersignal getrieben wird, dessen Sourceanschluß oder Drainanschluß mit einem Ausgang des Cache-Datenregister verbunden ist und dessen verbleibender Drainanschluß oder Sourceanschluß mit einem Sourceanschluß oder Drainanschluß eines zweiten Transistors an einem Datenknoten verbunden ist, wobei der verbleibende Drainanschluß oder Sourceanschluß des zweiten Transistors mit einer Referenzspannung verbunden ist und dessen Gateanschluß von einem Vorladesignal getrieben wird und wobei der Datenknoten ein Ausgang der Speicherschaltung ist, auf den die Richtig/Falsch-Überprüfungsschaltung reagiert.
  12. Programmiervorrichtung nach einem der Ansprüche 9 bis 11, dadurch gekennzeichnet, dass die Richtig/Falsch-Überprüfungsschaltung einen ersten Transistor umfasst, von dem ein Gateanschluß mit dem Hauptdatenregister verbunden ist und ein Sourceanschluß oder Drainanschluß mit einer Referenzspannung verbunden ist und ein verbleibender Drainanschluß oder Sour ceanschluß mit einem invertierten Überprüfungssignal verbunden ist.
  13. Programmiervorrichtung nach einem der Ansprüche 9 bis 12, dadurch gekennzeichnet, dass die Rückspeicherschaltung einen ersten Transistor umfasst, dessen Sourceanschluß oder Drainanschluß mit einem Ausgang des Hauptdatenregisters verbunden ist und dessen verbleibender Drainanschluß oder Sourceanschluß mit einem Sourceanschluß oder Drainanschluß eines zweiten Transistors verbunden ist, dessen verbleibender Drainanschluß oder Sourceanschluß mit einer Referenzspannung verbunden ist, wobei ein Gateanschluß des ersten Transistors von einem Zurückspeichersignal getrieben wird.
  14. Programmiervorrichtung nach einem der Ansprüche 9 bis 13, dadurch gekennzeichnet, dass das Cache-Datenregister mit dem Hauptdatenregister über einen ersten Transistor verbunden ist, dessen Gateanschluß durch ein erstes Entladesignal getrieben wird, wobei ein Ausgang des Hauptdatenregisters benutzt wird, um eine Speicherzelle in der Speicherpufferspeicherschaltung zu programmieren, und wobei das Hauptdatenregister nach einer solchen Programmierung mit den in der Speicherschaltung gespeicherten Daten zurückgeladen wird.
  15. Programmierverfahren für einen nichtflüchtigen Speicherbaustein, gekennzeichnet durch folgende Schritte: – Speichern von Daten in einem ersten Datenregister (LATCH1), – Übertragen der invertierten Daten in eine Speicherschaltung, – Entladen der Daten vom ersten Datenregister (LATCH1) in ein zweites Datenregister (LATCH2), – Programmieren einer jeweiligen Speicherzelle entsprechend den Daten im zweiten Datenregister (LATCH2), – Verifizieren der Speicherzellen bezüglich Speichern des Zustandes der Speicherzellen des zweiten Datenregisters (LATCH2) und – Überprüfen des zweiten Datenregisters (LATCH2) durch eine Richtig/Falsch-Überprüfungsschaltung, ob die Speicherzelle programmiert ist oder nicht.
  16. Programmierverfahren nach Anspruch 15, dadurch gekennzeichnet, dass nach der Programmierung der Inhalt des zweiten Datenregisters (LATCH2) entsprechend den invertierten Daten der Speicherschaltung zurückgesetzt wird.
  17. Programmierverfahren nach Anspruch 16, dadurch gekennzeichnet, dass nach dem Zurücksetzen die Speicherzelle entsprechend den Daten im zweiten Datenregister (LATCH2) erneut programmiert wird.
  18. Programmierverfahren nach Anspruch 17, dadurch gekennzeichnet, dass der Spannungspegel für die erneute Programmierung höher ist als der Spannungspegel für die vorherige Programmierung.
DE10344021A 2002-12-09 2003-09-16 Nichtflüchtiger Speicherbaustein, Programmiervorrichtung und Programmierverfahren Expired - Fee Related DE10344021B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US315897 1981-10-28
US10/315,897 US7042770B2 (en) 2001-07-23 2002-12-09 Memory devices with page buffer having dual registers and method of using the same

Publications (2)

Publication Number Publication Date
DE10344021A1 true DE10344021A1 (de) 2004-07-15
DE10344021B4 DE10344021B4 (de) 2008-01-17

Family

ID=32592867

Family Applications (1)

Application Number Title Priority Date Filing Date
DE10344021A Expired - Fee Related DE10344021B4 (de) 2002-12-09 2003-09-16 Nichtflüchtiger Speicherbaustein, Programmiervorrichtung und Programmierverfahren

Country Status (5)

Country Link
US (5) US7042770B2 (de)
JP (1) JP2004192780A (de)
KR (1) KR100553680B1 (de)
CN (1) CN100383892C (de)
DE (1) DE10344021B4 (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1748443A1 (de) * 2005-07-28 2007-01-31 STMicroelectronics S.r.l. Halbleiterspeicher und sein Seitenpufferspeicher mit verbessertem Layout

Families Citing this family (110)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7042770B2 (en) 2001-07-23 2006-05-09 Samsung Electronics Co., Ltd. Memory devices with page buffer having dual registers and method of using the same
KR100514415B1 (ko) * 2003-01-22 2005-09-09 주식회사 하이닉스반도체 낸드 플래시 메모리의 페이지 버퍼
JP2004310812A (ja) * 2003-04-02 2004-11-04 Renesas Technology Corp 半導体メモリ
US7392436B2 (en) * 2003-05-08 2008-06-24 Micron Technology, Inc. Program failure recovery
GB2429315B (en) * 2004-05-12 2008-03-19 Spansion Llc Semiconductor device and its control method
KR100630535B1 (ko) * 2004-03-23 2006-09-29 에스티마이크로일렉트로닉스 엔.브이. 멀티 레벨 낸드 플래시 메모리 셀의 독출 방법 및 회로
KR100626371B1 (ko) * 2004-03-30 2006-09-20 삼성전자주식회사 캐쉬 읽기 동작을 수행하는 비휘발성 메모리 장치, 그것을포함한 메모리 시스템, 그리고 캐쉬 읽기 방법
KR100575336B1 (ko) * 2004-04-20 2006-05-02 에스티마이크로일렉트로닉스 엔.브이. 듀얼 레지스터를 갖는 페이지 버퍼, 이를 구비한 반도체메모리 장치 및 그의 프로그램 방법
KR100635202B1 (ko) 2004-05-14 2006-10-16 에스티마이크로일렉트로닉스 엔.브이. 듀얼 레지스터를 갖는 페이지 버퍼의 제어방법 및 그제어회로
EP1598831B1 (de) * 2004-05-20 2007-11-21 STMicroelectronics S.r.l. Verbesserter Seitenspeicher für eine programmierbare Speichervorrichtung
KR100567912B1 (ko) * 2004-05-28 2006-04-05 주식회사 하이닉스반도체 플래시 메모리 장치의 페이지 버퍼 및 이를 이용한 데이터프로그램 방법
KR100621628B1 (ko) * 2004-05-31 2006-09-19 삼성전자주식회사 비휘발성 기억 셀 및 그 형성 방법
EP1610343B1 (de) * 2004-06-24 2007-12-19 STMicroelectronics S.r.l. Verbesserter Seitenspeicher für eine programmierbare Speichervorrichtung
KR100645043B1 (ko) * 2004-09-08 2006-11-10 삼성전자주식회사 테스트용 버퍼를 구비한 불휘발성 메모리 장치 및 그것의테스트 방법
JP2006107546A (ja) * 2004-09-30 2006-04-20 Toshiba Corp 不揮発性半導体記憶装置及びその動作方法
US7242620B2 (en) * 2004-10-05 2007-07-10 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and an operation method thereof
US7379333B2 (en) * 2004-10-28 2008-05-27 Samsung Electronics Co., Ltd. Page-buffer and non-volatile semiconductor memory including page buffer
KR100642911B1 (ko) * 2004-11-30 2006-11-08 주식회사 하이닉스반도체 페이지 버퍼 및 이를 이용한 플래쉬 메모리 소자의 검증방법
KR100576485B1 (ko) * 2004-12-06 2006-05-10 주식회사 하이닉스반도체 플래쉬 메모리 소자의 프로그램 검증 방법
KR100666171B1 (ko) 2005-01-10 2007-01-09 삼성전자주식회사 로드 프리 타입의 와이어드 오어 구조를 가지는 불휘발성반도체 메모리 장치와, 이에 대한 구동방법
KR100567158B1 (ko) * 2005-01-10 2006-04-03 삼성전자주식회사 캐쉬기능을 가지는 와이어드 오어 타입의 페이지 버퍼 및이를 포함하는 불휘발성 반도체 메모리 장치, 그리고,이를 이용한 프로그램 방법
KR100666170B1 (ko) 2005-01-17 2007-01-09 삼성전자주식회사 결함 페이지 버퍼로부터의 데이터 전송이 차단되는와이어드 오어 구조의 불휘발성 반도체 메모리 장치
KR100672149B1 (ko) * 2005-02-17 2007-01-19 주식회사 하이닉스반도체 불휘발성 메모리 장치의 페이지 버퍼 동작 방법
KR100672148B1 (ko) * 2005-02-17 2007-01-19 주식회사 하이닉스반도체 불휘발성 메모리 장치 및 그것의 페이지 버퍼 동작 방법
KR100672122B1 (ko) * 2005-03-10 2007-01-19 주식회사 하이닉스반도체 소비 전력이 감소된 플래시 메모리 장치의 페이지 버퍼 회로
KR100685532B1 (ko) * 2005-03-15 2007-02-22 주식회사 하이닉스반도체 독출속도를 향상시키기 위한 버퍼 메모리를 갖는 불휘발성메모리 장치
KR100680478B1 (ko) * 2005-03-22 2007-02-08 주식회사 하이닉스반도체 면적이 감소된 플래시 메모리 장치와 그 액세스 제어 방법
KR100723772B1 (ko) * 2005-03-28 2007-05-30 주식회사 하이닉스반도체 개선된 프로그램 동작 성능을 가지는 플래쉬 메모리 소자의페이지 버퍼 및 그것의 프로그램 동작 제어 방법
KR100680484B1 (ko) * 2005-03-30 2007-02-08 주식회사 하이닉스반도체 개선된 독출 동작 기능을 가지는 플래시 메모리 장치의페이지 버퍼 회로 및 그 독출 동작 제어 방법
KR100680486B1 (ko) * 2005-03-30 2007-02-08 주식회사 하이닉스반도체 향상된 동작 성능을 가지는 플래시 메모리 장치의 페이지버퍼 회로 및 그 독출 및 프로그램 동작 제어 방법
JP4896011B2 (ja) * 2005-03-31 2012-03-14 スパンション エルエルシー 半導体装置及びその制御方法
US7099202B1 (en) * 2005-04-08 2006-08-29 Atmel Corporation Y-mux splitting scheme
JP4874566B2 (ja) * 2005-04-11 2012-02-15 株式会社東芝 半導体記憶装置
KR100600301B1 (ko) * 2005-05-25 2006-07-13 주식회사 하이닉스반도체 면적이 감소된 페이지 버퍼 회로와, 이를 포함하는 플래시메모리 장치 및 그 프로그램 동작 방법
KR100673703B1 (ko) * 2005-06-14 2007-01-24 주식회사 하이닉스반도체 멀티 레벨 셀들을 포함하는 플래시 메모리 장치의 카피백동작 제어 방법
KR100694967B1 (ko) * 2005-06-29 2007-03-14 주식회사 하이닉스반도체 프로그램 동작시 에러 발생 비율을 감소시키는 플래시메모리 장치 및 그 프로그램 동작 제어 방법
KR100634457B1 (ko) * 2005-07-04 2006-10-16 삼성전자주식회사 단일의 페이지 버퍼 구조로 멀티-비트 및 단일-비트프로그램 동작을 수행하는 플래시 메모리 장치
KR100648286B1 (ko) * 2005-07-04 2006-11-23 삼성전자주식회사 단일의 페이지 버퍼 구조로 멀티-비트 및 단일-비트프로그램 동작을 수행하는 플래시 메모리 장치
KR100634458B1 (ko) * 2005-07-04 2006-10-16 삼성전자주식회사 단일의 페이지 버퍼 구조로 멀티-비트 및 단일-비트프로그램 동작을 수행하는 플래시 메모리 장치
KR100721012B1 (ko) * 2005-07-12 2007-05-22 삼성전자주식회사 낸드 플래시 메모리 장치 및 그것의 프로그램 방법
KR100648291B1 (ko) * 2005-07-28 2006-11-23 삼성전자주식회사 단일의 페이지 버퍼 구조로 멀티-비트 및 단일-비트프로그램 동작을 수행하는 플래시 메모리 장치
EP1750278B1 (de) * 2005-07-28 2009-11-11 STMicroelectronics S.r.l. Verfahren zur Programmierung einer Flash-Speichervorrichtung mit vier Zuständen und entsprechender Seitenspeicher
KR100766220B1 (ko) * 2005-08-01 2007-10-10 주식회사 하이닉스반도체 개선된 구조를 가지는 플래시 메모리 장치의 페이지 버퍼회로
KR100833397B1 (ko) * 2005-08-26 2008-05-28 주식회사 하이닉스반도체 데이터 입력 회로 겸용 센싱 회로를 가지는 페이지 버퍼회로
US7362611B2 (en) * 2005-08-30 2008-04-22 Micron Technology, Inc. Non-volatile memory copy back
KR100737914B1 (ko) * 2005-11-10 2007-07-10 삼성전자주식회사 페이지 버퍼 및 그것의 구동 방법, 그리고 이를 구비한불휘발성 메모리 장치
JP4734110B2 (ja) * 2005-12-14 2011-07-27 株式会社東芝 不揮発性半導体記憶装置
KR100693250B1 (ko) * 2005-12-28 2007-03-13 삼성전자주식회사 페이지 버퍼 및 그것의 읽기 방법
DE602006020494D1 (de) * 2005-12-29 2011-04-14 Sandisk Corp Fortgesetzte verifikation bei schreiboperationen in nichtflüchtigen speicher
KR100684909B1 (ko) * 2006-01-24 2007-02-22 삼성전자주식회사 읽기 에러를 방지할 수 있는 플래시 메모리 장치
KR100739254B1 (ko) * 2006-02-08 2007-07-12 주식회사 하이닉스반도체 프로그램 동작의 패일을 감소시키는 플래시 메모리 장치의페이지 버퍼 회로 및 그 프로그램 동작 방법
ITRM20060074A1 (it) * 2006-02-15 2007-08-16 Micron Technology Inc Circuito per dati a latch singolo in un dispositivo di memoria volatile e delle a piu livelli
KR100666186B1 (ko) * 2006-02-17 2007-01-09 삼성전자주식회사 3-레벨 불휘발성 반도체 메모리 장치 및 이에 적용되는페이지 버퍼
US7336543B2 (en) * 2006-02-21 2008-02-26 Elite Semiconductor Memory Technology Inc. Non-volatile memory device with page buffer having dual registers and methods using the same
EP1850347A1 (de) * 2006-04-28 2007-10-31 Deutsche Thomson-Brandt Gmbh Verfahren und Vorrichtung zum Schreiben auf einen Flash-Speicher
JP4983096B2 (ja) * 2006-05-24 2012-07-25 富士通セミコンダクター株式会社 不揮発性半導体記憶装置、不揮発性半導体記憶装置の消去方法および不揮発性半導体記憶装置の試験方法
EP1865513A1 (de) * 2006-06-07 2007-12-12 STMicroelectronics S.r.l. Nichtflüchtige Speichervorrichtung
US7546416B2 (en) * 2006-06-26 2009-06-09 Micron Technology, Inc. Method for substantially uninterrupted cache readout
KR100919156B1 (ko) * 2006-08-24 2009-09-28 삼성전자주식회사 멀티-비트 플래시 메모리 장치 및 그것의 프로그램 방법
KR100805840B1 (ko) * 2006-09-01 2008-02-21 삼성전자주식회사 캐시를 이용한 플래시 메모리 장치 및 그것의 프로그램방법
US7593259B2 (en) * 2006-09-13 2009-09-22 Mosaid Technologies Incorporated Flash multi-level threshold distribution scheme
JP2008077766A (ja) 2006-09-21 2008-04-03 Renesas Technology Corp 半導体装置
KR100769770B1 (ko) * 2006-09-29 2007-10-23 주식회사 하이닉스반도체 메모리 장치의 페이지 버퍼 회로 및 프로그램 방법
JP2008097736A (ja) * 2006-10-13 2008-04-24 Spansion Llc 半導体装置およびその制御方法
US7848141B2 (en) * 2006-10-31 2010-12-07 Hynix Semiconductor Inc. Multi-level cell copyback program method in a non-volatile memory device
KR100776908B1 (ko) * 2006-12-04 2007-11-19 주식회사 하이닉스반도체 플래시 메모리 소자
KR100876082B1 (ko) * 2006-12-07 2008-12-26 삼성전자주식회사 메모리 소자 및 그 형성 방법
KR100794312B1 (ko) * 2006-12-27 2008-01-11 삼성전자주식회사 명령어 자동 처리 유니트를 포함한 메모리 컨트롤러 및그를 포함한 메모리 시스템
KR101194840B1 (ko) * 2006-12-28 2012-10-25 삼성전자주식회사 메모리 셀 프로그래밍 방법 및 반도체 메모리 장치
KR100902008B1 (ko) * 2007-02-09 2009-06-12 삼성전자주식회사 메모리 셀에 멀티 비트 데이터를 저장하는 플래시 메모리를 포함한 메모리 시스템
KR100823175B1 (ko) * 2007-02-27 2008-04-18 삼성전자주식회사 프로그램 성능을 향상시킬 수 있는 플래시 메모리 장치 및그것을 포함한 메모리 시스템
US8809932B2 (en) * 2007-03-26 2014-08-19 Samsung Electronics Co., Ltd. Semiconductor memory device, method of fabricating the same, and devices employing the semiconductor memory device
US7577015B2 (en) * 2007-03-30 2009-08-18 Intel Corporation Memory content inverting to minimize NTBI effects
US7577029B2 (en) * 2007-05-04 2009-08-18 Mosaid Technologies Incorporated Multi-level cell access buffer with dual function
US7808840B2 (en) * 2007-08-22 2010-10-05 Hynix Semiconductor Inc. Method of operating a non-volatile memory device
KR100965067B1 (ko) * 2007-08-22 2010-06-21 주식회사 하이닉스반도체 불휘발성 메모리 소자의 동작 방법
US7924628B2 (en) * 2007-11-14 2011-04-12 Spansion Israel Ltd Operation of a non-volatile memory array
KR101328552B1 (ko) * 2007-11-16 2013-11-13 삼성전자주식회사 비휘발성 기억 소자 및 그 형성 방법
KR101489885B1 (ko) * 2007-11-21 2015-02-06 삼성전자주식회사 개선된 신뢰성을 갖는 트랩형 비휘발성 메모리 장치 및 그동작 방법
US7945825B2 (en) * 2007-11-25 2011-05-17 Spansion Isreal, Ltd Recovery while programming non-volatile memory (NVM)
KR100923821B1 (ko) * 2007-12-24 2009-10-27 주식회사 하이닉스반도체 불휘발성 메모리 장치의 페이지 버퍼 및 그 프로그램 방법
KR101408782B1 (ko) * 2008-02-15 2014-06-19 삼성전자주식회사 반도체 소자 제조 방법
KR101503875B1 (ko) * 2008-03-17 2015-03-25 삼성전자주식회사 단채널 효과를 억제할 수 있는 반도체 장치 및 그 제조방법
KR20090126077A (ko) * 2008-06-03 2009-12-08 삼성전자주식회사 메모리 반도체 장치 및 그 제조 방법
KR101030146B1 (ko) * 2008-08-29 2011-04-18 서울대학교산학협력단 페이지 버퍼를 쓰기 캐시로 이용하는 플래시 기반 저장 장치 및 이용 방법
CN101699560B (zh) * 2009-09-30 2012-12-12 曙光信息产业(北京)有限公司 一种内存控制器及多内存系统
US8218380B2 (en) 2009-10-30 2012-07-10 Apple Inc. Degradation equalization for a memory
US8213243B2 (en) * 2009-12-15 2012-07-03 Sandisk 3D Llc Program cycle skip
US8223525B2 (en) * 2009-12-15 2012-07-17 Sandisk 3D Llc Page register outside array and sense amplifier interface
KR101099911B1 (ko) * 2009-12-17 2011-12-28 주식회사 하이닉스반도체 반도체 메모리 장치 및 그 동작 방법
US20110151571A1 (en) * 2009-12-23 2011-06-23 Roche Diagnostics Operations, Inc. Memory apparatus for multiuse analyte test element systems, and kits, systems, combinations and methods relating to same
KR20110119406A (ko) * 2010-04-27 2011-11-02 삼성전자주식회사 동작 모드 전환기능을 갖는 불휘발성 반도체 메모리 장치 및 동작 모드 전환방법
KR101082614B1 (ko) * 2010-07-09 2011-11-10 주식회사 하이닉스반도체 반도체 메모리 장치
KR20120045202A (ko) * 2010-10-29 2012-05-09 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 프로그램 방법
KR20120091648A (ko) * 2011-02-09 2012-08-20 삼성전자주식회사 비휘발성 메모리, 이를 포함하는 시스템, 및 이의 프로그램 방법
US9588883B2 (en) 2011-09-23 2017-03-07 Conversant Intellectual Property Management Inc. Flash memory system
US8456917B1 (en) * 2011-11-29 2013-06-04 Elpida Memory, Inc. Logic circuit for a semiconductor memory device, and method of managing an operation in the semiconductor memory device
US9070421B2 (en) * 2012-01-16 2015-06-30 Hynix Semiconductor Inc. Page buffer circuit and nonvolatile memory device having the same
US9430735B1 (en) * 2012-02-23 2016-08-30 Micron Technology, Inc. Neural network in a memory device
CN103377686B (zh) * 2012-04-24 2016-03-30 北京兆易创新科技股份有限公司 Nand Flash 存储器及实现 Nand Flash 存储器连续读操作的方法
CN103578535B (zh) * 2012-07-23 2016-06-15 华邦电子股份有限公司 用于读取nand快闪存储器的方法和设备
JP5714681B2 (ja) * 2013-10-25 2015-05-07 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
KR20160071054A (ko) * 2014-12-11 2016-06-21 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 동작 방법
JP5909294B1 (ja) * 2015-03-11 2016-04-26 力晶科技股▲ふん▼有限公司 不揮発性記憶装置のための書き込み回路及び方法、並びに不揮発性記憶装置
KR102470606B1 (ko) * 2015-11-26 2022-11-28 삼성전자주식회사 불휘발성 메모리 장치 및 불휘발성 메모리 장치를 포함하는 스토리지 장치
KR20170110408A (ko) * 2016-03-23 2017-10-11 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법
US10777286B2 (en) * 2018-12-28 2020-09-15 Micron Technology, Inc. Apparatus and methods for determining data states of memory cells
JP7313889B2 (ja) * 2019-04-24 2023-07-25 キオクシア株式会社 半導体記憶装置及びメモリシステム
TWI701669B (zh) * 2019-09-19 2020-08-11 旺宏電子股份有限公司 及式快閃記憶體
KR20220039203A (ko) * 2020-09-22 2022-03-29 에스케이하이닉스 주식회사 메모리 장치 및 그 동작 방법

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5297097A (en) * 1988-06-17 1994-03-22 Hitachi Ltd. Large scale integrated circuit for low voltage operation
JPH07105146B2 (ja) * 1988-07-29 1995-11-13 三菱電機株式会社 不揮発性記憶装置
KR950003013B1 (ko) * 1992-03-30 1995-03-29 삼성전자 주식회사 틀림정정회로를 가지는 이이피롬
KR960000616B1 (ko) * 1993-01-13 1996-01-10 삼성전자주식회사 불휘발성 반도체 메모리 장치
FR2708763B1 (fr) * 1993-06-30 2002-04-05 Intel Corp Dispositif de mémoire flash, procédé et circuit de traitement d'un ordre d'utilisateur dans un dispositif de mémoire flash et système d'ordinateur comprenant un dispositif de mémoire flash.
JP3202498B2 (ja) 1994-03-15 2001-08-27 株式会社東芝 半導体記憶装置
KR0142367B1 (ko) 1995-02-04 1998-07-15 김광호 열 리던던씨를 가지는 불휘발성 반도체 메모리의 소거 검증회로
JP3606951B2 (ja) * 1995-06-26 2005-01-05 株式会社ルネサステクノロジ 半導体記憶装置
TW389909B (en) 1995-09-13 2000-05-11 Toshiba Corp Nonvolatile semiconductor memory device and its usage
KR0169419B1 (ko) * 1995-09-28 1999-02-01 김광호 불휘발성 반도체 메모리의 독출방법 및 장치
KR0172366B1 (ko) 1995-11-10 1999-03-30 김광호 불휘발성 반도체 메모리 장치의 독출 및 프로그램 방법과 그 회로
US5724303A (en) 1996-02-15 1998-03-03 Nexcom Technology, Inc. Non-volatile programmable memory having an SRAM capability
JP3789977B2 (ja) 1996-05-10 2006-06-28 株式会社ルネサステクノロジ 不揮発性半導体記憶装置
US5724284A (en) * 1996-06-24 1998-03-03 Advanced Micro Devices, Inc. Multiple bits-per-cell flash shift register page buffer
JP3397600B2 (ja) 1996-11-01 2003-04-14 株式会社東芝 不揮発性半導体記憶装置
KR100259972B1 (ko) 1997-01-21 2000-06-15 윤종용 메모리 셀당 2개 이상의 저장 상태들을 갖는 불휘발성 반도체 메모리 장치
KR100268429B1 (ko) 1997-03-18 2000-11-01 윤종용 동기형반도체메모리장치의데이터의입력회로및데이터입력방법
JP3898349B2 (ja) 1997-07-29 2007-03-28 株式会社東芝 半導体記憶装置
US6031760A (en) 1997-07-29 2000-02-29 Kabushiki Kaisha Toshiba Semiconductor memory device and method of programming the same
KR100255957B1 (ko) 1997-07-29 2000-05-01 윤종용 전기적으로 소거 및 프로그램 가능한 메모리 셀들을 구비한반도체 메모리 장치
JP2001093288A (ja) * 1999-09-20 2001-04-06 Toshiba Corp 不揮発性半導体記憶装置
JP3983969B2 (ja) 2000-03-08 2007-09-26 株式会社東芝 不揮発性半導体記憶装置
JP3940544B2 (ja) * 2000-04-27 2007-07-04 株式会社東芝 不揮発性半導体メモリのベリファイ方法
US6480419B2 (en) * 2001-02-22 2002-11-12 Samsung Electronics Co., Ltd. Bit line setup and discharge circuit for programming non-volatile memory
JP4803887B2 (ja) * 2001-02-26 2011-10-26 ローム株式会社 シリアルメモリ装置
US6671204B2 (en) 2001-07-23 2003-12-30 Samsung Electronics Co., Ltd. Nonvolatile memory device with page buffer having dual registers and methods of using the same
US7042770B2 (en) * 2001-07-23 2006-05-09 Samsung Electronics Co., Ltd. Memory devices with page buffer having dual registers and method of using the same
KR100454119B1 (ko) * 2001-10-24 2004-10-26 삼성전자주식회사 캐쉬 기능을 갖는 불 휘발성 반도체 메모리 장치 및 그것의 프로그램, 읽기, 그리고 페이지 카피백 방법들
KR100463197B1 (ko) * 2001-12-24 2004-12-23 삼성전자주식회사 멀티-페이지 프로그램 동작, 멀티-페이지 읽기 동작,그리고 멀티-블록 소거 동작을 갖는 낸드 플래시 메모리장치
JP3913704B2 (ja) * 2003-04-22 2007-05-09 株式会社東芝 不揮発性半導体記憶装置及びこれを用いた電子装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1748443A1 (de) * 2005-07-28 2007-01-31 STMicroelectronics S.r.l. Halbleiterspeicher und sein Seitenpufferspeicher mit verbessertem Layout
US7408819B2 (en) 2005-07-28 2008-08-05 Stmicroelectronics S.R.L. Semiconductor memory device with a page buffer having an improved layout arrangement

Also Published As

Publication number Publication date
US7787300B2 (en) 2010-08-31
CN1506975A (zh) 2004-06-23
DE10344021B4 (de) 2008-01-17
US20030117856A1 (en) 2003-06-26
JP2004192780A (ja) 2004-07-08
US20070189079A1 (en) 2007-08-16
KR20040050697A (ko) 2004-06-16
US20050232011A1 (en) 2005-10-20
CN100383892C (zh) 2008-04-23
US7227785B2 (en) 2007-06-05
US7602644B2 (en) 2009-10-13
US20060083063A1 (en) 2006-04-20
US20090067250A1 (en) 2009-03-12
KR100553680B1 (ko) 2006-02-24
US7042770B2 (en) 2006-05-09
US6996014B2 (en) 2006-02-07

Similar Documents

Publication Publication Date Title
DE10344021B4 (de) Nichtflüchtiger Speicherbaustein, Programmiervorrichtung und Programmierverfahren
DE60208500T2 (de) Speicheranordnung mit einem zwei Register enthaltenden Seitenpufferspeicher sowie entsprechendes Benutzungsverfahren
DE102004060349B4 (de) Seitenpuffer einer nichtflüchtigen Speichervorrichtung und Verfahren zum Programmieren und Lesen einer nichtflüchtigen Speichervorrichtung
DE69730305T2 (de) Serielles Halbleiterspeichersystem zur Reduzierung der Zugriffzeit und des Stromverbrauchs
DE4232025C2 (de) Elektrisch löschbarer und programmierbarer nichtflüchtiger Halbleiterspeicher mit automatischem Schreibprüfungs-Controller
DE69333606T2 (de) Nichtflüchtiger Halbleiterspeicher mit elektrisch und gemeinsam löschbaren Eigenschaften
DE102006034265B4 (de) Verfahren zum Programmieren eines Flash-Speicherelements und Flash-Speicherelement
DE19859494C2 (de) Nichtflüchtiger Mehrebenen-Halbleiterspeicherbaustein mit einer Schaltung zum Einstellen der Datenlesezeit
DE4446998C2 (de) Halbleiterspeichereinrichtung
DE60125932T2 (de) Nichtflüchtige Halbleiterspeicher
DE69828234T2 (de) Integrierte Halbleiterschaltungsvorrichtung
DE10138952B4 (de) Halbleiterspeicherbauelement und Wortleitungsauswahlschaltung hierfür
DE102005017012B4 (de) NOR-Flashspeicherbauelement, zugehöriges Speichersystem und Programmierverfahren
DE602004010239T2 (de) Verbesserter Seitenspeicher für eine programmierbare Speichervorrichtung
DE102005063049B4 (de) NAND-Flashspeicherbauelement und Programmierverfahren
DE102008003055A1 (de) Flash-Speichervorrichtung und Verfahren zum Betreiben derselben
DE10239487A1 (de) Nichtflüchtiges Halbleiterspeicherbauelement
DE10043397A1 (de) Flash-Speicherbauelement mit Programmierungszustandsfeststellungsschaltung und das Verfahren dafür
DE3740361A1 (de) Halbleiterdauerspeichereinrichtung
DE102005035084A1 (de) Speicherbauelement und Programmierverfahren
DE19615660A1 (de) Schaltung zur Aufbringung einer Belastungsspannung in eine Blockeinheit für die Verwendung in einer Halbleiterspeichervorrichtung
DE69731255T2 (de) Verfahren zum Löschen eines nichtflüchtigen Speichers
DE112004002851B4 (de) Halbleitervorrichtung und Programmierverfahren
DE102005015806A1 (de) Verfahren zum Lesen einer Flash-Speichervorrichtung
DE60016104T2 (de) Nichtflüchtige Halbleiterspeicheranordnung

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8364 No opposition during term of opposition
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee

Effective date: 20150401