CN103578535B - 用于读取nand快闪存储器的方法和设备 - Google Patents

Abstract

本发明公开了一种用于读取NAND快闪存储器的方法和设备，所述方法包括：将NAND存储器阵列数据存储在数据寄存器中，页缓冲器具有数据寄存器和快取寄存器，数据寄存器和快取寄存器经适当地组成和操作以在连续页读取期间消除输出数据中的间隙和不连续。快取寄存器可以两个部分组成，且快取存储器中的页数据可交替地从快取存储器部分输出。可通过在正输出一个快取存储器部分的同时，对另一快取存储器部分执行ECC计算来从输出消除ECC延迟。数据寄存器也可以对应于快取存储器部分的两个部分组成，使得可在正输出一个快取存储器部分的同时，将数据转移到另一快取存储器部分。在一变化形式中，可在无ECC的情况下完成连续页读取。

Description

用于读取NAND快闪存储器的方法和设备

技术领域

本发明涉及快闪存储器(flashmemory)，且特别涉及用于读取NAND快闪存储器的方法和设备。

背景技术

NAND快闪存储器由于其显著的成本优点，已经变得越来越流行。快闪存储器的成本的一个指标是存储器单元面积，其中存储器单元面积通常以F*2来表达。F通常称为特征尺寸(featuresize)，其通常是工艺世代。换句话说，对于58nm工艺世代，F是58nm，且对于46nm工艺世代，F是46nm。4F*2的NAND快闪存储器单元尺寸显著小于其它竞争的技术，例如NOR快闪存储器，NOR快闪存储器的单元尺寸在约12F*2到15F*2的范围中。

快闪存储器的另一发展良好的部分是串行外围接口(SerialPeripheralInterface，“SPI”)部分。具有SPI的串行NOR快闪存储器之所以流行的一个原因是引脚数目较少(例如，用于单个位SPI的引脚/CS、CLK、DI、DO)。由于具有SPI的串行NOR快闪可装在例如8引脚封装等体积小且便宜的封装中，能够显著节省电路板空間。而且，在NOR快闪技术已设计具有SPI的串行NOR快闪产品，以适应需要从随机地址快速获取数据的应用。由于单元电流较大，NOR快闪必然会提供快速的随机读取速度。相比之下，NAND快闪的初始等待时间较长，因此NAND快闪更好地适用于循序存取数据的应用，包含(不限于)代码遮蔽(codeshadowing)。NAND快闪的随机读取速度很慢，这是由于NAND快闪中固有的极小单元电流，单元电流极小是因为NAND串中串联连接着多个单元(例如，32个单元)。

随着NOR快闪技术的升级已减慢，具有SPI的串行NAND快闪产品由于存储器单元面积优点而推向市场。图1在单个平面架构中说明NAND存储器阵列19和相关联的页缓冲器10。页缓冲器10具有两个寄存器：数据寄存器(dataregister，“DR”)16和快取寄存器(cacheregister，“CR”)14。使用快取寄存器14以及数据寄存器16可实现快取存储操作，其以如下方式增加读取流通量(thru-put)。

在发出页读取(pageread，“PR”)命令时，页0数据通常在约20μs内从绘示为页18的规定页转移到数据寄存器16。虽然可用连续的PR命令从存储器读取顺序页，但每一页读取带来20μs延迟。这些连续的20μs延迟可通过使用页读取快取模式(pagereadcachemode，“PRCM”)命令来掩蔽。在PR命令之后发出PRCM命令时，数据寄存器16中的页0数据通常在最多3μs的时间中极快地转移到快取寄存器14，页0数据从快取寄存器14被读出到数据总线11。PRCM命令的发出还开始页1数据从下一顺序页(未图示)到数据寄存器16的转移，与页0数据从快取寄存器14的输出同时进行。在已从快取寄存器14读出页0数据之后，可发出另一PRCM命令。此第二PRCM命令通常在最多3μs的时间中将页1数据从数据寄存器16转移到快取寄存器14，页1数据从快取寄存器14被读出到数据总线11上。第二PRCM命令还将页2数据从下一顺序页(未图示)转移到数据寄存器16，与页1数据从快取寄存器14的输出同时进行。以此方式，通过发出多个PRCM命令来读出顺序页。虽然在从连续页的数据读取之间存在高达3μs的间隙，但通过快取存储器读取操作仍大大改善流通量。

然而，快取存储器读取操作与错误校正码(ErrorCorrectionCode，“ECC”)的芯片内(on-chip)实现相互冲突。ECC通常在NAND快闪中使用，因为NAND快闪的固有循环(耐久性)不如NOR快闪那样好。ECC可在芯片内执行或由主机控制器在外部执行。主机控制器的外部ECC对于掩蔽NAND快闪中的随机单个(或少数)位错误来说相当有效。可校正的位的数目取决于主机控制器使用的ECC算法(例如，汉明(Hamming)、BCH、里德-所罗门(Reed-Solomon)或另一适当ECC算法)的选择。然而，主机控制器提供的外部ECC是对主机的负担。一些新近的NAND快闪装置在NAND快闪芯片自身上包含ECC，本文称为“芯片内ECC(on-chipECC)”。芯片内ECC执行ECC计算，并提供对错误位的校正。然而，在NAND快闪存储器的使用快取寄存器用于ECC计算的那些实施方案中，从快取寄存器读出页数据无法在ECC计算的处理中的同时完成。虽然可使用标准PR命令读取此些ECCNAND快闪存储器装置，但带来了较长的等待，包含用以将页数据转移到页缓冲器的时间和用以执行ECC的时间。虽然ECC计算时间取决于算法和实施方案而变化，但20μs的计算时间很常见。在此情况下，即使对于顺序页，每个PR命令都带来在可读出页数据之前的约40μs的等待时间，具体来说，20μs用于到页缓冲器的页数据转移且20μs用于ECC计算。此延迟是由于芯片内ECC所致的读取流通量的显著损失。

发明内容

为解决现有技术中的上述问题，本发明提供了一种用于读取NAND快闪存储器的方法和设备。

本发明提供了一种用于将多个数据页从NAND存储器阵列通过与所述NAND存储器阵列相关联的数据寄存器和快取寄存器输出到数据总线的方法，其包括：将NAND存储器阵列数据存储在所述数据寄存器中，所述数据寄存器是以多个部分组成，且所述快取寄存器是以对应于所述数据寄存器的所述部分的多个部分组成；连续地且交替地从所述快取寄存器部分输出数据；在从所述快取寄存器部分中的第一者输出数据的同时，将数据从所述数据寄存器的对应部分提供到所述快取寄存器部分中除所述第一者外的一部分且对所述数据执行ECC计算；以及在从所述快取寄存器部分中的第二者输出数据的同时，将数据从所述数据寄存器的对应部分提供到所述快取寄存器部分中除所述第二者外的一部分且对所述数据执行ECC计算。

本发明还提供了一种用于将从NAND存储器阵列输出的连续数据通过页缓冲器输出到数据总线的方法，所述页缓冲器具有数据寄存器和快取寄存器，所述方法包括：将NAND存储器阵列数据存储在所述数据寄存器中；将第一数据部分从所述数据寄存器的第一部分转移到所述快取寄存器的第一部分；对所述快取寄存器的第一部分中的数据执行第一ECC计算；将数据从所述快取寄存器的第一部分输出到所述数据总线；将第二数据部分从所述数据寄存器的第二部分转移到所述快取寄存器的第二部分；对所述快取寄存器的第二部分中的数据执行第二ECC计算；将数据从所述快取寄存器的第二部分输出到所述数据总线。所述快取寄存器的第一部分输出步骤和所述快取寄存器的第二部分输出步骤是连续地且交替地执行；所述第一ECC计算执行步骤是在所述快取寄存器的第二部分输出步骤期间执行；且所述第二ECC计算执行步骤是在所述快取寄存器的第一部分输出步骤期间执行。

本发明还以供了一种快闪存储器，其包括：NAND快闪存储器阵列，其具有字线和位线；行解码器，其耦合到所述NAND快闪存储器阵列；数据寄存器，其耦合到所述NAND快闪存储器阵列；快取寄存器，其耦合到所述数据寄存器；ECC电路，其耦合到所述快取寄存器；列解码器，其耦合到所述快取寄存器；以及控制电路，其耦合到所述行解码器、所述列解码器、所述数据寄存器、所述快取寄存器以及所述ECC电路。所述快取寄存器以多个部分组成，且所述数据寄存器以分别对应于所述快取寄存器部分的多个部分组成。所述控制电路包括用于执行以下功能的逻辑和存储器元件：将数据从所述NAND快闪存储器阵列读取到所述数据寄存器；交替地将数据从所述数据寄存器部分转移到相应快取寄存器部分；以所述ECC电路对所述快取寄存器部分中的数据交替地执行错误校正，以在所述快取寄存器部分中提供经ECC处理的数据；以及连续地且交替地将所述经ECC处理的数据从所述快取寄存器部分输出到所述控制电路；其中针对所述快取寄存器部分中的特定一部分的所述数据转移功能和所述经ECC处理的数据输出功能的执行适用于在不同时间执行；且其中针对所述快取寄存器部分中的特定一部分的所述错误校正执行功能和所述经ECC处理的数据输出功能的执行适用于在不同时间执行。

本发明还提供了一种NAND快闪存储器，其包括：NAND快闪存储器阵列；行解码器，其耦合到所述NAND快闪存储器阵列；一页数据寄存器，其耦合到所述NAND快闪存储器阵列；传输门的页；一页快取寄存器，其通过所述传输门耦合到所述数据寄存器；列解码器，其耦合到所述快取寄存器；以及控制电路，其耦合到所述行解码器、所述列解码器、所述数据寄存器、所述快取寄存器以及所述传输门。所述传输门的第一群组和所述传输门的第二群组可单独且独立地控制，而所述传输门的第二群组不同于所述传输门的第一群组。在一种变化形式中，所述NAND快闪存储器进一步包括耦合到所述快取寄存器的ECC电路。

附图说明

图1是现有技术的NAND存储器阵列和页缓冲器的实施方案的示意性功能框图。

图2是NAND存储器装置的示意性功能框图。

图3是处于特定操作条件的NAND存储器阵列和页缓冲器的实施方案的示意性功能框图。

图4是处于另一操作条件的图3的NAND存储器阵列和页缓冲器实施方案的示意性功能框图。

图5是处于又一操作条件的图3的NAND存储器阵列和页缓冲器实施方案的示意性功能框图。

图6是处于又一操作条件的图3的NAND存储器阵列和页缓冲器实施方案的示意性功能框图。

图7是具有ECC的连续页读取操作的流程图。

图8是具有ECC的连续页读取操作的时序波形图。

具体实施方式

用于NAND存储器阵列的页缓冲器经适当地组成和操作以在初始页读取之后的连续页读取期间消除输出数据中的间隙和不连续。页缓冲器包含用于接收从NAND存储器阵列转移的页数据的数据寄存器，和用于接收从数据寄存器转移的页数据的快取寄存器，所述接收从数据寄存器转移的页数据的操作进而会释放数据寄存器以从NAND存储器阵列接收后续数据页，而不会造成从快取寄存器输出的数据中有任何间隙或不连续。如本文使用，术语“转移”指数据从源头处传输到目的地，且不涉及在源头处安置数据，所述数据可保持不受干扰、删除、刷新、重写、修改或其它处理。快取寄存器可以两个或两个以上部分来组成，且快取寄存器中的页数据可交替地从快取存储器部分连续输出。在两部分实施方案中，例如可输出部分A，随后B，随后A，随后B等等。在三部分实施方案中，例如可输出A，随后B，随后C，随后A，随后B，随后C等等。可通过在一个快取存储器部分正在输出同时，对另一快取存储器部分执行ECC计算而从输出中消除ECC计算延迟。数据寄存器也可以对应于快取存储器部分的两个或两个以上部分来组成。可在数据寄存器部分与快取寄存器部分之间交替地转移页数据，使得在一个页部分正在输出同时，转移另一页数据部分，用此方法从输出中消除从数据寄存器到快取寄存器的页数据转移延迟。以此方式，可通过ECC执行连续页读取，且在页数据的相应部分之间或在页和区块上的页数据之间的输出中没有任何间隙或不连续性。

虽然在连续页读取期间，NAND存储器装置芯片内执行ECC是尤其有利的，输出中没有任何间隙或不连续，但其它变化也可为有用的。在一个此种变化中，不进行芯片内ECC，但保持数据寄存器和快取寄存器分别以两个或两个以上部分形式的组成，这样可在输出中没有任何间隙或不连续的情况下执行连续页读取。

图2是包含NAND阵列40和相关联的页缓冲器38的NAND存储器装置20的示意性功能框图。NAND阵列40包含字(行(row))线和位(列(column))线，且任一所需NAND技术均可用于NAND阵列40的存储器单元。页缓冲器38包含一页数据寄存器、一页快取寄存器，和用于将数据从数据寄存器复制到快取寄存器的一页传输门。任一适当的锁存器或存储器技术均可用于数据寄存器和快取寄存器；锁存器可例如为背靠背连接反向器(back-to-backconnectedinverter)。任一适当的选通技术均可用于传输门；传输门例如可为CMOS传输门。可通过例如其中传输门经连线和操作以控制数据传输的方式来以任一所需数目的相应部分来组成数据寄存器和快取寄存器。例如，可通过使用由相应控制线控制的相应传输门群组而以相应部分组成且交替地操作数据寄存器和快取寄存器。页缓冲器38的数据寄存器和快取寄存器可通过将同一控制信号施加到两个传输门控制线而以传统方式操作，或可通过将经适当时脉的控制信号施加到传输门控制线来交替地操作。例如，在其中一页为2K字节的两部分实施方案中，半页(1K)传输门可由一个控制线控制，且另外半页(1K)传输门可由另一控制线控制，进而以两个半页(1K)部分组成数据寄存器和快取寄存器。由于两个部分的交替操作，页缓冲器38的两部分实施方案可称为“乒乓(pingpong)”缓冲器。举例说明，此方式将数据寄存器和快取寄存器组成为若干部分，在需要时可使用其它技术。

如图2中还绘示，NAND存储器装置20可包含用以支持存储器编程、擦除和读取的各种其它电路，例如行解码器34、列解码器36、I/O控制22、状态寄存器24、命令寄存器26、地址寄存器28、逻辑控制30和高电压产生器32。虽然NAND存储器装置20可以任一所需方式封装且可具有任一类型的接口，包含传统的NAND存储器装置接口，但举例说明，逻辑控制30以SPI和QPI协议来实施，包含多IOSPI接口。关于QPI和SPI接口以及与存储器阵列相关的电路的额外细节可参见2009年7月7日颁与Jigour等人的第7,558,900号美国专利，和2011年1月13日中国台湾新竹市华邦电子股份有限公司的公开案W25Q64DW：“SpiFlash1.8V64M-BitSerialFlashMemorywithDual/QuadSPI&QPI”初步修正案C，以上专利以全文引用方式并入本文。

虽然NAND存储器装置20经组成和操作以在单个平面NAND架构中执行连续的读取操作和芯片内ECC，但此架构是用来举例说明的，且可变化架构形式。虽然本文档全文中使用2KB页大小的实例，但可了解页和区块大小是用来举例说明的，且在需要时可不同。NAND快闪中的页指定编程的粒度(例如，2K字节)，且NAND快闪中的区块指定擦除的粒度(例如，128K字节)。页还指定读取标准NAND快闪中的数据的粒度。而且，不限于字面上理解所提到的具体大小，因为实际的页大小可取决于设计因素而变化；例如，所述术语可包含2048字节主要区域加上额外的64字节备用区域，其中备用区域用于存储ECC和其它信息，例如用户元数据。同样，术语1KB可指1024字节主要区域和32字节备用区域。虽然为了清楚，本文的描述是基于单个平面架构，但也同样适用于多平面架构。平面是以并行方式服务I/O请求的最小单位。当使用多个物理平面时，其可共享一个或一个以上字线，使得存储器系统可同时服务多个I/O请求。每一平面提供一页数据且包含一页大小的对应数据寄存器和一页大小的对应快取寄存器。本文描述的技术可单独应用于每一平面，使得每一数据寄存器和快取寄存器以多个部分组成，或可应用于多个平面，使得每一数据寄存器和快取寄存器自身是多页数据寄存器和快取寄存器的一个部分。

虽然可以不同方式表达连续读取命令，但所述术语大体上指的是读完存储器阵列的整个或所需部分的一类命令。在例如图2所示的具有SPI的串行NAND快闪装置20的情况下，装置20可通过/CS高到低转变、随后在适当时脉循环期间发出包含开始地址的连续读取命令来启用。在经指派数目的虚拟时脉循环之后，从具有SPI的串行NAND快闪装置20读出数据。可跨越页和区块边界读取数据而没有任何间隙或不连续，其中地址由芯片内地址计数器(未图示)自动递增。

图2绘示用于SPI接口的控制信号/CS、CLK、DI、DO、/WP、/HOLD。标准SPI快闪接口提供/CS(芯片选择-反向)、CLK(时脉)、DI(串行数据输入)和DO(串行数据输出)信号，以及任选的信号/WP(写入保护-反向)和/HOLD(保持-反向)。反向补信号的意义仅是极性的反转，例如/CS低状态启用SPI快闪芯片。虽然标准SPI接口中的1位串行数据总线(通过DI的数据输入和通过DO的数据输出)提供简单接口，但其限于实现较高的读取流通量。因此多位SPI接口演进以另外支持双重流量(2位接口)和/或四重流量(4位接口)以用于增加读取流通量。图2还绘示通过选择性地重新定义四个引脚的功能而用于双重流量SPI和四重流量SPI操作的额外数据总线信号，即，I/O(0)、I/O(1)、I/O(2)和I/O(3)。在四重流量SPI读取操作中，可通过I/O(0)用1位标准SPI接口给出适当的读取命令，但用于地址和数据输出的后续接口是基于四重流量的(即，4位数据总线)。在四重流量SPI的另一版本中，可通过I/O(0)用1位标准SPI接口给出读取命令和地址，但用于数据输出的后续接口是基于四重流量的(即，4位数据总线)。在提供地址与读出数据之间可使用任选的虚拟时脉循环。与在标准SPI读取操作中输出1位数据相比，四重流量SPI读取操作可在一时脉循环中输出4位数据，且因此四重流量SPI读取操作可提供四倍高的读取流通量。虽然本文使用四重流量SPI读取操作进行解释，但也同样适用于其它操作模式，包含(但不限于)标准SPI、双重流量SPI、四重流量外围接口(QuadPeripheralInterface，“QPI”)和双倍转移速率(DoubleTransferRate，“DTR”)读取模式。在QPI协议中，完整的接口(命令、地址和数据输出)是基于4位而完成。在DTR协议中，在下降和上升CLK边缘上提供输出数据，而非如同单倍转移速率(SingleTransferRate，“STR”)读取模式操作中那样仅在下降CLK边缘上提供输出数据。

图3到图6绘示数据总线51和NAND阵列62，以及页缓冲器50的实施方案。页缓冲器50包含以两个部分56和57组成的数据寄存器-0(“DR-0”)和数据寄存器-1(“DR-1”)。页缓冲器50还包含以两个部分54和55组成的快取寄存器-0(“CR-0”)和快取寄存器-1(“CR-1”)。因此，页缓冲器50可视为具有包含CR-054和DR-056的第一部分，和包含CR-155和DR-157的第二部分。在实例中，页缓冲器可具有4K字节的容量，其划分为各自为2K字节容量的两个相等部分。由此，DR-056、DR-157、CR-054和CR-155中的每一者的存储容量为1K字节。DR可用来指完整2K字节数据寄存器(即，DR-056加DR-157)，且CR可用来指完整2K字节快取寄存器(CR-054加CR-155)。可使用不同尺寸的页缓冲器，且/或在需要的情况下可完成将页缓冲器划分为两个不相等部分。与未经划分页缓冲器所需的一组控制信号不同的是，页缓冲器50的两个部分可能需要两组控制信号。此外，逻辑与物理NAND阵列之间的差异并不影响本文的叙述。举例来说，物理阵列可在一条字线上具有两页(偶数2KB页和奇数2KB页)，使得字线可为4KB的NAND位单元。为了清楚，本文的描述和图式是基于逻辑NAND阵列。此外，虽然页缓冲器50经组成为2个部分以支持连续读取操作，但变化对用户是显而易见的。可针对2KB的标准页大小完成编程操作，且也可针对2KB的标准页大小完成标准读取操作，例如，用以在完成页读取操作之后从快取存储器读取页数据的命令。由此，页缓冲器50分为两个部分的主要是用于连续读取操作，即使这样也使得其内部划分对用户是显而易见的。

图3到图6还绘示错误校正电路52(“ECC-0”)，其提供对快取寄存器部分54的内容的错误校正，和错误校正电路53(“ECC-1”)，其提供对快取寄存器部分55的内容的错误校正。错误校正电路52和53可基于任一所需类型的错误校正算法。

图7绘示用于以ECC操作页缓冲器50以实现连续页读取操作的流程图。图7中所示的各种框与图3到图6中所示的各种连续操作相关。针对图3到图6中所示，举例说明各种操作指定的持续时间，且取决于各种设计选择可使用不同的持续时间。

如图3所示，将在连续页读取命令中指定的初始页60(页-0)从NAND阵列62转移到DR-0和DR-1，数据寄存器部分56和57(框702)。为了清楚，此转移中涉及的功能块是用点加上阴影标示。举例来说，2KB的数据从作为序列的页-0的页60转移到DR-0和DR-1中。举例来说，转移可在一个2KB转移中继续，但可适当地修改读取传输门的控制，使得读取可在进入DR-0和DR-1的1KB每次转移中完成，其可能是或可能不是同步的。页读取操作的时间(即，将页数据从NAND阵列转移到数据寄存器的时间)例如为20μs，但确切时间可取决于例如感测电路、记忆胞类型(单元化记忆胞或多元化记忆胞)和工艺世代(例如50nm或35nm)等设计因素而变化。

接着如图4所示，将页数据的一部分从数据寄存器部分56(DR-0)转移到快取寄存器部分54(CR-0)，且对快取寄存器部分54(CR-0)中的页数据部分执行ECC计算(框704)。从DR-0到CR-0的转移的时间取决于设计选择而变化，但通常范围是从约1μs到约3μs。错误校正电路52(ECC-0)完成所需的时间取决于ECC算法的选择、内部数据总线、芯片内时脉振荡器周期以及其它设计因素。举例来说，错误校正电路52可在约12μs中完成。然而，假定图4的时间预算是20μs且DR-0到CR0转移的时间为2μs，则错误校正电路52和53可经设计以在18μs或更短时间内完成。

在ECC计算检测到ECC错误的情况下，ECC-0区块可在ECC计算期间用经校正的数据覆写到CR-0中的错误数据。在一些情况下，ECC计算检测到的错误信息可在ECC计算期间存储在ECC-0中，且在ECC计算期间可不用经校正的数据覆写到CR-0中的错误数据。或者，ECC计算检测到的错误信息可在ECC计算期间存储在ECC-0中，且在ECC计算期间也可用经校正的数据覆写到CR-0中的错误数据。存储在ECC-0中的错误信息可包含错误数据的地址，和错误数据以及预期(正确)数据。各种ECC算法适合于使用，包含例如汉明ECC算法、BCHECC算法、里德-所罗门ECC算法和其它算法。虽然为了解释清楚，图3到图6中绘示两个不同ECC区块ECC-0和ECC-1用于分别与CR-0和CR-1介接，但可使用单个ECC区块与CR-0和CR-1两者介接。使用单个ECC区块由于裸片尺寸减少而在某些设计中可为有利的。另一方面，如果ECC电路的门数目较少，例如大约几百个门，使得ECC区块的面积较小(例如，从约0.1mm2到约0.2mm2)，那么使用两个不同ECC区块(例如，ECC-0和ECC-1)可为适当的设计选择。

接着如图5所示，可发生各种基本上同时操作。在一个此类操作(图7，框706)中，发送快取寄存器部分54(CR-0)中的已经经过ECC计算的页-0数据以通过数据总线51输出。虽然图5中未绘示从数据总线51到输出端口的路径，但此些路径是所属领域的技术人员众所周知的。图3和图4中所示的操作可视为初始等待时间，因为直到图4所示的ECC计算已完成为止数据才准备好发送到输出。但在图5中CR-0中的数据准备好发送到输出，因为CR-0中的数据已经完成ECC计算。在例如四重流量SPI连续读取操作的情况下，在每个时脉循环中可发送4位数据输出。4位数据宽度有时称为四位组(nibble)。假定时脉频率为100MHz，则可在约20μs(等式(1))中发送出CR-0数据(1KB)，其与图5的操作假定的20μs一致。

读出CR-0(1KB)的时间：1KB×8-位/B×1-四位组/4-位×1/100MHZ＝20μs(1)

虽然每一步骤的20μs简化了说明，但根据等式(2)，基于104MHz时脉和1024B的CR-0数据将用以读出CR-0的更实际时间计算为19.69μs。然而，20μs的指数是合理的近似。

读出CR-0(1024B)的时间：1024B×8-位/B×1-四位组/4-位×1/104MHZ＝19.69μs(2)

虽然从快取寄存器部分54发送出的图5所示的输出是在初始等待时间之后的第一输出，但如通过比较图5与图6可见数据以连续乒乓方式从CR-0和CR-1持续发送出，而在发送出数据的过程中没有任何间隙或不连续。换句话说，在初始等待时间之后在四重流量SPI连续读取操作的每个时脉循环中发送出四位数据，直到当用户已接收到所需量的数据时用户停止发出时脉为止。针对每一页可读出的数据不仅包含2048字节的主要页区域，而且包含64字节的备用区域。

如图5进一步绘示，基本上同时操作中的另一者涉及将数据寄存器部分57(DR-1)中的部分页数据转移到快取寄存器部分55(CR-1)，且对快取寄存器部分55(CR-1)中的部分页数据执行ECC计算(图7，框708)。从DR-1到CR-1的转移时间取决于设计选择而变化，但通常范围是从约1μs到约3μs。错误校正电路53(ECC-1)完成所需的时间取决于ECC算法的选择、内部数据总线、芯片内时脉振荡器周期以及其它设计因素。举例来说，错误校正电路52可在约12μs中完成。然而，假定发送出CR-0数据的时间是20μs且DR-1到CR-1转移的时间为2μs，则错误校正电路52和53可经设计以在18μs或更短时间内完成。

如图5中进一步绘示，基本上同时操作中的另一者涉及将下一顺序2KB数据页61(页1)从NAND阵列62转移到数据寄存器部分56和57(DR-0和DR-1)(图7，框710)。虽然此转移的大部分与框708中所示的操作同时，但其在DR-1到CR-1转移之后开始。举例来说，转移可在一个2KB转移中进行，但可适当地修改读取传输门的控制，使得读取可在进入DR-0和DR-1的1KB每次转移中完成，这些转移可能是同步的，也可能不是同步的。页读取操作的时间例如为20μs，但确切时间可取决于例如感测电路、单元类型和工艺世代等设计因素而变化。

虽然图5绘示各种操作基本同时进行，但并非所有操作都需要同时进行，只要根据本文陈述的教导设定避免输出数据中的间隙和其它不连续即可。

接着如图6所示，可发生各种基本同时操作。在一个此类操作(图7，框712)中，发送快取寄存器部分55(CR-1)中的已经经过ECC计算的页-0数据以通过数据总线51输出。假定时脉频率为100MHz，可在约20μs中发送出CR-1数据(1KB)。

如图6中进一步绘示，基本上同时操作中的另一者涉及将数据寄存器部分56(DR-0)中的部分页数据转移到快取寄存器部分54(CR-0)，且对快取寄存器部分54(CR-0)中的部分页数据执行ECC计算(图7，框714)。这些操作基本上如同图4相关联的文字中描述而进行。

虽然图6绘示各种操作基本上同时进行以便消除间隙和其它不连续，但如果操作的时序是禁止的且输出中的一些不连续是可接受的，那么此些操作无需同时进行。

连续页读取操作通过环回到框706而继续，且可通过停止时脉来停止。或者，可改变连续页读取命令以在预定数目的页读取之后或以设计者所需的任一其它方式停止。

有利的做法是，连续页读取命令可为单个命令，其致使读完NAND存储器阵列的整个或所需部分，在页或区块边界处没有间隙或其它不连续。这是通过以“乒乓”方式读出数据来实现的，即，交替地从CR-0和CR-1读取。基本上重复图5和图6中所示的操作，直到已读取NAND存储器阵列的整个或所需部分为止。在初始等待时间之后，将来自CR-0的1KB数据发送到输出，接着以连续方式将来自CR-1的1KB数据发送到输出，接着以连续方式将来自CR-0的1KB数据发送到输出，接着以连续方式将来自CR-1的1KB数据发送到输出，且以乒乓方式如此进行，直到用户已接收到所需数据且停止时脉为止。

页地址由NAND快闪存储器装置中的地址计数器自动递增。图3和图4中所示的操作构成初始等待时间，其与所描述的其它时脉一致，可为约40μs。在初始等待时间之后，在四重流量SPI读取的实例中在每一时脉循环期间发送出4位数据，直到用户停止时脉为止。乒乓操作发生在第一页缓冲器部分与第二页缓冲器部分之间，其中当正在对第二页缓冲器部分执行ECC计算的同时，第一页缓冲器部分将数据发送到输出，且当正在对第一页缓冲器部分执行ECC计算的同时，第二页缓冲器部分将数据发送到输出。

图8是通过ECC的连续页读取操作的时序波形图。页读取(PR)时间以及用于将数据从第一快取寄存器部分发送到数据总线(CR-0)和用于将数据从第二快取寄存器部分发送到数据总线(CR-1)的时间各自为约20μs。假定ECC计算时间为12μs，DR到CR转移时间为2μs，即使当页读取操作需高达26μs，也可维持连续的读取操作。通过添加虚线波形来展示页读取时间的潜在增加(从20μs到26μs)。因此，在ECC计算时间与页读取时间之间存在折中机会，即，如果ECC计算需要较多时间，那么可将页读取时间设计为较短，同时如果页读取需要较多时间，那么可将ECC计算时间设计为较短。

如本文使用的“连续读取”操作不同于涉及发出PRCM命令的典型的“顺序读取”操作。PRCM命令不支持芯片内ECC，且在页边界处在输出数据中引入约3μs的等待周期。有利的做法是，如本文使用，连续读取支持芯片内ECC且消除了输出数据中的所有此些间隙和不连续。

然而，如果兼容性或其它原因需要，则可根据本文陈述的教导设定实施使用经修改页读取快取存储器模式(“PRCM”)命令支持芯片内ECC的一类顺序读取操作。现在针对例如乒乓页缓冲器38(图2)等两部分页缓冲器来描述经修改PRCM命令，但所述教导设定也适用于具有两个以上部分的页缓冲器。在一个实现中，经修改PRCM命令假定快取寄存器的一个部分(例如，CR-0)含有经ECC处理的数据，而快取寄存器的另一部分(例如，CR-1)可以含有经ECC处理的数据或可不含有经ECC处理的数据。经修改PRCM命令还假定数据寄存器具有对应部分DR-0和DR-1，且至少DR-1含有有效页数据。经修改PRCM命令致使CR-0中的数据输出，在此时间期间来自DR-1的数据复制到CR-1中且随后对CR-1中的数据执行ECC。在对CR-1中的数据执行ECC的同时，从NAND存储器阵列读取下一数据页且将其存储在DR-0和DR-1中。当从CR-0的数据输出完成时，随后在有任何间隙或不连续的情况下从CR-1输出数据。在CR-1中的数据正输出时且在页读取已完成之后，将来自DR-0的数据复制到CR-0中且对CR-0中的数据执行ECC。对CR-0中的数据的ECC的完成不晚于从CR-1的输出的完成。此时，CR-0含有经ECC处理的数据且DR-1含有有效页数据，其为下一经修改PRCM命令的初始条件。

可使用各种技术来针对经修改PRCM命令初始化页缓冲器。此些技术也可与经修改连续读取命令一起使用，通过假定整个快取寄存器含有经ECC处理的数据，或如经修改PRCM命令的情况下假定CR-0含有经ECC处理的数据且DR-1含有有效页数据，可修改所述连续读取命令以避免任何初始等待时间。此经修改连续读取命令可在用户提供命令、地址和任选的虚拟时脉之后立即输出数据而无任何初始等待时间。在一个初始化技术中，完全的初始化命令导致对数据寄存器中的页读取、从数据寄存器到快取寄存器的数据转移，以及整个快取寄存器的ECC校正。根据ECC处理所需时间，通过这技术引入的延迟可接近约60μs。在替代说明性技术中，部分初始化命令导致对数据寄存器中的页读取、从数据寄存器到快取寄存器的数据转移，以及快取寄存器的仅一个部分的ECC校正。根据ECC处理所需时间，通过这技术引入的延迟可接近约40μs。

在又一变化中，可用两个以上部分组成快取寄存器和数据寄存器，例如，三个、四个或四个以上部分。可交替实施各种操作。

包含如本文陈述的其应用和优点是举例说明，且不限制其权利要求书的范围。本文揭示的实施例的变化和修改是可能的，且所属领域的技术人员在研究本专利文档后将了解实施例的各种元件的实际替代和等效物。而且，本文给出的特定值是举例说明，且可在需要时变化。在不脱离本发明的范围和精神(包含所附权利要求书中陈述的本发明)的情况下可做出本文揭示的实施例和其它变化和修改，包含实施例的各种元件的替代和等效物。

Claims (17)

1.一种用于将多个数据页从NAND存储器阵列通过与所述NAND存储器阵列相关联的数据寄存器和快取寄存器输出到数据总线的方法，其特征在于，包括：

将NAND存储器阵列数据存储在所述数据寄存器中，所述数据寄存器是以多个部分组成，且所述快取寄存器是以对应于所述数据寄存器的所述部分的多个部分组成；

连续地且交替地从所述快取寄存器部分输出数据；

在从所述快取寄存器部分中的第一者输出数据的同时，将数据从所述数据寄存器的对应部分提供到所述快取寄存器部分中除所述第一者外的一部分且对所述数据执行错误校正码计算；以及

在从所述快取寄存器部分中的第二者输出数据的同时，将数据从所述数据寄存器的对应部分提供到所述快取寄存器部分中除所述第二者外的一部分且对所述数据执行错误校正码计算。

2.根据权利要求1所述的方法，其特征在于，进一步包括在从所述快取寄存器部分中的第三者输出数据的同时，将数据从所述数据寄存器的对应部分提供到所述快取寄存器部分中除所述第三者外的一部分且对所述数据执行错误校正码计算。

3.一种用于将从NAND存储器阵列输出的连续数据通过页缓冲器输出到数据总线的方法，所述页缓冲器具有数据寄存器和快取寄存器，所述方法特征在于，包括：

将NAND存储器阵列数据存储在所述数据寄存器中；

将第一数据部分从所述数据寄存器的第一部分转移到所述快取寄存器的第一部分；

对所述快取寄存器的第一部分中的数据执行第一错误校正码计算；

将数据从所述快取寄存器的第一部分输出到所述数据总线；

将第二数据部分从所述数据寄存器的第二部分转移到所述快取寄存器的第二部分；

对所述快取寄存器的第二部分中的数据执行第二错误校正码计算；以及

将数据从所述快取寄存器的第二部分输出到所述数据总线；

其中所述快取寄存器的第一部分输出步骤和所述快取寄存器的第二部分输出步骤是连续地且交替地执行；

其中所述第一错误校正码计算执行步骤是在所述快取寄存器的第二部分输出步骤期间执行；且

其中所述第二错误校正码计算执行步骤是在所述快取寄存器的第一部分输出步骤期间执行。

4.根据权利要求3所述的方法，其特征在于：

所述第一数据部分转移步骤和所述第一错误校正码计算执行步骤是在所述快取寄存器的第二部分数据输出步骤期间执行；且

所述第二数据部分转移步骤和所述第二错误校正码计算执行步骤是在所述快取寄存器的第一部分数据输出步骤期间执行。

5.根据权利要求4所述的方法，其特征在于，进一步包括在所述第一数据部分转移步骤和所述第二数据部分转移步骤期间除外的期间将数据页从所述NAND存储器阵列读取到所述数据寄存器。

6.根据权利要求4所述的方法，其特征在于，所述快取寄存器的第一和第二部分输出步骤是响应于用户发出的连续读取命令而由用户发出的时脉循环计时，所述方法进一步包括在所述用户发出的时脉循环中的每个连续时脉循环中根据所述快取寄存器的第一和第二部分输出步骤来连续地输出数据。

7.根据权利要求6所述的方法，其特征在于，所述连续地输出数据步骤在从所述用户发出的连续读取命令的初始等待时间周期之后开始，所述初始等待时间周期包括用以将数据页从所述NAND存储器阵列读取到所述数据寄存器的时间和错误校正码计算时间。

8.根据权利要求4所述的方法，其特征在于，所述快取寄存器的第一部分输出步骤和所述快取寄存器的第二部分输出步骤以交错方式重复。

9.根据权利要求8所述的方法，其特征在于，

所述快取寄存器的第一和第二部分输出步骤是响应于用户发出的连续读取命令而由用户发出的时脉循环计时，且

所述方法进一步包括在所述用户发出的时脉循环中的每个连续时脉循环中根据所述快取寄存器的第一和第二部分输出步骤以交错方式连续地输出数据。

10.根据权利要求9所述的方法，其特征在于，所述连续地输出数据步骤在从所述用户发出的连续读取命令的初始等待时间周期之后开始，所述初始等待时间周期包括用以将数据页从所述NAND存储器阵列读取到所述数据寄存器的时间和错误校正码计算时间。

11.根据权利要求3所述的方法，其特征在于，所述第一错误校正码和所述第二错误校正码计算执行步骤中的至少一者包括以经校正的数据覆写到错误数据。

12.根据权利要求4所述的方法，其特征在于，所述第一错误校正码和所述第二错误校正码计算执行步骤中的至少一者包括以经校正的数据覆写到错误数据。

13.根据权利要求5所述的方法，其特征在于，将所述数据页从所述NAND存储器阵列读取到所述数据寄存器的步骤、所述第一错误校正码计算执行步骤以及所述第二错误校正码计算执行步骤的时间为小于所述快取寄存器的第一和第二部分输出步骤的时间。

14.一种快闪存储器，其特征在于，包括：

NAND快闪存储器阵列；

行解码器，其耦合到所述NAND快闪存储器阵列；

数据寄存器，其耦合到所述NAND快闪存储器阵列；

快取寄存器，其耦合到所述数据寄存器；

错误校正电路，其耦合到所述快取寄存器；

列解码器，其耦合到所述快取寄存器；

控制电路，其耦合到所述行解码器、所述列解码器、所述数据寄存器、所述快取寄存器以及所述错误校正电路；

其中所述快取寄存器以多个部分组成，且所述数据寄存器以分别对应于所述快取寄存器部分的多个部分组成；且

其中所述控制电路包括用于执行以下功能的逻辑和寄存器元件：

将数据从所述NAND快闪存储器阵列读取到所述数据寄存器；

交替地将数据从所述数据寄存器部分转移到相应快取寄存器部分；

以所述错误校正电路对所述快取寄存器部分中的数据交替地执行错误校正，以在所述快取寄存器部分中提供经错误校正码处理的数据；以及

连续地且交替地将所述经错误校正码处理的数据从所述快取寄存器部分输出到所述控制电路；

其中针对所述快取寄存器部分中的特定一部分的所述数据转移功能和所述经错误校正码处理的数据输出功能的执行适用于在不同时间执行；且

其中针对所述快取寄存器部分中的特定一部分的所述错误校正执行功能和所述经错误校正码处理的数据输出功能的执行适用于在不同时间执行。

15.一种NAND快闪存储器，其特征在于，包括：

NAND快闪存储器阵列；

行解码器，其耦合到所述NAND快闪存储器阵列；

一页数据寄存器，其耦合到所述NAND快闪存储器阵列；

传输门的页；

一页快取寄存器，其通过所述传输门耦合到所述数据寄存器；

列解码器，其耦合到所述快取寄存器；以及

控制电路，其耦合到所述行解码器、所述列解码器、所述数据寄存器、所述快取寄存器以及所述传输门，其中所述传输门的第一群组和所述传输门的第二群组单独且独立地控制，而所述传输门的第二群组不同于所述传输门的第一群组，

所述NAND快闪存储器进一步包括耦合到所述快取寄存器的错误校正电路，所述控制电路进一步耦合到所述错误校正电路。

16.根据权利要求15所述的NAND快闪存储器，其特征在于，所述传输门的页一半安置于所述第一群组中，且所述传输门的页的另一半安置于所述第二群组中。

17.根据权利要求16所述的NAND快闪存储器，其特征在于，所述控制电路包括用于执行以下功能的逻辑和寄存器元件：

将数据从所述NAND快闪存储器阵列读取到所述数据寄存器；

交替地将数据从所述数据寄存器转移到所述快取寄存器处于对应于所述传输门的第一群组和所述传输门的第二群组的相应第一和第二部分中；

以所述错误校正电路对所述快取寄存器中的数据的所述第一和第二部分交替地执行错误校正，以在所述快取寄存器中提供经错误校正码处理的数据的相应第一和第二部分；以及

连续地且交替地将所述经错误校正码处理的数据的所述第一和第二部分从所述快取寄存器输出到所述控制电路；

其中针对所述快取寄存器中的数据的所述第一部分的所述数据转移功能和所述错误校正执行功能的执行适用于在针对所述快取寄存器中的经错误校正码处理的数据的所述第二部分的所述经错误校正码处理的数据输出功能的期间执行；且

其中针对所述快取寄存器中的数据的所述第二部分的所述数据转移功能和所述错误校正执行功能的执行适用于在针对所述快取寄存器中的经错误校正码处理的数据的所述第一部分的所述经错误校正码处理的数据输出功能的期间执行。