JP5308112B2 - 半導体装置及びその制御方法 - Google Patents

Description

本発明は、不揮発性メモリを備えた半導体装置に関する。

近年、フラッシュメモリをはじめとする不揮発性の半導体メモリでは、ページ単位でデータの読み出しを行うことが可能なメモリが開発されている。これらのメモリでは、互いに交差する複数のビット線及びワード線の交差領域に、不揮発性のメモリセルが規則的に配置されてメモリセルアレイが構成される。これら複数のメモリセルのうち、１本または複数のワード線に接続された一連のメモリセルが１ページと定義される。

メモリセルアレイの周辺には、１ページのデータサイズに対応したキャッシュ回路が設けられ、メモリセルアレイから読み出された１ページ分のデータを一時的に保持する。キャッシュ回路に保持されたデータは、ランダムアクセスやシーケンシャルアクセスによって外部回路に出力される。このように、１ページ分のデータをキャッシュ回路に読み出しておくことにより、データの読み出しを高速で行うことが可能となる。

一般的なメモリセルアレイは、ユーザがデータを記憶するために使用されるメイン領域と、それ以外の管理データなどを記憶するために使用されるスペア領域とを備えている。従来から、スペア領域のデータのみを読み出し可能なモードを搭載することにより、読み出し時間の短縮を図った不揮発性メモリが知られている（例えば、特許文献１を参照）。
特開２００２−３７３４９６号公報

半導体メモリの大容量化が進むにつれ、１本のワード線に接続されるメモリセルの数が増え、１ページあたりのデータ量も大きくなる傾向にある。一方、ユーザが必要とするデータはページ中の一部分である場合も多く、その場合に従来のように１ページ分のデータを逐一キャッシュ回路に読み出すのは効率的ではない。また、繰り返しの使用に伴うメモリセルの劣化などにより、ページ内に不良データが蓄積する場合があり、その場合は当該不良データを避けて読み出しを行うことが好ましい。

本発明は上記課題に鑑みなされたものであり、メモリセルからのデータ読み出し動作を効率的に行うことにより、動作速度の向上と消費電力の低減を図った半導体装置を提供することを目的とする。

本発明の半導体装置は、複数のワード線と、前記複数のワード線に交差して設けられた複数のビット線と、前記複数のワード線と前記複数のビット線のそれぞれの交差領域に設けられたメモリセルと、を含むメモリセルアレイと、前記メモリセルアレイからのデータ読み出し動作を制御する制御部と、を具備し、前記メモリセルアレイは、前記ワード線の方向に沿って複数のメモリブロックに分割され、前記制御部は、分割されたメモリブロック単位でデータの読み出しを行うことを特徴とする。

本半導体装置によれば、ワード線の方向に沿って分割されたメモリブロックの単位でデータの読み出しを行うことが可能であるため、ユーザが必要とするデータが記憶されたメモリブロックのみを読み出すことができる。これにより、データ読み出し速度を向上させると共に、消費電力の低減を図ることができる。

上記構成において、前記制御部は、前記複数のメモリブロックのうち、前記メイン領域に属するメモリブロックのみからデータの読み出しを行う第１モードを設定可能である構成とすることができる。

上記構成において、前記制御部は、前記複数のメモリブロックのうち、前記スペア領域に属するメモリブロックのみからデータの読み出しを行う第２モードを設定可能である構成とすることができる。

上記構成において、前記制御部は、前記複数のメモリブロックのうち、前記メイン領域に属する第１メモリブロック、及び前記スペア領域に属し前記第１メモリブロックに対応する第２メモリブロックから同時にデータの読み出しを行う第３モードを設定可能である構成とすることができる。

上記構成において、前記制御部は、前記複数のメモリブロックの全てから、順次データの読み出しを行う第４モードを設定可能である構成とすることができる。

上記構成において、前記複数のメモリブロックのそれぞれに対して設けられたセンスアンプ回路を具備し、前記制御部は、データ読み出し対象となるメモリブロックのアドレス及び設定された読み出しモードに基づき、前記メモリブロックに対応するセンスアンプ回路を動作させる構成とすることができる。データが読み出されるメモリブロックに対応したセンスアンプのみを作動させることで、消費電力の低減を図ることができる。

上記構成において、前記メモリブロックから読み出されたデータを一時的に記憶可能な複数のキャッシュ回路を具備し、前記制御部は、前記複数のメモリブロックのうち一のメモリブロックからデータを読み出し、当該データを前記複数のキャッシュ回路のうちデータが記憶されていない一のキャッシュ回路に転送し、前記一のキャッシュ回路へのデータの転送が完了した後、前記複数のメモリブロックのうち他のメモリブロックからデータを読み出し、当該データを前記複数のキャッシュ回路のうちデータが記憶されていない他のキャッシュ回路に転送する構成とすることができる。

上記構成において、前記制御部は、前記複数のキャッシュ回路のうちデータの転送が完了した一のキャッシュ回路から外部に対しデータの出力を行い、前記一のキャッシュ回路からのデータの出力が完了した後、前記複数のメモリブロックのうちデータの読出しが行われていない一のメモリブロックからデータを読み出し、当該データを前記一のキャッシュ回路に転送する構成とすることができる。複数のキャッシュ回路を交互に対し、読み出されたデータの入力と出力を交互に行うことで、読み出し速度の低減を抑制しつつキャッシュ回路の小型化を図ることができる。

上記構成において、前記メモリブロックから前記キャッシュ回路へ転送されるデータの単位は、前記キャッシュ回路から外部へ出力されるデータの単位より大きい構成とすることができる。

上記構成において、前記メモリセルアレイは、前記ワード線の方向に沿って、ユーザデータを記憶するメイン領域と管理データを記憶するスペア領域とに分割され、前記メイン領域及び前記スペア領域のそれぞれは、前記ワード線の方向に沿って複数のメモリブロックに分割されている構成とすることができる。

上記構成において、前記複数のキャッシュ回路のそれぞれは、前記メイン領域におけるメモリブロックのデータサイズに対応した第１キャッシュ回路と、前記スペア領域におけるメモリブロックのデータサイズに対応した第２キャッシュ回路と、を含む構成とすることができる。

上記構成において、前記メイン領域のメモリブロックから前記第１キャッシュ回路にデータを転送する第１のデータバスと、前記スペア領域のメモリブロックから前記第２キャッシュ回路にデータを転送するための第２のデータバスと、を具備する構成とすることができる。

本発明は、複数のワード線と、前記複数のワード線に交差して設けられた複数のビット線と、前記複数のワード線と前記複数のビット線のそれぞれの交差領域に設けられたメモリセルと、を含み、前記ワード線の方向に沿って複数のメモリブロックに分割されたメモリセルアレイと、前記メモリセルアレイから読み出されたデータを一時的に記憶可能なキャッシュ回路と、を具備する半導体装置の制御方法であって、前記メモリセルアレイから、分割されたメモリブロック単位でデータの読み出しを行うステップと、前記メモリブロック単位で読み出されたデータを前記キャッシュ回路に転送するステップと、前記キャッシュ回路から外部に対しデータを出力するステップと、を有する半導体装置の制御方法である。本発明によれば、ユーザが必要とするデータが記憶されたメモリブロックのみを読み出すことができるため、データ読み出し速度を向上させると共に、消費電力の低減を図ることができる。

本発明によれば、メモリブロック単位でデータの読み出しを行うことにより、動作速度の向上及び消費電力の低減を図ることができる。

以下、図面を用い本発明に係る実施例について説明する。

図１は、実施例１に係る半導体装置のブロック図である。本実施例のメモリセルアレイ１０は、横方向に配置された複数のワード線ＷＬと、縦方向に配置された複数のビット線ＢＬの交差領域に、不図示のメモリセルが規則的に配置されて構成される。メモリセル１０は、ワード線ＷＬの方向に沿って、ユーザがデータを記憶するためのメイン領域１０ａと、管理データを記憶するためのスペア領域１０ｂとに分割されている。さらに、各領域はそれぞれワード線ＷＬの方向に沿って複数のメモリブロックに分割されている。図示するように、メイン領域１０ａは４つのメインブロック０〜３に、スペア領域１０ｂも同様に４つのスペアブロック０〜３に分割されている。

メモリセルアレイ１０内のメモリセルは、１本または複数本のワード線ＷＬに接続された一連のメモリセルを１ページとして構成されている。本実施例では、メイン領域１０ａにおいて２０４８バイト、スペア領域１０ｂにおいて６４バイトの計２１１２バイトで１ページが構成される。従って、１ページをさらに分割したメモリブロック（ＭＢ）の大きさは、メイン領域１０ａにおいて５１２バイト、スペア領域１０ｂにおいて１６バイトとなる。上記のページ及びメモリブロックのデータ量は、機器の仕様等に応じて適宜変更することが可能である。

図２（ａ）〜（ｄ）は、図１のメモリセルアレイの詳細な構成の例を示した回路図である。図２（ａ）に示すメモリセルＭＣ０は、電荷蓄積層としてフローティングゲートを有するトランジスタであり、入出力端子の一端はビット線ＢＬに、他端はソース線ＳＬに接続され、制御端子はワード線ＷＬに接続されている。図２（ｂ）に示すメモリセルＭＣ１は、電荷蓄積層として窒化膜からなるトラップゲートを有し、左右両端にそれぞれ１ビットずつのデータ（電荷）を蓄積することができる。２つある入出力端子のそれぞれは、隣接する２本のビット線ＢＬに接続され、制御端子はワード線ＷＬに接続されている。

図２（ｃ）に示すメモリセルＭＣ２は、記憶素子としての可変抵抗と、可変抵抗とビット線ＢＬとの間に直列に接続された選択トランジスタから構成される。この可変抵抗は、例えばＣｕＯなどの遷移金属酸化物所定や、カルコゲナイドなどの相変化物質からなり、所定の電圧パルスを印加することにより、高抵抗状態及び低抵抗状態のいずれかの状態に変化する。そして、２種類の抵抗状態のいずれかを、“０”または“１”の論理値に対応させてデータを記憶することができる。選択素子である選択トランジスタの制御端子は、ワード線ＷＬに接続されている。図２（ｄ）に示すメモリセルＭＣ３は、図２（ｃ）と同じ可変抵抗を用い、選択素子としてトランジスタの代わりにダイオードを用いたものである。メモリセルＭＣ３の非選択時にはダイオードに対し逆バイアスが、選択時には順バイアスがかかるように、ビット線ＢＬとワード線ＷＬの電位をそれぞれ制御することで、メモリセルＭＣ３の選択を行うことができる。

図２（ａ）〜（ｂ）は、いわゆるＮＯＲ型のメモリセル（図２（ｂ）は、仮想接地型のメモリセル）の例であり、図２（ｃ）〜（ｄ）は、いわゆるクロスポイント型のメモリセルの例である。いずれもビット線ＢＬとワード線ＷＬの組合せにより所定のメモリセルＭＣを選択可能であり、ビット線ＢＬを介してセンスアンプ回路１６にデータが読み出される点で共通する。また、これらのメモリセルは信頼性が高く、ＮＡＮＤ型フラッシュメモリで用いられているような、データ誤りを訂正するためのＥＣＣ処理が不要である。このため、メイン領域１０ａに記憶されたデータを読み出す際に、必ずしもスペア領域１０ｂのデータを一緒に読み出さなくともよい。

以下、メモリセルアレイ１０の周辺回路について説明する。メモリセルアレイ１０に隣接して、メモリセル１０を選択するためのＸデコーダ１２及びＹデコーダ１４が設けられている。また、メモリセルアレイ１０からデータの読出しを行うためのセンスアンプ回路１６が、ビットラインＢＬを介してＹデコーダ１４に接続されている。センスアンプ回路１６は、メモリセルアレイ１０に含まれる複数のメモリブロックのそれぞれに対して設けられている（以下、各センスアンプ回路を個別に扱う時は、ＳＡ０〜ＳＡ７の符号を用いる）。

センスアンプ回路１６には、データを一時的に記憶することのできる複数のキャッシュレジスタ１８が接続されている。本実施例では、キャッシュレジスタ１８は、２つのキャッシュレジスタＡ及びＢから構成される。各キャッシュレジスタのデータサイズは、後述するようにメモリセルアレイ１０のメモリブロックに対応した大きさとなっている。具体的には、メイン領域１０ａのメモリブロック５１２バイトと、スペア領域１０ｂのメモリブロック１６バイトとを合計した計５２８バイトのキャッシュレジスタとなっている。キャッシュレジスタ１８には、読み出されたデータを一時的に記憶するラッチ回路２０が接続されている。ラッチ回路２０には、外部とのデータのやり取りを行うＩ／Ｏバッファ２２が接続されている。メモリセルアレイ１０から読み出されたデータは、最終的にＩ／Ｏバッファ２４により外部に出力される。

メモリセルコマンドデコーダ２６は、外部から入力された各種コマンドをデコードし、メモリコアコントローラ２８へと出力する。メモリコアコントローラ２８は、メモリを制御する各種の制御信号を発生し、複数の周辺回路へと出力する。アドレスラッチ回路及びコマンドジェネレータ３０は、外部から入力されるアドレスをラッチする。アドレスデコーダ３２は、アドレスラッチ回路２４から入力されたアドレスをデコードし、Ｘデコーダ１２及びＹデコーダ１４へと出力する。また、センスアンプコントローラ３４は、メモリコアコントローラ２８の指示を受けてセンスアンプ回路１６を制御する。ページカウンタ及びその制御回路３６は、読み出し動作を制御するためのカウンタの役割を果たす。

本実施例の半導体装置は、４種類の読み出しモードを備えている。第１モードであるパーシャルリードモードでは、同一のページに属する複数のメモリブロックのうち、メイン領域１０ａに属するメモリブロックのみからデータの読出しを行う。第２モードであるスペアリードモードでは、スペア領域１０ｂに属するメモリブロックのみからデータの読出しを行う。第３モードであるスペア＋パーシャルリードモードでは、メイン領域１０ａに属する１つのメモリブロック（第１メモリブロック）と、当該メモリブロックに対応しスペア領域に属する１つのメモリブロック（第２メモリブロック）から、同時にデータの読み出しを行う。第４モードである通常リードモードでは、同一ページに含まれる全てのメモリブロックから、順次データの読出しを行う。

図３は、実施例１に係る半導体装置の動作を示したフローチャートである。最初に、外部からＩ／Ｏ端子に対し、読み出しモードの開始を示すコマンドが入力される（ステップＳ１０）。コマンドデコーダ２６は、当該コマンドをデコードして、読み出しモードにエントリされたことを認識する。次に、外部からＩ／Ｏ端子に対し、アドレス（コラムアドレス及びページアドレス）が入力される（ステップＳ１２）。入力されたアドレスは、アドレスラッチ回路３０に保持される。

次に、外部からＩ／Ｏ端子に対し、アドレス入力が終了したことを示すコマンドが入力される（ステップＳ１４）。このコマンドは、読み出しモードの数に応じた種類（本実施例では４つ）だけ用意されており、コマンドデコーダ２６は、当該コマンドをデコードして読み出しモードの判定を行う（ステップＳ１６〜Ｓ２２）。ステップＳ１６でＹＥＳと判定された場合、コマンドデコーダ２６はパーシャルモードにエントリされたと認識する（ステップＳ２４）。ステップＳ１８でＹＥＳと判定された場合、コマンドデコーダ２６はスペアモードにエントリされたと認識する（ステップＳ２６）。ステップＳ２０でＹＥＳと判定された場合、コマンドデコーダ２６はスペア＋パーシャルモードにエントリされたと認識する（ステップＳ２８）。ステップＳ２２でＹＥＳと判定された場合、コマンドデコーダ２６は通常リードモードにエントリされたと認識する（ステップＳ３０）。いずれのモードも選択されない場合は、読み出し動作を終了する。

次に、メモリコアコントローラ２８が、Ｘデコーダ１２、Ｙデコーダ１４、及びセンスアンプコントローラ３４に対し、データ読み出し先のアドレスを指示する（ステップＳ３２）。Ｘデコーダ１２は、指示されたアドレス（ページアドレス）に基づいて、メモリセルアレイ１０に含まれる複数のページの中から１つのページを選択する（ステップＳ３４）。換言すれば、複数のワード線ＷＬの中から、選択されたページに対応する１本のワード線が選択される。続いて、センスアンプコントローラ３４が、センスアンプ１６に含まれる個々のセンスアンプＳＡ０〜ＳＡ７のうち、データ読み出し領域に対応したセンスアンプを活性化させる（ステップＳ３６）。ここでは、データが読み出されるメモリブロックＭＢｎ（ｎ＝０〜７）に対応して設けられたセンスアンプＳＡｎが選択される

次に、ステップＳ３６において選択されたセンスアンプＳＡｎが、対応するメモリブロックＭＢｎに含まれるメモリセルのうち、選択されたメモリセルからデータの読み出しを行う（ステップＳ３８）。読み出されたデータは、後述するデータバスＤＢへと出力され、キャッシュレジスタ１８へと転送される。キャッシュレジスタ１８は、センスアンプＳＡｎから転送されたデータを、個々のセンスアンプＳＡｎに対応して予め決められた領域に格納する（ステップＳ４０）。キャッシュレジスタ１８は、格納されたデータをラッチ回路２２へと順に転送する（ステップＳ４２）。ラッチ回路２２は、Ｉ／Ｏバッファ２４を介して外部へデータを出力する（ステップＳ４４）。

次に、ページカウンタ＆制御回路３６が、現在のアドレスが最終アドレスであるか否かの判定を行う（ステップＳ４６）。ステップＳ４６においてＮＯの場合、ページカウンタ３６はアドレスを１つ進め、再びステップＳ３６〜Ｓ４４を繰り返す。ステップＳ４８においてＹＥＳの場合は、読み出しモードを終了する（ステップＳ５０）。以上のステップにより、データの読出しが行われる。

本実施例の半導体装置では、ページをワード線ＷＬの方向に分割したメモリブロックの単位でデータが読み出され、センスアンプもデータが読み出されるメモリブロックに対応した領域のみが活性化される。具体的には、センスアンプコントローラ３４からコラム選択信号ＣＥｎＺ及びセンスアンプ駆動信号ＬＥｎＺが出力され、これらの信号によりデータの読出しが制御される。コラム選択信号ＣＥ０Ｚ〜ＣＥ７Ｚは、それぞれメモリブロックＭＢ０〜ＭＢ７を選択する信号である。センスアンプ駆動信号ＬＥ０Ｚ〜ＬＥ７Ｚは、それぞれセンスアンプＳＡ０〜ＳＡ７を駆動させるための信号である。

また、本実施例では、センスアンプのデータサイズに対応したキャッシュレジスタが複数設けられ、センスアンプからのデータの受け入れと並行してラッチ回路２２へのデータ出力が行われる。本実施例では、２つのキャッシュレジスタＡ及びＢを用いており、片方のキャッシュレジスタにセンスアンプにデータが入力されている間に、残りのキャッシュレジスタからデータが出力される。キャッシュレジスタＡ及びＢのうち、どちらのキャッシュレジスタにデータを転送するかは、センスアンプＳＡ０〜ＳＡ７のそれぞれに予め定められている。なお、キャッシュレジスタの数は必ずしも２つに限定されるものではない。

次に、各モードにおける読み出し動作の詳細について説明する。
（パーシャルリードモード）

図４は、パーシャルリードモードにおける動作を示したタイミングチャートであり、図５（ａ）〜（ｃ）は、センスアンプ回路１６及びキャッシュレジスタ１８におけるデータの入出力を説明する模式図である。ここでは、メイン領域１０ａに属するメモリブロックから、ＭＢ０、ＭＢ１、ＭＢ２、ＭＢ３の順にデータの読出しを行う例を示す。図４を参照に、最初にパーシャルリードモードを示すコマンド３２ｈが入力されると（Ａ）、レディ／ビジー信号（ＲＹ／ＢＹ）がＢＵＳＹ状態となる（Ｂ）。次に、メモリブロックＭＢ０及びセンスアンプＳＡ０を活性化させる信号であるＣＥ０Ｚ及びＬＥ０Ｚが立ち上がり（Ｃ）、これを受けてメモリブロックＭＢ０のデータＤａｔａ０がキャッシュレジスタＢへと転送され、ＲＹ／ＢＹがＲｅａｄｙ状態に戻る（Ｄ）。図５（ａ）に示すように、メイン領域の各メモリブロック及び各センスアンプのデータサイズは５１２バイトであるが、各センスアンプからキャッシュレジスタへとデータを転送するデータバスＤＢのサイズは１６バイトである。従って、ＳＡ０に読み出された５１２バイトのデータは、１６バイトのデータサイズに３２分割されて、キャッシュレジスタＢのメイン用エリア（５１２バイト）へと転送される。

Ｄａｔａ０の転送が完了した後、ＣＥ１Ｚ及びＬＥ１Ｚが立ち上がり（Ｅ）、メモリブロックＭＢ１のデータＤａｔａ１がキャッシュレジスタＡへと転送される（Ｆ）。同時に、キャッシュレジスタＢに格納されていたＤａｔａ０がＩ／Ｏ端子へと出力される（Ｇ）。図５（ｂ）に示すように、キャッシュレジスタからＩ／Ｏ端子までのデータの転送は、１バイトずつ行われる。従って、キャッシュレジスタＢに格納された５１２バイトのデータは、１バイトのデータサイズに５１２分割されて出力される。

キャッシュレジスタＢからのデータ出力が完了した後、ＣＥ２Ｚ及びＬＥ２Ｚが立ち上がり（Ｈ）、メモリブロックＭＢ２のデータＤａｔａ２が読み出されキャッシュレジスタＡへと転送される（Ｉ）。同時に、図５（ｃ）に示すように、キャッシュレジスタＡに格納されていたＤａｔａ１がＩ／Ｏ端子へと出力される（Ｊ）。キャッシュレジスタＢからのデータの出力が完了するまでは、（Ｈ）以降のステップは行われない。

以後、ステップ（Ｈ）〜（Ｊ）と同様に、キャッシュレジスタＡへのＤａｔａ３の読み出しと（Ｋ）、キャッシュレジスタＢからのＤａｔａ２の出力が行われる（Ｌ）。最後に、キャッシュレジスタＡからＤａｔａ３が出力され（Ｍ）、読み出し動作が完了する。

以上のように、第１モードであるパーシャルリードモードでは、メイン領域１０ａに属するメモリブロックＭＢ０〜ＭＢ３から、順にデータの読出しを行う。ここで、読み出し開始時及び読み出し終了時のメモリブロックのアドレスは、後述するように外部から任意に指定可能である。従って、メモリブロックＭＢ０〜ＭＢ３のうち、データの読出しが必要なメモリブロックのみからデータの読み出しを行うことができる。これにより、読み出し動作速度の向上を図ることができる。
（スペアリードモード）

図６は、スペアリードモードにおける動作を示したタイミングチャートであり、図７（ａ）〜（ｃ）は、センスアンプ回路１６及びキャッシュレジスタ１８におけるデータの入出力を説明する模式図である。ここでは、スペア領域１０ｂに属するメモリブロックから、ＭＢ４、ＭＢ５、ＭＢ６、ＭＢ７の順にデータの読出しを行う例を示す。図６を参照に、最初にパーシャルリードモードを示すコマンド３３ｈが入力されると（Ａ）、ＲＹ／ＢＹがＢｕｓｙ状態となる（Ｂ）。次に、メモリブロックＭＢ４及びセンスアンプＳＡ４を活性化させる信号であるＣＥ４Ｚ及びＬＥ４Ｚが立ち上がり（Ｃ）、これを受けてメモリブロックＭＢ４のデータＤａｔａ４がキャッシュレジスタＢへと転送され、ＲＹ／ＢＹがＲｅａｄｙ状態に戻る（Ｄ）。図７（ａ）に示すように、スペア領域の各メモリブロック及び各センスアンプのデータサイズは１６バイトであり、各センスアンプからキャッシュレジスタへとデータを転送するデータバスＤＢのサイズと等しい。従って、ＳＡ０に読み出された１６バイトのデータは、分割されることなくキャッシュレジスタＢのスペア用エリア（１６バイト）へと転送される。

Ｄａｔａ４の転送が完了した後、ＣＥ５Ｚ及びＬＥ５Ｚが立ち上がり（Ｅ）、メモリブロックＭＢ５のデータＤａｔａ５がキャッシュレジスタＡへと転送される（Ｆ）。同時に、キャッシュレジスタＢに格納されていたＤａｔａ４がＩ／Ｏ端子へと出力される（Ｇ）。図７（ｂ）に示すように、キャッシュレジスタからＩ／Ｏ端子までのデータの転送は、１バイトずつ行われる。従って、キャッシュレジスタＢに格納された１６バイトのデータは、１バイトのデータサイズに１６分割されて出力される。

キャッシュレジスタＢからのデータ出力が完了した後、ＣＥ６Ｚ及びＬＥ６Ｚが立ち上がり（Ｈ）、メモリブロックＭＢ６のデータＤａｔａ６が読み出されキャッシュレジスタＡへと転送される（Ｉ）。同時に、図７（ｃ）に示すように、キャッシュレジスタＡに格納されていたＤａｔａ５がＩ／Ｏ端子へと出力される（Ｊ）。キャッシュレジスタＢからのデータの出力が完了するまでは、（Ｈ）以降のステップは行われない。

以後、ステップ（Ｈ）〜（Ｊ）と同様に、キャッシュレジスタＡへのＤａｔａ７の読み出しと（Ｋ）、キャッシュレジスタＢからのＤａｔａ６の出力が行われる（Ｌ）。最後に、キャッシュレジスタＡからＤａｔａ７が出力され（Ｍ）、読み出し動作が完了する。

以上のように、第２モードであるスペアリードモードでは、スペア領域１０ｂに属するメモリブロックＭＢ４〜ＭＢ７から、順にデータの読出しを行う。ここで、読み出し開始時及び読み出し終了時のメモリブロックのアドレスは、パーシャルリードモード時と同様に、外部から任意に指定可能である。従って、メモリブロックＭＢ４〜ＭＢ７のうち、データの読出しが必要なメモリブロックのみからデータの読み出しを行うことができる。これにより、読み出し動作速度の向上を図ることができる。
（スペア＋パーシャルリードモード）

図８は、スペア＋パーシャルリードモードにおける動作を示したタイミングチャートであり、図９（ａ）〜（ｃ）は、センスアンプ回路１６及びキャッシュレジスタ１８におけるデータの入出力を説明する模式図である。ここでは、メイン領域１０ａ及びスペア領域１０ｂに属するメモリブロックのうち、ＭＢ０とＭＢ４、ＭＢ１とＭＢ５、ＭＢ２とＭＢ６、及びＭＢ３とＭＢ７の組合せで、同時にデータの読出しを行う例を示す。

図８を参照に、最初にパーシャルリードモードを示すコマンド３１ｈが入力されると（Ａ）、ＲＹ／ＢＹがＢｕｓｙ状態となる（Ｂ）。次に、メモリブロックＭＢ０及びセンスアンプＳＡ０を活性化させる信号であるＣＥ０Ｚ及びＬＥ０Ｚ、並びにメモリブロックＭＢ４及びセンスアンプＳＡ４を活性化させる信号であるＣＥ４Ｚ及びＬＥ４Ｚが同時に立ち上がる（Ｃ）（Ｄ）。これを受けて、メモリブロックＭＢ０のデータＤａｔａ０と、メモリブロックＭＢ４のデータＤａｔａ４が同時にキャッシュレジスタＢへと転送され、ＲＹ／ＢＹがＲｅａｄｙ状態に戻る（Ｅ）（Ｆ）。図９（ａ）に示すように、メイン領域１０ａから読み出されたＤａｔａ０はキャッシュレジスタＢのメイン用領域Ｂ０に転送され、スペア領域１０ｂから読み出されたＤａｔａ４はキャッシュレジスタＢのスペア用領域Ｂ１に転送される。また、Ｄａｔａ０はパーシャルリードモード時と同じく３２分割して１６バイトずつ転送され、Ｄａｔａ０は分割されることなく１６バイトが一括して転送される。

Ｄａｔａ０及びＤａｔａ４の転送が完了した後、ＣＥ１Ｚ及びＬＥ１Ｚと、ＣＥ５Ｚ及びＬＥ５Ｚが同時に立ち上がり（Ｇ）（Ｈ）、メモリブロックＭＢ１のＤａｔａ１及びＭＢ５のデータＤａｔａ５がキャッシュレジスタＡへと転送される（Ｉ）（Ｊ）。同時に、キャッシュレジスタＢに格納されていたＤａｔａ０及びＤａｔａ４が、Ｉ／Ｏ端子へと出力される（Ｋ）。図９（ｂ）に示すように、メイン領域１０ａから読み出されたＤａｔａ１はキャッシュレジスタＡのメイン用領域Ａ０に転送され、スペア領域１０ｂから読み出されたＤａｔａ５はキャッシュレジスタＡのスペア用領域Ａ１に転送される。また、キャッシュレジスタからＩ／Ｏ端子までのデータの転送は、他のモードと同じく１バイトずつ行われる。

キャッシュレジスタＢからのデータ出力が完了した後、ＣＥ２Ｚ及びＬＥ２Ｚと、ＣＥ６Ｚ及びＬＥ６Ｚが立ち上がり（Ｌ）（Ｍ）、メモリブロックＭＢ２のデータＤａｔａ２及びメモリブロックＭＢ６のデータＤａｔａ６が読み出されキャッシュレジスタＢへと転送される（Ｎ）（Ｏ）。同時に、図９（ｃ）に示すように、キャッシュレジスタＡに格納されていたＤａｔａ１及びＤａｔａ５がＩ／Ｏ端子へと出力される（Ｐ）。ステップ（Ｋ）におけるキャッシュレジスタＢからのデータの出力が完了するまでは、（Ｌ）以降のステップは行われない。

以後、ステップ（Ｌ）〜（Ｐ）と同様に、キャッシュレジスタＡへのＤａｔａ３及びＤａｔａ７の読み出しと（Ｑ）（Ｒ）、キャッシュレジスタＢからのＤａｔａ２及びＤａｔａ６の出力が行われる（Ｓ）。最後に、キャッシュレジスタＡからＤａｔａ３及びＤａｔａ７が出力され（Ｔ）、読み出し動作が完了する。

以上のように、第３モードであるスペア＋パーシャルリードモードでは、メイン領域１０ａに属するメモリブロックＭＢ０〜ＭＢ３と、スペア領域１０ｂに属するメモリブロックＭＢ４〜ＭＢ７から、同時にデータの読出しを行う。これにより、必要とするデータを効率的に読み出すことができる。また、メイン領域１０ａからのデータ読出しが完了する前に、スペア領域１０ｂのデータを読み出すことが可能であるため、必要なデータを効率よく読み出すことができる。なお、読み出し開始時及び読み出し終了時のメモリブロックのアドレスは、前述した２つのモードと同様に、外部から任意に指定可能である。
（通常リードモード）

図１０は、通常リードモードにおける動作を示したタイミングチャートである。通常リードモードでは、同一のページに含まれるメモリブロックＭＢ０〜ＭＢ７から、順にデータの読出しを行う。具体的には、図４及び図５で説明したパーシャルリードモードに引き続き、図６及び図７で説明したスペアリードモードを実行する形となる。従って、共通する箇所については詳細な説明を省略する。

図１０を参照に、最初に通常リードモードを示すコマンド３０ｈが入力されると（Ａ）、ＲＹ／ＢＹがＢｕｓｙ状態となる（Ｂ）。次に、メモリブロックＭＢ０及びセンスアンプＳＡ０を活性化させる信号であるＣＥ０Ｚ及びＬＥ０Ｚが立ち上がり（Ｃ）、これを受けてメモリブロックＭＢ０のデータＤａｔａ０がキャッシュレジスタＢへと転送され、ＲＹ／ＢＹがＲｅａｄｙ状態に戻る（Ｄ）。以後、メモリブロックＭＢ３からＤａｔａ３の読出しが行われるまでは（Ｅ）、図４のパーシャルリードモードと同様の制御が行われる。

Ｄａｔａ３の読み出しと並行して行われるキャッシュレジスタＢからのＤａｔａ２の出力が完了すると、（Ｆ）、スペア領域１０ｂに属するメモリブロックＭＢ４及びセンスアンプＳＡ４を活性化させる信号であるＣＥ４Ｚ及びＬＥ４Ｚが立ち上がる（Ｇ）。これを受けて、メモリブロックＭＢ４のＤａｔａ４がキャッシュレジスタＢへと転送される（Ｈ）。また、同時にキャッシュレジスタＡからのＤａｔａ３の出力が行われる（Ｉ）。以後、キャッシュレジスタＡからＤａｔａ７の出力が完了するまで（Ｊ）、図６のスペアリードモードと同様の制御が行われる。

以上のように、第４モードである通常リードモードでは、メイン領域１０ａ及びスペア領域１０ｂに属する全てのメモリブロックＭＢ０〜ＭＢ７から、順にデータの読出しを行う。

表１は、センスアンプ駆動信号ＬＥｎＺ及びコラム選択信号ＣＥｎＺ、並びにこれらの信号により選択されるメモリブロック及びキャッシュレジスタとの関係を整理したものである。パーシャルリードモード時には、ＬＥ０Ｚ〜ＬＥ３Ｚ（ＣＥ０Ｚ〜ＣＥ３Ｚ）が選択されることにより、メイン領域１０ａに属するメモリブロックＭＢ０〜ＭＢ３のデータが読み出される。ＬＥ０Ｚ及びＬＥ２Ｚが選択された場合、読み出されたデータはキャッシュレジスタＢのメイン用レジスタ（５１２バイト）へと格納される。ＬＥ１Ｚ及びＬＥ３Ｚが選択された場合、読み出されたデータはキャッシュレジスタＡのメイン用レジスタ（５１２バイト）へと格納される。

スペアリードモード時には、ＬＥ４Ｚ〜ＬＥ７Ｚ（ＣＥ４Ｚ〜ＣＥ７Ｚ）が選択されることにより、スペア領域１０ｂに属するメモリブロックＭＢ４〜ＭＢ７のデータが読み出される。ＬＥ４Ｚ及びＬＥ６Ｚが選択された場合、読み出されたデータはキャッシュレジスタＢのスペア用レジスタ（１６バイト）へと格納される。ＬＥ５Ｚ及びＬＥ７Ｚが選択された場合、読み出されたデータはキャッシュレジスタＡのスペア用レジスタ（１６バイト）へと格納される。

スペア＋パーシャルリードモード時には、ＬＥ０Ｚ〜ＬＥ３Ｚ及びＬＥ４Ｚ〜ＬＥ７Ｚが同時に活性化され、メイン領域１０ａに属するメモリブロックＭＢ０〜ＭＢ３と、サブ領域に属するメモリブロックＭＢ４〜ＭＢ７から同時にデータが読み出される。表に示すように、ＬＥ０Ｚ及びＬＥ４Ｚが同時に選択された場合と、ＬＥ２Ｚ及びＬＥ６Ｚが同時に選択された場合は、読み出されたデータはキャッシュレジスタＢへと格納される。一方、ＬＥ１Ｚ及びＬＥ５Ｚが同時に選択された場合と、ＬＥ３Ｚ及びＬＥ７Ｚが同時に選択された場合は、読み出されたデータはキャッシュレジスタＡへと格納される。

通常リードモード時には、全てのセンスアンプ駆動信号ＬＥ０Ｚ〜ＬＥ７Ｚ及びコラム選択信号ＣＥ０Ｚ〜ＣＥ７Ｚが順に活性化される。読み出されたデータは、他のモードと同様にそれぞれ対応したキャッシュレジスタＡまたはＢの所定領域へと格納される。なお、各モードにおいて、読み出し開始アドレスは外部から任意に設定することが可能である。

以上のように、本実施例の半導体装置は、メモリブロック単位でデータの読出しが可能に構成されている。必要なデータが記憶されているメモリブロックを活性化させ、当該メモリブロックのデータのみを読み出すことで、データ読み出しの効率を向上させることができる。

また、本実施例の半導体装置は、各メモリブロックＭＢ０〜ＭＢ７に対応してセンスアンプＳＡ０〜ＳＡ７が設けられている。データが読み出されるメモリブロックに対応したセンスアンプのみを活性化させることで、消費電力の低減を図ることができる。

また、本実施例の半導体装置は、２つのキャッシュ回路Ａ及びＢを備えている。各キャッシュ回路のデータサイズは、センスアンプのデータサイズに対応しており、メモリブロック単位で読み出されたデータを格納することができる。センスアンプからのデータの入力と、Ｉ／Ｏ端子へのデータの出力を交互に行うことで、キャッシュレジスタの数が２つであってもデータの読み出し動作を円滑に行うことができる。これにより、データ出力の速度を落とすことなく、装置の小型化を図ることができる。

続いて、上記の４種類の読み出しモードを実現するための周辺回路の詳細な構成について順に説明を行う。

図１１は、センスアンプコントローラ３４の詳細な構成を示したブロック図である。センスアンプコントローラ３４は、ページアドレスデコーダ４０、センスアンプレジスタ４２、ＬＥジェネレータ４４、モード判定部４６、及びＬＥ／ＣＥ出力部４８で構成されている。ページアドレスデコーダ４０は、ページアドレス（Ａ０Ｚ、Ａ１Ｚ、Ａ２Ｚ）を受けて、センスアンプレジスタ４２に初期アドレスを設定する。また、ページアドレスデコーダ４０は、後述するようにスペア＋パーシャルリードモードのコマンドを受けて、アドレスＡ２Ｚを無効にする（アドレスＡ２Ｚの縮退）制御を行う。

センスアンプレジスタ４２は、メモリコアコントローラ２８からの制御信号を受けて、選択信号ＡＬＥ０Ｚ〜ＡＬＥ７Ｚを出力する。ＡＬＥ０Ｚ〜ＡＬＥ７Ｚは、ＬＥ／ＣＥ出力部４８に出力されており、センスアンプ駆動信号ＬＥ０Ｚ〜ＬＥ７Ｚ及びコラム選択信号ＣＥ０Ｚ〜ＣＥ７Ｚのいずれの信号を出力するかを決定する。また、センスアンプレジスタ４２は、メモリコアコントローラ２８からの制御信号を受けてページアドレスのシフトを行い、次に出力されるＬＥｎＺ及びＣＥｎＺの準備を行う。さらに、センスアンプレジスタ４２は、モード選択信号３０ｈ〜３３ｈを受けて、各モードの最終ＬＥｎＺを出力したことをメモリコアコントローラ２８に伝える。これにより、メモリコアコントローラ２８は、各モードにおけるセンスアンプ読み出し動作が完了したことを認識する。

ＬＥジェネレータ４４は、メモリコアコントローラ２８からの制御信号を受けて、タイミング信号ＬＥＺを出力する。ＬＥＺはＬＥ／ＣＥ出力部４８に入力されており、ＬＥｎＺ及びＣＥｎＺを出力するタイミングを決定している。

モード判定部４６は、ＮＯＲゲート５０、パスゲート５１〜５２、インバータ５３、Ｎ型トランジスタ５４〜５５、及びＮＡＮＤゲート５６〜５７から構成される。ＮＯＲゲート５０には、通常リードモード信号３０ｈ及びスペア＋パーシャルリードモード信号３１ｈが入力されている。また、パスゲート５１にはスペアリードモード信号３３ｈが、パスゲート５２にはパーシャルリードモード信号３２ｈがそれぞれ入力されている。ＮＯＲゲート５０の出力は、パスゲート５１〜５２に入力されると共に、インバータ５３を介してＮ型トランジスタ５４〜５５の制御端子に入力されている。パスゲート５１及びＮ型トランジスタ５４の出力は、ＮＡＮＤゲート５６に入力されるとともに、ＮＡＮＤゲート５７に反転して入力されている。パスゲート５２及びＮ型トランジスタ５５の出力は、ＮＡＮＤゲート５７に入力されるとともに、ＮＡＮＤゲート５６に反転して入力されている。Ｎ型トランジスタ５４及び５５の他端は接地されている。このように、モード判定部４６はモード信号３０ｈ〜３３ｈを受けて、信号（ｄ）及び（ｅ）をＬＥ／ＣＥ出力部４８へと出力する。

ＬＥ／ＣＥ出力部４８は、複数のＡＮＤゲートから構成される。ここでは、ＡＮＤゲートを所定数ごとにまとめて符号６０〜６３で図示している。ＡＮＤゲート６０の出力はＬＥ０Ｚ〜ＬＥ３Ｚに、ＡＮＤゲート６１の出力はＬＥ４Ｚ〜ＬＥ７Ｚに、ＡＮＤゲート６０の出力はＣＥ０Ｚ〜ＣＥ３Ｚに、ＡＮＤゲート６０の出力はＣＥ４Ｚ〜ＣＥ７Ｚにそれぞれ対応する。ＡＮＤゲート６０〜６３には、センスアンプレジスタ４２からの出力信号ＡＬＥ０Ｚ〜ＡＬＥ７Ｚと、ＬＥジェネレータからの出力信号ＬＥＺが入力されている。また、ＡＮＤゲート６０及び６２にはモード判定部４６からの信号（ｄ）が、ＡＮＤゲート６１及び６３にはモード判定部４６からの信号（ｅ）がそれぞれ入力されている。

表２は、モード判定部４６における各ノード（ａ）〜（ｅ）の真理値表である。各モードと、選択されるＬＥ及びＣＥとの関係は、表１に示したものと共通である。ノード（ａ）〜（ｅ）のうち、ノード（ｄ）及び（ｅ）の値が、ＬＥ０Ｚ〜ＬＥ７Ｚ及びＣＥ０Ｚ〜ＣＥ７Ｚのうち、どの回路を活性化させるかを最終的に決定する。従って、ページアドレスの初期値が各モードでの読み出し範囲から外れていた場合は、ＬＥｎＺ及びＣＥｎＺは出力されない。

表３は、ページアドレスデコーダに入力されるページアドレス（Ａ０Ｚ、Ａ１Ｚ、Ａ２Ｚ）と、ＬＥ／ＣＥ出力部４８の出力との関係を示した真理値表である。ここで、ＬＥ０ＺとＬＥ４Ｚ、ＬＥ１ＺとＬＥ５Ｚ、ＬＥ２ＺとＬＥ６Ｚ、及びＬＥ３ＺとＬＥ７Ｚについては、表の左半分のアドレスＡ０Ｚ及びＡ１Ｚの値が同じである。パーシャルリードモード時には、ページアドレスデコーダ４０が、アドレスＡ２Ｚを無効にする縮退制御を行うため、上記の組合せのセンスアンプ駆動信号が同時に選択される。一方、他のモードの際には、Ａ０Ｚ、Ａ１Ｚ、Ａ２Ｚの組合せによりＬＥ０Ｚ〜ＬＥ７Ｚのいずれかが選択される。

図１２は、センスアンプ１６とキャッシュレジスタ１８との間のデータ転送を説明するための回路図である。本実施例の半導体装置は、センスアンプ１６とキャッシュレジスタ１８との間に、２種類のデータバスＤＢＭｎＺ及びＤＢＳｎＺが設けられている。メイン用データバスＤＢＭｎＺの一端は、メイン領域１０ａのセンスアンプＳＡ０〜ＳＡ３に接続され、他端はキャッシュレジスタＡのメイン用領域ＡＭ及びキャッシュレジスタＢのメイン用領域ＢＭに接続されている。データバスＤＢＭｎＺ及びＤＢＳｎＺのデータサイズは、メイン用及びスペア用の両方共に１６バイトである。

各センスアンプＳＡ０〜ＳＡ７には、Ｙデコーダ１４が接続されている（ここでは、メイン領域用のセンスアンプＳＡ０及びスペア領域用のセンスアンプＳＡ４のみを図示し、他は省略する）。各Ｙデコーダ１４は、ＡＮＤゲート７０〜７１及びパスゲート７２により構成されている。ＡＮＤゲート７０には、センスアンプコントローラ３４からのＣＥ０Ｚ〜ＣＥ７Ｚと、後述するカウンタ信号ＤｌａｔｎＺが入力されている。Ｙデコーダ１４は、センスアンプＳＡ０〜ＳＡ７で増幅されたデータを、データバスＤＢＭｎＺ及びＤＢＳｎＺへと出力する。前述したように、センスアンプＳＡは、各メモリブロックに対応して設けられており、メイン領域１０ａのメモリブロックＭＢ０〜ＭＢ３に対して計２０４８バイト、スペア領域１０ｂのメモリブロックＭＢ４〜ＭＢ７に対して計６４バイト分配置されている。

各キャッシュレジスタは、２つのパスゲート８０〜８１と、それらに挟まれて設けられたインバータ群８２〜８３により構成される。パスゲート８０には、データバスＤＢＭｎＺまたはＤＢＳｎＺから転送されたデータが、インバータ８４を介して入力される。また、パスゲート８０の制御端子にはＮＡＮＤゲート８５及びインバータ８６が接続されており、ＮＡＮＤゲート８５の出力によりパスゲート８０の開閉が制御される。ＮＡＮＤゲート８５には、後述するカウンタ信号ＤｌａｔｎＺ及びＯＲゲート８７からの信号が入力されている。ＯＲゲート８７には、コラム選択信号ＣＥ０Ｚ〜ＣＥ７Ｚのうち、ＣＥ０ＺとＣＥ２Ｚ、ＣＥ１ＺとＣＥ３Ｚ、ＣＥ４ＺとＣＥ６Ｚ、及びＣＥ５ＺとＣＥ７Ｚの組合せで２つの信号が入力されている。一方、パスゲート８１の制御端子には、カウンタ信号ＣｏｕｎｔｎＺが、インバータ８８及び８９を介して入力されている。パスゲート８１の出力は、データバスＧＤＢへと出力され、Ｉ／Ｏ端子へと転送される。データバスＧＤＢのデータサイズは、データバスＤＢＭｎＺ及びＤＢＳｎＺより小さい１バイトである。

前述したように、キャッシュレジスタＡ及びＢのそれぞれは、メモリセルアレイ１０のメイン領域１０ａに対応した領域（ＡＭ及びＢＭ）と、メモリセルアレイ１０のスペア領域１０ｂに対応した領域（ＡＳ及びＢＳ）とを有している。メイン用領域ＡＭ及びＢＭのデータサイズはそれぞれ５１２バイトであり、スペア用領域ＡＳ及びＢＳのデータサイズはそれぞれ１６バイトである。

以上のように、センスアンプＳＡ０〜ＳＡ７、キャッシュレジスタＡ〜Ｂ、データバスＤＢＭｎＺ及びＤＢＳｎＺが構成される。センスアンプ及びキャッシュレジスタ間におけるデータの入出力は、次に説明するカウンタ信号ＤｌａｔｎＺ（ｎ＝０〜３１）により制御される。

図１３は、カウンタ信号ＤｌａｔｎＺを発生させるカウンタ回路の回路図である。Ｄｌａｔｎｚカウンタ回路は、５ビットのカウンタ９０、デコーダ９２、カウンタ制御論理部９４、及びスイッチ部９６で構成される。カウンタ制御論理部９４は、ＮＯＲゲート１００〜１０２、インバータ１０３〜１０６、ＮＡＮＤゲート１０７、及びＡＮＤゲート１０８から構成される。ＮＯＲゲート１００には、コラム選択信号ＣＥ０Ｚ〜ＣＥ３Ｚが入力されている。また、スイッチ部９６は、ＮＡＮＤゲート１０９で構成される。カウンタ９０には、スイッチ部９６の出力信号ＣＬＫと、インバータ１１０により反転された／ＣＬＫが入力される。

図１４は、図１３のカウンタ回路の動作を示す波形図である。データ読み出し時に選択されるメモリブロックに対応したコラム選択信号ＣＥ０Ｚ〜ＣＥ３Ｚのうちいずれかが“Ｈ”になると、ＮＯＲゲート１００の出力であるノード（Ａ）が“Ｈ”から“Ｌ”に変化する。ＮＯＲゲート１００の出力はＮＯＲゲート１０１に入力されており、このときＮＯＲゲート１０１の出力であるノード（Ｂ）は、 “Ｌ”から“Ｈ”に変化する。

ノード（Ｂ）は、スイッチ部９６及びデコーダ９２に接続されている。スイッチ部９６のＮＡＮＤゲート１０９には、ノード（Ｂ）の他にクロック信号／ＲＥＺが入力されている。ＮＡＮＤゲート１０９は、クロック信号／ＲＥＺの反転信号をＣＬＫとしてカウンタ９０に出力する。カウンタ９０は、ＣＬＫとその反転信号／ＣＬＫによりカウントアップを始める。また、ノード（Ｂ）が“Ｈ”に変化することで、デコーダ９２が活性化される。デコーダ９２には、カウンタ９０の出力が入力されている。デコーダ９２は、カウンタ９０からの信号をデコードし、ＣＬＫ及び／ＣＬＫに応じてカウンタ信号ＤｌａｔｎＺ（ｎ＝０〜３１）を出力する。

また、カウンタ９０の出力は、カウンタ制御論理部９４のＡＮＤゲート１０８に入力されている。カウンタ９０の出力がいずれも“Ｈ”になると、ＡＮＤゲート１０８の出力である信号ＥＤｌａｔｎＺは“Ｌ”となる。信号ＥＤｌａｔｎＺは、メモリコアコントローラ２８及びＮＯＲゲート１０２に入力されており、ＥＤｌａｔｎＺが“Ｈ”になるとノード（Ｂ）は“Ｈ”から“Ｌ”に、ノード（Ｃ）は“Ｌ”から“Ｈ”にそれぞれ変化する。ノード（Ｂ）が“Ｌ”となると、スイッチ部９６のＮＡＮＤゲート１０９の出力は“Ｈ”で固定され、カウンタ９０の動作が止まる。

その後、ＣＥ０Ｚ〜ＣＥ３Ｚの全てが“Ｈ”から“Ｌ”に変化すると、ノード（Ａ）の“Ｌ”から“Ｈ”の変化により、ノード“Ｄ”にワンショット・パルスが出力される。このワンショット・パルスはカウンタ９０に入力され、カウンタ９０をリセットするリセット信号として動作する。また、ノード（Ａ）が“Ｌ”から“Ｈ”に変化することにより、ノード（Ｃ）が“Ｈ”から“Ｌ”へと変化して初期状態に戻る。カウンタ回路は、この状態で次のＣＥ０Ｚ〜ＣＥ３Ｚの立ち上がりを待つ。

図１２を参照に、カウンタ信号ＤｌａｔｎＺは、メイン領域１０ａのセンスアンプＳＡ０〜ＳＡ３におけるＹデコーダ１４に入力されている。例えば、メイン領域１０ａにおける最初の１６バイト分のセンスアンプにはＤｌａｔ０Ｚが、次の１６バイト分のセンスアンプにはＤｌａｔ１Ｚが入力され、以下同様に１６バイト単位でＤｌａｔ２Ｚ〜Ｄｌａｔ３１Ｚが入力されている。これにより、メイン領域１０ａから読み出されたデータが、１６バイト単位でデータバスＤＢＭｎＺへと読み出される。なお、Ｄｌａｔ０Ｚ〜Ｄｌａｔ３１Ｚにより読み出されるデータの合計は５１２バイトであり、これはメモリブロックＭＢ１つ分に相当する。なお、スペア領域１０ｂのセンスアンプＳＡ４〜ＳＡ７のＡＮＤゲート７１には、カウンタ信号ＤｌａｔｎＺは入力されていない。ＡＮＤゲート７１には、代わりにコラム選択信号ＣＥ４Ｚ〜ＣＥ７Ｚが入力されており、これらの信号によって１６バイト単位でデータバスＤＢＳｎＺへデータが読み出される。

また、カウンタ信号ＤｌａｔｎＺは、メイン用のキャッシュレジスタＡＭ及びＢＭのＮＡＮＤゲート８５に供給されている。例えば、最初の１６バイト分のキャッシュ回路のＮＡＮＤゲート８５にはＤｌａｔ０Ｚが、次の１６バイト分のキャッシュ回路のＮＡＮＤゲート８５にはＤｌａｔ１Ｚが入力され、以下同様に１６バイト単位でＤｌａｔ２Ｚ〜Ｄｌａｔ３１Ｚが入力されている。ＯＲゲート８７からの出力が“Ｈ”になったとき、カウンタ信号ＤｌａｔｎＺ（ｎ＝０〜３１）が“Ｈ”になることで、キャッシュ回路へのデータの転送が開始する。カウンタの値がｎ＝０〜３１へ増えるに従い、キャッシュ回路ＡＭまたはＢＭに対し、１６バイト単位でデータの出力が行われる。

カウンタ信号ＤｌａｔｎＺのカウントが終了した時、センスアンプＳＡからキャッシュ回路へのデータの転送が完了する。図１３において、このとき出力される信号ＥＤｌａｔｎＺは、メモリコアコントローラ２８へと送られる。メモリコアコントローラ２８は、信号ＥＤｌａｔｎＺに基づいて、センスアンプコントローラ３４に対し、現在“Ｈ”レベルにあるＬＥｎＺ及びＣＥｎＺを“Ｌ”レベルにするように指示を出す。また、メモリコアコントローラ２８は、センスアンプコントローラ３４に対し、次のＬＥｎＺ及びＣＥｎＺを“Ｈ”レベルにするよう指示を出す。例えば、メモリブロックＭＢ０からのデータ読出しが完了した場合は、メモリコアコントローラ２８は、ＬＥ０Ｚ及びＣＥ０Ｚを“Ｈ”から“Ｌ”レベルに、ＬＥ１Ｚ及びＣＥ１Ｚを“Ｌ”から“Ｈ”に変化させるように、センスアンプコントローラ３４に対して指示を出す。

メモリコアコントローラ２８は、ＥＤｌａｔｎＺ信号を２回受けた場合は、キャッシュレジスタＡＭ及びＢＭへのデータの転送が完了し、これらのキャッシュレジスタが共に一杯になったと判断する。前述のように、センスアンプからキャッシュレジスタへのデータの転送は１６バイト単位で行われるのに対し、キャッシュレジスタからのデータの出力は１バイト単位で行われる。従って、メモリコアコントローラ２８は、キャッシュレジスタＡＭ及びＢＭのいずれかからのデータの出力が完了するまで待機状態となる。データの出力が完了したか否かは、次に説明するページカウンタからの許可信号により判断される。

図１５は、ページカウンタ＆制御回路３６のブロック図である。ページカウンタは、４種類のキャッシュレジスタＡＭ、ＡＳ、ＢＭ、ＢＳのそれぞれに対し、デコーダ１２２ａ〜１２２ｄ、カウンタ１２４ａ〜１２４ｄ、及びカウンタ制御部１２６ａ〜１２６ｄが接続されて構成されている。また、ページカウンタは、ページアドレスデコーダ１２７、レジスタ１２８、及びカウントアップクロック１３０を含む。

ページカウンタは、上述したＤｌａｔｎＺカウンタ回路と同様の働きを行う。ただし、ＤｌａｔｎＺカウンタがデータを１６バイト単位に分割して転送する動作を制御するのに対し、ページカウンタはデータを１バイト単位で転送する動作を制御する点で異なる。これは、センスアンプ及びキャッシュレジスタ間のデータバスのサイズが１６バイトであるのに対し、キャッシュレジスタ及び入出力端子間のデータバスのサイズが１バイトであるためである。ページカウンタは、メイン用の９ビットのカウンタ１２４ａ及び１２４ｃと、スペア用の４ビットのカウンタ１２４ｂ及び１２４ｄを含む。

図１６は、９ビットのページカウンタ１２４ａの構成を示した回路図であり、図１７はページカウンタ１２４ａの動作を示したタイミングチャートである。図１２に示したＤｌａｔｎＺカウンタ回路とほぼ共通の構成であるため、同一の構成要素には同一の符号を付し、詳細な説明を省略する。図１２と異なり、カウンタ１４０は９ビットのカウンタである。また、ＮＯＲゲート１４２には、メモリコアコントローラ２８からの出力許可信号／ＳＯＵＴと、ＣＳ０Ｚ、ＣＳ２Ｚ、及びＣＳ２ｈＺが入力されている。ＡＮＤゲート１０８の出力ＦＣＯＵＮＴは、ページカウンタがフルカウントになった際に“Ｈ”となる。メモリコアコントローラ２８は、ＦＣＯＵＮＴが“Ｌ”から“Ｈ”へ変化したことに基づき、キャッシュレジスタのデータを、Ｉ／Ｏバッファ２４に移し終えたと認識する。同時に、メモリコアコントローラ２８は、次のメモリブロックＭＢｎに対応するセンスアンプＳＡｎを動作させ、空になったキャッシュ回路へのデータの読出しを行う。

図１５を参照に、ページアドレスデコーダ１２７及びレジスタ１２８により、制御信号ＣＳ０Ｚ〜ＣＳ７Ｚが生成される。制御信号ＣＳ０Ｚ〜ＣＳ７Ｚは、カウンタ制御部に入力され、いずれかの信号が“Ｈ”になると、ページカウンタ回路が動作を開始する。表４は、ページカウンタ１２４ａ〜１２４ｄのそれぞれに入力される制御信号を示した表である。また、表５は、各モードにおける制御信号ＣＳｎＺ（ｎ＝０〜７）の遷移を示した表である。スペア＋パーシャルリードモード時（３１ｈ）においては、メイン領域１０ａ及びスペア領域１０ｂから同時にデータの読出しが行われるため、キャッシュレジスタの出力もそれに対応しなくてはならない。制御信号がＣＳ０Ｚ、ＣＳ４Ｚ、ＣＳ１Ｚ、ＣＳ５Ｚ…の順で遷移することで、キャッシュレジスタはＢＭ、ＢＳ、ＡＭ、ＡＳの順で出力を行う。これにより、同一のキャッシュレジスタにおいてメイン用領域→スペア用領域の順にデータの出力が行われる。その他の読み出しモードの際は、制御信号ＣＳｎＺの値はＣＳ０Ｚ〜ＣＳ７Ｚの順に遷移する。

以上のように、本実施例の半導体装置によれば、制御部であるメモリコアコントローラ２８及びセンスアンプコントローラ３４の指示により、所望のメモリブロックに対応したセンスアンプＳＡが動作し、データの読出しが行われる。

また、共通の制御信号ＤｌａｔｎＺ及びＣＥｎＺにより、センスアンプ及びキャッシュレジスタ間のデータの転送が制御される。これにより、センスアンプにより読み出されたデータが自動的にキャッシュレジスタに転送される。また、一のキャッシュレジスタへのデータの転送が完了した後、続いて他のキャッシュレジスタへのデータの転送が行われる。複数のキャッシュレジスタが一杯になると、メモリコアコントローラ２８は、一のキャッシュレジスタからデータの出力が完了するまでの間、待機状態となる。

メモリコアコントローラ２８及びセンスアンプコントローラ３４の指示により、一のキャッシュレジスタへのデータの入力と並行して、他のキャッシュレジスタからのデータの出力が行われる。キャッシュレジスタからのデータの出力が完了すると、メモリコアコントローラ２８に対し出力完了信号が出力される。メモリコアコントローラ２８は、出力完了信号を受けて、次のメモリブロック及びセンスアンプを活性化させ、データの読出しを行う。

このように、本実施例では、メモリコアコントローラ２８及びセンスアンプコントローラ３４の制御により、メモリセルアレイ１０からのメモリブロック単位でのデータの読み出しを行っている。これにより、読み出し動作の効率化と消費電力の低減を図ることができる。また、メモリブロックのデータサイズに対応した複数のキャッシュレジスタを用意し、データの入力と出力を交互に行うことで、キャッシュレジスタの総容量が１ページ分のデータサイズより小さくても、データの読出しを行うことができる。これにより、データの転送効率を落とすことなく、回路の小型化を図ることができる。

また、本実施例によれば、モード選択信号３０ｈ〜３３ｈにより、複数の読み出しモードを設定することができる。複数の読み出しモードのうち、状況に応じて最も適したモードを選択することで、データ読み出しの効率を向上させることができる。

以上、本発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

図１は、実施例１の半導体装置の全体ブロック図である。 図２（ａ）〜（ｄ）は、図１のメモリセルアレイの詳細な構成を示す回路図である。 図３は、実施例１の半導体装置の動作を示すフローチャートである。 図４は、パーシャルリードモードにおける半導体装置の動作を示すタイミングチャートである。 図５（ａ）〜（ｃ）は、パーシャルリードモードにおける半導体装置の動作を示す模式図である。 図６は、スペアリードモードにおける半導体装置の動作を示すタイミングチャートである。 図７（ａ）〜（ｃ）は、スペアリードモードにおける半導体装置の動作を示す模式図である。 図８は、スペア＋パーシャルリードモードにおける半導体装置の動作を示すタイミングチャートである。 図９（ａ）〜（ｃ）は、スペア＋パーシャルリードモードにおける半導体装置の動作を示す模式図である。 図１０は、通常リードモードにおける半導体装置の動作を示すタイミングチャートである。 図１１は、図１のセンスアンプコントローラの詳細な構成を示した回路図である。 図１２は、図１のセンスアンプ及びキャッシュレジスタの詳細な構成を示した回路図である。 図１３は、図１のＤｌａｔｎＺカウンタ回路の詳細な構成を示した回路図である。 図１４は、図１３のＤｌａｔｎＺカウンタ回路の動作を示したタイミングチャートである。 図１５は、図１のページカウンタ＆制御回路の構成を示したブロック図である。 図１６は、図１５のページカウンタの詳細な構成を示した回路図である。 図１７は、図１６のページカウンタの動作を示したタイミングチャートである。

符号の説明

１０ メモリセルアレイ
１６ センスアンプ回路
１８ キャッシュレジスタ
２８ メモリコアコントローラ
３４ センスアンプコントローラ

Claims (12)

1. 複数のワード線と、前記複数のワード線に交差して設けられた複数のビット線と、前記複数のワード線と前記複数のビット線のそれぞれの交差領域に設けられたメモリセルと、を含むメモリセルアレイと、
   前記メモリセルアレイからデータの読み出しを行う制御部と、
   を具備し、
   前記メモリセルアレイは、前記ワード線の方向に沿ってメイン領域及びスペア領域に分割され、
   前記メイン領域及び前記スペア領域はそれぞれ、前記ワード線の方向に沿って複数のメモリブロックに分割され、
   前記制御部は、前記分割されたメモリブロック単位でデータの読み出しを行い、
   前記制御部は、前記複数のメモリブロックのうち、前記メイン領域に属する第１メモリブロック、及び前記スペア領域に属し且つ前記第１メモリブロックに対応する第２メモリブロックから同時にデータが読み出されるモードにて、前記読み出しを行う、ことを特徴とする半導体装置。
2. 前記メイン領域はユーザデータを記憶し、前記スペア領域は管理データを記憶する、ことを特徴とする請求項１項記載の半導体装置。
3. 前記制御部は、前記複数のメモリブロックのうち、前記メイン領域に属するメモリブロックのみからデータが読み出されるモードにて、前記読み出しを行うことを特徴とする請求項１記載の半導体装置。
4. 前記制御部は、前記複数のメモリブロックのうち、前記スペア領域に属するメモリブロックのみからデータが読み出されるモードにて、前記読み出しを行うことを特徴とする請求項１記載の半導体装置。
5. 前記制御部は、前記複数のメモリブロックの全てから、順次データが読み出されるモードにて、前記読み出しを行うことを特徴とする請求項１記載の半導体装置。
6. 前記複数のメモリブロックのそれぞれに対して設けられたセンスアンプ回路を具備し、
   前記制御部は、データ読み出し対象となるメモリブロックのアドレス及び設定された読み出しモードに基づき、前記メモリブロックに対応するセンスアンプ回路を動作させることを特徴とする請求項２から５いずれか１項記載の半導体装置。
7. 前記メモリブロックから読み出されたデータを一時的に記憶可能な複数のキャッシュ回路を具備し、
   前記制御部は、前記複数のメモリブロックのうち一のメモリブロックからデータを読み出し、当該データを前記複数のキャッシュ回路のうちデータが記憶されていない一のキャッシュ回路に転送し、前記一のキャッシュ回路へのデータの転送が完了した後、前記複数のメモリブロックのうち他のメモリブロックからデータを読み出し、当該データを前記複数のキャッシュ回路のうちデータが記憶されていない他のキャッシュ回路に転送する、ことを特徴とする請求項１から６いずれか１項記載の半導体装置。
8. 前記制御部は、前記複数のキャッシュ回路のうちデータの転送が完了した一のキャッシュ回路から外部に対しデータの出力を行い、前記一のキャッシュ回路からのデータの出力が完了した後、前記複数のメモリブロックのうちデータの読出しが行われていない一のメモリブロックからデータを読み出し、当該データを前記一のキャッシュ回路に転送する、ことを特徴とする請求項７記載の半導体装置。
9. 前記メモリブロックから前記キャッシュ回路へ転送されるデータの単位は、前記キャッシュ回路から外部へ出力されるデータの単位より大きいことを特徴とする請求項８記載の半導体装置。
10. 前記複数のキャッシュ回路のそれぞれは、前記メイン領域におけるメモリブロックのデータサイズに対応した第１キャッシュ回路と、前記スペア領域におけるメモリブロックのデータサイズに対応した第２キャッシュ回路と、を含むことを特徴とする請求項２から９いずれか１項記載の半導体装置。
11. 前記メイン領域のメモリブロックから前記第１キャッシュ回路にデータを転送する第１のデータバスと、
    前記スペア領域のメモリブロックから前記第２キャッシュ回路にデータを転送するための第２のデータバスと、
    を具備することを特徴とする請求項１０記載の半導体装置。
12. 複数のワード線と、前記複数のワード線に交差して設けられた複数のビット線と、前記複数のワード線と前記複数のビット線のそれぞれの交差領域に設けられたメモリセルと、を含み、前記ワード線の方向に沿ってメイン領域及びスペア領域に分割されたメモリセルアレイと、前記メモリセルアレイから読み出されたデータを一時的に記憶可能なキャッシュ回路と、を具備する半導体装置の制御方法であって、前記メイン領域及び前記スペア領域はそれぞれ、前記ワード線の方向に沿って複数のメモリブロックに分割され、当該方法は、
    前記メモリセルアレイから、前記分割されたメモリブロック単位でデータの読み出しを行うステップと、
    前記メモリブロック単位で読み出されたデータを前記キャッシュ回路に転送するステップと、
    前記キャッシュ回路から外部に対しデータを出力するステップと、
    を有し、
    前記読み出しは、前記複数のメモリブロックのうち、前記メイン領域に属する第１メモリブロック、及び前記スペア領域に属し且つ前記第１メモリブロックに対応する第２メモリブロックから同時にデータが読み出されるモードにて、行われる、半導体装置の制御方法。

Images