JP2010092528A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】リードディスターブによる誤動作を抑制することができる不揮発性半導体記憶装置を提供する
【解決手段】本発明の不揮発性半導体記憶装置は、複数のＮＡＮＤ型フラッシュメモリセルが直列に接続されその両端にそれぞれ選択トランジスタが接続されているＮＡＮＤセルユニットを複数備え、ＮＡＮＤ型フラッシュメモリセルからページ単位でデータが読み出されるメモリセルアレイ１３と、メモリセルアレイ１３において読み出し頻度が相対的に高いページ１４に記憶されているデータを少なくとも１ページ分保持し、読み出し頻度が相対的に高いページ１４に対する読み出し要求があった場合に、メモリセルアレイ１３へのアクセスに替わって保持しているデータを出力するデータバッファ１２とを有する。
【選択図】図１

Description

本発明は、ＮＡＮＤセルユニットを有する不揮発性半導体記憶装置に関する。

近年、不揮発性半導体記憶装置として高集積化、大容量化が期待できるＮＡＮＤ型フラッシュメモリが注目されている。ＮＡＮＤ型フラッシュメモリは、ソース／ドレインを共通にする形で直列に接続された複数のメモリセルと、これら複数のメモリセルの両端に接続された２つの選択トランジスタとを備えたＮＡＮＤセルユニットが複数配置されて、メモリセルアレイが構成されている（例えば、「特許文献１」を参照。）。

ところで、このような構造のＮＡＮＤ型フラッシュメモリでは、読み出し動作中に非選択メモリセルのしきい値電圧が上昇する、いわゆるリードディスターブが発生する場合があることが知られている。このため、ＮＡＮＤセルユニットのレイアウトや読み出し回路などに設計的な工夫が種々試みられている（例えば、「特許文献２」を参照。）。

しかしながら、このようなアプローチによりＮＡＮＤセルユニットの構造および読み出し動作の回路定数などの最適化を行ったとしても、従来の不揮発性半導体記憶装置は、メモリシステムとして必ずしも十分な信頼性が得られるとは限らないという問題があった。すなわち、メモリシステムとして考えた場合、用途によっては、メモリセルアレイの特定のページにアクセスが集中し、リードディスターブによって容易に非選択セルの誤書き込みが発生する危険があるという問題があった。特に、今後のプロセス技術の微細化に伴って、この問題はますます顕著になっていくものと思われる。
特開２００５−２５０９５７号公報（図２、および段落［００２１］〜［００２７］） 特開２００８−５２８０８号公報

本発明は、リードディスターブによる誤動作を抑制することができる不揮発性半導体記憶装置を提供する。

本発明の一態様によれば、複数のＮＡＮＤ型フラッシュメモリセルが直列に接続されその両端にそれぞれ選択トランジスタが接続されているＮＡＮＤセルユニットと、複数の前記ＮＡＮＤセルユニットを備え、前記ＮＡＮＤ型フラッシュメモリセルからページ単位でデータが読み出されるメモリセルアレイと、前記メモリセルアレイにおいて読み出し頻度が相対的に高いページに記憶されているデータを少なくとも１ページ分保持し、前記読み出し頻度が相対的に高いページに対する読み出し要求があった場合に、前記メモリセルアレイへのアクセスに替わって保持しているデータを出力するデータバッファとを有することを特徴とする不揮発性半導体記憶装置が提供される。

本発明によれば、リードディスターブによる誤動作が抑制されるので、高い信頼性を実現することができる。

以下、図面を参照しながら、本発明の実施例を説明する。

図１は、本発明の実施例１に係わる不揮発性半導体記憶装置を示すイメージ図である。ここでは、主に、データの読み出しにかかわる部分を示した。

本発明の実施例１に係わる不揮発性半導体記憶装置は、データキャッシュ１１、データバッファ１２、およびメモリセルアレイ１３を備えている。

データキャッシュ１１の第１の入出力は外部とのデータ送受を行うＩ／Ｏバスに接続され、データキャッシュ１１の第２の入出力はデータバッファ１２およびメモリセルアレイ１３とのデータ送受を行うための内部バスに接続され、データバッファ１２およびメモリセルアレイ１３の入出力は内部バスに接続されている。

データキャッシュ１１は、外部からのデータ読み出し要求に対して高速アクセスを実現するために設けられ、１ページ分の高速ＳＲＡＭセルまたはラッチ回路を備えている。そして、データキャッシュ１１は、読み出しアドレスに基づいてメモリセルアレイ１３またはデータバッファ１２からページ単位で読み出されたデータを保持している。

外部からのデータ読み出し要求があると、そのアドレスが現在のデータキャッシュ１１に保持されているページ内に有れば、つまり、いわゆる“キャッシュがヒットした”場合には、メモリセルアレイ１３またはデータバッファ１２へのアクセスは行われず、データキャッシュ１１内のデータがＩ／Ｏバスへ出力される。

また、要求されたデータが現在のデータキャッシュ１１内に無ければ、つまり、いわゆる“キャッシュがヒットしなかった”場合には、そのアドレスに基づいてメモリセルアレイ１３またはデータバッファ１２から内部バスを介してデータキャッシュ１１へ１ページ分のデータが転送され、要求されたデータがＩ／Ｏバスへ出力されるとともにそのページがそのままデータキャッシュ１１に保持される。

データバッファ１２は、度重なる特定ページのメモリセルアレイ１３からのデータ読み出しによるリードディスターブの発生を抑制するために設けられ、１ページ分のＤＲＡＭセルまたはＳＲＡＭセルを備えている。そして、過去のメモリセルアレイ１３からの読み出し頻度が相対的に高いページ（以下、「高頻度読み出しページ１４」という。）のデータを保持している。

データキャッシュ１１においてキャッシュがヒットしなかった場合で、その読み出し要求のアドレスが高頻度読み出しページ１４内であれば、メモリセルアレイ１３へのアクセスは行われず、データバッファ１２からデータキャッシュ１１へデータが内部バスを介して転送（図１（Ｂ））され、要求されたデータがデータキャッシュ１１からＩ／Ｏバスへ出力（図１（Ｃ））される。

データバッファ１２に保持されたデータは電源オフ時には破棄され、次の電源オン時には読み出し頻度の順位に基づいて新たにメモリセルアレイ１３からデータが転送される。

メモリセルアレイ１３は、複数のＮＡＮＤ型フラッシュメモリセルが直列に接続されその両端にそれぞれ選択トランジスタが接続されているＮＡＮＤセルユニットを複数備え、ＮＡＮＤ型フラッシュメモリセルからページ単位でデータが読み出される（例えば、「特許文献１」を参照。）。

不揮発性半導体記憶装置内にはメモリセルアレイ１３への読み出しのたびにカウントアップされるカウンタがページごとに設けられており、対応するカウンタの値によってページごとの読み出し頻度がモニタされる。そして、相対的に最も読み出し頻度の高いページ（高頻度読み出しページ１４）が外部からのデータ読み出しに先立って内部バスを介してデータバッファ１２へ転送（図１（Ａ））され、保持される。

このように、メモリセルアレイ１３での読み出し頻度をモニタし高頻度読み出しページ１４をあらかじめデータバッファ１２に転送、保持する。そして、高頻度読み出しページ１４への読み出し要求に対しては、キャッシュがヒットしなかった場合でもメモリセルアレイ１３へはアクセスせず、データバッファ１２からデータキャッシュ１１へページデータを転送する。

上記実施例１によれば、高頻度読み出しページ１４への読み出し要求はデータバッファ１２からの転送で処理され、特定ページのメモリセルアレイ１３への読み出しアクセスが軽減されるので、リードディスターブによる誤動作が抑制され、高い信頼性を持った不揮発性半導体記憶装置を実現することができる。

上述の実施例１では、データキャッシュ１１は１ページ分のデータを保持するとしたが、本発明はこれに限られるものではなく、任意のサイズのデータキャッシュ１１に対しても原理的には適用可能である。

また、上述の実施例１では、データバッファ１２は１ページ分のデータを保持するとしたが、本発明はこれに限られるものではなく、複数のデータバッファ１２を使用して構成することもできる。例えば、４つのデータバッファを用意し、メモリセルアレイ１３において相対的に読み出し頻度が高い上位４ページをあらかじめそれぞれのデータバッファに転送しておくようにしても良い。

図２は、本発明の実施例２に係わる不揮発性半導体記憶装置を示すイメージ図である。ここでは、主に、データの読み出しにかかわる部分を示した。

本発明の実施例２に係わる不揮発性半導体記憶装置は、データキャッシュ２１、データバッファ２２、およびメモリセルアレイ２３を備えている。

データキャッシュ２１の第１の入出力は外部とのデータ送受を行うＩ／Ｏバスに接続され、データキャッシュ２１の第２の入出力はデータバッファ２２およびメモリセルアレイ２３とのデータ送受を行うための内部バスに接続され、データバッファ２２およびメモリセルアレイ２３の入出力は内部バスに接続されている。

データバッファ２２を除くデータキャッシュ２１およびメモリセルアレイ２３の構成、機能、および動作は、実施例１と同様であるので詳しい説明は省略する。実施例１との違いは、データバッファ２２を構成する記憶素子がＮＡＮＤ型フラッシュメモリセルになっていることである。

データバッファ２２は、度重なる特定ページのメモリセルアレイ２３からのデータ読み出しによるリードディスターブの発生を抑制するために設けられ、４ページ分のＮＡＮＤ型フラッシュメモリセルを備えている。そして、過去のメモリセルアレイ２３からの読み出し頻度が相対的に高い上位４ページ（以下、「高頻度読み出しページ２４」という。）分のデータを保持している。

また、データバッファ２２のＮＡＮＤ型フラッシュメモリセルは、メモリセルアレイ２３のＮＡＮＤ型フラッシュメモリセルとは異なり、リードディスターブが発生しない程度のデザインルールで設計されている。このようにすると、データバッファ２２のレイアウト面積が増加するが、データバッファ２２の容量はメモリセルアレイ２３の容量（例えば、１２８Ｍビット。）に比べ十分小さいので、最終的なチップ面積にはほとんど影響しない。

データキャッシュ２１においてキャッシュがヒットしなかった場合で、その読み出し要求のアドレスが高頻度読み出しページ２４内であれば、メモリセルアレイ２３へのアクセスは行われず、データバッファ２２からデータキャッシュ２１へデータが内部バスを介して転送（図２（Ｂ））され、要求されたデータがデータキャッシュ２１からＩ／Ｏバスへ出力（図２（Ｃ））される。

高頻度読み出しページ２４は外部からのデータ読み出しに先立って内部バスを介してデータバッファ２２へ転送（図２（Ａ））され、保持されている。図２では、一例として、１ページ分のデータ転送を（Ａ）として示しているが、この転送はモニタされた過去の読み出し頻度の上位４ページが更新されるたびに実行される。

このように、メモリセルアレイ２３での読み出し頻度をモニタし上位４ページ分の高頻度読み出しページ２４をあらかじめデータバッファ２２に転送、保持しておくことで、高頻度読み出しページ２４への読み出し要求に対しては、キャッシュがヒットしなかった場合でもメモリセルアレイ２３へはアクセスする必要がない。

また、データバッファ２２の記憶素子をＮＡＮＤ型フラッシュメモリセルにすることで、電源オフ時にその内容を保持するか、破棄するかをオプションコマンドなどで選択できるようになる。

図３は、本発明の実施例２に係わる不揮発性半導体記憶装置における電源オフ時の第１の動作（データ保持）を示すイメージ図である。

図３に示したように、第１の動作では、電源オフ時にデータバッファ２２の内容が保持され、次に電源オンしたときにそのまま利用することができる。

図４は、本発明の実施例２に係わる不揮発性半導体記憶装置における電源オフ時の第２の動作（データ破棄）を示すイメージ図である。

図４に示したように、第２の動作では、電源オフ時にデータバッファ２２の内容が破棄され、次の電源オン時には読み出し頻度の順位に基づいて新たにメモリセルアレイ２３からデータが転送される。

次に、上述したような構成を持つ不揮発性半導体記憶装置の制御方法について説明する。
図５は、本発明の実施例２に係わる不揮発性半導体記憶装置の制御方法の一例を示すイメージ図である。

図５に示したように、実施例２に係わる不揮発性半導体記憶装置の制御は、作業用ＲＡＭ３２を備え、メモリセルアレイ２３における読み出し頻度をモニタするコントローラ３１によって制御される。

すなわち、メモリセルアレイ２３からデータキャッシュ２１を介して作業用ＲＡＭ３２に読み出されたデータ（図５（Ａ））のページアドレスがコントローラ３１によってモニタされ、その読み出し頻度がコントローラ３１内部に記憶される。

そして、読み出し頻度が相対的に高いページ（高頻度読み出しページ２４）へのアクセスでは、例えば、作業用ＲＡＭ３２から不揮発性半導体記憶装置へ更新されたデータを書き込む場合には、コントローラ３１はメモリセルアレイ２３ではなくデータバッファ２２へデータキャッシュ２１を介してそのデータを書き込む（図５（Ｂ））よう制御する。

また、高頻度読み出しページ２４を読み出す場合には、コントローラ３１はメモリセルアレイ２３ではなくデータバッファ２２からデータキャッシュ２１を介してデータを読み出す（図５（Ｃ））よう制御する。この時、そのページアドレスの読み出し頻度は更新されない。

このように、コントローラ３１がメモリセルアレイ２３のページごとにメモリセルアレイ２３からの読み出し頻度をモニタしながら不揮発性半導体記憶装置を制御することで、メモリセルアレイ２３での読み出し頻度が相対的に高いページへのアクセスを抑制することができる。

上記実施例２によれば、実施例１と同様の効果を得られるばかりでなく、データバッファ２２の記憶素子にＮＡＮＤ型フラッシュメモリセルを使用することで、電源オフ時にその内容を保持することができ、次回の電源オン時にそのまま使用することができる。

上述の実施例２では、データバッファ２２は４ページ分のデータを保持するとしたが、本発明はこれに限られるものではなく、少なくとも１ページ分以上の容量があれば原理的に適用可能である。

本発明の実施例１に係わる不揮発性半導体記憶装置を示すイメージ図。 本発明の実施例２に係わる不揮発性半導体記憶装置を示すイメージ図。 本発明の実施例２に係わる不揮発性半導体記憶装置における電源オフ時の第１の動作（データ保持）を示すイメージ図。 本発明の実施例２に係わる不揮発性半導体記憶装置における電源オフ時の第２の動作（データ破棄）を示すイメージ図。 本発明の実施例２に係わる不揮発性半導体記憶装置の制御方法の一例を示すイメージ図。

符号の説明

１１、２１ データキャッシュ
１２、２２ データバッファ
１３、２３ メモリセルアレイ
１４、２４ 高頻度読み出しページ

Claims (5)

1. 複数のＮＡＮＤ型フラッシュメモリセルが直列に接続されその両端にそれぞれ選択トランジスタが接続されているＮＡＮＤセルユニットと、
   複数の前記ＮＡＮＤセルユニットを備え、前記ＮＡＮＤ型フラッシュメモリセルからページ単位でデータが読み出されるメモリセルアレイと、
   前記メモリセルアレイにおいて読み出し頻度が相対的に高いページに記憶されているデータを少なくとも１ページ分保持し、前記読み出し頻度が相対的に高いページに対する読み出し要求があった場合に、前記メモリセルアレイへのアクセスに替わって保持しているデータを出力するデータバッファとを有することを特徴とする不揮発性半導体記憶装置。
2. 前記データバッファは、前記読み出し頻度が相対的に高いページのデータをＳＲＡＭメモリセルまたはＤＲＡＭメモリセルに保持することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
3. 前記データバッファは、前記読み出し頻度が相対的に高いページのデータをＮＡＮＤ型フラッシュメモリセルに保持することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
4. 前記データバッファに保持されている前記読み出し頻度が相対的に高いページのデータは、電源オフ時に破棄されることを特徴とする請求項２または請求項３のいずれかに記載の不揮発性半導体記憶装置。
5. 前記データバッファに保持されている前記読み出し頻度が相対的に高いページのデータは、電源オフ時に維持され次回の起動時にもそのまま使用されることを特徴とする請求項３に記載の不揮発性半導体記憶装置。

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