JP2011070470A - 半導体記憶装置 - Google Patents

Abstract

【課題】高いパフォーマンスを維持しつつユーザの要求に応じて柔軟にメモリシステムを対応させることができる半導体記憶装置を実現する。
【解決手段】本発明の半導体記憶装置は、ＮＡＮＤフラッシュ１２と、ユーザデータが保持され、外部からアクセス可能なユーザ領域１１１と、ＮＡＮＤフラッシュ１２のシステム情報が保持され、ユーザ領域１１１と互いに排他的な領域であるシステム領域１１２と、ユーザ領域１１１およびシステム領域１１２を備えたＤＲＡＭ１１と、ＮＡＮＤフラッシュ１２にアクセスするためのＮＡＮＤ-ＣＴＬ１５と、ＤＲＡＭ１１にアクセスするためのＤＲＡＭ-ＣＴＬ１４と、ＮＡＮＤ-ＣＴＬ１５がシステム領域１１２にアクセスするためにＮＡＮＤ-ＣＴＬ１５とＤＲＡＭ-ＣＴＬ１４との間に設けられた内部バス１６と、ＮＡＮＤ-ＣＴＬ１５、ＤＲＡＭ-ＣＴＬ１４、および内部バス１６を備えたメモリコントローラ１３を有する。
【選択図】 図１

Description

本発明は、不揮発性メモリチップ、揮発性メモリチップ、および制御チップをモジュール化した半導体記憶装置に関する。

近年、電気的に書き替え可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）の１つとしてＮＡＮＤ型メモリセルを用いたＥＥＰＲＯＭ（例えば、「特許文献１」を参照。以下、「ＮＡＮＤフラッシュ」という。）が実用化されている。しかし、ＮＡＮＤフラッシュは、ページ単位での読み出し、書き込み、およびブロック単位での消去を前提としたデバイスであるため、ＮＡＮＤフラッシュのメモリセルへのランダムアクセス動作はＳＲＡＭ、ＤＲＡＭなどの揮発性メモリに比べ長いアクセス時間を必要とする。このため、一般に、ＮＡＮＤフラッシュを用いたメモリシステムではＳＲＡＭなどの揮発性メモリをキャッシュメモリとして使用することが多かった。また、ＮＡＮＤフラッシュは、ＮＡＮＤ型メモリセルの特性上書き換え回数等に制約があり、メモリデバイスの信頼性を確保する目的でＥＣＣ（Error Correct Code）情報や論理アドレス情報などのシステム情報を保持する冗長セル領域を備えている。これらのシステム情報は、電源投入直後にその一部がコントローラに読み出され、ＮＡＮＤフラッシュへのアクセスに応じてコントローラによって更新され、管理される。特に、ＮＡＮＤフラッシュの冗長セル領域から読み出された論理アドレスに基づいて作成される論理アドレス−物理アドレスの変換テーブル（以下、「論物変換テーブル」という。）の更新、管理は、ＮＡＮＤフラッシュのパフォーマンスに大きく影響する。このようなシステム情報（アクセス高速化のためのキャッシュデータも含む。）を効率よく管理するために、従来のメモリシステムでは、コントローラが専用ＳＲＡＭを搭載している場合が多かった。

一方、近年の半導体製造プロセス技術およびパッケージング技術の進展に伴い、不揮発性メモリチップ、揮発性メモリチップ、およびそれらの制御チップをメモリシステムとして１つのパッケージ（ＭＣＰ： Multi Chip Package ）にモジュール化した半導体記憶装置が提案されている（例えば、「特許文献２」を参照。）。

しかしながら、このような従来の半導体記憶装置では、システム情報を管理するためのＳＲＡＭとユーザデータを格納するＤＲＡＭが別々に実装されていたために、ユーザの用途に応じてメモリシステムを適切に対応させることが困難であるという問題があった。すなわち、例えば、大容量のＳＲＡＭを搭載するとＮＡＮＤフラッシュへのランダムアクセスをあまり必要としないユーザにとっては相対的にコスト高となり、逆に、ＳＲＡＭの容量が少ないとＮＡＮＤフラッシュへのランダムアクセスを頻繁に必要とするユーザにとってはメモリシステムのパフォーマンスが極端に低下するという問題があった。

特開２００１−３５７６８３号公報 特開２００１−３４４９６７号公報

本発明は、ユーザの必要に応じて柔軟にメモリシステムを対応させ高いパフォーマンスを実現することができる半導体記憶装置を提供する。

本発明の一態様によれば、複数の不揮発性メモリセルに保持される第１のユーザデータに外部からアクセス可能な第１のメモリチップと、複数の揮発性メモリセルからなるメモリセル領域と、第２のユーザデータが保持される前記メモリセル領域であって、前記第２のユーザデータに外部からアクセス可能なユーザ領域と、前記第１のメモリチップの前記第１のユーザデータに対応するシステム情報が保持される前記メモリセル領域であって、前記ユーザ領域と互いに排他的な領域であるシステム領域と、前記ユーザ領域および前記システム領域を備えた第２のメモリチップと、前記第１のメモリチップにアクセスするための第１の制御手段と、前記第２のメモリチップにアクセスするための第２の制御手段と、前記第１の制御手段が前記第２の制御手段を介して前記システム領域にアクセスするために前記第１の制御手段と前記第２の制御手段との間に設けられた内部バスと、前記第１の制御手段、前記第２の制御手段、および前記内部バスを備えた制御チップと、を有することを特徴とする半導体記憶装置が提供される。

本発明によれば、高いパフォーマンスを有するメモリシステムをユーザの必要に応じて柔軟に構築することができる。

本発明の実施例に係る半導体記憶装置を示す回路ブロック図。 本発明の実施例に係る半導体記憶装置における動作の一例を示すイメージ図。 本発明の実施例に係る半導体記憶装置における別の動作の一例を示すイメージ図。

以下、図面を参照しながら、本発明の実施の形態を説明する。

図１は、本発明の実施例に係る半導体記憶装置を示す回路ブロック図である。ここでは、一例として、揮発性メモリチップにＤＲＡＭ１１を使用し、不揮発性メモリチップにＮＡＮＤフラッシュ１２を使用したＭＣＰ（Multi Chip Module）の場合を示した。

本発明の実施例に係る半導体記憶装置は、ＤＲＡＭ１１、ＮＡＮＤフラッシュ１２、およびそれらを制御するためのメモリコントローラ１３を備えている。
メモリコントローラ１３は、ＤＲＡＭ１１にアクセスするためのＤＲＡＭコントローラ１４（以下、「ＤＲＡＭ-ＣＴＬ１４」という。）、ＮＡＮＤフラッシュ１２にアクセスするためのＮＡＮＤコントローラ１５（以下、「ＮＡＮＤ-ＣＴＬ１５」という。）、およびＤＲＡＭ-ＣＴＬ１４とＮＡＮＤ-ＣＴＬ１５との間でデータ転送を行うための内部バス１６を備えている。

ＤＲＡＭ１１の入出力はＤＲＡＭ-ＣＴＬ１４の第１の入出力に接続され、ＤＲＡＭ-ＣＴＬ１４の第２の入出力はホストＣＰＵ（図示していない）に接続され、ＮＡＮＤフラッシュ１２の入出力はＮＡＮＤ-ＣＴＬ１５の第１の入出力に接続され、ＮＡＮＤ-ＣＴＬ１５の第２の入出力はホストＣＰＵ（図示していない）に接続され、ＤＲＡＭ-ＣＴＬ１４の第３の入出力は内部バス１６を介してＮＡＮＤ-ＣＴＬ１５の第３の入出力に接続されている。

なお、図１に示した白抜きの矢印は上述した物理的なバスの接続を示したものではなく、各構成部分のデータの送受信を分かり易く模式的に示したものである。例えば、ＤＲＡＭ１１とＤＲＡＭ-ＣＴＬ１４との間はアドレスバス、データバス、およびコントロールバスからなる１セットのバスで物理的に接続されている。同様に、メモリコントローラ１３とホストＣＰＵとの間も物理的には上述したように１セットのバスで接続されている。

ＤＲＡＭ１１は、電源オフ時にデータが消失する複数の揮発性メモリセル（ＤＲＡＭセル）からなるメモリセル領域を有している。メモリセル領域は、ユーザデータが保持され外部からアクセス可能なユーザ領域１１１と、ＮＡＮＤフラッシュ１２のシステム情報が保持され外部からは直接アクセスできないシステム領域１１２とに分割されている。ユーザ領域１１１とシステム領域１１２とは互いに排他的な領域であり、その領域境界はユーザの必要に応じて外部コマンドに基づいてＤＲＡＭ-ＣＴＬ１４により設定される。

ＮＡＮＤフラッシュ１２は、電気的に書き換え可能な複数の不揮発性メモリセル（ＮＡＮＤセル）からなるユーザセル領域および冗長セル領域を備えている。ユーザセル領域には外部からアクセス可能なユーザデータが保持され、冗長セル領域にはＥＣＣ情報や論理アドレス情報などのシステム情報が保持されている。

ＤＲＡＭ-ＣＴＬ１４は、ホストＣＰＵとの間でコマンドやデータを送受信するＨＯＳＴ-Ｉ/Ｆ１７、ＤＲＡＭ１１のユーザ領域１１１にアクセスするＤＲＡＭ-Ｉ/Ｆ１８、およびＤＲＡＭ１１のシステム領域１１２にアクセスするＤＲＡＭ/ＮＡＮＤ ＣＴＬ-Ｉ/Ｆ１９を備えている。

ＤＲＡＭ-Ｉ/Ｆ１８は、ＤＲＡＭ-ＣＴＬ１４を介して外部から直接ＤＲＡＭ１１にアクセスする場合に使用され、あらかじめ設定されている領域境界の範囲内でユーザ領域１１１へのアクセスを可能にする。

ＤＲＡＭ/ＮＡＮＤ ＣＴＬ-Ｉ/Ｆ１９は、ＮＡＮＤ-ＣＴＬ１５がＤＲＡＭ１１のシステム領域１１２にアクセスする場合に使用され、内部バス１６を介してＮＡＮＤ-ＣＴＬ１５との間でデータを送受信し、設定されている領域境界の範囲内でシステム領域１１２にアクセスする。

ＮＡＮＤ-ＣＴＬ１５は、ホストＣＰＵとの間でコマンドやデータを送受信するＨＯＳＴ-Ｉ/Ｆ２０、ＮＡＮＤフラッシュ１２にアクセスするＮＡＮＤ-Ｉ/Ｆ２１、ＮＡＮＤフラッシュ１２のシステム情報を管理するＭＥＭ-ＭＧＲ２２、および内部バス１６を介してＤＲＡＭ１１のシステム領域１１２にアクセスするＤＲＡＭ-Ｉ/Ｆ２３を備えている。

ＭＥＭ-ＭＧＲ２２は、ＤＲＡＭ１１のシステム領域１１２をＮＡＮＤフラッシュ１２のキャッシュメモリとするキャッシュ管理機能を有している。すなわち、ＭＥＭ-ＭＧＲ２２は、キャッシュメモリのキャッシュヒット率を計算しアクセス頻度の高いデータを学習するアルゴリズムを実装し、ＮＡＮＤフラッシュ１２への外部からのアクセス頻度が高いデータをキャッシュデータとして優先的にＤＲＡＭ１１のシステム領域１１２に展開、常駐させる。

また、ＭＥＭ-ＭＧＲ２２は、ＤＲＡＭ１１のシステム領域１１２にＮＡＮＤフラッシュ１２の論物変換テーブルを展開し、これを管理する機能を有している。すなわち、ＭＥＭ-ＭＧＲ２２は、電源投入直後にＮＡＮＤフラッシュ１２の冗長セル領域から論理アドレス情報を読み出し、これに基づいて論物変換テーブルを作成し、これをＤＲＡＭ-Ｉ/Ｆ２３、内部バス１６、およびＤＲＡＭ/ＮＡＮＤ ＣＴＬ-Ｉ/Ｆ１９を介してシステム領域１１２に格納する。

通常のユーザによるＮＡＮＤフラッシュ１２へのアクセスでは、ＭＥＭ-ＭＧＲ２２は、ホストＣＰＵから渡された論理アドレスをシステム領域１１２の論物変換テーブルにより物理アドレスに変換し、これを基にＮＡＮＤ-Ｉ/Ｆ２１を介してＮＡＮＤフラッシュ１２にアクセスする。

次に、上述した構成を持つ半導体記憶装置の動作の一例を説明する。
図２は、本発明の実施例に係る半導体記憶装置における動作の一例を示すイメージ図である。ここでは、主に、ユーザのＮＡＮＤフラッシュ１２への通常アクセス（リード/ライトなど）でのキャッシュ機能をデータの流れを中心に模式的に示した。

ユーザからのＮＡＮＤフラッシュ１２へのアクセスがあると、ＭＥＭ-ＭＧＲ２２は、ホストＣＰＵからのコマンドに基づいて、要求された論理アドレスのページデータがＤＲＡＭ１１のシステム領域１１２に保持されているキャッシュデータに存在するかを判定し、存在すれば、ＤＲＡＭ-Ｉ/Ｆ２３、内部バス１６、およびＤＲＡＭ/ＮＡＮＤ ＣＴＬ-Ｉ/Ｆ１９を介して（図２に示した実線矢印の経路。）システム領域１１２にアクセスしそのデータを読み出しまたは書き込みする。ＤＲＡＭ１１はＮＡＮＤフラッシュ１２に比べランダムアクセスが非常に高速に行えるので、ＮＡＮＤ-ＣＴＬ１５は、通常のＤＲＡＭへのアクセスとほぼ同じサイクルでホストＣＰＵに対して応答することができる。

また、ＭＥＭ-ＭＧＲ２２は、要求のあったページアドレスのキャッシュヒット率を更新し、キャッシュメモリにおけるそのページの保持優先順位を学習する。さらに、要求がライト（書き込み）であった場合には、ＭＥＭ-ＭＧＲ２２は、そのページデータをＮＡＮＤフラッシュ１２へライトバックする。

要求された論理アドレスのページデータがキャッシュメモリに存在しない場合には、ＭＥＭ-ＭＧＲ２２は、ＮＡＮＤ-Ｉ/Ｆ２１を介して（図２に示した破線矢印の経路。）ＮＡＮＤフラッシュ１２に直接アクセスしそのデータを読み出しまたは書き込みする。そして、ＭＥＭ-ＭＧＲ２２は、要求のあったページアドレスのキャッシュヒット率を更新し、キャッシュメモリにおけるそのページの保持優先順位を学習する。学習の結果必要があれば、ＭＥＭ-ＭＧＲ２２は、システム領域１１２のキャッシュデータを更新する。

図３は、本発明の実施例に係る半導体記憶装置における別の動作の一例を示すイメージ図である。ここでは、主に、ＮＡＮＤフラッシュ１２への直接アクセス（リード/ライトなど）における論理アドレス-物理アドレス変換機能をデータの流れを中心に模式的に示した。

まず、電源投入直後に、ＭＥＭ-ＭＧＲ２２は、ＮＡＮＤフラッシュ１２の冗長セル領域にアクセスし、システム情報である論理アドレスをページごとに読み出し、これらを基にＮＡＮＤフラッシュ１２の論物変換テーブルを作成する。作成された論物変換テーブルは、ＤＲＡＭ-Ｉ/Ｆ２３、内部バス１６、およびＤＲＡＭ/ＮＡＮＤ ＣＴＬ-Ｉ/Ｆ１９を介して（図３に示した実線矢印の経路。）ＤＲＡＭ１１のシステム領域１１２に格納され保持される。

次に、ＮＡＮＤフラッシュ１２へのアクセスの必要が生ずると、ＭＥＭ-ＭＧＲ２２は、あらかじめシステム領域１１２に保持されている論物変換テーブルからＤＲＡＭ-Ｉ/Ｆ２３、内部バス１６、およびＤＲＡＭ/ＮＡＮＤ ＣＴＬ-Ｉ/Ｆ１９を介して必要な情報を読み出す。そして、ＭＥＭ-ＭＧＲ２２は、この情報をもとにホストＣＰＵから渡された論理アドレスを物理アドレスに変換し、その物理アドレスに基づいてＮＡＮＤ-Ｉ/Ｆ２１を介して（図３に示した破線矢印の経路。）ＮＡＮＤフラッシュ１２にアクセスする。

論物変換テーブルに必要な論理アドレスに関わる情報がない場合には、ＭＥＭ-ＭＧＲ２２は、ＮＡＮＤフラッシュの冗長セル領域から必要なシステム情報を読み出しＤＲＡＭ１１のシステム領域１１２にある論物変換テーブルを更新（リロード処理）する。

ＭＥＭ-ＭＧＲ２２が内部に搭載できるＳＲＡＭセル領域はコスト（チップ面積）の関係から一般に比較的小容量であり、低コストのＤＲＡＭ１１上に論物変換テーブルを置くことでＭＥＭ-ＭＧＲ２２は大規模な論物変換テーブルを同時に保持、管理することができる。このため、通常アクセス時における論物変換テーブルの更新（リロード処理）頻度が極端に少なくなり、ＮＡＮＤフラッシュ１２へのアクセスでのパフォーマンスが大幅に向上する。

上記実施例によれば、ＤＲＡＭ１１のシステム領域１１２に大容量のキャッシュメモリを確保し、そこにＮＡＮＤフラッシュ１２のキャッシュデータを置くことができるので、キャッシュヒットしたページ（アクセス頻度が高いページ。）に対してリード／ライト／ランダムアクセスのパフォーマンスを大幅に向上させることができる。

また、上記実施例によれば、大規模な論物変換テーブルをＤＲＡＭ１１のシステム領域１１２上に置くことができるので、論物変換テーブルのリロード処理の頻度が大幅に少なくなり、ＮＡＮＤフラッシュ１２へのアクセスのパフォーマンスを大幅に向上させることができる。

さらに、上記実施例によれば、ＤＲＡＭ１１上のシステム領域１１２とユーザ領域１１１の領域境界をユーザが任意に設定でき、高いパフォーマンスを持ったメモリシステムをユーザの必要に応じて柔軟に構築することができる。

上述の実施例では、揮発性メモリチップはＤＲＡＭ１１、不揮発性メモリチップはＮＡＮＤフラッシュ１２であるとしたが、本発明はこれに限られるものではない。ユーザからの直接アクセスを許すユーザセル領域をそれぞれ備え、比較的アクセスパフォーマンス（特に、ランダムアクセスのパフォーマンス。）の劣るメモリチップとパフォーマンスの高いメモリチップとの組み合わせでＭＣＰメモリシステムを構築する場合に広く適用することができる。

１１ ＤＲＡＭ
１１１ ユーザ領域
１１２ システム領域
１２ ＮＡＮＤフラッシュ
１３ メモリコントローラ
１４ ＤＲＡＭコントローラ（ＤＲＡＭ-ＣＴＬ）
１５ ＮＡＮＤコントローラ（ＮＡＮＤ-ＣＴＬ）
１６ 内部バス

Claims (5)

1. 複数の不揮発性メモリセルに保持される第１のユーザデータに外部からアクセス可能な第１のメモリチップと、
   複数の揮発性メモリセルからなるメモリセル領域と、
   第２のユーザデータが保持される前記メモリセル領域であって、前記第２のユーザデータに外部からアクセス可能なユーザ領域と、
   前記第１のメモリチップの前記第１のユーザデータに対応するシステム情報が保持される前記メモリセル領域であって、前記ユーザ領域と互いに排他的な領域であるシステム領域と、
   前記ユーザ領域および前記システム領域を備えた第２のメモリチップと、
   前記第１のメモリチップにアクセスするための第１の制御手段と、
   前記第２のメモリチップにアクセスするための第２の制御手段と、
   前記第１の制御手段が前記第２の制御手段を介して前記システム領域にアクセスするために前記第１の制御手段と前記第２の制御手段との間に設けられた内部バスと、
   前記第１の制御手段、前記第２の制御手段、および前記内部バスを備えた制御チップと
   を有することを特徴とする半導体記憶装置。
2. 前記システム領域のメモリ容量は、外部からのコマンドに基づいて前記メモリセル領域のメモリ容量の範囲内で前記第２の制御手段によって任意の大きさに設定可能であることを特徴とする請求項１に記載の半導体記憶装置。
3. 前記システム情報として前記第１のメモリチップのキャッシュデータが前記システム領域に保持され、
   前記第１の制御手段は、前記内部バスおよび前記第２の制御手段を介して前記システム領域にアクセスし前記キャッシュデータを管理するメモリ管理手段を有することを特徴とする請求項１に記載の半導体記憶装置。
4. 前記システム情報として前記第１のメモリチップにおける論理アドレスと物理アドレスの変換テーブルが前記システム領域に保持され、
   前記第１の制御手段は、前記内部バスおよび前記第２の制御手段を介して前記変換テーブルから読み出された情報に基づいて、前記第１のメモリチップへのアクセスを管理するメモリ管理手段を有することを特徴とする請求項１に記載の半導体記憶装置。
5. 前記メモリ管理手段は、必要に応じて前記システム情報を前記第１のメモリチップに書き戻すことを特徴とする請求項３または請求項４のいずれか１項に記載の半導体記憶装置。

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