TWI391936B - 記憶體裝置架構以及操作 - Google Patents

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Description

記憶體裝置架構以及操作
本發明一般係關於半導體記憶體裝置，且本發明尤其係關於具有變化區塊大小之非揮發性記憶體裝置架構。
記憶體裝置典型係提供作為電腦或其他電子裝置中之內部、半導體積體電路。存在許多不同類型之記憶體，包括隨機存取記憶體(RAM)、唯讀記憶體(ROM)、動態隨機存取記憶體(DRAM)、同步動態隨機存取記憶體(SDRAM)及快閃記憶體。
快閃記憶體裝置已發展成為非揮發性記憶體的普遍來源，其係用於各式各樣的電子應用。快閃記憶體裝置典型使用一電晶體記憶體單元，其允許用於高記憶體密度、高可靠性，及低功率消耗。該等單元之臨界電壓中的改變(透過程式化電荷儲存或截獲層或其他物理現象)決定各單元之資料值。快閃記憶體及其他非揮發性記憶體之普通用途包括個人電腦、個人數位助理(PDA)、數位相機、數位媒體播放器、數位記錄器、遊戲、器具、車輛、無線裝置、蜂巢式電話及可移式記憶體模組，且非揮發性記憶體之用途持續擴展中。
快閃記憶體典型使用稱為NOR快閃及NAND快閃的兩個基本架構中之一。目的係從用以讀取該等裝置之邏輯衍生出。在NOR快閃架構中，一行記憶體單元係與耦合至一位元線之各記憶體單元並聯地耦合。在NAND快閃架構中， 一行記憶體單元係僅與耦合至一位元線之該行之第一記憶體單元串聯地耦合。
快閃記憶體及其他非揮發性記憶體通常係分組為稱為"抹除區塊"之區段。在一抹除區塊內之該等單元的各單元可藉由從一初始狀態改變一個別單元之臨界電壓而選擇性地電程式化。然而，該抹除區塊之單元一般係在一橫跨整體區塊之單一操作中抹除，或回復至其初始狀態。在抹除區塊中需要藉由記憶體裝置保持之任何資料，必須在執行抹除操作前首先複製至另一位置或緩衝器。
部分因為其大區塊大小，NAND裝置主要使用於儲存資料，例如音訊、視訊或影像檔案。此等檔案經常被讀取，但一般並不經常修改。然而，NAND裝置係日漸被設計成為嵌入式系統。此等系統已需用於編碼及暫時參數儲存及資料儲存。然而，編碼及參數資料需要相對較經常修正，需要經常及密集移動或緩衝在一區塊中欲保持的資料。隨著記憶體密度持續增加，區塊大小亦傾向於增加，從而使此問題惡化。
針對以上陳述的原因及以下陳述之其他原因(熟習此項技術人士在讀取及理解本說明書時將會瞭解)，在此項技術中係有用於替代記憶體架構及其操作之需要。
以下本具體實施例之詳細說明中將參考附圖，其形成本發明的一部分，且其中藉由說明其中實現本發明之特定具體實施例來顯示。此等具體實施例的說明已充分詳細以使 習知此項技術人士能實現本發明，且應了解亦可以利用其他具體實施例，並可進行程序、電或機械改變而不脫離本發明的範疇。因此，以下詳細說明並非限制本發明，且本發明的範疇係僅在隨附的申請專利範圍及其等效者中定義。
各種具體實施例之記憶體裝置包括記憶體陣列，其經邏輯地組織成為一第一大小之一或多個第一記憶體抹除區塊，及一大於該第一大小之第二大小的一或多個第二記憶體抹除區塊。區塊大小可藉由裝置之使用者或在製造或測試期間定義或預定。以此方式，預期需要經常更新的資料可儲存在對應於第一記憶體抹除區塊之位置中，而預期需要相對較不經常更新的資料可儲存在對應於第二記憶體抹除區塊之位置中。將預期需要相對較經常更新的資料儲存於較小記憶體區塊利於減少記憶體單元的不必要抹除。此外，藉由提供較大記憶體區塊用於儲存預期需要相對較不經常更新之資料，可在並行抹除大量記憶體單元時獲得效率。
圖1係根據本發明之一具體實施例的NAND快閃記憶體裝置100之簡化方塊圖，其耦合至一處理器130成為一電子系統的部分。電子系統之一些範例包括個人電腦、個人數位助理(PDA)、數位相機、數位媒體播放器、數位記錄器、遊戲、器具、車輛、無線裝置、蜂巢式電話及類似者。處理器130可為一記憶體控制器或其他外部處理器。
記憶體裝置100包括一配置在列及行中之記憶體單元陣 列104。一列解碼電路108及一行解碼電路110被提供用以解碼位址信號。位址信號被接收及解碼以存取記憶體陣列104。記憶體裝置100亦包括輸入/輸出(I/O)控制電路112以管理至記憶體裝置100之命令、位址及資料的輸入，以及來自記憶體裝置100之資料及狀態資訊的輸出。一位址暫存器114係在I/O控制電路112及列解碼電路108與行解碼電路110間耦合，以在解碼之前鎖存位址信號。一命令暫存器124在I/O控制電路112及控制邏輯116間耦合，以鎖存進入之命令。控制邏輯116回應用於外部處理器130之命令，控制存取至記憶體陣列104且產生狀態資訊。控制邏輯116係耦合至列解碼電路108和行解碼電路110，以回應於該等位址而控制列解碼電路108和行解碼電路110。列解碼電路108係根據本發明之具體實施例組態，以有利於針對正常抹除操作選擇記憶體單元之多個實體區塊，同時允許針對其他存取操作個別選擇記憶體單元之單一實體區塊。正常抹除操作係定義為在當記憶體裝置接收其預期操作輸入時在記憶體裝置使用期間所執行的抹除操作。
控制邏輯116亦耦合至一快取暫存器118。當記憶體陣列104忙於分別寫入或讀取其他資料時，快取暫存器118鎖存如藉由控制邏輯116導引之資料(進入或輸出)以暫時儲存資料。在寫入操作期間，資料從快取暫存器118傳遞至資料暫存器120，用於傳輸至記憶體陣列104；接著新資料從I/O控制電路112鎖存至快取暫存器118中。在讀取操作期間，資料從快取暫存器118傳遞至I/O控制電路112，用於 輸出至外部處理器130；接著新資料從資料暫存器120傳遞至快取暫存器118。一狀態暫存器122係在I/O控制電路112及控制邏輯116間耦合以鎖存狀態資訊，用於輸出至處理器130。
記憶體裝置100透過一控制連結132在控制邏輯116處接收來自處理器130之控制信號。控制信號根據本發明可包括一晶片致能 CE# 、一命令鎖存致能 CLE 、一位址鎖存致能 ALE ，及一寫入致能 WE# 。記憶體裝置100透過一經多工輸入/輸出(I/O)匯流排134接收來自處理器130之命令信號(或命令)、位址信號(或位址)及資料信號(或資料)，且透過I/O匯流排134輸出資料至處理器130。
明確言之，命令係透過I/O匯流排134之輸入/輸出(I/O)接針[0:7]在I/O控制電路112處接收，且係寫入命令暫存器124內。位址係透過匯流排134之輸入/輸出(I/O)接針[0:7]在I/O控制電路112處接收，且係寫入位址暫存器114內。資料係透過用於8位元裝置之輸入/輸出(I/O)接針[0:7]，或用於16位元裝置之輸入/輸出(I/O)接針[0:15]在I/O控制電路112處接收，且寫入快取暫存器118內。資料係持續寫入資料暫存器120內，用於程式化記憶體陣列104。至於另一具體實施例，可省略快取暫存器118，且資料係直接寫入資料暫存器120內。資料亦透過用於8位元裝置之輸入/輸出(I/O)接針[0:7]及用於16位元裝置之輸入/輸出(I/O)接針[0:15]輸出。熟習此項技術人士將理解可提供額外電路及控制信號，且圖1之記憶體裝置已經簡化來協 助集中在本發明。此外，儘管圖1之記憶體裝置已根據普遍習知來描述用於接收及輸出各種信號，應注意到除非在此明確說明，各種具體實施例不受特定信號限制及I/O組態限制。
一控制暫存器126可耦合至控制邏輯116，以儲存一或多個位址。儲存在控制暫存器126中之位址可用來定義具有不同邏輯抹除區塊大小之記憶體陣列104的部分。例如，控制暫存器126可定義對於關聯一實體區塊各者之第一邏輯抹除區塊的實體區塊之開始及結束位址，及對於關聯兩實體區塊各者之第二邏輯抹除區塊的實體區塊之開始及結束位址。應瞭解定義一開始及結束位址將不需要儲存兩位址。例如，對於一具有兩組邏輯抹除區塊之裝置，控制暫存器可僅儲存一位址以定義兩組邏輯抹除區塊，即第一組之開始位址可藉由預設成為記憶體裝置之第一位址，已儲存位址可為第一組的結束位址，第二組之開始位址可為已儲存位址加1且第二組之結束位址可為藉由預設之記憶體裝置的最後位址。控制暫存器126可回應於在控制連結132上接收的命令而載入其位址值。控制暫存器126可為當電源切斷時將會重設之鎖存的形成。或者是，控制暫存器126可另包括用於記憶體陣列104之類型的記憶體單元之非揮發性暫存器或硬程式化裝置(如保險絲)，以允許當電源切斷時保留定義。
一軟體驅動器可包括在處理器130中成為電腦可讀指令，以造成處理器130管理資料的儲存至對應於各種邏輯 抹除區塊大小之記憶體陣列104的不同部分。處理器130可進一步經組態用以基於資料之特性將資料導引至不同邏輯抹除區塊。例如，處理器130可基於已儲存之檔案類型、欲儲存檔案大小、欲儲存資料之來源或一些其他準則，將資料導引至邏輯抹除區塊。
圖2係可如在圖1之記憶體陣列104中發現之範例NAND記憶體陣列200之一部分的示意圖。如圖2中顯示，記憶體陣列200包括字線2021 至202N 及相交位元線2041 至204M 。為了易於在數位環境中定址，字線202數目及位元線204數目一般各係二的二些乘冪。
記憶體陣列200包括NAND串2061 至206M 。各NAND串包括電晶體2081 至208N ，其各位於一字線202與一位元線204的相交處。電晶體208(在圖2中描述為浮動閘極電晶體)代表用於資料儲存的非揮發性記憶體單元。各NAND串206之浮動閘極電晶體208係在一或多個源極選擇閘極210(如場效電晶體(FET))，及一或多個汲極選擇閘極212(如FET)之間串聯連接源極至汲極。各源極選擇閘極210係位於一本機位元線204及一源極選擇線214之相交處，而各汲極選擇閘極212係位於一本機位元線204及一汲極選擇線215之相交處。
各源極選擇閘極210之源極係連接至一共源極線216。各源極選擇閘極210之汲極係連接至對應NAND串206的第一浮動閘極電晶體208之源極。例如，源極選擇閘極2101 之汲極係連接至對應NAND串2061 之浮動閘極電晶體2081 的 源極。各源極選擇閘極210之一控制閘極220係連接至源極選擇線214。若多個源極選擇閘極210係用於一既定NAND串206，其將會在共源極線216及NAND串206之第一浮動閘極電晶體208之間串聯耦合。
各汲極選擇閘極212之汲極係連接至一本機位元線204，用於在一汲極接點228處之對應NAND串。例如，汲極選擇閘極2121 之汲極係連接至本機位元線2041 ，用於在汲極接點2281 處之對應NAND串2061 。各汲極選擇閘極212之源極係連接至對應NAND串206之最後浮動閘極電晶體208的汲極。例如，汲極選擇閘極2121 的源極係連接至對應NAND串2061 之浮動閘極電晶體208N 的汲極。若多個汲極選擇閘極212係用於一既定NAND串206，其將會在對應位元線204及NAND串206的最後浮動閘極電晶體208N 間串聯耦合。
浮動閘極電晶體208之典型構造包括一源極230及一汲極232、一浮動閘極234及一控制閘極236，如圖2圖顯示。浮動閘極電晶體208使其控制閘極236耦合至一字線202。係該等NAND 206串的一行浮動閘極電晶體208耦合至一既定本機位元線204。係該等電晶體之一列浮動閘極電晶體208一般係耦合至一既定字線202。電晶體208之其他形式亦可與本發明的具體實施例一起使用，如NROM、磁或鐵電電晶體及能經程式化以假設兩個或兩個以上資料狀態中之一的其他電晶體。雖然NAND記憶體陣列200典型係NAND架構，但可瞭解在此項技術中之非揮發性記憶體的其他組態。然而，在此描述的各種具體實施例不受記憶體陣列之 架構的限制。
圖3係一成為圖1之記憶體陣列104的NAND記憶體陣列300之一部分的示意圖，其顯示可能與本發明之具體實施例一起使用之實體區塊架構。陣列300之記憶體單元308係實質上如同參考圖2所描述。如同圖3顯示，記憶體陣列300經組織成為記憶體單元340之實體區塊。對於各種具體實施例，各抹除區塊可含有一或多個實體區塊340。
記憶體單元之四個實體區塊，即3400 、3401 、3402 及3403 係在圖3中描述。儘管可定義較少的實體區塊，需要組態可含有實質上更多數目之實體區塊。各實體區塊340係經描述以包括三位元線3040 、3041 及3042 。儘管能定義較少位元線，需要組態能含有實質上更大數目之位元線。各實體區塊340包括一串耦合至其位元線304之各者的記憶體單元308，及其中記憶體單元之各串耦合一源極線316。雖然並非必須，但相鄰區塊340可共用一源極線316。例如，實體區塊3400 與3401 可共用源極線3160-1 ，實體區塊3402 及3403 可共用源極線3162-3 ，且依此類推。各源極選擇閘極310或SGS係位於一位元線304及一源極選擇線314的相交處，而各汲極選擇閘極312或SGD係位於一位元線304及一汲極選擇線315的相交處。雖然描述為僅包括一源極選擇閘極310及一汲極選擇閘極312，但記憶體單元308之各串可包括同參考圖2描述的多個選擇閘極。
圖4係一記憶體裝置之一部分的方塊圖，其顯示根據本發明之一具體實施例的實體區塊選擇。為了產生含有多於 一實體區塊340之邏輯抹除區塊，記憶體裝置將會調適以利於在一抺除操作期間實行多個實體區塊340的選擇，成為每一位元線含有多個串之一單一抹除區塊，然而在讀取及程式操作期間個別選擇該等相同實體區塊340，以致一次僅讀取或程式化每一位元線的一串。例如，當偶及奇數實體區塊340共用一源極線時，可能需要僅一實體區塊340針對任何一源極線作用。在此情況下，一多個串抹除區塊可含有兩個或兩個以上的偶數實體區塊，如實體區塊3400 及實體區塊3402 。在抹除操作期間，實體區塊3400 及3402 兩者將由列解碼電路108選擇，即將會驅動實體區塊3400 及3402 兩者中的字線302。但在讀取及程式操作期間，僅有實體區塊3400 或3402 中之一將會藉由列解碼電路108選擇，即僅實體區塊3400 或3402 之一中的字線302將會用一傳遞電壓或一讀取電壓驅動。或者是，相鄰或多個相連實體區塊340能形成一多個串抹除區塊。類似於先前範例，在抹除操作期間，將會選擇多個串抹除區塊之所有實體區塊340，但在讀取及程式操作期間，僅有構成實體區塊340中之一將被啟動。且儘管先前範例集中於造成一多個串抹除區塊之偶/奇、相鄰及相連實體區塊340，如在此將會瞭解，此等邏輯抹除區塊可用實體區塊340的任何結合。
至於各種具體實施例，邏輯抹除區塊具有至少兩種不同大小，即包含X實體區塊340之一或多個第一抹除區塊，及包含Y實體區塊340的一或多個第二抹除區塊，其中X係等於或大於一之整數值，Y係等於或大於二之整數值，且X 不等於Y。如一範例，一記憶體裝置可具有第一抹除區塊，其每第一抹除區塊含有一實體區塊340，因此一第一抹除區塊之抹除操作會每一位元線抹除記憶體單元的一串；及第二抹除區塊，其每第二抹除區塊含有四個實體區塊340，因此一第二抹除區塊之抹除操作會每一位元線抹除記憶體單元的四個串。應瞭解電荷泵或用於產生內部電壓之其他電路必須經設計大小，以提供足夠電流用於每一位元線抹除記憶體單元的多個串。
圖5係一顯示邏輯之一範例的方塊圖，其利於選擇用於抹除操作之多實體區塊340，及用於讀取及程式操作之個別實體區塊340。圖1及3中之列解碼電路108一般包括匹配電路，其對應於分析一進入位址信號及若位址信號匹配實體區塊之位址時啟動其對應實體區塊的各實體區塊。例如，若位址信號 Addr 匹配實體區塊340之位址，匹配電路508之輸出將係邏輯高，若位址信號 Addr 匹配實體區塊340'之位址，匹配電路508'之輸出將係邏輯高，且若位址信號 Addr 匹配實體區塊340"之位址，匹配電路508"之輸出將係邏輯高。
藉由增加適當邏輯，一第一或主控匹配電路的輸出可用來選擇其對應的實體區塊，及一或多個對應於第二或從屬電路之實體區塊。圖5僅顯示一此如何進行的範例。在圖5中，匹配電路508之輸出係提供至AND閘極510的一第一輸入，且AND閘極510之輸出係提供至OR閘極515的一第一輸入。匹配電路508'之輸出若提供至OR閘極515之一第二 輸入，且OR閘極515之一輸出提供用於實體區塊340'的選擇。一控制信號 CmbBlk 係一需要結合多個實體區塊用於選擇的指示。例如，若控制信號 CmbBlk 具有一邏輯低值，AND閘極510的輸出係邏輯低且OR閘極515具有一回應於匹配電路508'之輸出的輸出。然而，若控制信號 CmbBlk 具有一邏輯高值，AND閘極510之輸出會回應於主控匹配電路508的輸出，若位址信號 Addr 匹配實體區塊508的位址時，允許實體區塊508'被選擇。因此，若需要選擇多個實體區塊340用於抹除時，記憶體裝置之控制邏輯將會設定控制信號 CmbBlk 成為一邏輯高值，且若需要選擇個別實體區塊340用於讀取或程式化時，設定控制信號 CmbBlk 至一邏輯低值。為了將多於兩個實體區塊結合成一邏輯抹除區塊，主控匹配電路508可依類似於耦合匹配電路508至實體區塊340'之方式耦合至額外實體區塊。如所述，此僅一如何可針對抹除並行地選擇多個實體區塊340成為一邏輯抹除區塊，而允許針對其他操作個別選擇實體區塊340的範例。
匹配電路508"既非一主控匹配電路亦非一從屬匹配電路，且係回應於位址信號 Addr 而獨一地選擇其對應的實體區塊340"。以此方式，實體區塊340及340'能形成一具有兩個實體區塊之邏輯抹除區塊，而實體區塊340"能形成一具有僅一實體區塊340"的不同邏輯抹除區塊。儘管圖5描述一具有一實體區塊之第一抹除區塊，及一具有兩實體區塊之第二抹除區塊，各種具體實施例可提供額外或替代邏輯 抹除區塊大小。
雖然圖5之範例描述一用於並行地選擇共用相同位元線之多個實體區塊的硬體組態，但存取電路可回應一單一邏輯區塊位址而程式化地啟動多個實體區塊。以該方式，可用實體區塊之任何結合來定義一邏輯抹除區塊。
實際上，一對應於較小邏輯抹除區塊的記憶體陣列之第一部分可保留用於系統資料(如操作碼及暫時參數資料)，而一對應於較大邏輯抹除區塊的記憶體陣列之第二部分可保留用於相對較靜態資料儲存，例如使用者資料。保留之部分可硬編碼進入記憶體裝置內，例如透過可熔元件的使用，或其可程式化，如透過為各部分定義邏輯位址範圍之揮發或非揮發性暫存器的設定。一般係用可程式暫存器來定義時序特性、電壓位準及其他用於記憶體裝置之操作參數。對應於不同邏輯區塊大小的記憶體陣列之額外部分亦可加以定義。僅作為一範例，一每一邏輯抹除區塊具有一實體區塊之第一部分可保留用於暫時參數值，一每一邏輯抹除區塊具有兩實體區塊之第二部分可保留用於操作碼，一每一邏輯抹除區塊具有四實體區塊之第三部分可保留用於使用者資料，並且一每一邏輯抹除區塊具有八實體區塊之第四部分可保留用於歸檔資料。在抹除不同邏輯抹除區塊時，記憶體裝置可經組態以回應於一對應於該邏輯抹除區塊之實體區塊的任一者之位址，使一邏輯抹除區塊的所有實體區塊可被抹除。或者是，記憶體裝置可組態以回應於一對應於該邏輯抹除區塊之實體區塊的第一區塊之位 址，使一抹除區塊的所有實體區塊可被抹除，但回應於對應於該邏輯抹除區塊之任何其他實體區塊的位址，使實體區塊可被個別抹除。
圖6係根據發明之一具體實施例的記憶體模組600的說明。記憶體模組600係說明為一記憶體卡，雖然參考記憶體模組600討論之概念係可應用於其他類型之可移或可攜式記憶體(如USB快閃驅動器)，且如在此使用係意欲包含在"記憶體模組"之範疇內。此外，雖然圖6中係描述一範例形狀因數，此等概念亦可應用於其他形狀因數。
在一些具體實施例中，記憶體模組600將包括一外罩605(如描述)，以封閉一或多個記憶體裝置610，雖然此一外罩對於所有裝置或裝置應用並非必要的。根據本發明之具體實施例，至少一記憶體裝置610係一非揮發性記憶體。當呈現時，該外罩605包括一或多個接點615，用於與一主機裝置通信。主機裝置之範例包括個人電腦、PDA、數位相機、數位媒體播放器、數位記錄器、遊戲、器具、車輛、無線裝置、蜂巢式電話、記憶體卡讀取器、介面集線器及類似者。對於一些具體實施例，接點615係依一標準化介面之形式。例如，使用USB快閃驅動器，接點615可依USB類型A供連接器之形式。一般而言，接點615在記憶體模組600及一具有用於接點615之可相容接收器之主機間提供一介面，用於傳遞控制、位址及/或資料信號。
記憶體模組600可視需要包括一額外電路620，其可為一或多個積體電路及/或離散組件。對於一些具體實施例， 額外電路620可包括一記憶體控制器，用於控制橫跨多個記憶體裝置610存取，及/或用於在一外部主機及一記憶體裝置610間提供轉譯層。例如，在接點615數目及至一或多個記憶體裝置610之I/O連接數目間，可能不會是一對一對應。因此，一記憶體控制器可選擇性地耦合一記憶體裝置610之I/O連接(圖6未顯示)，以在適當時間於適當I/O連接處接收適當信號，或在適當時間於適當接點615處提供適當信號。同樣地，主機及記憶體模組600之間的通信協定，可能與用於存取一記憶體裝置610所需的通信協定不同。一記憶體控制器可接著將從一主機接收之命令序列轉譯成為適當命令序列，以達到至記憶體裝置610之所需存取。除了命令序列以外，此轉譯可另包括在信號電壓位準內之改變。
額外電路620可另包括不相關功能以控制一記憶體裝置610，諸如可藉由一ASIC(應用特定積體電路)執行之邏輯功能。另外，額外電路620可包括電路以限制讀取或寫入存取至記憶體模組600，如密碼保護、生物特徵量測或類似者。額外電路620可包括電路以指示記憶體模組600之狀態。例如，額外電路620可包括功能以決定電力是否正供應至記憶體模組600，及記憶體模組600目前是否正被存取中，且顯示其狀態的一指示，例如當供電時之穩定光及存取時之閃光。額外電路620可另包括被動裝置，例如解耦合電容器以協助調節記憶體模組600內的電力需要。
結論
各種具體實施例之記憶體裝置包括非揮發性記憶體陣列，其經邏輯地組織成為至少兩個不同大小之抹除區塊。各種具體實施例進一步提供用於並行抹除記憶體單元之多個實體區塊，同時提供用於針對讀取及程式操作個別選擇該等實體區塊。以此方式，預期需要經常更新的資料可儲存在對應於具有一第一大小的第一抹除區塊之位置中，而預期相對較不經常更新的資料可儲存在對應於大於第一抹除區塊的第二抹除區塊之位置中。儲存預期需要相對較經常更新的資料於較小記憶體區塊利於減少記憶體單元的不必要抹除。此外，藉由提供較大記憶體區塊用於儲存預期需要相對較不經常更新之資料，可在並行抹除大量記憶體單元時獲得效率。
雖然在此已說明及描述特定具體實施例，但熟習此項技術人士應瞭解係預期達到相同目的之任何配置可被替代用於所示的特定具體實施例。熟習此項技術人士應瞭解本發明之許多調適。因此，此申請案係意欲涵蓋本發明的任何調適或變化。
100‧‧‧NAND快閃記憶體裝置
104‧‧‧記憶體陣列
108‧‧‧列解碼電路
110‧‧‧行解碼電路
112‧‧‧輸入/輸出(I/O)控制電路
114‧‧‧位址暫存器
116‧‧‧控制邏輯
118‧‧‧快取暫存器
120‧‧‧資料暫存器
122‧‧‧狀態暫存器
124‧‧‧命令暫存器
126‧‧‧控制暫存器
130‧‧‧外部處理器
132‧‧‧控制連結
134‧‧‧輸入/輸出(I/O)匯流排
200‧‧‧NAND記憶體陣列
2021 至202N ‧‧‧字線
2041 至204M ‧‧‧位元線
2061 至206M ‧‧‧NAND串
2081 至208N ‧‧‧浮動閘極電晶體/記憶體單元
2101 ‧‧‧源極選擇閘極
2121 ‧‧‧汲極選擇閘極
214‧‧‧源極選擇線
215‧‧‧汲極選擇線
216‧‧‧共源極線
230‧‧‧源極
232‧‧‧汲極
234‧‧‧浮動閘極
236‧‧‧控制閘極
300‧‧‧NAND記憶體陣列
302‧‧‧字線
3040 ‧‧‧位元線
3041 ‧‧‧位元線
3042 ‧‧‧位元線
308‧‧‧記憶體單元
310‧‧‧源極選擇閘極
312‧‧‧汲極選擇閘極
314‧‧‧源極選擇線
315‧‧‧汲極選擇線
316‧‧‧源極線
340‧‧‧實體區塊
340'‧‧‧實體區塊
340"‧‧‧實體區塊
3400 ‧‧‧實體區塊
3401 ‧‧‧實體區塊
3402 ‧‧‧實體區塊
3403 ‧‧‧實體區塊
508‧‧‧匹配電路
508'‧‧‧匹配電路
508"‧‧‧匹配電路
510‧‧‧AND閘極
515‧‧‧OR閘極
600‧‧‧記憶體模組
605‧‧‧外罩
610‧‧‧記憶體裝置
615‧‧‧接點
620‧‧‧額外電路
圖1係具有根據本發明的一具體實施例之至少一記憶體裝置的電子系統的功能組塊圖。
圖2係一先前技術之範例NAND記憶體陣列的一部分之示意圖。
圖3係一NAND記憶體陣列的一部分之示意圖，其顯示可如與本發明之一具體實施例一起使用之實體區塊架構。
圖4係顯示根據本發明之具體實施例的實體區塊選擇之一記憶體裝置的一部分之方塊圖。
圖5係顯示一根據本發明之具體實施例用於針對抹除操作選擇多個實體區塊之邏輯，及用於其他操作之個別實體區塊的範例之方塊圖。
圖6係具有根據本發明之具體實施例的至少一記憶體裝置的記憶體模組之功能組塊圖。
100‧‧‧NAND快閃記憶體裝置
104‧‧‧記憶體陣列
108‧‧‧列解碼電路
110‧‧‧行解碼電路
112‧‧‧輸入/輸出(I/O)控制電路
114‧‧‧位址暫存器
116‧‧‧控制邏輯
118‧‧‧快取暫存器
120‧‧‧資料暫存器
122‧‧‧狀態暫存器
124‧‧‧命令暫存器
126‧‧‧控制暫存器
130‧‧‧外部處理器
132‧‧‧控制連結
134‧‧‧輸入/輸出(I/O)匯流排

Claims (27)

  1. 一種記憶體裝置(100、610)，其包含：一非揮發性記憶體單元(208、308)之陣列(104、300)，其經組織成為複數個可抹除實體區塊(340)；及電路(108、110、116)，其係用於該非揮發性記憶體單元(208、308)之陣列(104、300)的控制及/或存取；其中用於控制及/或存取之該電路(108、110、116)係經調適以定義第一邏輯抹除區塊，其具有一預定數目之一或多個實體區塊(340)；及第二邏輯抹除區塊，其具有一預定數目之兩個或兩個以上實體區塊(340)；其中該等第二邏輯抹除區塊具有一與該等第一邏輯抹除區塊不同數目的實體區塊(340)；及其中該電路係經調適以在一抹除操作期間並行地選擇該等第二邏輯抹除區塊之一者之該兩個或兩個以上實體區塊(340)。
  2. 如請求項1之記憶體裝置(100、610)，其進一步包含：其中用於控制及/或存取之該電路(108、110、116)係進一步經調適以定義第三邏輯抹除區塊，其具有一預定數目之三個或以上實體區塊(340)；及其中該等第三邏輯抹除區塊具有一與該等第一邏輯抹除區塊與該等第二邏輯抹除區塊不同數目的實體區塊(340)。
  3. 如請求項1之記憶體裝置(100、610)，其中回應多於一位址信號，係可選擇該等第二邏輯抹除區塊之一或多個實 體區塊(340)。
  4. 如請求項3之記憶體裝置(100、610)，其中該等第二邏輯抹除區塊之一者之一第一實體區塊(340)係當第一控制信號具有一第一邏輯值時可被選擇以回應一第一位址信號，且當該第一控制信號具有一第二邏輯值時可被選擇以回應一第二位址信號。
  5. 3或4中任一項之記憶體裝置(100、610)，其中用於控制及/或存取之該電路(108、110、116)係進一步經調適以若一抹除命令係伴隨對應於該等第二邏輯抹除區塊之一者之一第一實體區塊(340)的一區塊位址時，抹除該第二邏輯抹除區塊之各實體區塊(340)，且若一抹除命令係伴隨對應於該第二邏輯抹除區塊之任何其他實體區塊(340)的一區塊位址時，僅抹除該第二邏輯抹除區塊之一實體區塊(340)。
  6. 3或4中任一項之記憶體裝置(100、610)，其中用於控制及/或存取之該電路(108、110、116)係進一步經調適以允許回應於其任何實體區塊(340)的一位址，而抹除該等第二邏輯抹除區塊之一者之各實體區塊(340)。
  7. 2、3或4之記憶體裝置(100、610)，其中用於控制及/或存取之該電路(108、110、116)係進一步經調適以致若一抹除命令係伴隨對應於該等第一邏輯抹除區塊之一者之一第一實體區塊(340)的一區塊位址時，抹除該第一邏輯抹除區塊之各實體區塊(340)，且若一抹除 命令係伴隨對應於該第一邏輯抹除區塊之任何其他實體區塊(340)的一區塊位址時，僅抹除該第一邏輯抹除區塊之一實體區塊(340)。
  8. 2、3或4之記憶體裝置(100、610)，其中各邏輯抹除區塊包括實體區塊(340)之一相連組。
  9. 2、3或4之記憶體裝置(100、610)，其中用於控制及/或存取之該電路(108、110、116)回應於一對應於該等實體區塊(340)之一的單一位址信號，在一抹除操作期間並行地選擇該等第二邏輯抹除區塊的該等實體區塊(340)之兩個或兩個以上區塊，且其中用於控制及/或存取之該電路(108、110、116)係進一步經調適以回應於對應該等已選定區塊之各區塊的位址信號，在其他存取操作期間個別地選擇相同實體區塊(340)。
  10. 2、3或4之記憶體裝置(100、610)，其中非揮發性記憶體單元(208、308)之該陣列(104、300)係配置在列及行中，其中複數個位元線選擇性地耦合至該等記憶體單元(208、308)之行，及複數個字線耦合至該等記憶體單元(208、308)之列，其中該等記憶體單元(208、308)之該等行係進一步分組為記憶體單元(208、308)之串(206)，各串(206)包含複數個記憶體單元(208、308)，其係依一串聯方式耦合。
  11. 如請求項10之記憶體裝置(100、610)，其中用於控制及/或存取非揮發性記憶體單元(208、308)之該陣列(104、300)的該電路(108、110、116)係進一步經調適以回應於 一單一位址信號而並行地抹除關聯相同位元線之記憶體單元(208、308)的多於一串(206)。
  12. 如請求項10之記憶體裝置(100、610)，其中用於控制及/或存取非揮發性記憶體單元(208、308)之該陣列(104、300)的該電路(108、110、116)係進一步經調適以並行地驅動關聯相同位元線之記憶體單元(208、308)的多於一串(206)之字線。
  13. 如請求項12之記憶體裝置(100、610)，其中用於控制及/或存取非揮發性記憶體單元(208、308)之該陣列(104、300)的該電路(108、110、116)係進一步經調適以回應於該單一位址信號而並行地驅動關聯相同位元線之記憶體單元(208、308)的多於一串(206)之字線。
  14. 2、3或4之記憶體裝置(100、610)，其中該等記憶體裝置(100，610)係一記憶體模組(600)之一組件，該記憶體模組(600)包含選擇性耦合以存取兩個或兩個以上記憶體裝置(100、610)之線的複數個接點(615)。
  15. 2、3或4之記憶體裝置(100、610)，其中該記憶體裝置(100，610)係一包含一外罩(605)的記憶體模組(600)的一組件，該外罩(605)具有複數個接點(615)，及一或多個記憶體裝置(100、610)被封閉在該外罩(605)中且選擇性地耦合至該複數個接點(615)。
  16. 2、3或4之記憶體裝置(100、610)，其中該記憶體裝置(100、610)係一包含一處理器之電子系統的一組件，且一或多個記憶體裝置(100、610)耦合至該處 理器。
  17. 一種操作一記憶體裝置(100、610)的方法，該記憶體裝置(100、610)具有非揮發性記憶體單元(208、308)之一陣列(104、300)，其係配置在可抹除實體區塊(340)中，該方法包含：決定一欲儲存在非揮發性記憶體單元(208、308)之該陣列(104、300)的資料之特性；及基於該資料之該特性將該資料儲存在非揮發性記憶體單元(208、308)之該陣列(104、300)的複數個預定義部分之一中；其中該陣列(104、300)之該等預定義部分之各者包含成組之邏輯抹除區塊，各邏輯抹除區塊包含一或多個實體區塊(340)，且各組邏輯抹除區塊包含具有相同數目之實體區塊(340)的邏輯抹除區塊；其中該等預定義部分之各者在其對應組之邏輯抹除區塊的該等邏輯抹除區塊中具有一不同數目的實體區塊(340)；及其中將該資料儲存於非揮發性記憶體單元(208、308)之該陣列(104、300)的複數個預定義部分之一中，包含將該資料儲存於包含一組邏輯抹除區塊之非揮發性記憶體單元(208、308)的該陣列(104、300)之複數個預定義部分之一中，其中該等邏輯抹除區塊之各者包含實體區塊(340)之一相連群組。
  18. 如請求項17之方法，其中決定資料之該特性包含決定該 資料之一檔案類型、該資料之一大小及該資料的一來源中至少一者。
  19. 一種操作一記憶體裝置(100、610)的方法，該記憶體裝置(100、610)具有非揮發性記憶體單元(208、308)之一陣列(104、300)，其係配置在可抹除實體區塊(340)中，該方法包含：回應於一對應於一第一實體區塊(340)之記憶體單元(208、308)的位址，選擇該第一實體區塊(340)，及將該第一實體區塊(340)之該等記憶體單元(208、308)置於一初始狀態；回應於對應於該第一實體區塊(340)之記憶體單元(208、308)的該位址，選擇至少一第二實體區塊(340)，及將至少該第二實體區塊(340)之該等記憶體單元(208、308)置於該初始狀態中，而將該第一實體區塊(340)之該等記憶體單元(208、308)置於該初始狀態中；及將該第一實體區塊(340)之一記憶體單元置於一第二狀態中，其係與將該第二實體區塊(340)之任何該等記憶體單元(208、308)置於該第二狀態中獨立進行。
  20. 如請求項19之方法，其進一步包含：回應於對應於該第一實體區塊(340)之記憶體單元(208、308)的該位址，選擇該第一實體區塊(340)，用於將該第一實體區塊(340)之任何該等記憶體單元(208、308)置於該第二狀態中；及回應於一對應於該第二實體區塊(340)之記憶體單元 (208、308)的位址，選擇該第二實體區塊(340)，用於將該第二實體區塊(340)之任何該等記憶體單元(208、308)置於該第二狀態中。
  21. 如請求項19或20之方法，其中將至少該第二實體區塊(340)之該等記憶體單元(208、308)置於該初始狀態中，而將該第一實體區塊(340)之該等記憶體單元(208、308)置於該初始狀態中，包含在一單一抹除操作期間抹除該等第一及第二實體區塊(340)之該等記憶體單元(208、308)。
  22. 如請求項19之方法，其進一步包含：對於該等實體區塊(340)之一第一部分，在一單一抹除操作期間抹除一第一數目之實體區塊(340)，其中該第一數目係一等於或大於一之整數值；及對於該等實體區塊(340)之一第二部分，在一單一抹除操作期間抹除一第二數目之實體區塊(340)，其中該第二數目係一等於或大於二之整數值，且該第二數目不等於該第一數目。
  23. 如請求項22之方法，其進一步包含：個別地讀取或程式化該等第一及第二部分之該等實體區塊(340)。
  24. 如請求項22之方法，其進一步包含：對於該等實體區塊(340)之一第三部分，在一單一抹除操作期間抹除一第三數目之實體區塊(340)，其中該第三數目係一等於或大於三之整數值，且該第三數目既不等 於該第一數目亦不等於該第二數目。
  25. 如請求項22之方法，其中在一單一抹除操作期間針對該等實體區塊(340)之一第一部分來抹除一第一數目之實體區塊(340)包含：回應於一對應於串聯連接非揮發性記憶體單元(208、308)之該第一串(206)的第一位址，抹除選擇性耦合至一第一位元線的串聯連接非揮發性記憶體單元(208、308)之一第一串(206)；及回應於該第一位址，抹除選擇性耦合至該第一位元線的串聯連接非揮發性記憶體單元(208、308)之一第二串(206)，同時抹除串聯連接非揮發性記憶體單元(208、308)之該第一串(206)。
  26. 如請求項25之方法，其進一步包含：程式化串聯連接非揮發性記憶體單元(208、308)之該第一串(206)，其係與程式化串聯連接非揮發性記憶體單元(208、308)之該第二串(206)獨立地進行。
  27. 如請求項25之方法，其進一步包含：回應於該第一位址，抹除選擇性耦合至該第一位元線的串聯連接非揮發性記憶體單元(208、308)之一第三串(206)，同時抹除串聯連接非揮發性記憶體單元(208、308)之該第一串(206)；程式化串聯連接非揮發性記憶體單元(208、308)之該第一串(206)，其係與程式化串聯連接非揮發性記憶體單元(208、308)之該第三串(206)獨立地進行；及 程式化串聯連接非揮發性記憶體單元(208、308)之該第二串(206)，其係與程式化串聯連接非揮發性記憶體單元(208、308)之該第三串(206)獨立地進行。
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