KR20200077287A - 메모리 장치, 이를 포함하는 메모리 시스템 및 그것의 동작 방법 - Google Patents

메모리 장치, 이를 포함하는 메모리 시스템 및 그것의 동작 방법 Download PDF

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KR20200077287A
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Abstract

본 기술은 메모리 장치, 이를 포함하는 메모리 시스템 및 메모리 장치의 동작 방법에 관한 것으로, 메모리 장치는 마이크로 코드가 저장된 제1 캠 블록 및 제2 캠 블록; 마이크로 코드 업데이트 동작 시 새로운 마이크로 코드가 업데이트되도록 상기 제1 및 제2 캠블록을 제어하기 위한 제어 로직을 포함하며, 상기 제어 로직은 외부로부터 수신되는 커맨드에 응답하여 상기 제1 캠 블록 및 상기 제2 캠 블록의 프로그램 및 리드 동작을 제어하기 위한 커맨드 인터페이스; 상기 제1 캠 블록에 저장된 상기 마이크로 코드의 상기 리드 동작을 수행하기 위한 알고리즘이 저장되며, 초기화 동작 시 상기 알고리즘에 기초하여 롬 데이터를 출력하기 위한 제1 메모리; 상기 초기화 동작 시 제1 캠 블록에서 리드된 상기 마이크로 코드가 저장되고, 저장된 상기 마이크로 코드에 기초하여 램 데이터를 출력하기 위한 제2 메모리; 상기 초기화 동작 시 상기 제1 메모리에서 출력되는 상기 롬 데이터를 선택하여 출력하고, 노멀 동작 시 상기 제2 메모리에서 출력되는 상기 램 데이터를 선택하여 출력하기 위한 선택 회로; 및 상기 선택 회로에서 출력되는 상기 롬 데이터 또는 상기 램 데이터를 전송받아 제반 동작을 수행하기 위한 제어 신호들을 생성하기 위한 명령 디코더를 포함한다.

Description

메모리 장치, 이를 포함하는 메모리 시스템 및 그것의 동작 방법{Memory device, Memory system including the memory device and Method of operating the memory device}
본 발명은 전자 장치에 관한 것으로, 보다 상세하게는 메모리 장치, 이를 포함하는 메모리 시스템 및 그것의 동작 방법에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 메모리 시스템, 다시 말해 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치의 주 기억 장치 또는 보조 기억 장치로 사용된다.
메모리 장치를 이용한 데이터 저장 장치는 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며, 또한 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 메모리 시스템의 일 예로 데이터 저장 장치는 USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, 솔리드 스테이트 드라이브(SSD: Solid State Drive) 등을 포함한다.
메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
불휘발성 메모리 장치는 쓰기 및 읽기 속도가 상대적으로 느리지만 전원 공급이 차단되더라도 저장 데이터를 유지한다. 따라서 전원 공급 여부와 관계없이 유지되어야 할 데이터를 저장하기 위해 불휘발성 메모리 장치가 사용된다. 불휘발성 메모리 장치에는 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable Programmable ROM), EEPROM(Electrically Erasable Programmable ROM), 플래쉬 메모리(Flash memory), PRAM(Phase change Random Access Memory), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등이 있다. 플래쉬 메모리는 노어 타입과 낸드 타입으로 구분된다.
본 발명의 실시 예는 반도체 메모리에 저장되는 마이크로 코드의 업데이트 동작을 용이하게 수행할 수 있는 메모리 장치, 이를 포함하는 메모리 시스템 및 그것의 동작 방법을 제공한다.
본 발명의 실시 예에 따른 메모리 장치는 마이크로 코드가 저장된 제1 캠 블록 및 제2 캠 블록; 마이크로 코드 업데이트 동작 시 새로운 마이크로 코드가 업데이트되도록 상기 제1 및 제2 캠블록을 제어하기 위한 제어 로직을 포함하며, 상기 제어 로직은 외부로부터 수신되는 커맨드에 응답하여 상기 제1 캠 블록 및 상기 제2 캠 블록의 프로그램 및 리드 동작을 제어하기 위한 커맨드 인터페이스; 상기 제1 캠 블록에 저장된 상기 마이크로 코드의 상기 리드 동작을 수행하기 위한 알고리즘이 저장되며, 초기화 동작 시 상기 알고리즘에 기초하여 롬 데이터를 출력하기 위한 제1 메모리; 상기 초기화 동작 시 제1 캠 블록에서 리드된 상기 마이크로 코드가 저장되고, 저장된 상기 마이크로 코드에 기초하여 램 데이터를 출력하기 위한 제2 메모리; 상기 초기화 동작 시 상기 제1 메모리에서 출력되는 상기 롬 데이터를 선택하여 출력하고, 노멀 동작 시 상기 제2 메모리에서 출력되는 상기 램 데이터를 선택하여 출력하기 위한 선택 회로; 및 상기 선택 회로에서 출력되는 상기 롬 데이터 또는 상기 램 데이터를 전송받아 제반 동작을 수행하기 위한 제어 신호들을 생성하기 위한 명령 디코더를 포함한다.
본 발명의 실시 예에 따른 메모리 시스템은 복수의 반도체 메모리들을 포함하며, 상기 복수의 반도체 메모리들 각각은 마이크로 코드에 기초하여 제반 동작을 수행하는 메모리 장치; 및 호스트로부터 마이크로 코드 업데이트 커맨드 및 새로운 마이크로 코드를 수신하여 이를 메모리 장치로 전송하기 위한 컨트롤러를 포함하며, 상기 복수의 반도체 메모리들 각각은 마이크로 코드 업데이트 동작 시 컨트롤러로부터 수신한 마이크로 코드를 제1 및 제2 캠 블록에 저장하고, 초기화 동작 시 상기 제1 캠 블록에 저장된 상기 마이크로 코드를 리드하여 알고리즘 전용 램에 로드한다.
본 발명의 실시 예에 따른 메모리 장치의 동작 방법은 호스트로부터 마이크로 코드 업데이트 커맨드 및 새로운 마이크로 코드가 수신되는 단계; 상기 마이크로 코드 업데이트 커맨드에 응답하여 상기 새로운 마이크로 코드를 반도체 메모리의 제2 캠 블록에 저장하는 단계; 및 이전 마이크로 코드가 저장된 제1 캠 블록을 소거하고, 상기 제2 캠 블록에 저장된 상기 새로운 마이크로 코드를 리드하여 상기 제1 캠 블록으로 프로그램하는 카피백 프로그램 동작 단계를 포함한다.
본 발명의 실시 예에 따른 메모리 장치의 동작 방법은 초기화 동작 시 캠 리드 전용 롬에 저장된 알고리즘에 기초하여 마이크로 코드가 저장된 캠 블록의 리드 동작을 수행하는 단계; 상기 캠 블록에서 리드된 상기 마이크로 코드를 알고리즘 전용 램에 저장하는 단계; 및 제반 동작 시 상기 알고리즘 전용 램에 저장된 상기 마이크로 코드에 기초하여 주변 회로들을 제어한다.
본 기술은 호스트를 통해 수신되는 마이크로 코드의 업데이트 데이터를 반도체 메모리의 캠 블록에 저장하고, 캠 블록에 저장된 마이크로 코드를 새로운 마이크로 코드로 업데이트함으로써, 추가적인 구성 요소 없이 반도체 메모리에 저장되는 알고리즘을 용이하게 수정할 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 설명하기 위한 블록도이다.
도 2는 도 1의 컨트롤러의 구성을 설명하기 위한 블록도이다.
도 3은 도 1의 반도체 메모리를 설명하기 위한 도면이다.
도 4는 도 3의 제어 로직을 설명하기 위한 도면이다.
도 5는 도 3의 메모리 블록을 설명하기 위한 도면이다.
도 6은 3차원으로 구성된 메모리 블록의 실시 예를 설명하기 위한 도면이다.
도 7은 3차원으로 구성된 메모리 블록의 다른 실시 예를 설명하기 위한 도면이다.
도 8은 마이크로 코드 데이터 구조를 설명하기 위한 도면이다.
도 9는 본 발명의 실시 예에 따른 메모리 시스템의 동작을 설명하기 위한 순서도이다.
도 10은 컨트롤러의 동작을 설명하기 위한 데이터 흐름도이다.
도 11은 커맨드 구조를 설명하기 위한 도면이다.
도 12는 컨트롤러의 동작을 설명하기 위한 순서도이다.
도 13은 마이크로 코드의 맵핑 테이블이다.
도 14는 캠 블록의 마이크로 코드 업데이트 동작을 설명하기 위한 순서도이다.
도 15는 캠 블록의 리드 동작을 설명하기 위한 순서도이다.
도 16은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 17은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 18은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 19는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 서술된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
실시 예를 설명함에 있어서 본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 설명하기 위한 블록도이다.
도 1을 참조하면, 메모리 시스템(Memory System; 1000)은 메모리 장치(Memory Device; 1100) 및 컨트롤러(Controller; 1200)를 포함한다. 메모리 장치(1100)는 복수의 반도체 메모리(Memory; 100)들을 포함한다. 복수의 반도체 메모리(100)들은 하나의 채널을 공유하는 반도체 메모리(100)들을 하나의 그룹으로 그룹핑하여, 복수의 그룹들로 분할될 수 있다.
도 1에서, 복수의 그룹들은 각각 제 1 내지 제 n 채널들(CH1~CHn)을 통해 컨트롤러(1200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리(100)는 도 3을 참조하여 후술하도록 한다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(1200)와 통신하도록 구성된다. 컨트롤러(1200)는 복수의 채널들(CH1~CHn)을 통해 메모리 장치(1100)의 복수의 반도체 메모리(100)들을 제어하도록 구성된다.
컨트롤러(1200)는 호스트(Host; 1400)와 메모리 장치(1100) 사이에 연결된다. 컨트롤러(1200)는 호스트(1400)로부터의 요청에 응답하여 메모리 장치(1100)를 액세스하도록 구성된다. 예를 들어 컨트롤러(1200)는 호스트(1400)로부터 수신되는 요청에 응답하여 메모리 장치(1100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1200)는 메모리 장치(1100) 및 호스트(1400) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1200)는 메모리 장치(1100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
호스트(1400)는 메모리 시스템(1000)을 제어한다. 호스트(1400)는 컴퓨터, PDA, PMP, MP3 플레이어, 카메라, 캠코더, 모바일 폰 등과 같은 휴대용 전자 장치를 포함한다. 호스트(1400)는 메모리 시스템(1000)의 쓰기 동작, 읽기 동작, 소거 동작 등을 커맨드를 통해 요청할 수 있다.
상술한 메모리 시스템(1000)의 메모리 장치(1100)에 포함된 복수의 반도체 메모리(100)들 각각은 제반 동작을 수행하기 위한 알고리즘이 저장된 제어 로직을 포함하고 있다.
본 발명의 실시 예에 따른 메모리 시스템(1000)은 반도체 메모리(100)들에 저장된 알고리즘을 수정 변경하기 위한 마이크로 코드 업데이트 동작을 수행할 수 있다.
컨트롤러(1200)는 마이크로 코드 업데이트 동작 시 호스트(1400)로부터 마이크로 코드 업데이트 동작을 요청하는 커맨드(FFU) 및 마이크로 코드(Micro_code)를 수신하고, 커맨드(FFU)에 응답하여 마이크로 코드(Micro_code)를 선택된 반도체 메모리(100)의 캠 블록에 저장할 수 있다.
메모리 시스템(1000)의 마이크로 코드 업데이트 동작은 후술하도록 한다.
컨트롤러(1200) 및 메모리 장치(1100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1200) 및 메모리 장치(1100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1200) 및 메모리 장치(1100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래쉬 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래쉬 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1200) 및 메모리 장치(1100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(1000)에 연결된 호스트(1400)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 메모리 장치(1100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 메모리 장치(1100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 2는 도 1의 컨트롤러를 설명하기 위한 도면이다.
도 2를 참고하면, 컨트롤러(1200)는 호스트 제어 회로(1210), 프로세서(1220), 메모리 버퍼(1230), 에러 정정 회로(1240), 플래쉬 제어 회로(1250), 및 버스(1260)를 포함할 수 있다.
버스(1260)는 컨트롤러(1200)의 구성 요소들 사이에 채널(channel)을 제공하도록 구성될 수 있다.
호스트 제어 회로(1210)는 호스트(1400)로부터 수신한 커맨드를 파싱(parsing)하여 메일 박스(mail box)에 커맨드를 큐잉하고, 호스트(1400)로부터 수신한 데이터를 메모리 버퍼(1230)로 전송하여 버퍼링(buffering) 하는 동작을 제어할 수 있다. 다른 예시로서 호스트 제어회로(1210)는 메모리 버퍼(1230)에 버퍼링(buffering)된 데이터를 호스트(1400)로 출력하는 동작을 제어할 수 있다. 호스트 제어 회로(1210)는 프로토콜 펌웨어에 따라 동작할 수 있다.
프로세서(1220)는 컨트롤러(1200)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서(1220)는 호스트 제어 회로(1210)를 통해 도 1의 호스트(1400)와 통신하고, 플래쉬 제어 회로(1250)를 통해 도 1의 메모리 장치(1100)와 통신할 수 있다. 또한 프로세서(1220)는 메모리 버퍼(1230)를 제어할 수 있다. 프로세서(1220)는 메모리 버퍼(1230)를 동작 메모리, 캐시 메모리(cache memory) 또는 버퍼 메모리(buffer memory)로 사용하여 메모리 시스템(1000)의 동작을 제어할 수 있다.
프로세서(1220)는 플래쉬 변환 계층(FTL: Flash Translation Layer, 이하 'FTL'이라 칭하기로 함, 1221)을 포함하여 구성될 수 있다. 플래쉬 변환 계층(FTL; 1221)은 메모리 버퍼(1230)에 저장된 펌웨어(firmware)를 구동시킨다. 또한 플래쉬 변환 계층(FTL; 1221)은 메일 박스에 큐잉된 커맨드들에 응답하여 프로세싱하며, 큐잉된 커맨드들에 대응하는 디스크립터(Descriptor)를 생성하여 플래쉬 제어 회로(1250)로 전송한다. 또한 플래쉬 변환 계층(FTL; 1221)은 호스트(1400)로부터 수신된 마이크로 코드들이 선택된 반도체 메모리의 캠 블록에 저장되도록 어드레스를 맵핑할 수 있다.
메모리 버퍼(1230)는 프로세서(1220)의 동작 메모리, 캐시 메모리 또는 버퍼 메모리로 사용될 수 있다. 메모리 버퍼(1230)는 프로세서(1220)가 실행하는 코드들 및 커맨드들을 저장할 수 있다. 메모리 버퍼(1230)는 쓰기 버퍼(1231) 및 읽기 버퍼(1232)를 포함하여 구성될 수 있다. 쓰기 버퍼(1231)는 호스트 제어 회로(1210)의 제어에 따라 수신된 마이크로 코드를 버퍼링하여 저장할 수 있다.
메모리 버퍼(1230)는 SRAM(Static RAM), 또는 DRAM(Dynamic RAM)을 포함할 수 있다.
에러 정정 회로(1240)는 에러 정정 동작을 수행할 수 있다. 에러 정정회로(1240)는 메모리 버퍼(1230)에 저장된 마이크로 코드를 전송받아, 에러 정정 인코딩(ECC encoding)을 수행할 수 있다. 또한 에러 정정 회로(1240)는 인코딩된 마이크로 코드를 스크램블할 수 있다. 에러 정정 회로(1240)는 읽기 동작 시 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리(100)로부터 수신된 데이터의 에러를 검출하여 정정하고, 디스크램블할 수 있다.
플래쉬 제어 회로(1250)는 프로세서(1220)에서 생성된 디스크립터에 응답하여 메모리 장치(1100)를 제어하기 위한 내부 커맨드를 생성하여 출력한다. 플래쉬 제어 회로(1250)는 마이크로 코드 업데이트 동작 시 메모리 버퍼(1230)로부터 전송되어, 에러 정정 회로(1240)에 의해 인코딩 및 스크램블된 마이크로 코드를 내부 커맨드와 함께 메모리 장치(1100)로 전송할 수 있다. 다른 예시로서 플래쉬 제어 회로(1250)는 읽기 동작시 디스크립터에 응답하여 메모리 장치(1100)로부터 리드 되어 출력된 데이터를 메모리 버퍼(1230)에 버퍼링(buffering) 하는 동작을 제어할 수 있다. 플래쉬 제어 회로(1250)는 플래쉬 인터페이스를 포함하여 구성될 수 있다.
도 3은 도 1의 반도체 메모리(100)를 설명하기 위한 도면이다.
도 3을 참조하면, 반도체 메모리(100)는 데이터가 저장되는 메모리 셀 어레이(10)를 포함할 수 있다. 반도체 메모리(100)는 메모리 셀 어레이(10)에 데이터를 저장하기 위한 프로그램 동작(program operation), 저장된 데이터를 출력하기 위한 리드 동작(read operation) 및 저장된 데이터를 소거하기 위한 소거 동작(erase operation)을 수행하도록 구성된 주변 회로들(200)을 포함할 수 있다. 반도체 메모리(100)는 컨트롤러(도 1의 1200)의 제어에 따라 주변 회로들(200)을 제어하는 제어 로직(300)을 포함할 수 있다.
메모리 셀 어레이(10)는 다수의 메모리 블록들(MB1~MBk; 11 (k는 양의 정수)) 및 복수의 캠 블록(CAM_1, CAM_2; 12, 13)을 포함할 수 있다. 각각의 메모리 블록들(MB1~MBk; 11)에는 로컬 라인들(local lines; LL)과 비트 라인들(BL1~BLm; m은 양의 정수)이 연결될 수 있다. 예를 들면, 로컬 라인들(LL)은 제1 선택 라인(first select line), 제2 선택 라인(second select line), 상기 제1 및 제2 선택 라인들 사이에 배열된 다수의 워드 라인들(word lines)을 포함할 수 있다. 또한, 로컬 라인들(LL)은 제1 선택 라인과 워드 라인들 사이, 제2 선택 라인과 워드 라인들 사이에 배열된 더미 라인들을 포함할 수 있다. 여기서, 제1 선택 라인은 소스 선택 라인일 수 있고, 제2 선택 라인은 드레인 선택 라인일 수 있다. 예를 들면, 로컬 라인들(LL)은 워드 라인들, 드레인 및 소스 선택 라인들 및 소스 라인들(SL; source lines)을 포함할 수 있다. 예를 들면, 로컬 라인들(LL)은 더미 라인들(dummy lines)을 더 포함할 수 있다. 예를 들면, 로컬 라인들(LL)은 파이프 라인들(pipe lines)을 더 포함할 수 있다. 로컬 라인들(LL)은 메모리 블록들(MB1~MBk; 11)에 각각 연결될 수 있으며, 비트 라인들(BL1~BLm)은 메모리 블록들(MB1~MBk; 11)에 공통으로 연결될 수 있다. 메모리 블록들(MB1~MBk; 11)은 2차원 또는 3차원 구조로 구현될 수 있다. 예를 들면, 2차원 구조의 메모리 블록들(11)에서 메모리 셀들은 기판에 평행한 방향으로 배열될 수 있다. 예를 들면, 3차원 구조의 메모리 블록들(11)에서 메모리 셀들은 기판에 수직 방향으로 적층될 수 있다.
복수의 캠 블록(CAM_1, CAM_2; 12, 13) 각각은 복수의 캠셀들 및 캠셀들에 대한 프로그램 및 리드 동작을 수행하기 위한 읽기 및 쓰기 회로를 포함하여 구성될 수 있다. 복수의 캠 블록(CAM_1, CAM_2; 12, 13) 중 제1 캠 블록(CAM_1)은 마이크로 코드가 저장되어 있으며, 제2 캠 블록(CAM_2)은 데이터가 저장되어 있지 않은 소거 블록일 수 있다. 마이크로 코드 업데이트 동작 시 제2 캠 블록(CAM_2)은 새로운 마이크로 코드가 저장되고, 제1 캠 블록(CAM_1)에 저장되어 있던 마이크로 코드는 소거된다. 이 후, 제2 캠 블록(CAM_2)에 저장된 새로운 마이크로 코드는 제1 캠 블록(CAM_1)으로 카피백되어 저장되고, 제2 캠 블록(CAM_2)에 저장된 새로운 마이크로 코드는 소거되지 않고 잔류할 수 있다.
캠 데이터 리드 동작 시 제1 캠 블록(CAM_1)에 저장된 마이크로 코드가 리드되어 제어 로직(300)으로 전송된다.
주변 회로들(200)은 제어 로직(300)의 제어에 따라 선택된 메모리 블록(11) 또는 선택된 캠 블록(12, 13)의 프로그램, 리드 및 소거 동작을 수행하도록 구성될 수 있다. 예를 들면, 주변 회로들(200)은 전압 생성 회로(voltage generating circuit; 210), 로우 디코더(row decoder; 220), 페이지 버퍼 그룹(page buffer group; 230), 컬럼 디코더(column decoder; 240), 입출력 회로(input/output circuit; 250), 패스/페일 판단부(pass/fail check circuit; 260) 및 소스 라인 드라이버(source line driver; 270)를 포함할 수 있다.
전압 생성 회로(210)는 동작 신호(OP_CMD)에 응답하여 프로그램, 리드 및 소거 동작들에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 또한, 전압 생성 회로(210)는 동작 신호(OP_CMD)에 응답하여 로컬 라인들(LL)을 선택적으로 디스차지할 수 있다. 예를 들면, 전압 생성 회로(210)는 제어 로직(300)의 제어에 따라 프로그램 전압, 검증 전압, 패스 전압, 및 선택 트랜지스터 동작 전압을 생성할 수 있다.
로우 디코더(row decoder; 220)는 로우 디코더 제어 신호들(AD_signals)에 응답하여 동작 전압들(Vop)을 선택된 메모리 블록(11)에 연결된 로컬 라인들(LL)에 전달할 수 있다. 예를 들어 로우 디코더(220)는 로우 디코더 제어 신호들(AD_signals)에 응답하여 전압 생성 회로(210)에서 생성된 동작 전압들(예를 들어 프로그램 전압, 검증 전압, 패스 전압 등)을 로컬 라인들(LL) 중 워드 라인들에 선택적으로 인가할 수 있다.
로우 디코더(220)는 프로그램 전압 인가 동작 시 로우 디코더 제어 신호들(AD_signals)에 응답하여 전압 생성 회로(210)에서 생성된 프로그램 전압을 로컬 라인들(LL) 중 선택된 워드 라인에 인가하고, 전압 생성 회로(210)에서 생성된 패스 전압을 나머지 비 선택된 워드 라인들에 인가한다. 또한 로우 디코더(220)는 리드 동작 시 로우 디코더 제어 신호들(AD_signals)에 응답하여 전압 생성 회로(210)에서 생성된 리드 전압을 로컬 라인들(LL) 중 선택된 워드 라인에 인가하고, 전압 생성 회로(210)에서 생성된 패스 전압을 나머지 비 선택된 워드 라인들에 인가한다.
페이지 버퍼 그룹(230)은 비트 라인들(BL1~BLm)에 연결된 다수의 페이지 버퍼들(PB1~PBm; 231)을 포함할 수 있다. 페이지 버퍼들(PB1~PBm; 231)은 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 동작할 수 있다. 예를 들면, 페이지 버퍼들(PB1~PBm; 231)은 프로그램 동작 시 프로그램할 데이터를 임시로 저장하거나, 리드 또는 검증 동작 시 비트 라인들(BL1~BLm)의 전압 또는 전류를 센싱(sensing)할 수 있다.
컬럼 디코더(240)는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(250)와 페이지 버퍼 그룹(230) 사이에서 데이터를 전달할 수 있다. 예를 들면, 컬럼 디코더(240)는 데이터 라인들(DL)을 통해 페이지 버퍼들(231)과 데이터를 주고받거나, 컬럼 라인들(CL)을 통해 입출력 회로(250)와 데이터를 주고받을 수 있다.
입출력 회로(250)는 컨트롤러(도 1의 1200)로부터 전달받은 내부 커맨드(CMD) 및 어드레스(ADD)를 제어 로직(300)에 전달하거나, 데이터(DATA)를 컬럼 디코더(240)와 주고받을 수 있다.
패스/페일 판단부(260)는 리드 동작(read operation) 또는 검증 동작(verify operation)시, 허용 비트(VRY_BIT<#>)에 응답하여 기준 전류를 생성하고, 페이지 버퍼 그룹(230)으로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 전압을 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.
소스 라인 드라이버(270)는 메모리 셀 어레이(10)에 포함된 메모리 셀과 소스 라인(SL)을 통해 연결되고, 소스 라인(SL)에 인가되는 전압을 제어할 수 있다. 소스 라인 드라이버(270)는 제어 로직(300)으로부터 소스 라인 제어 신호(CTRL_SL)를 수신할 수 있고, 소스 라인 제어 신호(CTRL_SL)에 기초하여 소스 라인(SL)에 인가되는 소스 라인 전압을 제어할 수 있다.
제어 로직(300)은 내부 커맨드(CMD) 및 어드레스(ADD)에 응답하여 동작 신호(OP_CMD), 로우 디코더 제어 신호(AD_signals), 페이지 버퍼 제어 신호들(PBSIGNALS) 및 허용 비트(VRY_BIT<#>)를 출력하여 주변 회로들(200)을 제어할 수 있다. 또한, 제어 로직(300)은 패스 또는 페일 신호(PASS 또는 FAIL)에 응답하여 검증 동작이 패스 또는 페일 되었는지를 판단할 수 있다.
또한 주변 회로들(200)은 메모리 블록들(11)의 프로그램 동작, 리드 동작, 및 소거 동작과 같이 캠 블록들(12, 13)의 프로그램 동작, 리드 동작, 및 소거 동작들을 수행할 수 있다.
도 4는 도 3의 제어 로직을 설명하기 위한 도면이다.
도 4를 참조하면, 제어 로직(300)은 커맨드 인터페이스(310), 캠 블록 제어 회로(320), 알고리즘 전용 램(SRAM; 340), 캠 리드 전용 롬(350), 선택 회로(360), 명령 디코더(370) 및 출력 레지스터(380)를 포함하여 구성될 수 있다. 또한 도 3에서 설명한 제1 캠 블록(CAM_1; 12) 및 제2 캠 블록(CAM_2; 13)으로 구성된 복수의 캠 블록(330)이 제어 로직(340)에 포함되도록 구성할 수 있다.
커맨드 인터페이스(310)는 도 2의 컨트롤러(1200)로부터 내부 커맨드(CMD) 및 어드레스(ADD)를 수신하고, 이들에 응답하여 변환된 어드레스 신호(ADDRESS<7:0>), 내부 커맨드 신호(CMDBUS<7:0>), 및 카운트 클럭(CK4CNT)를 생성하여 출력한다.
캠 블록 제어 회로(320)는 마이크로 코드 업데이트 동작 시 어드레스 신호(ADDRESS<7:0>)에 응답하여 캠 어드레스(CAMADD<15:0>)를 생성하여 출력하고, 내부 커맨드 신호(CMDBUS<7:0>)에 응답하여 캠 데이터 쓰기 신호(CAM_WRITE)를 생성하여 출력하고, 카운트 클럭(CK4CNT)에 응답하여 마이크로 클럭(MC_CK)을 생성하여 출력한다.
캠 블록 제어 회로(320)는 초기화 동작 시 어드레스 신호(ADDRESS<7:0>)에 응답하여 캠 어드레스(CAMADD<15:0>)를 생성하여 출력하고, 내부 커맨드 신호(CMDBUS<7:0>)에 응답하여 캠 데이터 로드 신호(CAM_LOAD)를 생성하여 출력하고, 카운트 클럭(CK4CNT)에 응답하여 마이크로 클럭(MC_CK)을 생성하여 출력한다.
또한 캠 블록 제어 회로(320)는 초기화 동작 시 램 어드레스 신호(SRAM_ADD<11:0>), 라이트 인에이블 신호(WRITE_EN)를 생성하여 알고리즘 전용 램(340)으로 출력하고, 노멀 동작 시 램 어드레스 신호(SRAM_ADD<11:0>) 및 리드 인에이블 신호(READ_EN)를 생성하여 알고리즘 전용 램(340)으로 출력한다.
제2 캠 블록(13)은 마이크로 코드 업데이트 동작 시 캠 어드레스(CAMADD<15:0>) 및 캠 데이터 쓰기 신호(CAM_WRITE)에 응답하여 도 2의 컨트롤러(1200)로부터 수신한 마이크로 코드를 프로그램한다. 이 후, 이전 마이크로 코드가 저장되어 있던 제1 캠 블록(12)은 소거 동작을 수행하고, 소거 동작이 완료된 후 제2 캠 블록(13)에 프로그램된 마이크로 코드는 제1 캠 블록(12)으로 카피백되어 프로그램된다.
또한 제1 캠 블록(12)은 초기화 동작 시 캠 어드레스(CAMADD<15:0>), 캠 데이터 로드 신호(CAM_LOAD), 및 마이크로 클럭(MC_CK)에 응답하여 마이크로 코드에 대한 리드 동작을 수행하여 리드된 데이터(SRAM_DATA<23:0>)를 출력한다.
알고리즘 전용 램(340)은 초기화 동작 시 제1 캠 블록(12)으로부터 마이크로 코드에 대응하는 데이터(SRAM_DATA<23:0>)를 전송받고, 라이트 인에이블 신호(WRITE_EN)에 응답하여 데이터(SRAM_DATA<23:0>)를 저장한다. 이 후, 노멀 동작 시 램 어드레스 신호(SRAM_ADD<11:0>) 및 리드 인에이블 신호(READ_EN)에 응답하여 램 데이터(RAM_DATA<23:0>)를 리드하여 출력한다. 알고리즘 전용 램(340)은 램(RAM: Random Access Memory)으로 구성될 수 있으며, 구체적으로 SRAM(Static Random Access Memory)으로 구성될 수 있다.
캠 리드 전용 롬(350)은 제1 캠 블록(CMA_1)에 대한 리드 동작을 수행하기 위한 알고리즘이 저장되며, 초기화 동작 시 롬 데이터(ROM_DATA<23:0>)를 리드하여 출력한다. 캠 리드 전용 롬(350)은 롬(ROM; Read Only Memory)으로 구성될 수 있다.
선택 회로(360)는 초기화 동작 시 활성화되는 선택 신호(CI_CAMCELLREAD)에 응답하여 캠 리드 전용 롬(350)에서 출력되는 롬 데이터(ROM_DATA<23:0>)를 선택하여 명령 데이터(INSTRUCTION_DATA<23:0>)로 출력하고, 노멀 동작 시 비활성화되는 선택 신호(CI_CAMCELLREAD)에 응답하여 알고리즘 전용 램(340)에서 출력되는 램 데이터(RAM_DATA<23:0>)를 명령 데이터(INSTRUCTION_DATA<23:0>)로 출력한다.
명령 디코더(370)는 명령 데이터(INSTRUCTION_DATA<23:0>)에 응답하여 다수의 제어 신호들을 생성하여 출력하고, 출력 레지스터(380)는 명령 디코더(370)에서 생성된 제어 신호들을 수신하고, 이를 로우 디코더 제어 신호들(AD_signals), 소스 라인 제어 신호(CTRL_SL), 허용 비트(VRY_BIT<#>), 페이지 버퍼 제어 신호들(PBSIGNALS) 등 반도체 메모리(100)의 제반 동작을 제어하기 위한 신호들을 출력한다.
도 4를 참조하면, 반도체 메모리에 전원 전압이 공급되어 파워 업 될 경우 초기화 동작이 수행되며, 초기화 동작 시 캠리드 전용 롬(350)에 저장된 롬 데이터(ROM_DATA<23:0>)가 선택되어 명령 데이터(INSTRUCTION_DATA<23:0>)로 출력된다. 명령 디코더(370)는 명령 데이터(INSTRUCTION_DATA<23:0>)에 응답하여 제1 캠 블록(12)에 저장된 마이크로 코드를 리드하여 알고리즘 전용 램(340)에 저장하기 위한 동작을 제어하기 위한 제어 신호들을 생성하고, 출력 레지스터(380)는 제어 신호들을 수신하고, 이를 로우 디코더 제어 신호들(AD_signals), 소스 라인 제어 신호(CTRL_SL), 허용 비트(VRY_BIT<#>), 페이지 버퍼 제어 신호들(PBSIGNALS)을 출력한다. 이에 따라 주변 회로들(200)는 제1 캠 블록(12)의 리드 동작을 수행하고, 리드된 제1 캠 블록(CAM_1)의 데이터(SRAM_DATA<23:0>)은 알고리즘 전용 램(340)에 로딩된다.
이 후, 반도체 메모리의 제반 동작(노멀 동작) 시 알고리즘 전용 램(340)에 저장된 램 데이터(RAM_DATA)가 선택되어 명령 데이터(INSTRUCTION_DATA<23:0>)로 출력된다. 명령 디코더(370)는 명령 데이터(INSTRUCTION_DATA<23:0>)에 응답하여 반도체 메모리의 제반 동작을 수행하기 위한 제어 신호들을 생성하고, 출력 레지스터(380)는 제어 신호들을 수신하고, 이를 로우 디코더 제어 신호들(AD_signals), 소스 라인 제어 신호(CTRL_SL), 허용 비트(VRY_BIT<#>), 페이지 버퍼 제어 신호들(PBSIGNALS)을 출력한다.
도 5는 도 3의 메모리 블록을 설명하기 위한 도면이다.
도 5를 참조하면, 메모리 블록(11)은 제1 선택 라인과 제2 선택 라인 사이에 서로 평행하게 배열된 다수의 워드 라인들이 연결될 수 있다. 여기서, 제1 선택 라인은 소스 선택 라인(SSL)일 수 있고, 제2 선택 라인은 드레인 선택 라인(DSL)일 수 있다. 보다 구체적으로 설명하면, 메모리 블록(11)은 비트 라인들(BL1~BLm)과 소스 라인(SL) 사이에 연결된 다수의 스트링들(strings; ST)을 포함할 수 있다. 비트 라인들(BL1~BLm)은 스트링들(ST)에 각각 연결될 수 있고, 소스 라인(SL)은 스트링들(ST)에 공통으로 연결될 수 있다. 스트링들(ST)은 서로 동일하게 구성될 수 있으므로, 제1 비트 라인(BL1)에 연결된 스트링(ST)을 예를 들어 구체적으로 설명하도록 한다.
스트링(ST)은 소스 라인(SL)과 제1 비트 라인(BL1) 사이에서 서로 직렬로 연결된 소스 선택 트랜지스터(SST), 다수의 메모리 셀들(F1~F16) 및 드레인 선택 트랜지스터(DST)를 포함할 수 있다. 하나의 스트링(ST)에는 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST)가 적어도 하나 이상씩 포함될 수 있으며, 메모리 셀들(F1~F16) 또한 도면에 도시된 개수보다 더 많이 포함될 수 있다.
소스 선택 트랜지스터(SST)의 소스(source)는 소스 라인(SL)에 연결될 수 있고, 드레인 선택 트랜지스터(DST)의 드레인(drain)은 제1 비트 라인(BL1)에 연결될 수 있다. 메모리 셀들(F1~F16)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에서 직렬로 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 소스 선택 트랜지스터들(SST)의 게이트들은 소스 선택 라인(SSL)에 연결될 수 있고, 드레인 선택 트랜지스터들(DST)의 게이트들은 드레인 선택 라인(DSL)에 연결될 수 있고, 메모리 셀들(F1~F16)의 게이트들은 다수의 워드 라인들(WL1~WL16)에 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 메모리 셀들 중에서 동일한 워드 라인에 연결된 메모리 셀들의 그룹을 물리 페이지(physical page; PPG)라 할 수 있다. 따라서, 메모리 블록(11)에는 워드 라인들(WL1~WL16)의 개수만큼의 물리 페이지들(PPG)이 포함될 수 있다.
하나의 메모리 셀은 1비트의 데이터를 저장할 수 있다. 이를 통상적으로 싱글 레벨 셀(single level cell; SLC)라고 부른다. 이 경우 하나의 물리 페이지(PPG)는 하나의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다. 하나의 논리 페이지(LPG) 데이터는 하나의 물리 페이지(PPG)에 포함된 셀 개수 만큼의 데이터 비트들을 포함할 수 있다. 또한 하나의 메모리 셀은 2 이상의 비트의 데이터를 저장할 수 있다. 이를 통상적으로 멀티 레벨 셀(multi-level cell; MLC)이라고 부른다. 이 경우 하나의 물리 페이지(PPG)는 2 이상의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다.
도 6을 참조하면, 메모리 셀 어레이(10)는 다수의 메모리 블록들(MB1~MBk; 11)을 포함할 수 있다. 메모리 블록(11)은 다수의 스트링들(ST11'~ST1m', ST21'~ST2m')을 포함할 수 있다. 다수의 스트링들(ST11'~ST1m', ST21'~ST2m') 각각은 수직 방향(Z 방향)을 따라 연장될 수 있다. 메모리 블록(11) 내에서, 행 방향(X 방향)으로 m개의 스트링들이 배열될 수 있다. 도 5에서 열 방향(Y 방향)으로 2개의 스트링들이 배열되는 것으로 도시되어 있으나, 이는 설명의 편의를 위한 것으로서 열 방향(Y 방향)으로 3개 이상의 스트링들이 배열될 수 있다.
다수의 스트링들(ST11'~ST1m', ST21'~ST2m') 각각은, 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함할 수 있다.
각 스트링의 소스 선택 트랜지스터(SST)는 소스 라인(SL)과 메모리 셀들(MC1~MCn) 사이에 연결될 수 있다. 동일한 행에 배열된 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결될 수 있다. 제1 행에 배열된 스트링들(ST11'~ST1m')의 소스 선택 트랜지스터들은 제1 소스 선택 라인(SSL1)에 연결될 수 있다. 제2 행에 배열된 스트링들(ST21'~ST2m')의 소스 선택 트랜지스터들은 제2 소스 선택 라인(SSL2)에 연결될 수 있다. 다른 실시 예로서, 스트링들(ST11'~ST1m', ST21'~ST2m')의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통으로 연결될 수 있다.
각 스트링의 제1 내지 제n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에서 서로 직렬로 연결될 수 있다. 제1 내지 제n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제1 내지 제n 워드 라인들(WL1~WLn)에 연결될 수 있다.
실시 예로서, 제1 내지 제n 메모리 셀들(MC1~MCn) 중 적어도 하나는 더미 메모리 셀로서 이용될 수 있다. 더미 메모리 셀이 제공되는 경우, 해당 스트링의 전압 또는 전류는 안정적으로 제어될 수 있다. 이에 따라 메모리 블록(11)에 저장된 데이터의 신뢰성이 향상될 수 있다.
각 스트링의 드레인 선택 트랜지스터(DST)는 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결될 수 있다. 행 방향으로 배열되는 스트링들의 드레인 선택 트랜지스터들(DST)은 행 방향으로 연장되는 드레인 선택 라인에 연결될 수 있다. 제1 행의 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들(DST)은 제1 드레인 선택 라인(DSL1)에 연결될 수 있다. 제2 행의 스트링들(CS21'~CS2m')의 드레인 선택 트랜지스터들(DST)은 제2 드레인 선택 라인(DSL2)에 연결될 수 있다.
도 7은 3차원으로 구성된 메모리 블록의 실시예를 설명하기 위한 도면이다.
도 7을 참조하면, 메모리 셀 어레이(10)는 다수의 메모리 블록들(MB1~MBk; 11)을 포함할 수 있다. 메모리 블록(11)은 다수의 스트링들(ST11~ST1m, ST21~ST2m)을 포함할 수 있다. 실시 예로서, 다수의 스트링들(ST11~ST1m, ST21~ST2m) 각각은 'U'자형으로 형성될 수 있다. 제1 메모리 블록(MB1) 내에서, 행 방향(X 방향)으로 m개의 스트링들이 배열될 수 있다. 도 6에서, 열 방향(Y 방향)으로 2개의 스트링들이 배열되는 것으로 도시되었으나, 이는 설명의 편의를 위한 것으로서 열 방향(Y 방향)으로 3개 이상의 스트링들이 배열될 수 있다.
다수의 스트링들(ST11~ST1m, ST21~ST2m) 각각은 적어도 하나의 소스 선택 트랜지스터(SST), 제1 내지 제n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT) 및 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함할 수 있다.
소스 및 드레인 선택 트랜지스터들(SST 및 DST)과 메모리 셀들(MC1~MCn)은 서로 유사한 구조를 가질 수 있다. 예를 들면, 소스 및 드레인 선택 트랜지스터들(SST 및 DST)과 메모리 셀들(MC1~MCn) 각각은 채널막, 터널 절연막, 전하 트랩막 및 블로킹 절연막을 포함할 수 있다. 예를 들면, 채널막을 제공하기 위한 필라(pillar)가 각 스트링에 제공될 수 있다. 예를 들면, 채널막, 터널 절연막, 전하 트랩막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 스트링에 제공될 수 있다.
각 스트링의 소스 선택 트랜지스터(SST)는 소스 라인(SL)과 메모리 셀들(MC1~MCp) 사이에 연결될 수 있다.
실시 예로서, 동일한 행에 배열된 스트링들의 소스 선택 트랜지스터들은 행 방향으로 연장되는 소스 선택 라인에 연결될 수 있고, 상이한 행에 배열된 스트링들의 소스 선택 트랜지스터들은 상이한 소스 선택 라인들에 연결될 수 있다. 도 5에서, 제1 행의 스트링들(ST11~ST1m)의 소스 선택 트랜지스터들은 제1 소스 선택 라인(SSL1)에 연결될 수 있다. 제2 행의 스트링들(ST21~ST2m)의 소스 선택 트랜지스터들은 제2 소스 선택 라인(SSL2)에 연결될 수 있다.
다른 실시 예로서, 스트링들(ST11~ST1m, ST21~ST2m)의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통으로 연결될 수 있다.
각 스트링의 제1 내지 제n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결될 수 있다.
제1 내지 제n 메모리 셀들(MC1~MCn)은 제1 내지 제p 메모리 셀들(MC1~MCp)과 제p+1 내지 제n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제1 내지 제p 메모리 셀들(MC1~MCp)은 수직 방향(Z 방향)으로 순차적으로 배열될 수 있으며, 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 서로 직렬로 연결될 수 있다. 제p+1 내지 제n 메모리 셀들(MCp+1~MCn)은 수직 방향(Z 방향)으로 순차적으로 배열될 수 있으며, 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터(DST) 사이에서 서로 직렬로 연결될 수 있다. 제1 내지 제p 메모리 셀들(MC1~MCp)과 제p+1 내지 제n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 서로 연결될 수 있다. 각 스트링의 제1 내지 제n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제1 내지 제n 워드 라인들(WL1~WLn)에 연결될 수 있다.
실시 예로서, 제1 내지 제n 메모리 셀들(MC1~MCn) 중 적어도 하나는 더미 메모리 셀로써 이용될 수 있다. 더미 메모리 셀이 제공되는 경우, 해당 스트링의 전압 또는 전류는 안정적으로 제어될 수 있다. 각 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결될 수 있다.
각 스트링의 드레인 선택 트랜지스터(DST)는 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결될 수 있다. 행 방향으로 배열되는 스트링들은 행 방향으로 연장되는 드레인 선택 라인에 연결될 수 있다. 제1 행의 스트링들(ST11~ST1m)의 드레인 선택 트랜지스터들은 제1 드레인 선택 라인(DSL1)에 연결될 수 있다. 제2 행의 스트링들(ST21~ST2m)의 드레인 선택 트랜지스터들은 제2 드레인 선택 라인(DSL2)에 연결될 수 있다.
열 방향으로 배열되는 스트링들은 열 방향으로 연장되는 비트 라인들에 연결될 수 있다. 도 6에서 제1 열의 스트링들(ST11, ST21)은 제1 비트 라인(BL1)에 연결될 수 있다. 제m 열의 스트링들(ST1m, ST2m)은 제m 비트 라인(BLm)에 연결될 수 있다.
행 방향으로 배열되는 스트링들 중에서 동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지(page)를 구성할 수 있다. 예를 들면, 제1 행의 스트링들(ST11~ST1m) 중 제1 워드 라인(WL1)에 연결된 메모리 셀들은 하나의 페이지를 구성할 수 있다. 제2 행의 스트링들(ST21~ST2m) 중 제1 워드 라인(WL1)에 연결된 메모리 셀들은 다른 하나의 페이지를 구성할 수 있다. 드레인 선택 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 스트링들이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 스트링들 중 하나의 페이지가 선택될 것이다.
즉, 각 스트링에 파이프 트랜지스터(PT)가 포함되도록 구성된 것을 제외하면 도 7의 메모리 블록(11)은 도 6의 메모리 블록(11)과 유사한 등가 회로를 가질 수 있다.
도 8은 도 2의 쓰기 버퍼에 버퍼링된 마이크로 코드의 데이터 구조, 도 3의 캠 블록에 프로그램되는 마이크로 코드의 데이터 구조, 및 도 4의 알고리즘 전용 램에 저장되는 마이크로 코드의 데이터 구조를 설명하기 위한 도면이다.
도 8을 참조하면, 쓰기 버퍼(Write Buffer)에 버퍼링된 마이크로 코드는 메인 마이크로 코드 데이터(Main Micro-code), 서브 마이크로 코드 데이터(Sub Micro-code), CRC 코드(CRC32), 랜덤 데이터 패딩(Random Data Padding)으로 구성되며, 동일한 마이크로 코드가 복수 번 연속하여(예를 들어 3번) 하나의 버퍼 영역(예를 들어 0×000000)에 저장된다. 이는 동일한 마이크로 코드를 복수 번 연속하여 프로그램하고, 리드 동작 시 복수 번 프로그램된 마이크로 코드를 리드하고 리드된 복수 개의 마이크로 코드 중 가장 많은 동일한 데이터 값을 가지는 마이크로 코드를 정상 마이크로 코드 데이터로 선택하는 과반수 검사(majority check) 동작을 수행하여 마이크로 코드 데이터의 오류를 개선하기 위함이다.
쓰기 버퍼(Write Buffer)에 버퍼링된 마이크로 코드는 캠 블록(CAM Block; 도 3의 제1 캠 블록(12))에 저장된다. 일예로 하나의 버퍼 영역(예를 들어 0×000000)에 버퍼링된 마이크로 코드는 캠 블록(CAM Block)의 하나의 페이지(예를 들어 PAGE(0))에 저장될 수 있다. 즉, 쓰기 버퍼(Write Buffer)의 0×000000, 0×000001, 0×000002에 각각 버퍼링된 마이크로 코드는 캠 블록(CAM Block)의 PAGE(0), PAGE(1), PAGE(2)에 각각 프로그램된다.
이 후, 초기화 동작 시 캠 블록(CAM Block)에 저장된 마이크로 코드는 리드되어 알고리즘 전용 램(SRAM, 도 4의 340)에 저장된다. 이때 캠 블록(CAM Block)의 하나의 페이지에 저장된 복수의 마이크로 코드 데이터는 과반수 검사(majority check)에 의해 하나의 마이크로 코드로 리드되고, 리드된 마이크로 코드 중 CRC 코드(CRC32)와 랜덤 데이터 패딩(Random Data Padding)이 제외된 마이크로 코드 데이터(Main Micro-code) 및 서브 마이크로 코드 데이터(Sub Micro-code)로 구성된 마이크로 코드가 알고리즘 전용 램(SRAM) 저장된다. 즉, 캠 블록(CAM Block)의 PAGE(0)에 저장된 복수의 마이크로 코드는 리드되어 알고리즘 전용 램(SRAM)의 0×000000 영역의 일부에 저장된다.
도 9는 본 발명의 실시 예에 따른 메모리 시스템의 마이크로 코드 업데이트 동작을 설명하기 위한 순서도이다.
도 10은 본 발명의 실시 예에 따른 마이크로 코드 업데이트 동작 시 컨트롤로 내의 데이터 흐름을 설명하기 위한 도면이다.
도 1 내지 도 3, 도 9 및 도 10를 참조하여 본 발명의 실시 예에 따른 메모리 시스템의 마이크로 코드 업데이트 동작을 설명하면 다음과 같다.
반도체 메모리(100)들은 제1 및 제2 캠 블록(12, 13)을 포함하며, 제1 캠 블록(12)은 마이크로 코드가 저장된 캠 블록이고, 제2 캠 블록(13)은 소거 상태의 캠 블록인 것으로 정의한다.
호스트(1400)로부터 메모리 장치(1100)에 포함되는 반도체 메모리(100)들 내에 저장된 펌웨어인 마이크로 코드의 업데이트 동작을 요청하는 커맨드(FFU)가 수신되면(S910), 컨트롤러(1200)의 호스트 제어 회로(1210)는 수신되는 커맨드(FFU)를 파싱하고, 커맨드(FFU)와 함께 수신되는 업데이트용 마이크로 코드(Micro_code)를 수신하고(①), 수신된 마이크로 코드(Micro_code)를 메모리 버퍼(1230)에 저장한다(②)(S920).
컨트롤러(1200)의 프로세서(1220)는 파싱된 커맨드(FFU)에 따라 커맨드를 큐잉하고, 큐잉된 커맨드에 따라 플래쉬 제어 회로(1250)를 제어하기 위한 디스크립터를 생성한다. 또한 프로세서(1220)는 맵핑된 어드레스를 생성할 수 있다.
에러 정정 회로(1240)는 메모리 버퍼(1230)에 버퍼링된 마이크로 코드를 수신하고(③ 이를 인코딩 및 스크램블한다. 플래쉬 제어 회로(1250)는 프로세서(1220)에서 생성된 디스크립터에 응답하여 메모리 장치(1100)를 제어하기 위한 내부 커맨드(CMD)를 생성하고, 에러 정정 회로(1240)에 의해 인코딩 및 스크램들된 마이크로 코드를 전송받아(④) 메모리 장치(1100)의 선택된 반도체 메모리(100)로 내부 커맨드(CMD), 마이크로 코드, 맵핑된 어드레스(ADD)를 전송한다(⑤)(S930).
선택된 반도체 메모리(100)는 컨트롤러(1200)로부터 수신된 내부 커맨드(CMD) 및 어드레스(ADD)에 응답하여 복수의 캠 블록들(12, 13) 중 소거 상태인 제2 캠블록(13)에 마이크로 코드를 프로그램한다(S940).
이 후, 업데이트 이전의 마이크로 코드가 저장되어 있던 제1 캠 블록(12)의 소거 동작을 수행한다(S950).
제1 캠 블록(12)의 소거 동작이 완료되면, 제2 캠 블록에 저장된 새롭게 업데이트된 마이크로 코드를 제1 캠 블록(12)으로 카피백 프로그램하여 저장한다(S960).
제1 캠 블록(12)에 저장된 마이크로 코드는 메모리 시스템의 파워 업 동작 시 제어 로직(300)에 포함된 알고리즘 전용 램에 저장되어, 반도체 메모리(100)의 제반 동작 시 활용될 수 있다.
상술한 본원 발명의 실시 예에 따르면, 호스트(1400)를 통해 반도체 메모리(100) 내에 저장된 마이크로 코드를 캠 블록에 저장하여 업데이트 할 수 있다.
도 11은 호스트로부터 수신되는 마이크로 코드 업데이트를 요청하는 커맨드의 구조를 설명하기 위한 도면이다.
도 11을 참조하면, 호스트로부터 수신되는 커맨드는 오퍼레이션 코드(OPERATION CODE(38h)), 모드(MODE), 버퍼 아이디(Buffer ID), 버퍼 오프셋(Buffer Offset), 파라미터 데이터 길이(Parameter Length), 컨트롤 양식(Control Behavior)를 포함하여 구성될 수 있으며, 도 2의 호스트 제어 회로(1210) 및 프로세서(1220)는 버퍼 아이디(Buffer ID), 버퍼 오프셋(Buffer Offset), 및 파라미터 데이터 길이(Parameter Length)에 기초하여 마이크로 코드를 도 2의 쓰기 버퍼(1231)에 버퍼링하기 위한 맵핑 동작을 수행할 수 있다.
도 1의 컨트롤러(1200)는 호스트(1400)로부터 커맨드(FFU)를 수신하고, 이에 대한 응답 신호가 준비될 때마다 마이크로 코드에 대응하는 데이터를 일정 사이즈씩 전송받게 되고, 전송받은 마이크로 코드에 대응하는 데이터를 쓰기 버퍼(도 2의 1231)에 스태킹(stacking)하여 저장한다.
도 12는 컨트롤러의 동작을 설명하기 위한 순서도이다.
도 2 및 도 12를 참조하여 컨트롤러의 동작을 설명하면 다음과 같다.
호스트로부터 반도체 메모리들 내에 저장된 펌웨어인 마이크로 코드의 업데이트 동작을 요청하는 커맨드(FFU)가 수신되면(S1010), 호스트 제어 회로(1210)는 커맨드(FFU)를 파싱하고(S1020), 프로토콜 펌웨어(Protocol FW)를 구동한다(S1030).
또한 호스트 제어 회로(1210)는 커맨드(FFU)와 함께 수신되는 마이크로 코드를 저장할 메모리 버퍼(1230)의 쓰기 버퍼(1231)의 저장 공간을 할당받고, 할당 받은 저장 공간에 업데이트할 마이크로 코드를 저장한다(S1040).
프로세서(1220)는 파싱된 커맨드(FFU)에 따라 메일박스(mailbox)를 생성하여(S1050), 메일박스(mailbox)에 커맨드들을 큐잉하여 이슈 큐(Issue Queue)를 생성한다.
프로세서(1220)는 메일박스(mailbox)에 생성된 이슈 큐(Issue Queue)에 따라(S1060), FTL 펌웨어를 구동시켜(S1070) 플래쉬 제어 회로(1250)를 제어하기 위한 복수의 디스크립터를 생성한다(S1080). 복수의 디스크립터는 캠 블록의 프로그램 동작, 소거 동작, 카피백 프로그램 동작 등에 각각 대응할 수 있다.
플래쉬 제어 회로(1250)는 복수의 디스크립터에 응답하여 마이크로 코드 업데이트 동작을 수행하도록 메모리 장치를 제어한다(S1090).
마이크로 코드 업데이트 동작은 소거 상태의 제2 캠 블록(CAM_2)에 마이크로 코드를 프로그램하고, 이전 마이크로 코드가 저장된 제1 캠 블록(CAM_1)을 소거한다. 이 후, 제2 캠 블록(CAM_2)에 저장된 마이크로 코드를 소거된 상태의 제1 캠 블록(CAM_1)에 카피백하여 프로그램하는 방식으로 수행될 수 있다.
상술한 마이크로 코드 업데이트 동작시 마이크로 코드의 프로그램 동작에서 페일(Write Fail)이 발생할 경우 플래쉬 제어 회로(1250)는 페일에 대한 인터럽트 서비스 루틴(ISR, interrupt service routine)을 발생시키고, 인터럽트 서비스 루틴(ISR, interrupt service routine)에 따라 페일이 연속적으로 발생한 것으로 판단될 경우(S1100), 이를 프로세서(1220)에 알려 단계 S1070부터 재수행한다.
메모리 장치(1100)에서 마이크로 코드 업데이트 동작이 성공적으로 수행될 경우, 플래쉬 제어 회로(1250)는 쓰기 완료에 대응하는 인터럽트 서비스 루틴(ISR)을 발생하고(S1110), 이를 메일박스의 스테이터스 큐(Status Queue)에 큐잉시킨다.
이 후, 메일박스의 스테이터스 큐(Status Queue)에 따라 호스트 제어 회로(1210)는 메모리 시스템의 비지 상태(Busy)를 해제하고(S1120), 메모리 버퍼(1230)의 쓰기 버퍼(1231)에 저장된 마이크로 코드에 대응하는 데이터를 릴리즈(Release)하고, 호스트(1400)로 마이크로 업데이트 동작에 대한 성공 또는 페일을 알리기 위한 응답 신호를 출력한다(S1130).
도 13은 멀티 플레인(multi plane) 구조를 갖는 반도체 메모리의 마이크로 코드의 맵핑 테이블을 설명하기 위한 도면이다.
도 14는 캠 블록의 마이크로 코드 업데이트 동작을 설명하기 위한 순서도이다.
도 13 및 도 14를 이용하여 반도체 메모리의 캠 블록의 마이크로 코드 업데이트 동작을 설명하면 다음과 같다.
예를 들어 4개의 플레인 구조를 갖는 반도체 메모리의 경우 각 플레인 마다 제1 캠 블록(CAM_1) 및 제2 캠 블록(CAM_2)을 갖고 추가적인 캠 블록을 포함할 수 있다.
제1 캠 블록(CAM_1)은 오리지널 마이크로 코드가 저장된 마이크로 코드 오리지널 블록으로 정의하고, 제2 캠 블록(CAM_2)은 마이크로 코드 업데이트 동작 시 오픈 블록으로 선택되는 새로운 마이크로 코드 블록으로 정의한다.
제2 캠 블록(CAM_2)을 선택하며, 제2 캠 블록(CAM_2)이 소거 상태의 오픈 블록이 아닐 경우 소거 동작을 수행한다(S1410).
이 후, 소거 상태의 제2 캠 블록(CAM_2)에 마이크로 코드를 프로그램한다(S1420).
프로그램 동작의 스테이터스를 판단하고(S1430), 판단 결과 페일로 판단될 경우(No) 마이크로 코드의 업데이트 동작, 즉 FFU(Field Firmware Update)를 페일(Fail)로 판단한다(S1440).
판단 결과 패스로 판단될 경우(Yes), 오리지널 마이크로 코드가 저장된 제1 캠 블록(CAM_1)의 소거 동작을 수행한다(S1450).
이후, 제2 캠 블록(CAM_2)에 저장된 업데이트용 마이크로 코드를 리드하고 제1 캠 블록(CAM_1)에 프로그램하는 카피백 프로그램 동작을 수행한다(S1460).
상술한 카피백 프로그램 동작의 스테이터스를 판단하고(S1470), 판단 결과 페일로 판단될 경우(No), 제2 캠 블록(CAM_2)을 마이크로 코드 오리지널 블록으로 정의하고 제1 캠 블록(CAM_1)을 새로운 마이크로 코드 블록으로 정의하는 컨버전스 블록(convergence block) 동작을 수행한다(S1480).
판단 결과 패스로 판단될 경우(Yes), 마이크로 코드의 업데이트 동작, 즉 FFU(Field Firmware Update)가 성공한 것으로 판단하여 종료한다(S1490). 또한 컨버전스 블록(convergence block) 동작을 수행한 후(S1490) 마이크로 코드의 업데이트 동작이 성공한 것으로 판단하여 종료한다.
본원 발명의 실시 예에서는 제1 캠 블록(CAM_1) 및 제2 캠 블록(CAM_2)을 제외하고 추가적인 캠 블록을 구성할 수 있다. 추가적인 캠 블록에는 블록들의 페일 정보, 컬럼 리페어 정보, 배드 블록 정보 등을 추가적으로 저장할 수 있다.
도 15는 본 발명의 실시 예에 따른 캠 블록의 리드 동작을 설명하기 위한 순서도이다.
도 13 및 15를 참조하면, 복수의 멀티 플레인의 추가 캠 블록에 저장된 리페어 정보, 배드 블록 정보 등을 리드하는 단계(S1410 내지 S1510)가 수행된다. 추가 캠 블록의 리드 동작은 각 페이지를 순차적으로 리드하여 페이지 버퍼로 리드하고, 페이지 버퍼에 리드된 데이터를 제어 로직(300)으로 로드하는 동작을 순차적으로 수행한다.
이 후, 캠 블록의 리드 동작 시 마이크로 코드 오리지널 블록으로 정의된 제1 캠 블록(CAM_1)의 복수의 페이지들에 저장된 마이크로 코드를 순차적으로 리드하여 도 4의 알고리즘 전용 램(340)으로 로드시킨다(S1520 내지 S1610). 예를 들어 하나의 페이지에 저장된 마이크로 코드를 페이지 버퍼로 리드하고(S1520), 페이지 버퍼에서 알고리즘 전용 램(340)으로 로딩된다(S1530). 이 후, 다음 페이지에 저장된 마이크로 코드의 리드 및 로딩 동작이 순차적으로 반복 수행된다.
이때, 리드 동작의 레이턴시를 감소시키기 위하여 제1 캠 블록의 리드 동작과 함께 제2 캠 블록의 리드 동작을 함께 수행할 수 있다. 이때 제2 캠 블록은 마이크로 코드 업데이트 동작 시 제1 캠 블록과 동일한 마이크로 코드가 저장된다.
따라서, 제1 캠 블록의 리드 동작이 수행될 후 리드된 데이터를 알고리즘 전용 램(340)으로 전송할 때, 제2 캠 블록은 다음 마이크로 코드를 리드한다. 이 후, 제2 캠 블록에서 리드된 데이터를 알고리즘 전용 램(340)으로 전송할 때 제1 캠 블록의 다음 마이크로 코드의 리드 동작이 수행된다. 이로 인하여 리드 동작과 로드 동작이 캐쉬 방식으로 수행되어 리드 레이턴시를 감소시킬 수 있다.
1000: 메모리 시스템 1100: 메모리 장치
1200: 컨트롤러 1210 : 호스트 제어 회로
1220 : 프로세서 1221 : 플래쉬 변환 계층
1230 : 메모리 버퍼 1231 : 쓰기 버퍼
1232 : 읽기 버퍼 1240 : 에러 정정 회로
1250 : 플래쉬 제어 회로
100: 반도체 메모리 10 : 메모리 셀 어레이
CAM_1 : 제1 캠 블록 CAM_2 : 제2 캠 블록
200: 주변 회로들 300: 제어 로직
310 : 커맨드 인터페이스 320 : 캠 블록 제어 회로
340 : 알고리즘 전용 램 350 : 캠 리드 전용 롬
360 : 선택 회로 370 : 명령 디코더
380 : 출력 레지스터

Claims (20)

  1. 마이크로 코드가 저장된 제1 캠 블록 및 제2 캠 블록; 및
    마이크로 코드 업데이트 동작 시 새로운 마이크로 코드가 업데이트되도록 상기 제1 및 제2 캠블록을 제어하기 위한 제어 로직을 포함하며,
    상기 제어 로직은 외부로부터 수신되는 커맨드에 응답하여 상기 제1 캠 블록 및 상기 제2 캠 블록의 프로그램 및 리드 동작을 제어하기 위한 커맨드 인터페이스;
    상기 제1 캠 블록에 저장된 상기 마이크로 코드의 상기 리드 동작을 수행하기 위한 알고리즘이 저장되며, 초기화 동작 시 상기 알고리즘에 기초하여 롬 데이터를 출력하기 위한 제1 메모리;
    상기 초기화 동작 시 제1 캠 블록에서 리드된 상기 마이크로 코드가 저장되고, 저장된 상기 마이크로 코드에 기초하여 램 데이터를 출력하기 위한 제2 메모리;
    상기 초기화 동작 시 상기 제1 메모리에서 출력되는 상기 롬 데이터를 선택하여 출력하고, 노멀 동작 시 상기 제2 메모리에서 출력되는 상기 램 데이터를 선택하여 출력하기 위한 선택 회로; 및
    상기 선택 회로에서 출력되는 상기 롬 데이터 또는 상기 램 데이터를 전송받아 제반 동작을 수행하기 위한 제어 신호들을 생성하기 위한 명령 디코더를 포함하는 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제1 메모리는 롬(Read Only Memory)으로 구성되고, 상기 제2 메모리는 램(Random Access Memory)으로 구성되는 메모리 장치.
  3. 제 1 항에 있어서,
    상기 제1 캠 블록 및 상기 제2 캠 블록에 대한 상기 프로그램 동작 및 상기 리드 동작을 수행하기 위한 주변 회로들을 더 포함하는 메모리 장치.
  4. 제 3 항에 있어서,
    상기 주변 회로들은 상기 마이크로 코드를 상기 제1 캠 블록 및 상기 제2 캠 블록 각각에 포함된 복수의 페이지들에 저장하며,
    상기 복수의 페이지들 각각에 복수 개의 동일한 마이크로 코드가 저장되도록 프로그램하는 메모리 장치.
  5. 제 4 항에 있어서,
    상기 주변 회로들은 상기 제1 캠 블록에 대한 상기 리드 동작 시 과반수 검사(majority check)를 통해 상기 복수 개의 동일한 마이크로 코드를 하나의 마이크로 코드로 리드하는 메모리 장치.
  6. 제 2 항에 있어서,
    상기 마이크로 코드는 메인 마이크로 코드 데이터(Main Micro-code), 서브 마이크로 코드 데이터(Sub Micro-code), CRC 코드, 랜덤 데이터 패딩(Random Data Padding)으로 구성되는 메모리 장치.
  7. 제 1 항에 있어서,
    상기 제2 메모리는 상기 마이크로 코드 중 상기 메인 마이크로 코드 데이터 및 상기 서브 마이크로 코드 데이터 만이 저장되는 메모리 장치.
  8. 복수의 반도체 메모리들을 포함하며, 상기 복수의 반도체 메모리들 각각은 마이크로 코드에 기초하여 제반 동작을 수행하는 메모리 장치; 및
    호스트로부터 마이크로 코드 업데이트 커맨드 및 새로운 마이크로 코드를 수신하여 이를 메모리 장치로 전송하기 위한 컨트롤러를 포함하며,
    상기 복수의 반도체 메모리들 각각은 마이크로 코드 업데이트 동작 시 컨트롤러로부터 수신한 마이크로 코드를 제1 및 제2 캠 블록에 저장하고, 초기화 동작 시 상기 제1 캠 블록에 저장된 상기 마이크로 코드를 리드하여 알고리즘 전용 램에 로드하는 메모리 시스템.
  9. 제 8 항에 있어서,
    상기 복수의 반도체 메모리들 각각은
    상기 마이크로 코드가 저장된 상기 제1 캠 블록 및 상기 제2 캠 블록;
    복수의 메모리 블록들;
    상기 제1 캠 블록 및 상기 제2 캠 블록에 대한 프로그램 동작 및 리드 동작을 수행하기 위한 주변 회로들; 및
    상기 복수의 메모리 블록들에 대한 제반 동작을 수행하도록 상기 주변 회로들을 제어하며, 상기 마이크로 코드 업데이트 동작 시 상기 제2 캠 블록에 상기 새로운 마이크로 코드를 저장하고, 상기 제2 캠 블록에 저장된 상기 새로운 마이크로 코드를 상기 제1 캠 블록에 카피백 프로그램하도록 상기 주변 회로들을 제어하기 위한 제어 로직을 포함하는 메모리 시스템.
  10. 제 9 항에 있어서,
    상기 제어 로직은 상기 제1 캠 블록 및 상기 제2 캠 블록의 상기 프로그램 및 상기 리드 동작을 제어하기 위한 캠 블록 제어 회로;
    상기 제1 캠 블록에 저장된 상기 마이크로 코드의 상기 리드 동작을 수행하기 위한 알고리즘이 저장되며, 초기화 동작 시 상기 알고리즘에 기초하여 롬 데이터를 출력하기 위한 캠 리드 전용 롬;
    상기 초기화 동작 시 제1 캠 블록에서 리드된 상기 마이크로 코드가 저장되고, 상기 제반 동작 시 상기 마이크로 코드에 기초하여 램 데이터를 출력하기 위한 알고리즘 전용 램; 및
    상기 롬 데이터 또는 상기 램 데이터를 선택적으로 전송받아 상기 주변 회로들을 제어하기 위한 제어 신호들을 생성하기 위한 명령 디코더를 포함하는 메모리 시스템.
  11. 제 10 항에 있어서,
    상기 제어 로직은 상기 초기화 동작 시 상기 롬 데이터를 상기 명령 디코더로 전송하고, 상기 제반 동작 시 상기 램 데이터를 상기 명령 디코더로 전송하기 위한 선택 회로를 더 포함하는 메모리 시스템.
  12. 제 9 항에 있어서,
    상기 주변 회로들은 상기 마이크로 코드를 상기 제1 캠 블록 및 상기 제2 캠 블록 각각에 포함된 복수의 페이지들에 저장하며,
    복수의 페이지들 각각에 복수 개의 동일한 마이크로 코드가 저장되도록 프로그램하는 메모리 시스템.
  13. 제 12 항에 있어서,
    상기 주변 회로들은 상기 제1 캠 블록에 대한 상기 리드 동작 시 과반수 검사(majority check)를 통해 상기 복수 개의 동일한 마이크로 코드를 하나의 마이크로 코드로 리드하는 메모리 시스템.
  14. 제 10 항에 있어서,
    상기 마이크로 코드는 메인 마이크로 코드 데이터(Main Micro-code), 서브 마이크로 코드 데이터(Sub Micro-code), CRC 코드, 랜덤 데이터 패딩(Random Data Padding)으로 구성되는 메모리 시스템.
  15. 제 14 항에 있어서,
    상기 알고리즘 전용 램은 상기 마이크로 코드 중 상기 메인 마이크로 코드 데이터 및 상기 서브 마이크로 코드 데이터 만이 저장되는 메모리 시스템.
  16. 호스트로부터 마이크로 코드 업데이트 커맨드 및 새로운 마이크로 코드가 수신되는 단계;
    상기 마이크로 코드 업데이트 커맨드에 응답하여 상기 새로운 마이크로 코드를 반도체 메모리의 제2 캠 블록에 저장하는 단계; 및
    이전 마이크로 코드가 저장된 제1 캠 블록을 소거하고, 상기 제2 캠 블록에 저장된 상기 새로운 마이크로 코드를 리드하여 상기 제1 캠 블록으로 프로그램하는 카피백 프로그램 동작 단계를 포함하는 메모리 장치의 동작 방법.
  17. 제 16 항에 있어서,
    상기 카피백 프로그램 동작 결과 상기 제1 캠 블록의 스테이터스 페일이 발생한 경우, 상기 제2 캠 블록을 오리지널 마이크로 코드 블록으로 정의하고 상기 제1 캠 블록을 소거시키는 컨버전스 블록 동작(convergence block)을 수행하는 메모리 장치의 동작 방법.
  18. 초기화 동작 시 캠 리드 전용 롬에 저장된 알고리즘에 기초하여 마이크로 코드가 저장된 캠 블록의 리드 동작을 수행하는 단계;
    상기 캠 블록에서 리드된 상기 마이크로 코드를 알고리즘 전용 램에 저장하는 단계; 및
    제반 동작 시 상기 알고리즘 전용 램에 저장된 상기 마이크로 코드에 기초하여 주변 회로들을 제어하는 메모리 장치의 동작 방법.
  19. 제 18 항에 있어서,
    상기 캠 블록에서 리드된 상기 마이크로 코드는 과반수 체크 동작을 수행하는 메모리 장치의 동작 방법.
  20. 제 18 항에 있어서,
    상기 캠 블록에 저장된 상기 마이크로 코드는 메인 마이크로 코드 데이터(Main Micro-code), 서브 마이크로 코드 데이터(Sub Micro-code), CRC 코드, 랜덤 데이터 패딩(Random Data Padding)를 포함하며,
    상기 알고리즘 전용 램에 저장된 상기 마이크로 코드는 상기 메인 마이크로 코드 데이터 및 상기 서브 마이크로 코드 데이터 만을 포함하는 메모리 장치의 동작 방법.
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