JP2008300010A - メモリシステム及び不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】不揮発性半導体記憶装置内のメモリセルに接続されるバスのバス幅を、コントローラから動作モードに応じて動的に切り替えることを可能にして、データ処理性能を向上し消費電流を低減するメモリシステム。
【解決手段】メモリシステムは、ページ単位でデータの書き込み及び読み出しが行われる複数のメモリセルと、前記メモリセルに接続されるバスと、を含む不揮発性半導体記憶装置と、外部のホスト装置からデータの書き込み要求及び読み出し要求を受け付けて、前記不揮発性半導体記憶装置に対するデータの書き込み動作及び読み出し動作を制御する制御部と、を具備し、前記制御部は、動作モードに応じて前記不揮発性半導体記憶装置内の前記バスのバス幅を切り替えるバス幅切り替え制御を行う。
【選択図】図２

Description

本発明は、ページ単位でデータの書き込み及び読み出しを行うメモリシステム及び不揮発性半導体記憶装置に関する。

ＮＡＮＤ型フラッシュメモリ等の不揮発性半導体記憶装置を搭載したメモリカードは、パーソナルコンピュータ、デジタルカメラ、携帯電話機等の携帯型電子機器（以下、ホスト装置という）に多く利用されている。

メモリカードとしては、ホスト装置との間でコマンドやデータを授受するコントローラと、ＮＡＮＤ型フラッシュメモリ等の不揮発性半導体記憶装置と、を搭載したものがある。不揮発性半導体記憶装置内には、ページ単位でデータの読み出し／書き込みを行う複数のメモリセルが含まれている。

上記メモリカードでは、コントローラと不揮発性半導体記憶装置の間は、例えば、８ビットや１６ビットのバス幅のＩ／Ｏバスで接続されている。このメモリカードでは、コントローラから不揮発性半導体記憶装置にアクセスする際のバス幅は固定であり、動作モードに応じて動的にバス幅を切り替えることはできない。

また、不揮発性半導体記憶装置では、製造コストの低減要求と、大容量化やアクセス速度向上等の高性能化の要求に応えるため、プロセスの微細化が進んでいる。このプロセスの微細化に伴って、不揮発性半導体記憶装置内で処理されるデータの信頼性を維持するため、ＥＣＣ（Error Correcting Code ）訂正能力の向上が必要となり、コントローラの回路規模が増大し、コントローラの消費電流が増加する傾向にある。

また、上記メモリカードでは、例えば、不揮発性半導体記憶装置に対してデータの上書きが発生した場合に、元のデータを別のブロックに引っ越す必要がある。このデータ引越しの際に、ページ単位でデータを他のブロックにコピーするページコピーモードを使用すると、データの上書きに関する処理性能が向上する反面、一定期間内に書き込みと読み出しが発生するため、メモリカード全体の平均消費電流が増大する。

また、特許文献１に記載された半導体集積回路では、８ビットのバス幅でアクセスする書き込みモードで１６ビットのデータを書き込む場合に、書き込みコマンドライトサイクルを１回に短縮する技術が開示されている。しかし、アクセスするバス幅を動作モードに応じて動的に切り替える技術は開示されていない。
特開２００１−２０２７８７号公報

本発明は、不揮発性半導体記憶装置内のメモリセルに接続されるバスのバス幅を、コントローラから動作モードに応じて動的に切り替えることを可能にして、データ処理性能を向上し消費電流を低減することが可能なメモリシステム及び不揮発性半導体記憶装置を提供することにある。

本発明の一実施形態に係るメモリシステムは、ページ単位でデータの書き込み及び読み出しが行われる複数のメモリセルと、前記メモリセルに接続されるバスと、を含む不揮発性半導体記憶装置と、外部のホスト装置からデータの書き込み要求及び読み出し要求を受け付けて、前記不揮発性半導体記憶装置に対するデータの書き込み動作及び読み出し動作を制御する制御部と、を具備し、前記制御部は、動作モードに応じて前記不揮発性半導体記憶装置内の前記バスのバス幅を切り替えるバス幅切り替え制御を行うことを特徴としている。

本発明の一実施形態によれば、不揮発性半導体記憶装置内のメモリセルに接続されるバスのバス幅を、コントローラから動作モードに応じて動的に切り替えることを可能にして、データ処理性能を向上し消費電流を低減するメモリシステム及び不揮発性半導体記憶装置を提供することができる。

以下、図面を参照して本発明の実施形態を詳細に説明する。但し、本発明は多くの異なる態様で実施することが可能であり、以下に示す実施の形態の記載内容に限定して解釈されるものではない。

図１は、本発明のメモリシステムを適用した一実施形態に係るメモリカードの概略構成を示す図である。図１に示すようにメモリカード１は、コントローラ２及び不揮発性半導体記憶装置３を有する。コントローラ２は、ＣＰＵ４、ＲＯＭ５及びＲＡＭ６を有する。不揮発性半導体記憶装置３は、データキャッシュ７、ページバッファ８及びメモリセル２１を有する。ここでは、不揮発性半導体記憶装置３の例としてＮＡＮＤ型フラッシュメモリを挙げて説明するが、不揮発性半導体記憶装置３はＮＡＮＤ型フラッシュメモリに限らず、例えば、ＮＯＲ型フラッシュメモリ等でもよい。

コントローラ２は、ホスト装置３０と接続される。コントローラ２は、ホスト装置３０との間でコマンド、信号やデータを授受し、不揮発性半導体記憶装置１に対するデータ書き込み、データ読み出し、及び消去の各動作を制御するコマンドを生成する。ＲＯＭ５は、データ書き込み、データ読み出し、及び消去の各動作を制御する制御プログラムを格納する。ＣＰＵ４は、ホスト装置３０からコマンド及びデータを受け付けて動作を開始し、ＲＯＭ５に格納された制御プログラムをＲＡＭ６に展開し、制御プログラムに基づいて不揮発性半導体記憶装置３に対するデータ書き込み、データ読み出し、及び消去の各動作を制御するコマンドを生成する。また、ＣＰＵ４は、ホスト装置３０からのデータの読み出し要求コマンド及び書き込み要求コマンドを受け付けた時に、不揮発性半導体記憶装置３内のデータ読み出し／書き込み先を指示するコマンド及びアドレスシーケンスを生成して不揮発性半導体記憶装置３に出力する。ＲＡＭ６は、ホスト装置３０からのデータ読み出し／書き込み要求が短時間に重なった場合など、有効データを一時的に保持する。また、ＲＡＭ６は、不揮発性半導体記憶装置３内で割り当てられるブロック単位の物理アドレス毎にデータの記憶状態（記憶済み、消去済み等）を管理する管理テーブル（図示せず）を格納する。不揮発性半導体記憶装置３は、ＣＰＵ４から入力されるコマンドを受け付けて、不揮発性半導体記憶装置３に対するデータ読み出し動作、データ書き込み動作、及びデータ消去動作を実行する。

データキャッシュ７は、メモリセル２１に対して読み出し／書き込みするページ単位のデータを一時的に記憶する記憶容量（例えば、２０４８＋６４＝２１１２Ｂｙｔｅ）を有する。

ページバッファ８は、メモリセル２１に対して読み出し／書き込みするページ単位のデータを一時的に記憶する記憶容量（例えば、２０４８＋６４＝２１１２Ｂｙｔｅ）を有する。

メモリセル２１は、マトリクス状に配列された複数のメモリセルから構成され、ページ単位（例えば、２０４８＋６４＝２１１２Ｂｙｔｅ）でデータの書き込み及び読み出しが行われ、データの消去がブロック単位（例えば、６４ページ）で行われる。

図２は、本発明の一実施形態に係る不揮発性半導体記憶装置３の機能ブロック構成を示す図である。図２に示すように不揮発性半導体記憶装置３は、Ｉ／Ｏコントロール回路１２、ロジックコントロール回路１３、ステータスレジスタ１４、アドレスレジスタ１５、コマンドレジスタ１６、制御回路１７、電圧発生回路１８、ロウデコーダ１９、ロウアドレスバッファ２０、メモリセル２１、センスアンプ回路２２、データレジスタ２３、カラムデコーダ２４、及びカラムバッファ２５を備える。

Ｉ／Ｏコントロール回路１２は、データ読み出し時又はデータ書き込み時に、外部入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６とデータレジスタ２３との間でデータを授受する。また、Ｉ／Ｏコントロール回路１２は、データ読み出し時又はデータ書き込み時に、外部入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６から入力されるアドレスデータをアドレスレジスタ１５に出力する。また、Ｉ／Ｏコントロール回路１２は、外部入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６から供給されるコマンドをコマンドレジスタ１６に出力する。また、Ｉ／Ｏコントロール回路１２は、ステータスレジスタ１４から入力されるステータスデータ（チップ内部の種々の状態を外部に知らせるためのデータ）を外部入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６を介して外部のコントローラ２（図２）に出力する。

ロジックコントロール回路１３は、外部から入力されるチップイネーブル信号ＣＥ、ライトイネーブル信号ＷＥ、リードイネーブル信号ＲＥ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ、ライトプロテクト信号ＷＰ等の外部制御信号を制御回路７に出力する。

ステータスレジスタ１４は、チップ内部の種々の状態を外部に知らせるためのものであって、チップがレディ／ビジー状態のいずれにあるかを示すデータを保持するレディ／ビジーレジスタ、書き込みのパス／フェイルを示すデータを保持する書き込みステータスレジスタ、誤書き込み状態の有無（誤書き込みベリファイのパス／フェイル）を示すデータを保持する誤書き込みステータスレジスタ、過書き込み状態の有無（過書き込みベリファイのパス／フェイル）を示すデータを保持する過書き込みステータスレジスタなどを有する。

アドレスレジスタ１５は、Ｉ／Ｏコントロール回路１２から入力されるアドレスデータをデコードして、ロウアドレスをロウアドレスバッファ２０に出力し、カラムアドレスをカラムバッファ２５に出力する。

コマンドレジスタ１６は、Ｉ／Ｏコントロール回路１２から入力されるコマンドを制御回路１７に出力する。

制御回路１７は、コマンドレジスタ１６から入力されるコマンドをデコードして電圧発生回路１８に出力する。また、制御回路１７は、動作モードに応じてロジックコントロール回路１３から入力される外部制御信号及びコマンドレジスタ１６から入力されるコマンドに基づいて、データ書き込み、データ書き込み及びデータ消去のシーケンス制御を行う。また、制御回路１７は、後述するデータ引越し及びデータ書き込みの各動作を制御する際に、メモリセル２１にアクセスするＩ／Ｏバス幅を切り替えるＩ／Ｏバス幅切り替え制御を行う。制御回路１７は、Ｉ／Ｏバス幅切り替え制御に対応するバス幅設定情報を記憶するためのＩ／Ｏバス幅レジスタ１７ａを有する。

電圧発生回路１８は、動作モードに応じて種々の高電圧Ｖｐｐ（書き込み電圧Ｖｐｇｍ、ベリファイ電圧Ｖｒ、書き込みパス電圧Ｖｐａｓｓ、読み出し電圧Ｖｒｅａｄ等）を発生する回路である。この電圧発生回路１８は、制御回路１７により制御される。

ロウデコーダ１９は、ロウアドレスバッファ２０に記憶されたロウアドレス（ページアドレス）に基づいて、メモリセル２１のワード線選択とワード線の駆動を行うワード線駆動回路を含む。

ロウアドレスバッファ２０は、アドレスレジスタ１５から入力されるロウアドレスを記憶する。

メモリセル２１は、複数のＮＡＮＤセルユニット（図示せず）を配列して構成される。各ＮＡＮＤセルユニットは、複数個の電気的に書き換え可能な不揮発性メモリセルと、その両端をそれぞれビット線とソース線に接続するための選択ゲートトランジスタを有する。メモリセルの制御ゲートは、それぞれ異なるワード線に接続される。選択ゲートトランジスタのゲートは、ワード線と並行する選択ゲート線に接続される。ワード線を共有するＮＡＮＤセルユニットの集合は、データ消去の単位となるブロックを構成する。

センスアンプ回路２２は、データ読み出し時、ロウデコーダ１９及びカラムデコーダ２４により選択された不揮発性メモリセルに記憶されたデータを読み出してデータレジスタ２３に出力する。

データレジスタ２３は、Ｉ／Ｏコントロール回路１２との間を、８ビット又は１６ビットのバス幅に切り替えて利用可能なＩ／Ｏバス２６により接続されている。データレジスタ２３は、データ読み出し時、センスアンプ回路２２により読み出されたデータを、Ｉ／Ｏコントロール回路１２を介して入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６に出力する。また、データレジスタ２３は、データ書き込み時、外部コントローラ２から入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６及びＩ／Ｏコントロール回路１２を介してロードされる書き込みデータを、センスアンプ回路２２に出力する。

カラムデコーダ２４は、カラムバッファ２５に記憶されたカラムアドレスに基づいて、メモリセル２１のビット線選択を行う。カラムバッファ２５は、アドレスレジスタ１５から入力されるカラムアドレスを記憶する。

Ｉ／Ｏバス２６は、Ｉ／Ｏコントロール回路１２とデータレジスタ２３間を接続するバスであり、そのバス幅を８ビット又は１６ビットに切り替えて利用可能である。このＩ／Ｏバス２６におけるバス幅の設定は、上記制御回路１７により行われる。

図３は、図１のメモリカード１が封入されたパッケージ４０のピン配置を示す図である。図３において、パッケージ４０は、その左右両側部に２４ピンずつのピンが配置され、それぞれピン番号１〜４８が設定されている。ピン番号６はグランドＧＮＤ入力ピン、ピン番号７はレディ信号ＲＹ／ビジー信号ＢＹを出力するピン、ピン番号８はリードイネーブル信号ＲＥを入力するピン、ピン番号９はチップイネーブル信号ＣＥを入力するピン、ピン番号１６はコマンドラッチイネーブル信号ＣＬＥを入力するピン、ピン番号１７はアドレスラッチイネーブル信号ＡＬＥを入力するピン、ピン番号１８はライトイネーブル信号ＷＥを入力するピン、ピン番号１９はライトプロテクト信号ＷＰを入力するピン、ピン番号２６〜３３，４０〜４７はアドレス・データ・コマンドを入出力するＩ／Ｏポート１〜１６ピン、ピン番号１２，３７は電源Ｖｃｃピン、ピン番号１３，２５はグランドＶｓｓピン、である。その他のピン番号は未使用ＮＣピンである。なお、図３に示した各ピン名称のうち、図２に示した不揮発性半導体記憶装置１内の同一名称の信号（Ｉ／Ｏ１〜Ｉ／Ｏ１６，ＣＥ，ＷＥ，ＲＥ，ＡＬＥ，ＣＬＥ，ＷＰ，ＲＹ／ＢＹ）は、コントローラ２を介して不揮発性半導体記憶装置３に入出力される信号である。

（バス幅固定時のデータ引越し動作例）
本実施形態に係るメモリカード１内で、コントローラ２から不揮発性半導体記憶装置３にアクセスする際のバス幅を８ビットに固定して行うデータ引越し動作例について、図４を参照して説明する。図４は、データ引越し動作からデータ書き込み動作へと続く例を示した図である。なお、本実施形態に係るメモリカード１では、電源ＯＮ時に、コントローラ２から不揮発性半導体記憶装置３に対してＩ／Ｏバス幅を８ビットに設定するバス幅設定情報が設定される。不揮発性半導体記憶装置３は、コントローラ２から入力されたバス幅設定情報を制御回路１７内のＩ／Ｏバス幅レジスタ１７ａに記憶し、制御回路１７によりＩ／Ｏコントロール回路１２とデータレジスタ２３間のＩ／Ｏバス２６を８ビットに設定する。

図４において、（ａ）はデータ引越し動作及びデータキャッシュ動作に係るコマンド、アドレス及びデータの一例を示す図、（ｂ）は不揮発性半導体記憶装置３内のデータアクセスに係るバス幅を示す図、（ｃ）はデータ引越し動作時及びデータキャッシュ動作時に不揮発性半導体記憶装置３内で消費される消費電流イメージを示す図である。

図４では、コントローラ２がホスト装置３０からデータ書込要求コマンドを受け付けて、不揮発性半導体記憶装置３に対してデータ上書き動作を行う場合を示す。データ上書き動作を行う場合、ＮＡＮＤセルユニットではデータの上書きが不可であるため、メモリセル２１に割当て済みのブロックに記憶済みのデータを、メモリセル２１内に新たに割り当てる別ブロックに引っ越す必要がある。データ引越し動作として、「Ｐａｇｅ Ｃｏｐｙ」モードを使用した例が図４である。

図４（ａ）において、コントローラ２内のＣＰＵ４は、ホスト装置３０からデータ書込要求コマンドとデータを受け付けると、上記ＲＡＭ６内に格納された管理テーブルを参照して、当該データが不揮発性半導体記憶装置３内に記憶済みか否かを確認する。この場合、ＣＰＵ４は、当該データが不揮発性半導体記憶装置３内に記憶済みであることを確認し、同一データの上書きであることを認識して、「Ｐａｇｅ Ｃｏｐｙ」モードを使用したデータ引越し動作を開始する。

まず、ＣＰＵ４は、図４（ａ）に示すコマンド「Ａ１」、アドレス「Ａｄｄ．Ｉｎ」及びコマンド「Ａ２」を生成して不揮発性半導体記憶装置３に出力する。コマンド「Ａ１」はデータ読み出し先のアドレスを指示するコマンド、「Ａｄｄ．Ｉｎ」はメモリセル２１内のデータ読み出し先のアドレスシーケンス（ページアドレス）、コマンド「Ａ２」はデータ読み出し開始を指示するコマンドである。

不揮発性半導体記憶装置３は、上記コマンド「Ａ１」、アドレス「Ａｄｄ．Ｉｎ」及びコマンド「Ａ２」を受け付けると、メモリセル２１内の該当アドレス（ページアドレス）からページ単位データを読み出す。具体的には、メモリセル２１から読み出されたページ単位データは、図１のページバッファ８を介してデータキャッシュ７に読み出される。この不揮発性半導体記憶装置３により読み出されたページ単位データを、図４（ａ）では「Ｄａｔａ Ｏｕｔ」として示す。データキャッシュ７に読み出されたページ単位データは、ＣＰＵ４においてＥＣＣ（Error Correcting Code）処理が行われ、エラー訂正処理が行われる。

次に、ＣＰＵ４は、図４（ａ）に示すコマンド「Ａ３」、アドレス「Ａｄｄ．Ｉｎ」、データ「Ｄａｔａ Ｉｎ」及びコマンド「Ａ４」を生成して不揮発性半導体記憶装置３に出力する。コマンド「Ａ３」はコピー先アドレスを指示するコマンド、「Ａｄｄ．Ｉｎ」はメモリセル２１内のデータ上書き先及びコピー先のアドレスシーケンス（上書き先カラムアドレス及びコピー先ページアドレスを含む）、「Ｄａｔａ Ｉｎ」はエラー訂正処理された実データ、コマンド「Ａ４」はオートプログラムを指示するコマンドである。

不揮発性半導体記憶装置３は、上記コマンド「Ａ３」、アドレス「Ａｄｄ．Ｉｎ」、データ「Ｄａｔａ Ｉｎ」及びコマンド「Ａ４」を受け付けると、メモリセル２１内の該当カラムアドレスにエラー訂正された実データを上書きする。具体的には、先にデータキャッシュ７に読み出したページ単位データのうち、エラー訂正処理された実データのみが、上書き先カラムアドレスで指示されたカラムアドレスに上書きされる。この上書きされたページ単位データはページバッファ８を介してメモリセル２１内の引越し先のページアドレスに書き込まれる。

また、上記ページ単位データのデータ書込動作期間中は、不揮発性半導体記憶装置３からコントローラ２に対してビジー信号ＢＹ（図示せず）が出力される。更に、不揮発性半導体記憶装置３は、このページ単位データのデータ書込動作期間中に、ビジー信号ＢＹをレディ信号ＲＹに切り替える。

次に、ＣＰＵ４は、上記ビジー信号ＢＹがレディ信号ＲＹに切り替えられると、図４に示す「Ｃａｃｈｅ Ｐｒｏｇｒａｍｍｉｎｇ」モードを使用した次ページのデータキャッシュ動作を開始する。ＣＰＵ４は、図４（ａ）に示すコマンド「Ａ５」、アドレス「Ａｄｄ．Ｉｎ」、データ「Ｄａｔａ Ｉｎ」及びコマンド「Ａ６」を生成して不揮発性半導体記憶装置３に出力する。コマンド「Ａ５」はデータキャッシュ先のアドレスを指示するコマンド、アドレス「Ａｄｄ．Ｉｎ」はメモリセル２１内のデータ書込先のアドレスシーケンス（ページアドレス）、データ「Ｄａｔａ Ｉｎ」は次ページのページ単位の実データ、コマンド「Ａ６」はキャッシュ動作のオートプログラムを指示するコマンドである。

不揮発性半導体記憶装置３は、上記コマンド「Ａ５」、アドレス「Ａｄｄ．Ｉｎ」、データ「Ｄａｔａ Ｉｎ」及びコマンド「Ａ６」を受け付けると、次ページのページ単位の実データをデータキャッシュ２１に記憶する。なお、この時、不揮発性半導体記憶装置３では、上記データ引越動作に伴うページ単位データのメモリセル２１への書込動作は継続中である。

したがって、上記「Ｐａｇｅ Ｃｏｐｙ」モードを使用したデータ引越し動作では、エラー訂正処理した実データを不揮発性半導体記憶装置３内でデータ上書き処理する際に、データ書込を指示するコマンドを省略できる。なお、上記データ上書き処理では、ＣＰＵ４内でエラー訂正処理されたデータを上書きする場合を示したが、ＥＣＣ処理においてデータのエラー訂正が不要である場合は、データ上書き処理は不要になる。また、上記「Ｃａｃｈｅ Ｐｒｏｇｒａｍｍｉｎｇ」モードを使用したデータキャッシュ動作では、不揮発性半導体記憶装置３においてページ単位データの書込動作中に、次ページのページ単位データをキャッシュ可能であるため、ページ単位データの書込動作を効率良く行うことができる。

上記データ引越し動作及びデータキャッシュ動作においては、図４（ｂ）に示すように、Ｉ／Ｏコントロール回路１２とデータレジスタ２３の間を接続するＩ／Ｏバス２６のバス幅は、８ビット（ｘ８アクセス）に固定されている。この場合、上記不揮発性半導体記憶装置３内のデータ引越動作及びデータキャッシュ動作において、不揮発性半導体記憶装置３内で消費される消費電流のイメージは、図４（ｃ）に示すようになる。

次に、図４と同様のデータ引越し動作及びデータキャッシュ動作を、Ｉ／Ｏバス２６のバス幅を１６ビットに固定して実行した例を図５に示す。図５において、（ａ）はデータ引越し動作及びデータキャッシュ動作に係るコマンド、アドレス及びデータの一例を示す図、（ｂ）は不揮発性半導体記憶装置３内のデータアクセスに係るバス幅を示す図、（ｃ）はデータ引越し動作時及びデータキャッシュ動作時に不揮発性半導体記憶装置３内で消費される消費電流イメージを示す図である。なお、図５に示すデータ引越し動作及びデータキャッシュ動作については、上記図４と同様であるため説明を省略する。

図４（ｃ）及び図５（ｃ）に示した各動作の消費電流イメージを比較すると、Ｉ／Ｏバス２６のバス幅を８ビットに固定した場合は、データ引越し動作時、消費電流を抑えることができる反面、データキャッシュ動作時のシステム性能が低下する。また、Ｉ／Ｏバス２６のバス幅を１６ビットに固定した場合は、データキャッシュ動作時のシステム性能が向上する反面、データ引越し動作時の消費電流が増加する。

以上のように、不揮発性半導体記憶装置３内でＩ／Ｏバス２６のバス幅を固定とした例として、８ビットの場合と１６ビットの場合を示したが、何れのビット幅の設定においてもシステム性能の向上と消費電流の低下を両立するには至っていない。以下、不揮発性半導体記憶装置３の動作状態に応じてＩ／Ｏバス２６のバス幅を切り替えて、システム性能の向上と消費電流の低下を両立する例を説明する。

（バス幅切り替え時のデータ引越し動作例）
次に、本実施形態に係るメモリカード１内で、不揮発性半導体記憶装置３の動作状態に応じてＩ／Ｏバス２６のバス幅を切り替える引越し動作及びデータキャッシュ動作の例を図６に示す。図６において、（ａ）はデータ引越し動作、Ｉ／Ｏバス幅切り替え動作及びデータキャッシュ動作に係るコマンド、アドレス及びデータの一例を示す図、（ｂ）は不揮発性半導体記憶装置３内のデータアクセスに係るバス幅を示す図、（ｃ）はデータ引越し動作時及びデータキャッシュ動作時に不揮発性半導体記憶装置３内で消費される消費電流イメージを示す図である。なお、図６に示すデータ引越し動作及びデータキャッシュ動作については、上記図４と同様であるため説明を省略する。

図６（ａ）において、上記「Ｐａｇｅ Ｃｏｐｙ」モードを使用したデータ引越動作を実行する前に、不揮発性半導体記憶装置３内の制御回路１７のＩ／Ｏバス幅レジスタ１７ａには、コントローラ２により８ビットのバス幅を設定するバス幅設定情報が記憶される。このため、制御回路１７によりＩ／Ｏコントロール回路１２とデータレジスタ２３間のＩ／Ｏバス２６は８ビットに設定された状態（図６（ｂ）参照）で、上記「Ｐａｇｅ Ｃｏｐｙ」モードを使用したデータ引越動作が実行される。

次に、コントローラ２は、上記「Ｐａｇｅ Ｃｏｐｙ」モードを使用したデータ引越動作を実行したことを前提として、不揮発性半導体記憶装置３内のＩ／Ｏバス２６のバス幅の設定を８ビットから１６ビットに切り替えるＩ／Ｏバス幅切り替え動作を開始する。

ＣＰＵ４は、Ｉ／Ｏバス２６のバス幅の設定を８ビットから１６ビットに切り替えるため、図６（ａ）に示すコマンド「ＡＡ」、アドレス「Ａｄｄ．Ｉｎ」及びデータ「Ｄａｔａ Ｉｎ」を生成して不揮発性半導体記憶装置３に出力する。コマンド「ＡＡ」はバス幅切り替えを指示するコマンド、アドレス「Ａｄｄ．Ｉｎ」はＩ／Ｏバス幅レジスタ１７ａを指示するアドレス、データ「Ｄａｔａ Ｉｎ」は１６ビットのバス幅を設定するバス幅設定情報である。

不揮発性半導体記憶装置３は、上記コマンド「ＡＡ」、アドレス「Ａｄｄ．Ｉｎ」及びデータ「Ｄａｔａ Ｉｎ」を受け付けると、１６ビットのバス幅を設定するバス幅設定情報を制御回路１７内のＩ／Ｏバス幅レジスタ１７ａに記憶するとともに、制御回路１７によりＩ／Ｏバス２６のバス幅設定を８ビットから１６ビットに切り替える（図６（ｂ）参照）。

以上のＩ／Ｏバス幅切り替え動作により不揮発性半導体記憶装置３内のＩ／Ｏバス２６のバス幅は１６ビットに設定された状態（図６（ｂ）参照）で、以後、上記「Ｃａｃｈｅ Ｐｒｏｇｒａｍｍｉｎｇ」モードを使用したデータキャッシュ動作が実行される。この場合、上記不揮発性半導体記憶装置３内のデータ引越動作及びデータキャッシュ動作において、不揮発性半導体記憶装置３内で消費される消費電流のイメージは、図６（ｃ）に示すようになる。

次に、図４（ｃ）及び図５（ｃ）に示した各動作の消費電流イメージと、図６（ｃ）に示した各動作の消費電流イメージを比較する。図６に示したように、データ引越動作時はＩ／Ｏバス２６のバス幅を８ビットとすることにより、図４（ｃ）に示した消費電流イメージと同様に、消費電流を抑えることができる。また、データキャッシュ動作時はＩ／Ｏバス２６のバス幅を１６ビットに切り替えることにより、図５（ｃ）に示した消費電流イメージと同様に、システム性能を向上させることができる。すなわち、不揮発性半導体記憶装置３の動作状態に応じてＩ／Ｏバス２６のバス幅を切り替えることにより、システム性能の向上と消費電流の低下を両立させることが可能になる。

したがって、不揮発性半導体記憶装置内のメモリセルに接続されるバスのバス幅を、コントローラから動作モードに応じて動的に切り替えることを可能にして、データ処理性能を向上し消費電流を低減するメモリシステム及び不揮発性半導体記憶装置を提供することが可能になる。

なお、上記実施形態では、本発明のメモリシステムをメモリカードに適用した場合を示したが、これに限るものではない。本発明のメモリシステムは、例えば、上記メモリカードと同様の構成がプリント基板に実装される製品等にも適用可能であり、その実装形態を限定するものではない。

本発明の一実施形態に係るメモリカードの構成を示す図である。 本発明の一実施形態に係る不揮発性半導体記憶装置内の機能構成を示すブロック図である。 本発明の一実施形態に係るメモリカードを収納するパッケージのピン配置を示す図である。 本発明の一実施形態に係る（ａ）はデータ引越し動作及びデータキャッシュ動作に係るコマンド、アドレス及びデータの一例を示す図、（ｂ）は不揮発性半導体記憶装置内のデータアクセスに係るバス幅を示す図、（ｃ）はデータ引越し動作時及びデータキャッシュ動作時に不揮発性半導体記憶装置内で消費される消費電流イメージを示す図である。 本発明の一実施形態に係る（ａ）はデータ引越し動作及びデータキャッシュ動作に係るコマンド、アドレス及びデータの一例を示す図、（ｂ）は不揮発性半導体記憶装置内のデータアクセスに係るバス幅を示す図、（ｃ）はデータ引越し動作時及びデータキャッシュ動作時に不揮発性半導体記憶装置内で消費される消費電流イメージを示す図である。 本発明の一実施形態に係る（ａ）はデータ引越し動作、Ｉ／Ｏバス幅切り替え動作及びデータキャッシュ動作に係るコマンド、アドレス及びデータの一例を示す図、（ｂ）は不揮発性半導体記憶装置内のデータアクセスに係るバス幅を示す図、（ｃ）はデータ引越し動作時及びデータキャッシュ動作時に不揮発性半導体記憶装置内で消費される消費電流イメージを示す図である。

符号の説明

１ メモリカード
２ コントローラ
３ 不揮発性半導体記憶装置
４ ＣＰＵ
５ ＲＯＭ
６ ＲＡＭ
７ データキャッシュ
８ ページバッファ
１２ Ｉ／Ｏコントロール回路
１３ ロジックコントロール回路
１４ ステータスレジスタ
１５ アドレスレジスタ
１６ コマンドレジスタ
１７ 制御回路
１７ａ Ｉ／Ｏバス幅レジスタ
１８ 電圧発生回路
１９ ロウデコーダ
２０ ロウアドレスバッファ
２１ メモリセル
２２ センスアンプ回路
２３ データレジスタ
２４ カラムデコーダ
２５ カラムバッファ
２６ Ｉ／Ｏバス

Claims (5)

1. ページ単位でデータの書き込み及び読み出しが行われる複数のメモリセルと、前記メモリセルに接続されるバスと、を含む不揮発性半導体記憶装置と、
   外部のホスト装置からデータの書き込み要求及び読み出し要求を受け付けて、前記不揮発性半導体記憶装置に対するデータの書き込み動作及び読み出し動作を制御する制御部と、を具備し、
   前記制御部は、動作モードに応じて前記不揮発性半導体記憶装置内の前記バスのバス幅を切り替えるバス幅切り替え制御を行うことを特徴とするメモリシステム。
2. 前記制御部は、前記バス幅切り替え制御を行う際にバス幅切り替えコマンドを生成して前記不揮発性半導体記憶装置に出力し、
   前記不揮発性半導体記憶装置は、前記バス幅切り替えコマンドを受け付けると前記バスのバス幅を切り替えること、
   を特徴とする請求項１記載のメモリシステム。
3. 前記制御部は、前記バス幅切り替えコマンドとともに前記バス幅を設定するバス幅設定情報を生成して前記不揮発性半導体記憶装置に出力し、
   前記不揮発性半導体記憶装置は、前記バス幅切り替えコマンドとともに前記バス幅設定情報を受け付けると前記バスのバス幅を切り替えること、
   を特徴とする請求項２記載のメモリシステム。
4. 前記不揮発性半導体記憶装置は、前記バス幅設定情報を記憶する記憶部を具備すること、
   を特徴とする請求項３記載のメモリシステム。
5. 外部の制御部とバスを介して接続され、ページ単位でデータの書き込み及び読み出しが行われる複数のメモリセルと、
   動作モードに応じて前記制御部から入力されるバス幅切り替えコマンドに応じて、前記バスのバス幅を切り替える制御回路と、
   を具備することを特徴とする不揮発性半導体記憶装置。

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