TWI727449B

TWI727449B - 非循序頁面連續讀取

Info

Publication number: TWI727449B
Application number: TW108136112A
Authority: TW
Inventors: 洪碩男
Original assignee: 旺宏電子股份有限公司
Priority date: 2018-10-17
Filing date: 2019-10-04
Publication date: 2021-05-11
Also published as: JP2020077451A; CN111061426B; TW202032542A; JP7199493B2; JP2022002164A; CN111061426A

Abstract

一種記憶體裝置（例如：頁面模式反及快閃記憶體）支援具有非循序位址的連續頁面讀取，記憶體裝置包括頁面緩衝器及用於輸入/輸出寬度小於頁面寬度的輸入/輸出資料單位的輸入/輸出介面。控制器控制連續頁面讀取操作以在輸入/輸出介面處輸出頁面串流。連續讀取操作包括對系列命令作出響應以輸出連續頁面串流。系列命令包括第一命令及在完成串流中前一頁面的輸出之前接收的多個串流內命令。第一命令包括發起連續頁面讀取操作的位址，且多個串流內命令中的至少一個串流內命令包括在頁面串流中提供非循序頁面的非循序位址。

Description

非循序頁面連續讀取

本發明是有關於支援連續讀取操作，且尤其是支援連續頁面讀取操作的積體電路記憶體裝置（例如：反及快閃裝置）。

讀取延遲（read latency）（有時被指定為tR）是接收到讀取命令的時間與由讀取命令請求的資料在輸出處可用的時間之間的時間。

在反及（NAND）快閃裝置中，此種類型的延遲可為相對長的。因此，對於某些操作，反及快閃記憶體可能明顯慢於其他類型的記憶體（例如：反或（NOR）快閃記憶體）。

已經開發出被稱為快取讀取（cache read）及連續讀取（continuous read）的命令序列來解決反及快閃裝置的此種延遲。

在快取讀取命令序列中，可藉由重疊程序中的一些來減少延遲tR，例如使用裝置上的快取或其他緩衝記憶體結構來進行錯誤檢查及校正。在快取讀取命令序列中遇到的延遲有時被指定為tRCBSY。此可改進使用反及快閃記憶體的系統的吞吐量（throughput）。在連續命令序列中，反及快閃裝置配置為在初始延遲（tR）之後輸出循序頁面，使得循序頁面在頁面之間沒有延遲的情況下可用。對反及快閃記憶體的連續讀取操作可包括三個基本步驟，三個基本步驟如下：（步驟1）開始階段：主機需要發出欲將新頁面位址的資料讀出至快取的頁面讀取（C1）命令。讀出頁面資料需要花費讀取延遲tR。（步驟2）循序連續讀取階段：主機在此階段中連續地自記憶體裝置上的介面讀出資料。（步驟3）結束階段：依據讀取協定，主機需要發出「結束」（C3）命令（一些常見的反及快閃裝置），或者將晶片選擇控制訊號CS自0提升至1（SPI（Serial Peripheral Interface）反及快閃裝置），以終止循序連續讀取操作。終止循序連續讀取操作需要花費重設延遲tRST。

然而，若需要非循序（non-sequential）頁面，則必須建立新的命令序列，其中在新序列的起始中會涉及隨附延遲。

期望提供一種可克服反及快閃記憶體及其他類型的記憶體裝置的非循序頁面之間的長延遲的技術。

一種記憶體裝置（例如：頁面模式反及快閃記憶體），支援具有非循序位址的連續頁面讀取，其中記憶體裝置包括頁面緩衝器及用於I/O寬度小於頁面寬度的I/O資料單位的輸入/輸出介面。輸入/輸出介面可包括串列介面（例如，SPI）或並列介面。

命令協定被提供來支援具有非循序位址的連續讀取。命令協定可包括以起始位址及其後的循序位址發起頁面串流連續讀取的第一命令、發起頁面串流快取讀取的第二命令或控制事件、以及在序列中的前一頁面被輸出之前提供非循序位址的串流內命令（intra-stream command）。因此，在頁面串流的輸出期間，可在介面上不具有等待狀態或者只具有很少的等待狀態的情況下實作包括自循序頁面至非循序頁面的轉變的連續讀取。

控制器控制連續頁面讀取操作，以在I/O介面處輸出頁面串流。連續讀取操作包括對系列命令作出響應以輸出連續頁面串流。系列命令包括第一命令及在完成串流中前一頁面的輸出之前接收到的一或多個串流內命令，使得串流內命令是以可與頁面串流的輸出交錯的方式被接收及解碼。對於非循序連續頁面讀取操作，第一命令可包括發起具有循序位址的多個頁面連續頁面讀取操作的位址，且至少一個串流內命令包括非循序位址，以在頁面串流中提供具有非循序位址的頁面。

本發明闡述了一種技術，其中記憶體裝置具有控制器，控制器藉由以下操作來對包括非循序位址的串流內命令作出響應：藉由發起讀取以將非循序頁面傳輸至頁面緩衝器，並藉由可與包括非循序位址的串流內命令的最後一個I/O循環相連的方式或可在最後一個I/O循環之後快速進行的方式，來將前一頁面提供至輸入/輸出介面。此外，非循序頁面命令可在串流中跟隨在前一頁面之後，其中前一頁面具有頁面位址，頁面位址包含於系列串流內命令中的前一串流內命令中，其中前一頁面是在串流中相較於頁面靠前的一個頁面。在另一實施例中，非循序頁面可在串流中跟隨前一頁面，其中前一頁面在串流中相較於頁面靠前二個頁面，其中，在串流內命令（包括非循序位址）之後，提供至輸入/輸出介面的前一頁面具有頁面位址，頁面位址由前一串流內命令攜載，其中前一串流內命令在系列命令中相較於包括非循序位址的串流內命令靠前二個命令。

本發明闡述了技術的實例，其中控制器響應於第一命令而為包括三層階緩衝的裝置發起連續頁面讀取操作，以將串流中的第一定址頁面自記憶體陣列傳輸至頁面緩衝器，並藉由資料路徑電路，來將第一定址頁面移動至介面。此外，控制器響應於在第一讀取延遲之後的包括下一頁面位址的第一串流內命令而將串流中的下一定址頁面自記憶體陣列傳輸至頁面緩衝器，並藉由資料路徑電路將下一定址頁面移動至介面。此外，控制器可在第二讀取延遲之後對第二串流內命令作出響應，其中第二讀取延遲包括自介面的第一定址頁面的輸出之間的第二下一頁面位址。

在本文所述的實施例中，資料路徑電路可包括緩衝記憶體。此外，所述裝置可包括連接至資料路徑電路的錯誤檢查及校正（error checking and correction，ECC）電路。在能夠於裝置的輸入/輸出介面處輸出資料路徑電路中的頁面之前，ECC電路對頁面執行ECC功能。ECC電路可對資料組塊（data chunk）進行操作，其中資料組塊具有小於頁面寬度且大於I/O寬度的ECC組塊寬度。

資料路徑電路可包括：緩衝記憶體，包括第一部分及第二部分；以及資料路徑，將緩衝記憶體的第一部分交替地連接至ECC電路及I/O介面，並將緩衝記憶體的第二部分交替地連接至ECC電路及I/O介面。

此外，資料路徑電路可包括多層階緩衝記憶體，多層階緩衝記憶體除了具有頁面寬度（X）的頁面緩衝器之外亦包括第二緩衝層階及第三緩衝層階。第三緩衝層階可包括：第一部分及第二部分：以及資料路徑，將第三緩衝層階的第一部分交替地連接至ECC電路及I/O介面並將第三緩衝層階的第二部分交替地連接至ECC電路及I/O介面。第三緩衝層階的第一部分及第二部分可具有小於頁面寬度（例如，ECC組塊寬度的倍數）的緩衝寬度（Y），並且資料路徑可具有小於緩衝寬度的匯流排寬度（Z）、用於將第三緩衝層階的第一部分及第二部分交替地連接至ECC電路及I/O介面。

本發明闡述了一種用於操作記憶體以讀取包括非循序頁面在內的頁面串流的方法，所述方法包括：響應於系列命令而自記憶體輸出頁面串流，系列命令包括第一命令及一或多個串流內命令；藉由將第一命令用於第一頁面位址以及將一或多個串流內命令用於後續頁面位址，來確定頁面串流中的頁面的位址；以及在完成串流中前一頁面的輸出之前，接收一或多個串流內命令中的至少一個串流內命令，並且其中一或多個串流內命令中的至少一個串流內命令包括相對於前一頁面不循序的位址。

本發明闡述了其中記憶體陣列包括頁面模式反及快閃記憶體的實施例。本文所述的技術亦可應用於其他類型的記憶體裝置。

藉由閱讀下面的圖式、詳細說明及申請專利範圍，可看出本發明的其他態樣及優點。

參照圖1至圖11來提供對本發明實施例的詳細說明。

圖1是根據實施例的積體電路記憶體裝置的簡化晶片方塊圖。積體電路記憶體裝置100包括在單個積體電路基底上儲存資料與ECC的記憶體陣列160（例如：反及快閃陣列）。本文所述的記憶體裝置亦可使用多晶片模組、堆疊式晶片及其他配置來實作。

積體電路記憶體裝置100上具有命令解碼器108的控制邏輯110包括邏輯（例如：狀態機），所述邏輯響應於所接收命令而執行本文所述的非循序頁面連續讀取操作，進而支援如下文更詳細闡述的具有隨機頁面位址的連續讀取。控制邏輯110在匯流排130上輸出控制訊號（由圖上的箭頭表示）及位址。在匯流排130上供應的位址可例如包括控制邏輯110中的位址計數器的輸出（例如：循序位址）、或者所接收命令中攜載的位址，其中所接收命令可包括非循序位址。

解碼器140耦合至沿著具有ECC的記憶體陣列160中的列排列的多個字元線145，並耦合至頁面緩衝器171。頁面緩衝器171耦合至沿著具有ECC的記憶體陣列160中的行排列的多個位元線165，以自具有ECC的記憶體陣列160讀取資料及向具有ECC的記憶體陣列160寫入資料。

對於每一位元線，頁面緩衝器171可包括一或多個儲存元件。位址解碼器140可選擇陣列160中的特定記憶體單元並經由相應的連接位元線將所述特定記憶體單元耦合至頁面緩衝器171。頁面緩衝器171可儲存並行地向該些特定記憶體單元寫入或自該些特定記憶體單元讀取的資料。頁面緩衝器171可具有包含數千位元（例如：2K位元或4K位元）或更多位元（其中額外的位元包括相關聯的ECC碼）的頁面的頁面寬度。一個頁面可包括多個ECC組塊，其中ECC組塊包括資料段及相關聯的ECC碼（即，已經針對所述資料段進行了ECC計算）。在實施例中，每一頁面包括2個ECC組塊，其ECC寬度等於二分之一頁面或四分之一頁面加上相關聯的ECC碼的大小。在一些實施例中，每頁面可存在多於2個ECC組塊。

在此實施例中，自頁面緩衝器至介面的資料路徑電路中的緩衝記憶體結構包括二層階緩衝，所述二層階緩衝包括頁面緩衝器以及第二緩衝層階，所述第二緩衝層階包括二個部分，所述二個部分在此實施例中被標示為緩衝器BUF_A 181及緩衝器BUF_B 182，其中第二緩衝層階的每一部分可儲存頁面緩衝器的內容的一部分（例如：一半），其中頁面緩衝器的內容的所述部分較佳地包括一或多個ECC組塊。此外，第二緩衝層階的每一部分可被獨立地讀取及寫入。在一些實施例中，緩衝器BUF_A、BUF_B可使用雙埠或多埠記憶體技術（容許對不同位址進行獨立讀取及寫入）來實作，或者可使用具有單獨的位址解碼及讀出電路的多個記憶體組（bank）來實作。

頁面緩衝器171經由數目X個資料線與記憶體陣列160耦合（其中X為頁面加上ECC碼而成的寬度），並且經由各自為Y位元的匯流排175、176與緩衝結構的第二層階緩衝器181、182（BUF_A、BUF_B）耦合（其中Y可為與頁面緩衝器171的寬度X的一半或更多相等的寬度）。第二層階緩衝器BUF_A、BUF_B可各自利用具有單列多行式架構的快取記憶體來實作，例如使用靜態隨機存取記憶體（static random access memory，SRAM）的記憶體結構來實作。舉例而言，頁面可包括2048位元+ECC碼，且BUF_A可具有一個列、以及1024（+ECC位元）個行或為1024+ECC位元的寬度。緩衝器BUF_A及BUF_B可被操作成使得頁面緩衝器中的資料頁面可並行地傳輸至緩衝器BUF_A及BUF_B，並且是使用一個緩衝記憶體循環並行地傳輸。此外，緩衝器BUF_A及BUF_B可被操作成使得可向緩衝器BUF_A及BUF_B中的每一者並行地傳輸頁面緩衝器中的資料頁面的一部分，進而容許在相同或不同的緩衝記憶體循環中將頁面的第一部分傳輸至第二緩衝層階的第一部分（例如：BUF_A）並將頁面的第二部分傳輸至第二緩衝層階的第二部分（例如：BUF_A）。

其他實施例可包括三層階緩衝結構，所述三層階緩衝結構包括頁面緩衝器171及二個附加緩衝層階。此外，可對頁面緩衝器與介面之間的資料路徑電路中的緩衝記憶體結構使用其他配置。

第三層階緩衝器可使用具有多列多行式架構的基於SRAM的快取記憶體結構來實作。如下所述，第三層階緩衝器的第一記憶體單元及第二記憶體單元可具有與資料路徑的寬度相等的寬度。

錯誤檢查及校正（ECC）電路190藉由資料匯流排184及資料匯流排185耦合至緩衝記憶體結構（181、182）。資料匯流排184及185可具有小於ECC組塊（例如：一個位元組或一個字元）的匯流排寬度，並且由ECC電路190使用來循環通過ECC組塊以執行錯誤檢查及錯誤校正的ECC操作（例如：校驗子（syndrome）計算、金鑰計算、陳氏（Chien）搜尋）。ECC電路藉由資料匯流排191耦合至緩衝記憶體結構（181、182），以根據需要來回移動資料。

I/O介面105藉由資料匯流排191耦合至ECC電路及緩衝記憶體結構（181、182）。

輸入/輸出資料及控制訊號在介面105、命令解碼器108及控制邏輯110以及積體電路記憶體裝置100上的輸入/輸出埠195或積體電路記憶體裝置100內部或外部的其他資料源之間移動。在一些實施例中，連接埠195可連接至單晶片主機電路（例如：通用處理器或專用應用電路）或者提供由記憶體陣列160支援的系統單晶片功能的模組組合。

在一個實施例中，介面105包括用以傳達命令、位址及資料的一組I/O埠195的串列介面。所述串列介面可基於或符合串列周邊介面（SPI）匯流排規範，其中命令通道共享由位址及資料使用的I/O接腳。舉例而言，積體電路記憶體裝置100可包括使用接腳來接收及傳送SPI匯流排訊號的輸入/輸出埠。一個接腳可連接至攜載串列輸入資料/位址訊號SI的輸入資料線，所述輸入資料線亦可用於命令。另一接腳或多個其他接腳可連接至攜載串列輸出資料訊號SO的一或多個輸出資料線。另一接腳可連接至攜載串列時脈訊號SCLK的時脈線。另一接腳可連接至攜載晶片賦能（chip-enable）或晶片選擇訊號CS#的控制線。

亦可使用其他類型的介面，包括並列介面及其他類型的串列介面。特定積體電路記憶體裝置100上的I/O埠195可配置為提供具有I/O資料寬度的輸出資料。對於一些實施例，所述I/O資料寬度可為每介面時脈（例如：SCLK）循環並列的1個、4個、8個、16個、32個或更多個位元。I/O介面105可包括先進先出（FIFO）緩衝器、移位暫存器緩衝器或其他支援電路以及傳送器，所述傳送器用於以連接埠時脈速率（例如：SPI介面的SCLK速率）在連接埠上傳送於介面處接收的資料。

在圖1所示的實施例中，控制邏輯110使用偏壓配置狀態機來控制藉由區塊120中的一或多個電壓電源產生或提供的偏壓配置電源電壓的應用（例如：讀取、程式化及抹除電壓），其中所述應用包括將記憶體陣列中的頁面的資料傳輸至頁面緩衝器的頁面讀取。控制邏輯110耦合至多層階緩衝結構、ECC電路190及具有ECC的記憶體陣列160。

控制邏輯110及命令解碼器108構成控制器，所述控制器可使用包括狀態機及支援邏輯的專用邏輯電路系統來實作。在替代實施例中，控制邏輯包括通用處理器，所述通用處理器可在同一積體電路上實作且執行電腦程式來控制裝置的操作。在另一些其他實施例中，可利用專用邏輯電路系統與通用處理器的組合來實作控制邏輯。

控制器的命令解碼器108及控制邏輯110配置為對非循序頁面執行連續讀取操作，進而容許在連續讀取期間移位至隨機頁面位址。在本文所述的實施例中，控制器響應於在輸入/輸出介面處接收的命令而控制包括連續頁面讀取操作的記憶體操作，以在I/O介面處輸出頁面串流。連續讀取操作的執行包括對系列命令作出響應，所述系列命令包括第一命令及一或多個串流內命令，其中串流內命令在本文被定義為第一命令之後的命令，且當在串流中的前一頁面穿越包括緩衝記憶體結構的資料路徑電路時，串流內命令於完成串流中前一頁面的輸出之前被接收。可在與時間相連的時脈循環上（或者在此時間之後少於四個介面時脈循環內）快速地接收串流內命令，其中所述時間為串流中位於所述頁面之前的前一頁面的最後一個輸出位元組穿越緩衝記憶體結構的時間。

圖2以二個層階繪示非循序頁面連續讀取。上部層階繪示針對非循序頁面連續讀取在I/O介面處相交錯的系列命令與頁面串流中的資料頁面。所述系列命令包括第一命令C1以及多個串流內命令C2及C3。下部層階指示在執行非循序頁面連續讀取期間頁面緩衝器的操作。

在此實施例中，藉由在I/O介面處於間隔200中接收到第一命令C1而發起非循序頁面連續讀取。第一命令C1發起連續讀取並提供頁面X的起始位址。響應於對命令C1的解碼，操作陣列以在間隔201期間讀取頁面X，並且在間隔202期間，頁面X的資料在頁面緩衝器中變得可用。在其中使頁面X的資料自記憶體陣列載入至頁面緩衝器中並穿越資料路徑電路到達介面的讀取延遲tR之後，在間隔203期間接收第二命令C2，以提供下一頁面位址。在所述第二命令的時間，初始頁面（此頁面串流中的第一頁面）的資料正穿越包括緩衝記憶體結構的資料路徑電路到達I/O介面。在此實施例中，在以間隔204的開頭而開始且與間隔203中第二命令C2的結尾相連的I/O循環中，第一頁面在介面處是可用的。在此實施例中，在間隔203期間的C2中攜載的下一頁面位址是循序位址，即頁面X + 1。

在間隔204期間輸出頁面X的資料之後，在間隔206期間接收包括下一頁面位址的第二命令C2，在介面上不存在處於介面等待狀態的空閒循環。所述第二命令之後是前一頁面X + 1（即，上一命令中定址的頁面）的輸出。在此實施例中，在間隔206期間接收的下一頁面位址是非循序位址，即頁面Y。間隔206期間的命令C2是在間隔205期間於介面處輸出頁面X + 1的資料之前接收。操作記憶體以在間隔207期間將頁面Y的資料移動至頁面緩衝器中。在間隔206中的命令C2之後的間隔期間，I/O介面上可用的前一頁面是頁面X + 1。

在輸出頁面X + 1的資料之後，於輸出前一頁面（即頁面Y）之前，在I/O介面上接收下一命令C2，以提供下一頁面位址（即頁面Y + 1）。在接收到下一頁面位址Y + 1之後，操作陣列以在間隔208期間將頁面Y + 1的資料移動至頁面緩衝器中。此序列可無限地繼續。為了終止連續讀取序列，在此實施例中，在I/O介面上頁面Y的資料輸出結束時於間隔209期間接收第三命令C3。第三命令C3不提供位址，並且前一頁面Y + 1的資料可在下一間隔210中移動至I/O介面。

在本文所述的實施例中，積體電路記憶體裝置包括ECC電路系統，所述ECC電路系統連接至包括緩衝記憶體結構的資料路徑電路及I/O介面。在資料自頁面緩衝器傳輸至I/O介面期間，利用ECC電路系統來進行錯誤檢查及校正。ECC電路系統執行其功能所需的時間量藉由資料路徑電路中的緩衝來隱藏。可藉由將資料移入及移出資料路徑電路中的緩衝記憶體來提供此種緩衝。

在圖2所示的實施例中，串流內命令C2（連續頁面快取讀取命令）包括識別序列中下一位址的位址，並輸出頁面串流中每一頁面的前一頁面。因此，在此實施例中，在連續讀取操作期間，因接收具有位址的串流內命令，消耗了I/O介面的資源的至少一部分。然而，由於連續讀取程序，若提供命令的主機在序列中一個頁面的輸出結束時準備就緒，則可在介面處不存在空閒循環的情況下提供針對下一頁面的命令，並且可與所述命令的最後一個循環相連地（即，在I/O介面上不存在空閒循環）或在所述命令的最後一個循環之後快速地輸出緩衝器中的頁面。

圖3繪示替代實施例。如同圖2一樣，圖3包括二個層階。上部層階繪示針對非循序頁面連續讀取在I/O介面處相交錯的系列命令與頁面串流中的資料頁面。所述系列命令包括第一命令C1以及多個串流內命令C2及C3。下部層階指示在執行非循序頁面連續讀取期間頁面緩衝器的操作。如圖所示，對於此實施例中的循序頁面，無需提供串流內命令來輸出每一頁面。相反地，控制器可檢查攜載下一位址的命令，且若當時不存在，則控制器可使用位址計數器繼續自動地提供串流中具有循序位址的頁面。在頁面的輸出之間檢查命令所需的時間可能非常短，例如一個介面時脈循環或者少於四個介面時脈循環。

在圖3所示實施例中，藉由在I/O介面處於間隔300中接收到第一命令C1而發起非循序頁面連續讀取。第一命令C1指示連續讀取並提供頁面X的起始位址。響應於對命令C1的解碼，操作陣列以在間隔301期間讀取頁面X，並且在間隔302期間，頁面X的資料在頁面緩衝器中變得可用。在讀取延遲tR之後，在此期間，頁面的資料自記憶體陣列載入至頁面緩衝器中且藉由緩衝記憶體系統移動至介面，而在間隔303期間，其接收第二命令C2，以提供下一頁面位址，隨後在相連的間隔304期間使用I/O介面輸出第一頁面的資料。在此實施例中，下一頁面具有循序位址，即頁面X + 1。在於間隔303期間接收到第二命令C2之後，操作記憶體以在間隔305中將頁面X + 1的資料載入至頁面緩衝器中，並且在間隔306期間，藉由資料路徑電路將資料移動至I/O介面以供輸出，其中間隔306與間隔304相連。在此實施例中，下一欲輸出的位址是循序位址，即頁面X + 2，且可在間隔307中將頁面X + 2載入至頁面緩衝器中。由於位址X + 1及X + 2是循序的，因此位址可由控制器中的位址計數器而非由附加命令提供，進而節省了I/O介面處的資源。在起始自陣列的頁面讀取以將下一頁面移動至頁面緩衝器之前，控制器可被操作來監視命令介面是否存在串流內命令。若由串流內命令提供頁面位址，則利用所述位址。若不存在串流內命令，則控制器可使用位址計數器的輸出來選擇循序頁面。

為了提供非循序位址，在間隔306結束時的間隔308期間且在輸出前一頁面X + 2之前，提供下一串流內命令C2。在此實施例中，間隔308中的下一命令C2攜載非循序位址，即頁面Y。頁面Y的資料在間隔309期間被載入至頁面緩衝器中，並且在間隔310期間被移動至I/O介面以供輸出，間隔310與前一頁面（即頁面X + 2）相連。當在間隔310期間輸出頁面Y時，可操作記憶體以在間隔311中將下一頁面Y + 1的資料載入至頁面緩衝器中。然後，可以此種方式循序地輸出頁面直至接收到第三命令C3（在此實施例中是在間隔312中接收到）以終止循序讀取，並輸出序列中的最後頁面（在此實施例中，在間隔313期間輸出頁面Y + 1）。

圖4是繪示記憶體陣列及資料路徑電路系統的方塊圖，所述資料路徑電路系統包括可操作如參照圖2及圖3所述的具有二層階緩衝的進行非循序頁面連續讀取的ECC電路（頁面緩衝器/緩衝器BUF_A、緩衝器BUF_B）。此為例如在圖1所示的積體電路記憶體裝置100中利用的電路組織的一個實施例。

在圖4中，記憶體陣列400（例如：反及快閃陣列）耦合至頁面緩衝器401。在單個頁面讀取操作期間，資料可自記憶體陣列400並行地移動至頁面緩衝器401。頁面緩衝器401分別藉由匯流排404及匯流排405耦合至包括緩衝器BUF_A 402及緩衝器BUF_B 403的資料路徑電路。匯流排404可具有為頁面緩衝器401的一半寬度+ECC的資料寬度，用於在單個循環中將半個頁面自頁面緩衝器401傳輸至緩衝器BUF_A。同樣地，匯流排405可具有為頁面緩衝器401的一半寬度的資料寬度，用於在單個循環中將半個頁面自頁面緩衝器401傳輸至緩衝器BUF_B。ECC位元可包含於BUF_A及緩衝器BUF_B中，或者附加記憶體元件可與BUF_A及緩衝器BUF_B並行地用於ECC位元。

在優先的實施例中，緩衝器BUF_A及緩衝器BUF_B配置為保存包括資料及與資料相關聯的ECC碼的至少一個ECC組塊，使得所述ECC組塊可由ECC電路416獨立於另一緩衝器中的資料進行操作。

如圖所示，資料路徑電路包括連接至緩衝器BUF_A的匯流排410及連接至緩衝器BUF_B的匯流排411。匯流排410連接至多工器412及多工器413。同樣，匯流排411連接至多工器412及多工器413。多工器412的輸出藉由線路414連接至ECC電路416。多工器413的輸出藉由線路415連接至I/O介面417，I/O介面417提供定址頁面的輸出資料。資料可以匯流排410、411能夠支援的可定址單位（例如：位元組或字元）在匯流排410及匯流排411上移動，以供ECC電路416使用以及供介面417在I/O埠418上輸出。

圖5是繪示使用裝置控制器中的狀態機及支援邏輯針對如同圖2所述的非循序頁面連續讀取而實作的管線資料流的圖，所述管線資料流是針對利用如同圖4所述的具有二個緩衝層階（頁面緩衝器/緩衝器BUF_A、緩衝器BUF_B）的資料路徑電路系統進行的非循序頁面連續讀取。在圖中，水平軸表示時間，每一垂直層階對應於特定的資料移動，如下： 0-1：接收針對新頁面的頁面讀取命令C1。 0-2：接收欲讀取資料的自快取讀取串流內命令（read from cache intra-stream command）C2。 1：將頁面資料及ECC自記憶體陣列移動至頁面緩衝器（兩半）。 2-1：將頁面緩衝器的第一半的資料移動至緩衝器BUF_A。 2-2：將頁面緩衝器的第二半的資料移動至緩衝器BUF_B。 3-1：在緩衝器BUF_A中應用ECC邏輯進行錯誤偵測及校正。 3-2：在緩衝器BUF_B中應用ECC邏輯進行錯誤偵測及校正。 4-1：將資料自緩衝器BUF_A移動至I/O介面中的資料路徑。 4-2：將資料自緩衝器BUF_B移動至I/O介面中的資料路徑。

在圖5中未繪示序列結束命令。其可如上所述來實作。此外，其他實施例可利用除命令之外的控制訊號來發出序列結束的訊號。

在圖5中，在層階0-1處首先接收第一命令C1，其提供頁面X的起始位址。如頁面X的區域500內的元素所指示沿對角線向下進行至層階4-2，在層階1處將頁面X的資料載入至頁面緩衝器中。在層階2-1處自頁面緩衝器將頁面的第一半X(1)載入至緩衝器BUF_A中。此外，在稍後的時間（或同時），在層階2-2處將頁面的第二半X(2)載入至緩衝器BUF_B。

在圖中，符號(1)及(2)分別表示頁面的第一部分及第二部分。因此X(1)是頁面X的第一部分，而X(2)是頁面X的第二部分。

對於序列中的第一頁面，假設緩衝器BUF_B可用，在層階2-2處第一頁面的第二半向BUF_B的此種傳輸可與在層階2-1處第一頁面的第一半向BUF_A的傳輸同時執行（如方框509所指示）或者可稍後進行（如方框510所指示）。在層階3-1處，當頁面X的第一半位於緩衝器BUF_A中時，對頁面的第一半中的一或多個ECC組塊實行ECC電路系統。稍後在層階3-2處，當頁面X的第二半位於緩衝器BUF_B中時，對頁面的第二半中的一或多個ECC組塊實行ECC。最後，在層階4-1處，當在層階0-2處接收到快取讀取命令C2時，將頁面X的第一半提供至I/O介面以提供為輸出。在層階4-2處，將頁面的第二半與第一半相連地提供至I/O介面。

如本文所述，串流內命令C2（自快取讀取）可攜載連續讀取序列中下一頁面的位址。連續讀取（區域501、502、503、504…）的序列可以此序列形式執行，進而響應於系列命令而輸出頁面串流。在此流程中，於開始在層階4-1處將頁面X的資料輸出至介面之前，在層階0-2處接收包括位址X + 1的命令C2。此外，在層階4-1處將頁面X的資料輸出至介面是與C2命令的結尾相連地開始。

以此種方式使用串流內命令C2，可在保持連續讀取序列的同時提供非循序位址。在圖5中，此由以下繪示：位址序列以頁面X（500）開始，而下一C2命令提供位址X + 1（501），下一C2命令提供非循序位址Y（502）。在此實施例中，下一C2命令提供位址Y + 1（503）。此實施例中的連續讀取繼續，其中下一C2命令提供位址Y + 2（504）。連續讀取可進行至終止。

圖5所示的程序是控制器響應於系列命令而輸出頁面串流的實施例。控制器響應於第一命令而發起連續頁面讀取操作，將串流中的第一定址頁面自記憶體陣列傳輸至頁面緩衝器，並藉由資料路徑電路將第一定址頁面移動至介面。控制器響應於在讀取延遲之後接收且包括下一頁面位址的第一串流內命令而存取記憶體以得到後一頁面，並在以I/O資料單位自介面輸出第一定址頁面的同時藉由資料路徑電路移動所述後一頁面。控制器響應於可包括下一頁面位址的後續串流內命令而在自介面輸出前一頁面期間存取記憶體。在具有二層階緩衝的此實施例中，所述前一頁面的頁面位址包含於所述多個串流內命令中較包括非循序位址的所述串流內命令在頁面串流中靠前一個頁面的前一串流內命令中。

圖6是繪示使用裝置控制器中的狀態機及支援邏輯針對如同圖2所述的非循序頁面連續讀取而實作的管線資料流的圖，所述管線資料流是針對利用如同圖4所述的具有二個緩衝層階（頁面緩衝器/緩衝器BUF_A、緩衝器BUF_B）的資料路徑電路系統進行的非循序頁面連續讀取，其中在第一串流內命令601之後不使用串流內命令，以提供循序位址。在圖中，水平軸表示時間，每一垂直層階對應於特定的資料移動，如下： 0-1：接收針對新頁面的頁面讀取命令C1。 0-2：接收欲讀取資料的自快取讀取串流內命令C2。 1：將頁面資料及ECC自記憶體陣列移動至頁面緩衝器（兩半）。 2-1：將頁面緩衝器的第一半的資料移動至緩衝器BUF_A。 2-2：將頁面緩衝器的第二半的資料移動至緩衝器BUF_B。 3-1：在緩衝器BUF_A中應用ECC邏輯進行錯誤偵測及校正。 3-2：在緩衝器BUF_B中應用ECC邏輯進行錯誤偵測及校正。 4-1：將資料自緩衝器BUF_A移動至I/O介面中的資料路徑。 4-2：將資料自緩衝器BUF_B移動至I/O介面中的資料路徑。

在圖6中未繪示序列結束命令。其可如上所述來實作，包括頁面讀取命令600，隨後是一或多個串流內命令601、602、603、604、605。此外，其他實施例可利用除命令之外的控制訊號來發出序列結束的訊號。

圖6與圖5的不同之處在於，在C2命令602之後，頁面串流包括循序位址Y、Y + 1及Y + 2，然後是非循序位址605，即Z。因此，在C2命令602提供位址Y之後，控制器使用內部位址計數器而不利用命令來存取位址Y + 1處的頁面，然後使用內部位址計數器而不利用命令來存取位址Y + 2處的頁面。此達成更好的吞吐量，乃因資料流在時間609及610處未被中斷或者未被中斷足以接收命令的時間。

圖7是繪示記憶體陣列及資料路徑電路系統的方塊圖，所述資料路徑電路系統包括可操作以如本文所述進行非循序頁面連續讀取的ECC電路且具有三層階緩衝（頁面緩衝器/緩衝器BUF_2_A、緩衝器BUF_2_B/緩衝器BUF_3_A、緩衝器BUF_3_B）。此為可例如在圖1所示積體電路記憶體裝置100中利用的電路組織的另一實施例。可使用SRAM及快取技術來實作第二緩衝層階及第三緩衝層階，如以上結合圖1所述。

在圖7中，記憶體陣列700（例如：反及快閃陣列）耦合至頁面緩衝器701。在單個讀取操作期間，資料可自記憶體陣列700並行地移動至頁面緩衝器701。頁面緩衝器701藉由匯流排704及匯流排705耦合至包括第二層階緩衝器的資料路徑電路，所述第二層階緩衝器包括緩衝器BUF_2_A（702）及緩衝器BUF_2_B（703）。匯流排704可具有為頁面緩衝器701的一半寬度（包括ECC位元）的資料寬度，用於在單個循環中將半個頁面自頁面緩衝器701傳輸至緩衝器BUF_2_A。同樣，匯流排705可具有為頁面緩衝器701的一半寬度的資料寬度，用於在單個循環中將半個頁面自頁面緩衝器701傳輸至緩衝器BUF_2_B。

第二層階緩衝器（緩衝器BUF_2_A）藉由可具有與匯流排704相同的寬度（即半個頁面）的資料路徑耦合至第三層階緩衝器（緩衝器BUF_3_A（711）），進而能夠在單個循環中將資料自緩衝器BUF_2_A傳輸至緩衝器BUF_3_A。同樣，緩衝器BUF_2_B藉由可具有與匯流排705相同的寬度（即半個頁面）的資料路徑耦合至緩衝器BUF_3_B（712），進而能夠在一個循環中將資料自緩衝器BUF_2_B傳輸至緩衝器BUF_3_B。在一些實施例中，第二層階緩衝器可具有與頁面緩衝器相同的寬度，且可包括單個緩衝結構，而非此處所示的分割式結構。

如圖所示，資料路徑電路包括連接至緩衝器BUF_3_A的匯流排720及連接至緩衝器BUF_3_B的匯流排721。匯流排720連接至多工器714及多工器715。同樣，匯流排721連接至多工器714及多工器715。多工器714的輸出藉由線路716連接至ECC電路718。多工器715的輸出藉由線路717連接至I/O介面719，I/O介面719在連接埠725上提供定址頁面的輸出資料。資料可以匯流排720、721能夠支援的可定址單位（例如：位元組或字元）在匯流排720及匯流排721上移動，以供ECC電路718使用以及供介面719在連接埠725上輸出。ECC電路718可包括第一ECC功能電路及第二ECC功能電路，可在使用緩衝器BUF_2_A/緩衝器BUF_2_B、緩衝器BUF_3_A/緩衝器BUF_3_B結構時交替地利用所述第一ECC功能電路及第二ECC功能電路。在一些實施例中，匯流排720及匯流排721可耦合至包括緩衝器BUF_2_A/緩衝器BUF_2_B及緩衝器BUF_3_A/緩衝器BUF_3_B結構的第二緩衝層階及第三緩衝層階。

在如同圖7所述的三層階緩衝系統中，可執行如同圖11所述的三級（three-stage）非循序頁面連續讀取操作，進而使得能夠例如在I/O介面上使用更高速輸出時脈。

圖8是繪示使用裝置控制器中的狀態機及支援邏輯針對如同圖7所述的非循序頁面連續讀取而實作的資料流的圖，所述資料流是針對利用如同圖6所述的具有三個緩衝層階（頁面緩衝器/緩衝器BUF_2_A、緩衝器BUF_2_B/緩衝器BUF_3_A、緩衝器BUF_3_B）的資料路徑電路系統進行的非循序頁面連續讀取。在圖中，水平軸表示時間，每一垂直層階對應於特定的資料移動，如下： 0-1：接收針對第一頁面的第一頁面讀取命令C1。 0-2：接收具有頁面位址的串流內頁面讀取命令C2。 1：將頁面資料及ECC自記憶體陣列移動至頁面緩衝器（兩半）。 2：將頁面資料自頁面緩衝器移動至緩衝器BUF_2_A及緩衝器BUF_2_B。 3-1：將緩衝器BUF_2_A中頁面第一半的資料移動至緩衝器BUF_3_A。 3-2：將緩衝器BUF_2_B中頁面第二半的資料移動至緩衝器BUF_3_B。 4-1：在緩衝器BUF_3_A中應用ECC邏輯進行錯誤偵測及校正。 4-2：在緩衝器BUF_3_B中應用ECC邏輯進行錯誤偵測及校正。 5-1：將資料自緩衝器BUF_3_A移動至I/O介面中的資料路徑。 5-2：將資料自緩衝器BUF_3_B移動至I/O介面中的資料路徑。

在圖8中未繪示序列結束命令。其可如上所述來實作。

在圖8中，在層階0-1處於間隔800中接收第一連續讀取命令C1，第一連續讀取命令C1識別序列的第一頁面，即頁面X。對於頁面X，沿對角線向下進行至層階5-2，在層階1處將頁面X的資料載入至頁面緩衝器中。在此實施例中，在下一頁面的資料被載入至頁面緩衝器之前，在圖的層階2處，於單次傳輸中自頁面緩衝器將頁面X的資料載入至包括緩衝器BUF_2_A及緩衝器BUF_2_B的第二緩衝層階中。隨後，在層階3-1處，將資料X(1)自緩衝器BUF_2_A傳輸至第三緩衝層階中的緩衝器BUF_3_A。此後，或者同時，在層階3-2處，將資料X(2)自緩衝器BUF_2_B傳輸至第三緩衝層階中的緩衝器BUF_3_B。

在層階4-1處，ECC電路系統對緩衝器BUF_3_A中頁面X的ECC組塊X(1)進行操作。在層階4-2處，ECC電路系統對緩衝器BUF_3_B中頁面X的ECC組塊X(2)進行操作。

此後，在層階5-1處，以與在此實施例中於間隔802處接收到串流內命令C2同步的方式，緩衝器BUF_3_A中頁面X的資料X(1)在介面處可用。

在層階5-2處，以與自緩衝器BUF_3_A輸出頁面X的資料同步的方式，緩衝器BUF_3_B中頁面X的資料X(2)在介面處可用。

在間隔800中的第一連續讀取命令C1之後，在層階2處將頁面X的資料快速移動至第二層階緩衝器，然後在層階3-1處將頁面X的第一半移動至第三層階緩衝器。此會清除頁面緩衝器以接收使用由控制器提供的循序位址而存取的頁面X + 1。

隨後是多個連續讀取命令C2，包括間隔802、803、804及805中的C2命令。在此實施例中，間隔802中的第二連續讀取命令C2攜載頁面X + 2的循序頁面位址。在頁面X + 1的資料自頁面緩衝器移出至資料路徑電路中之後，頁面X + 2的資料被移入頁面緩衝器中。

在接收到第二連續讀取命令C2之後，在間隔803處接收包括下一位址（在此實施例中為頁面Y的非循序位址）的第三連續讀取命令C2。在C2命令之後，自緩衝器BUF_3_A讀出由第一連續讀取命令C1定址的頁面（在串流中較Y靠前二個頁面）的第一部分。頁面X + 1仍處於資料路徑中。

如圖8所示，頁面X + 1的資料穿越資料路徑電路，因此在ECC電路的操作之後，頁面X + 1的資料以與在間隔803處接收的C2命令同步的方式在I/O介面處可用。

程序如圖8所示以管線方式在資料路徑電路中繼續，直至連續讀取操作終止。

圖8繪示其中主機在發出C1命令或具有非循序位址的C2命令之後在發出C2命令之前等待的延遲tR、以及在介面上輸出頁面所需的間隔tread1。在一些實施例中，tR可能長於tread1，在此種情形中，引入非循序位址可能略微影響輸送量。

圖9是繪示使用裝置控制器中的狀態機及支援邏輯而實作的管線資料流的圖，所述管線資料流是針對利用如同圖7所述的由具有三個緩衝層階的資料路徑電路系統進行的非循序頁面連續讀取，其中連續讀取包括頁面讀取命令900，隨後是一或多個串流內命令901、902、903、904、906，其中在第一串流內命令902之後或者在跟在非循序位址後的串流內命令904之後不使用串流內命令，以提供循序位址。因此，在間隔905中，在無串流內命令的情況下，將頁面Y + 2載入至頁面緩衝器。在圖中，水平軸表示時間，且每一垂直層階對應於特定的資料移動，如下： 0-1：接收針對第一頁面的第一頁面讀取命令C1。 0-2：接收具有頁面位址的串流內頁面讀取命令C2。 1：將頁面資料及ECC自記憶體陣列移動至頁面緩衝器（兩半）。 2：將頁面資料自頁面緩衝器移動至緩衝器BUF_2_A及緩衝器BUF_2_B。 3-1：將緩衝器BUF_2_A中頁面第一半的資料移動至緩衝器BUF_3_A。 3-2：將緩衝器BUF_2_B中頁面第二半的資料移動至緩衝器BUF_3_B。 4-1：在緩衝器BUF_3_A中應用ECC邏輯進行錯誤偵測及校正。 4-2：在緩衝器BUF_3_B中應用ECC邏輯進行錯誤偵測及校正。 5-1：將資料自緩衝器BUF_3_A移動至I/O介面中的資料路徑。 5-2：將資料自緩衝器BUF_3_B移動至I/O介面中的資料路徑。

在圖9中未繪示序列結束命令。其可如上所述來實作。此外，其他實施例可利用除命令之外的控制訊號來發出序列結束的訊號。

圖9與圖8的不同之處在於，在C2命令903之後，頁面串流包括循序位址Y、Y + 1及Y + 2，然後是非循序位址906，即Z。因此，在C2命令903提供位址Y之後，控制器在包括位址Y + 1的命令C2之前使用內部位址計數器來存取位址Y + 1處的頁面，然後使用內部位址計數器而不利用命令來存取位址Y + 2處的頁面。此達成更好的輸送量，乃因資料流在時間909以及串流中循序定址頁面之間的其他時間處未被中斷或者未被中斷足以接收命令的時間。

圖10是利用如同圖7所述的具有三個緩衝層階的資料路徑電路系統進行的非循序頁面連續讀取的另一實施例的管線資料流，其中可使用三個命令層階來改良輸送量。在圖中，水平軸表示時間，每一垂直層階對應於特定的資料移動，如下： 0-1：主機發出且控制器接收針對第一頁面的第一頁面讀取命令C1。 0-2：主機發出且控制器接收具有第二頁面位址的串流內連續頁面讀取命令C2。 0-3：主機發出且控制器接收串流內連續頁面讀取命令C3，串流內連續頁面讀取命令C3具有頁面位址以及下一接連的頁面位址。 1：將頁面資料及ECC自記憶體陣列移動至頁面緩衝器（兩半）。 2：將頁面資料自頁面緩衝器移動至緩衝器BUF_2A及緩衝器BUF_2B。 3-1：將緩衝器BUF_2_A中頁面第一半的資料移動至緩衝器BUF_3_A。 3-2：將緩衝器BUF_2_B中頁面第二半的資料移動至緩衝器BUF_3_B。 4-1：在緩衝器BUF_3_A中應用ECC邏輯進行錯誤偵測及校正。 4-2：在緩衝器BUF_3_B中應用ECC邏輯進行錯誤偵測及校正。 5-1：將資料自緩衝器BUF_3_A移動至I/O介面中的資料路徑。 5-2：將資料自緩衝器BUF_3_B移動至I/O介面中的資料路徑。

在此管線流中，使用裝置控制器中的狀態機及支援邏輯來實作，並接收攜載位址X的第一讀取命令C1 1000，然後在延遲tR之後，接收攜載位址X + 1的第二連續讀取命令C2 1002。如此一來，直至命令C2 1002被接收及解碼之後才存取陣列以得到頁面X + 1。此後，主機等待延遲tR2，並發出攜載串流下一位址的第三連續讀取命令C3 1003。主機可在時間1004、1005及1006處再次發出命令C3（在各命令之間具有間隔tread1，甚至對於非循序位址亦如此），並獲得串流的下一位址直至終止。

圖11以如同圖2及圖3所述的格式繪示三層階緩衝系統的非循序頁面連續讀取操作的實施例（如同圖10所示實施例）的資料流。因此，圖11包括二個層階。上部層階繪示用於非循序頁面連續讀取的系列命令。下部層階指示在執行非循序頁面連續讀取期間頁面緩衝器的操作。

在圖11所示實施例中，藉由在間隔1100中於I/O介面處接收到第一命令而發起非循序連續讀取。第一命令C1發起連續讀取，並提供頁面X的起始位址。響應於對命令C1的解碼，操作陣列以在間隔1101期間讀取頁面X，並且在間隔1102期間，頁面X的資料在頁面緩衝器中變得可用。在其中使頁面X的資料自記憶體陣列載入至頁面緩衝器中的讀取延遲tR之後，在間隔1103期間，使用I/O介面接收串流內命令C2。在此實施例中，在存取陣列以得到序列中的下一頁面之前，由串流內命令C2攜載指示頁面X + 1的下一頁面位址。於在間隔1103期間接收到串流內命令C2之後，操作記憶體以在間隔1105中將頁面X + 1的資料載入至頁面緩衝器中。同時，頁面X的資料藉由資料路徑電路（例如，緩衝器BUF_2_A、緩衝器BUF_2_B、緩衝器BUF_3_A、緩衝器BUF_3_B）而移動。在容許資料藉由三層階資料路徑電路而移動的第二延遲tR2之後，在間隔1104中使用I/O電路接收第二串流內命令C3（快取讀取）。第二串流內命令C3攜載連續頁面操作中的下一頁面位址，所述下一頁面位址在此實施例中是頁面X + 2且相對於前一頁面是循序的。同時，在間隔1105中，將頁面X + 1的資料移動至頁面緩衝器中。在第二串流內命令C3之後，在間隔1106中執行快取讀取操作，進而在I/O介面上提供頁面X的資料。在間隔1106結束時，在存取陣列以得到序列中的下一頁面以及開始輸出頁面X + 1的資料之前，在間隔1108中於I/O介面上接收包括下一位址（頁面Y）的下一串流內命令C3（快取讀取），頁面X + 1是由在間隔1103處接收的命令來定址，其中所述命令在當前命令之前二個命令處。

在此實施例中，間隔1108的快取讀取串流內命令中攜載的下一位址是非循序頁面Y。當頁面X + 1的資料在介面上輸出時，下一頁面X + 2的資料在間隔1107中被載入至頁面緩衝器中，並開始穿越資料路徑電路。在間隔1109期間，將頁面Y的資料載入至頁面緩衝器中。因此，下一命令C3可攜載頁面Y + 1的位址，並且頁面Y + 1的資料可在間隔1111期間被載入至頁面緩衝器中。

如圖11所示，在頁面的輸出之間，包括下一頁面位址（例如，頁面Y + 1）的下一串流內命令C3（快取讀取）是與在I/O介面上輸出頁面串流中的前一頁面（例如，頁面X + 1）（較所述下一頁面位址靠前二個頁面）相連地提供。在此實施例中，所述前一頁面具有頁面位址，頁面位址包含於多個串流內命令中的前一串流內命令中，其中所述前一串流內命令在多個串流內命令中相較於包括非循序位址的所述串流內命令靠前二個命令。

此程序繼續進行至接收到第一終止命令（未繪示）為止。

本文闡述了一種具有控制器的裝置及一種響應於命令序列而進行包括非循序頁面的連續讀取的方法。

闡述了一種具有控制器的裝置及一種用於非循序頁面連續讀取的方法，包括：接受指定起始位址的第一命令，並響應於此而自第一起始位址開始輸出循序頁面，在響應於第一起始位址而輸出循序頁面的同時，接受指定相對於第一命令的循序頁面無序的第二起始位址的第二命令，並且在接受第二命令且第一序列中的頁面完成之後，響應於此而自第二起始位址開始輸出循序頁面。

闡述了一種具有控制器的裝置及一種方法，包括連續讀取操作，所述連續讀取操作包括可插入於連續讀取中的具有頁面位址輸入的命令（類似於快取讀取），以消除非循序頁面之間的讀取延遲。

闡述了一種具有控制器的裝置及一種方法，包括連續讀取操作，所述連續讀取操作包括可插入於連續讀取中的具有頁面位址輸入的命令，所述命令將具有將被下載至頁面緩衝器的下一頁面位址。

闡述了一種具有控制器的裝置及一種方法，包括連續讀取操作，所述連續讀取操作包括可插入於連續讀取中的具有頁面位址輸入的命令，所述命令將具有將被下載至頁面緩衝器的下一頁面位址，其中所述命令在每一頁面上發出。

闡述了一種具有控制器的裝置及一種方法，包括連續讀取操作，所述連續讀取操作包括可插入於連續讀取中的具有頁面位址輸入的命令，所述命令將具有將被下載至頁面緩衝器的下一頁面位址，其中所述命令僅在存在非循序頁面情形時發出。

雖然藉由參照以上詳述的較佳實施例及實施例揭露了本發明，但應理解，該些實施例旨在具有說明性意義而非限制性意義。預計熟習此項技術者將容易想到潤飾及組合，該些潤飾及組合將處於本發明的精神及以下申請專利範圍的範圍內。

0-1、0-2、1、2、2-1、2-2、3-1、3-2、4-1、4-2、5-1、5-2:層階 100:積體電路記憶體裝置 105、417、719:輸入/輸出（I/O）介面/介面 108:命令解碼器 110:控制邏輯 120:區塊 130、175、176、404、405、410、411、704、705、714、715、720、721:匯流排 140:解碼器/位址解碼器 145:字元線 160:具有ECC的記憶體陣列/記憶體陣列/陣列 165:位元線 171、401、701:頁面緩衝器 181:緩衝器BUF_A/第二層階緩衝器/緩衝記憶體結構 182:緩衝器BUF_B/第二層階緩衝器/緩衝記憶體結構 184、185、191:資料匯流排 190、416、718:錯誤檢查及校正（ECC）電路 195:輸入/輸出埠/埠 200、201、202、203、204、205、206、207、208、209、210、300、301、302、303、304、305、306、307、308、309、310、311、312、313、800、802、803、804、805、1100、1102、1103、1104、1105、1106、1107、1108、1109、1110、1111、1112、tread1:間隔 400、700:記憶體陣列 402:緩衝器BUF_A 403:緩衝器BUF_B 412、413:多工器 414、415、716、717:線路 418:I/O埠 500、501、502、503、504:連續讀取 509、510:頁面的傳輸 600、900:頁面讀取命令 601、602、603、604、605、902、903、904、905、906:串流內命令 1000:第一讀取命令C1 1002:第二連續讀取命令C2/命令C2 1003:第三連續讀取命令C3 909、1004、1005、1006:時間 702:緩衝器BUF_2_A 703:緩衝器BUF_2_B 711:緩衝器BUF_3_A 712:緩衝器BUF_3_B 725:連接埠 BUF_A、BUF_B、BUF_2_A、BUF_2_B、BUF_3_A、BUF_3_B:緩衝器 C1、C2、C3:命令 tR:讀取延遲 tR2:延遲/第二延遲 X、X+1、X+2、Y、Y+1、Y+2、Z、Z+1:頁面 X(1)、X+1(1)、X+2(1)、Y(1)、Y+1(1)、Y+2(1)、Z(1):頁面的第一部分 X(2)、X+1(2)、X+2(2)、Y(2)、Y+1(2):頁面的第二部分

圖1是支援本文所述非循序頁面連續讀取的積體電路記憶體裝置的簡化方塊圖。圖2是用於本文所述非循序頁面連續讀取的命令序列的圖。圖3是用於本文所述非循序頁面連續讀取的替代命令序列的圖。圖4是繪示支援本文所述非循序頁面連續讀取的裝置的二層階緩衝的方塊圖，所述裝置具有ECC。圖5是本文所述的具有二層階緩衝的非循序頁面連續讀取的一個實施例的管線資料流圖。圖6是本文所述的具有二層階緩衝的非循序頁面連續讀取的替代實施例的管線資料流圖。圖7是繪示支援本文所述非循序頁面連續讀取的裝置的三層階緩衝的方塊圖，所述裝置具有ECC。圖8是本文所述的具有三層階緩衝的非循序頁面連續讀取的一個實施例的管線資料流圖。圖9是本文所述的具有三層階緩衝的非循序頁面連續讀取的替代實施例的管線資料流圖。圖10是本文所述的具有三層階緩衝的非循序頁面連續讀取的另一替代實施例的管線資料流圖。圖11是用於針對圖10所述替代方案的本文所述非循序頁面連續讀取的命令序列的圖。

200、201、202、203、204、205、206、207、208、209、210:間隔

C1、C2、C3:命令

tR:讀取延遲

X、X+1、Y、Y+1:頁面

Claims

一種記憶體裝置，包括：記憶體陣列，包括多個位元線；頁面緩衝器，耦合至所述多個位元線，具有頁面寬度；輸入/輸出介面，用於輸入/輸出寬度小於所述頁面寬度的輸入/輸出資料單位；資料路徑電路，連接於所述頁面緩衝器與所述介面之間；以及控制器，響應於在所述輸入/輸出介面處接收的命令而控制包括連續頁面讀取操作的記憶體操作以在所述輸入/輸出介面處輸出頁面串流，所述連續讀取操作包括對系列命令作出響應，所述系列命令包括第一命令及一或多個串流內命令，所述一或多個串流內命令中的所述串流內命令是在完成所述串流中前一頁面的輸出之前接收到，並且其中所述第一命令包括發起所述連續頁面讀取操作的位址，且所述一或多個串流內命令在所述第一命令之後，所述一或多個串流內命令中的至少一個串流內命令攜載所述頁面串流中的非循序頁面的非循序位址，以在所述頁面串流中提供所述非循序頁面。
如申請專利範圍第1項所述的裝置，其中：所述控制器藉由在前一頁面的至少一部分仍在所述資料路徑電路中去往所述輸入/輸出介面的途中時起始讀取以將所述非循序頁面傳輸至所述頁面緩衝器來對包括所述非循序位址的所述串流內命令作出響應。
如申請專利範圍第1項所述的裝置，其中所述非循序頁面在所述串流中跟在前一頁面之後，所述前一頁面的頁面位址較包括所述非循序位址的所述串流內命令靠前一個頁面。
如申請專利範圍第1項所述的裝置，其中所述非循序頁面在所述串流中跟在前一頁面之後，所述前一頁面的頁面位址較包括所述非循序位址的所述串流內命令靠前二個頁面。
如申請專利範圍第1項所述的裝置，其中：所述控制器響應於所述第一命令而發起連續頁面讀取操作，將所述串流中的第一定址頁面自所述記憶體陣列傳輸至所述頁面緩衝器，並藉由所述資料路徑電路將所述第一定址頁面移動至所述介面；且所述控制器響應於在後續時間的包括下一頁面位址的第一串流內命令而在完成自所述介面輸出所述第一定址頁面之前自所述記憶體陣列存取下一頁面。
如申請專利範圍第1項所述的裝置，其中：所述控制器響應於所述第一命令而發起連續頁面讀取操作，將所述串流中的第一定址頁面自所述記憶體陣列傳輸至所述頁面緩衝器，並藉由所述資料路徑電路將所述第一定址頁面移動至所述介面；所述控制器接收在後續時間的包括下一頁面位址的第一串流內命令，以將所述串流中的下一定址頁面自所述記憶體陣列傳輸至所述頁面緩衝器，並藉由所述資料路徑電路將所述下一定址頁面移動至所述介面；且所述控制器在以所述輸入/輸出資料單位自所述介面輸出所述第一定址頁面之前接收在第二後續時間的包括第二下一頁面位址的第二串流內命令。
如申請專利範圍第1項所述的裝置，所述資料路徑電路包括緩衝記憶體。
如申請專利範圍第1項所述的裝置，包括：錯誤檢查及校正電路，連接至所述資料路徑電路，在能夠在所述輸入/輸出介面處輸出所述資料路徑電路中的頁面之前對所述頁面執行錯誤檢查及校正功能。
如申請專利範圍第8項所述的裝置，所述錯誤檢查及校正電路對具有小於所述頁面寬度且大於所述輸入/輸出寬度的錯誤檢查及校正組塊寬度的資料組塊進行操作。
如申請專利範圍第1項所述的裝置，包括：錯誤檢查及校正電路，連接至所述資料路徑電路，對具有小於所述頁面寬度且大於所述輸入/輸出寬度的錯誤檢查及校正組塊寬度的資料組塊執行錯誤檢查及校正功能，其中：所述資料路徑電路包括：緩衝記憶體，包括第一部分及第二部分；以及資料路徑，將所述緩衝記憶體的所述第一部分交替地連接至所述錯誤檢查及校正電路以及所述輸入/輸出介面，並將所述緩衝記憶體的所述第二部分交替地連接至所述錯誤檢查及校正電路以及所述輸入/輸出介面。
如申請專利範圍第1項所述的裝置，包括：錯誤檢查及校正電路，連接至所述資料路徑電路，對具有小於所述頁面寬度且大於所述輸入/輸出寬度的錯誤檢查及校正組塊寬度的資料組塊執行錯誤檢查及校正功能，其中：所述資料路徑電路包括：第二緩衝層階，耦合至所述頁面緩衝器；以及第三緩衝層階，耦合至所述第二緩衝層階，所述第三緩衝層階包括第一部分及第二部分；以及資料路徑，將所述第三緩衝層階的所述第一部分交替地連接至所述錯誤檢查及校正電路以及所述輸入/輸出介面，並將所述第三緩衝層階的所述第二部分交替地連接至所述錯誤檢查及校正電路以及所述輸入/輸出介面；所述第三緩衝層階的所述第一部分及所述第二部分具有小於所述頁面寬度的緩衝寬度，並且匯流排寬度小於所述緩衝寬度的所述資料路徑將所述第三緩衝層階的所述第一部分及所述第二部分交替地連接至所述錯誤檢查及校正電路以及所述輸入/輸出介面。
一種積體電路記憶體裝置，包括：記憶體陣列，包括多個位元線，用於儲存資料以及相關聯的錯誤檢查及校正(ECC)碼；頁面緩衝器，耦合至所述多個位元線，具有頁面寬度，用以儲存資料頁面以及相關聯的錯誤檢查及校正碼；輸入/輸出介面，用於輸入/輸出寬度小於所述頁面寬度的輸入/輸出資料單位；資料路徑電路，連接於所述頁面緩衝器與所述介面之間；控制器，響應於在所述輸入/輸出介面處接收的命令而控制包括連續頁面讀取操作的記憶體操作以在所述輸入/輸出介面處輸出頁面串流，所述連續讀取操作包括對系列命令作出響應，所述系列命令包括第一命令及一或多個串流內命令，所述一或多個串流內命令中的所述串流內命令是在完成所述串流中前一頁面的輸出之前接收到，並且其中所述第一命令包括發起所述連續頁面讀取操作的位址，且所述一或多個串流內命令在所述第一命令之後，所述一或多個串流內命令中的至少一個串流內命令攜載所述頁面串流中的非循序頁面的非循序位址；以及錯誤檢查及校正(ECC)電路，連接至所述資料路徑電路，在輸出所述頁面串流中的頁面之前對所述頁面執行錯誤檢查及校正功能，所述錯誤檢查及校正電路對具有小於所述頁面寬度且大於所述輸入/輸出寬度的錯誤檢查及校正組塊寬度的資料組塊進行操作。
如申請專利範圍第12項所述的裝置，其中：所述資料路徑電路包括：第二緩衝層階，包括與所述頁面緩衝器的第一部分耦合的第一部分及與所述頁面緩衝器的第二部分耦合的第二部分，所述第二緩衝層階的所述第一部分及所述第二部分具有小於所述頁面寬度的緩衝寬度；以及資料路徑，將所述第二緩衝層階的所述第一部分交替地連接至所述錯誤檢查及校正電路以及所述輸入/輸出介面，並將所述第二緩衝層階的所述第二部分交替地連接至所述錯誤檢查及校正電路以及所述輸入/輸出介面，其中：所述控制器響應於所述第一命令而發起連續頁面讀取操作，將所述串流中的第一定址頁面自所述記憶體陣列傳輸至所述頁面緩衝器，並使用所述第二緩衝層階的所述第一部分及所述第二部分將所述第一定址頁面移動至所述介面；且所述控制器響應於包括下一頁面位址的第一串流內命令而存取所述記憶體陣列，以將來自所述下一頁面位址的頁面載入至所述頁面緩衝器。
如申請專利範圍第12項所述的裝置，其中：所述資料路徑電路包括：第二緩衝層階，耦合至所述頁面緩衝器；以及第三緩衝層階，耦合至所述第二緩衝層階，所述第三緩衝層階包括第一部分及第二部分；以及資料路徑，將所述第三緩衝層階的所述第一部分交替地連接至所述錯誤檢查及校正電路以及所述輸入/輸出介面，並將所述第三緩衝層階的所述第二部分交替地連接至所述錯誤檢查及校正電路以及所述輸入/輸出介面；所述第三緩衝層階的所述第一部分及所述第二部分具有小於所述頁面寬度的緩衝寬度，且匯流排寬度小於所述緩衝寬度的所述資料路徑將所述第三緩衝層階的所述第一部分及所述第二部分交替地連接至所述錯誤檢查及校正電路以及所述輸入/輸出介面，其中：所述控制器響應於所述第一命令而發起連續頁面讀取操作，將所述串流中的第一定址頁面自所述記憶體陣列傳輸至所述頁面緩衝器，並使用所述第二緩衝層階及所述第三緩衝層階將所述第一定址頁面移動至所述介面；所述控制器響應於包括下一頁面位址的第一串流內命令而將所述串流中的下一定址頁面自所述記憶體陣列傳輸至所述頁面緩衝器，並使用所述第二緩衝層階及所述第三緩衝層階將所述下一定址頁面移動至所述介面；且所述控制器在以所述輸入/輸出資料單位自所述介面輸出所述第一定址頁面之前接收包括第二下一頁面位址的第二串流內命令。
如申請專利範圍第12項所述的裝置，其中所述記憶體陣列包括反及快閃記憶體。
如申請專利範圍第12項所述的裝置，其中所述輸入/輸出介面包括串列周邊介面(SPI)埠。
一種用於操作記憶體裝置以讀取頁面串流的方法，包括：響應於系列命令而自記憶體輸出頁面串流，所述系列命令包括第一命令及一或多個串流內命令；藉由將所述第一命令用於第一頁面位址並將所述一或多個串流內命令用於後續頁面位址來確定所述頁面串流中的頁面的位址；以及在完成所述串流中前一頁面的輸出之前，接收所述一或多個串流內命令中的至少一個串流內命令，並且其中所述一或多個串流內命令中的所述至少一個串流內命令包括相對於所述前一頁面不循序的位址。
如申請專利範圍第17項所述的方法，包括在將第一頁面輸出至所述介面之前，接收所述第一命令、包括第二位址的第一串流內命令及包括第三位址的第二串流內命令。
如申請專利範圍第17項所述的方法，包括在輸出所述頁面串流中的頁面之後，在開始輸出所述頁面串流中的所述前一頁面之前，使用所述至少一個串流內命令來確定下一頁面位址。
如申請專利範圍第17項所述的方法，其中所述記憶體裝置包括反及快閃記憶體。