TWI727596B - 記憶體裝置以及其讀取頁面串流的方法 - Google Patents

記憶體裝置以及其讀取頁面串流的方法 Download PDF

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Abstract

本發明提供一種包含具有第一層級緩衝器鎖存器及第二層級緩衝器鎖存器的頁緩衝器的記憶體裝置，諸如頁面模式NAND快閃記憶體，記憶體裝置使用以下來進行操作：第一管線級，將頁面轉移至第一層級緩衝器鎖存器；第二管線級，將第二層級緩衝器鎖存器清除至第三緩衝器層級且將頁面自第一層級緩衝器鎖存器轉移至第二層級緩衝器鎖存器；以及第三管線級，將頁面移動至第三緩衝器層級且以交錯方式對頁面的第一部分中的資料執行第一ECC函數且在執行第二ECC函數時輸出頁面的第一部分，且在第三緩衝器層級中對頁面的第二部分中的資料執行第一ECC函數，且在執行第二ECC函數時輸出第二部分。

Description

記憶體裝置以及其讀取頁面串流的方法
本發明是關於支援連續讀取操作的積體電路記憶體裝置，諸如NAND（反及型）快閃記憶體裝置。
有時指定為tR的讀取延遲為接收讀取命令與在輸出端處可獲得由讀取命令所請求的資料的時間之間的時間。在一個命令的執行的結尾與下一命令的執行的開始之間，當裝置需要重設間隔（有時指定為tRST）時，可增大此延遲。
此類型的延遲在NAND快閃記憶體裝置中可相對較長。因此，對於一些操作，NAND快閃記憶體可比諸如NOR快閃記憶體的其他類型的記憶體顯著地更慢。
已開發出稱為快取記憶體讀取且稱為連續讀取的命令依序將解決NAND快閃記憶體裝置的此延遲。
在所述快取記憶體讀取命令序列中，可藉由以管線方式覆蓋程序中的一些（諸如使用裝置上的快取記憶體或其他緩衝器記憶體結構進行誤差檢查及校正）來減少延遲。此可提高使用NAND快閃記憶體的系統的輸送量。在連續命令序列中，NAND快閃記憶體裝置已經組態以在初始延遲之後輸出依序頁面，使得可在頁面之間無延遲的情況下獲得依序頁面。NAND快閃記憶體的連續讀取操作可包含三個基礎步驟，如下： （步驟1）起始階段：主機需要向快取記憶體發出頁面讀取（C1）命令以讀出新頁面位址的資料。花費讀取延遲tR來讀出頁面資料。 （步驟2）依序連續讀取階段：主機在此階段自記憶體裝置上的介面連續地讀出資料。 （步驟3）結束階段：視讀取協定而定，主機需要發出「結束」（C3）命令（一些常見NAND快閃記憶體裝置）或使CS自0升高至1（SPI NAND快閃記憶體裝置）以終止依序連續讀取操作。可花費延遲tRST來終止依序連續讀取操作。
多層緩衝器結構可用以支援管線操作以執行快速連續讀取操作。然而，新增額外的緩衝層級引起晶片區域的損失，且增加製造的成本。
需要提供可支援用於快速讀取操作的管線式操作的技術，所述技術需要較小區域且更有效地操作。
記憶體裝置（諸如包含頁緩衝器的頁面模式NAND快閃記憶體）及輸入輸出（I/O）介面支援具有依序位址及具有非依序位址的連續頁面讀取，所述輸入輸出介面用於具有小於頁面寬度的I/O寬度的I/O資料單元。輸入輸出介面可包括串行介面（例如SPI）或並行介面。如本文所描述的頁緩衝器可包含緩衝器鎖存器的多個層級，從而便於在讀取操作期間進行管線操作。
裝置被描述為，所述裝置包含：記憶體陣列，包含多個位元線；及頁緩衝器，耦接至具有頁面寬度X的多個位元線；輸入輸出介面；以及資料路徑電路，連接於頁緩衝器與輸入輸出介面之間。頁緩衝器包含多個電路模組，所述電路模組在讀取操作中操作以將資料頁面自記憶體陣列轉移至頁緩衝器中的鎖存器。本文中所描述的裝置中，頁緩衝器電路模組包括經組態以連接至多個位元線中的位元線的感測電路，具有第一資料輸出節點及可以管線方式操作的緩衝器鎖存器的多個層級。在兩層級實施例中，電路模組包含：第一層級緩衝器鎖存器，經由電路連接以鎖存來自第一層級緩衝器鎖存器中的第一資料輸出節點的資料，且回應於第一鎖存時序訊號將資料自第一層級鎖存器輸出至第一資料輸出節點；資料轉移開關，回應於轉移時序訊號而連接於第一資料輸出節點與第二資料輸出節點之間；以及第二層級緩衝器鎖存器，經由電路連接以鎖存來自第二層級緩衝器鎖存器中的第二資料輸出節點的資料，且回應於第二鎖存時序訊號將資料自第二層級緩衝器鎖存器輸出至第二資料輸出節點。此外，資料輸出開關連接至頁緩衝器輸出端的第二資料輸出節點，所述頁緩衝器輸出端可操作以將資料自第二資料輸出節點轉移至裝置上的資料路徑電路。
此外，裝置可包含連接至資料路徑電路的誤差檢查及校正ECC電路。在實現在裝置的輸入輸出介面處輸出頁面之前，ECC電路對資料路徑電路中的頁面執行ECC函數。ECC電路可與資料塊一起操作，所述資料塊具有小於頁面寬度且大於I/O寬度的ECC塊。
資料路徑電路可包含緩衝器記憶體，所述緩衝器記憶體包含第一部分及第二部分，且資料路徑將緩衝器記憶體的第一部分替代地連接至ECC電路且連接至I/O介面，並將緩衝器記憶體的第二部分替代地連接至ECC電路且連接至I/O介面。
此外，資料路徑電路可包含多層緩衝器記憶體，所述多層緩衝器記憶體包含第三緩衝器層級為除了具有緩衝器鎖存器的多個層級的頁緩衝器之外。第三緩衝器層級可包含第一部分及第二部分，且資料路徑將第三緩衝器層級的第一部分替代地連接至ECC電路且連接至I/O介面，並將第三緩衝器層級的第二部分替代地連接至ECC電路及I/O介面。第三緩衝器層級的第一部分及第二部分可具有小於頁面寬度（例如ECC塊的多個寬度）的緩衝器寬度（Y），且資料路徑可具有小於緩衝器寬度的匯流排寬度（Z）以將第三緩衝器層級的第一部分及第二部分替代地連接至ECC電路且連接至I/O介面。
本文中所描述的實施例包含控制連續頁面讀取操作的控制器，所述連續頁面讀取操作包含具有依序位址及非依序位址的連續頁面讀取操作。此類實施例中的控制器控制連續頁面讀取操作以在I/O介面處輸出頁面串流。連續頁面讀取操作包含回應於一系列命令來輸出連續頁面串流。所述一系列命令包含在完成串流中的前述頁面的輸出之前接收第一命令及多個串流內命令，使得以可與頁面串流的輸出交插的方式接收及解碼串流內命令。對於非依序連續頁面讀取操作，第一命令可包含位址以啟動連續頁面讀取操作，且多個串流內命令中的至少一個串流內命令包含非依序位址以在頁面串流中提供非依序頁面。
技術被描述為，其中記憶體裝置具有控制器，所述控制器藉由啟動讀取以將頁面轉移至頁緩衝器中的第一層級緩衝器鎖存器，且藉由以可與包含非依序位址的串流內命令的最後一個I/O週期連續的方式將前述頁面提供至輸入輸出介面，從而回應於在某些狀況下包含非依序位址的串流內命令。此外，非依序頁面命令可遵循串流中的前述頁面，其中前述頁面具有包含於一系列串流內命令中的前述串流內命令中的頁面位址，所述前述串流內命令藉由一系列命令中的一個命令而先於包含非依序位址的串流內命令。在另一實施例中，非依序頁面可遵循串流中的前述頁面，其中在包含非依序位址的串流內命令之後將前述頁面提供至輸入輸出介面，所述前述頁面具有由前述串流內命令攜載的頁面位址，所述前述串流內命令藉由在一系列命令中的兩個命令而先於包含非依序位址的串流內命令。
技術的實例被描述為，其中連續頁面讀取操作可在輸入輸出介面處輸出頁面串流，連續讀取操作包含將具有頁面寬度X的資料頁面自記憶體陣列轉移至頁面讀取間隔中的頁緩衝器中的第一層級緩衝器鎖存器，將資料頁面自第一層級緩衝器鎖存器轉移至頁緩衝器中的第二層級緩衝器鎖存器，以及將資料頁面自第二層級緩衝器鎖存器轉移至資料路徑電路上的輸入輸出介面。
描述用於操作記憶體以讀取頁面串流（包含視情況的非依序頁面）的方法，所述方法包含三個階段。在第一階段中，方法包含將前述頁面的資料自頁緩衝器的第一層級緩衝器鎖存器移動至第二層級緩衝器鎖存器，且將當前頁面自記憶體陣列轉移至頁緩衝器的第一層級緩衝器鎖存器。在第二階段中，方法包含將前述頁面的資料自第二層級緩衝器鎖存器移動至第三緩衝器層級，且將當前頁面自頁緩衝器的第一層級緩衝器鎖存器轉移至第二層級緩衝器鎖存器。在第三階段中，方法包含藉由將前述頁面的第一部分的資料自第三緩衝器層級轉移至介面且接著將來自前述頁面的第二部分的資料自第三緩衝器層級轉移至介面來輸出來自第三緩衝器層級的當前頁面。此第三階段可包含以與自第三緩衝器層級轉移前述頁面交插的方式來將當前頁面的第一部分自第二層級緩衝器鎖存器轉移至第三緩衝器層級，且以與將前述頁面的第二部分轉移至介面在時間上重疊的方式對第三緩衝器層級中的當前頁面的頁面的第一部分中的資料執行ECC操作。此外，此第三階段可包含將當前頁面的第二部分自第二層級緩衝器鎖存器轉移至第三緩衝器層級，且對第三緩衝器層級中的當前頁面的第二部分中的資料執行ECC操作。此外，方法包含將當前頁面的第一部分轉移至輸入輸出介面，與對第三緩衝器層級中的當前頁面的第二部分中的資料執行ECC操作在時間上重疊，且接著將當前頁面的第二部分轉移至輸入輸出介面。
本文中描述記憶體裝置，諸如頁面模式NAND快閃記憶體，所述記憶體裝置包含具有多個層級的緩衝器鎖存器的頁緩衝器及用於I/O資料單位的輸入輸出介面，所述緩衝器鎖存器經組態以用於在讀取期間的管線操作，且所述輸入輸出介面具有小於頁面寬度的I/O寬度，此利用經劃分ECC函數來支援快速連續頁面讀取以提高用於依序頁面及用於非依序頁面的輸送量。輸入輸出介面可包括串行介面（例如SPI）或並行介面。
描述其中記憶體陣列包括頁面模式NAND快閃記憶體的實施例。本文中所描述的技術同樣可應用於其他類型的記憶體裝置。
在審閱以下圖式、詳細描述以及申請專利範圍之後可看出本發明的其他態樣及優點。
參考圖1至圖7提供本發明的實施例的詳細描述。
圖1為根據實施例的積體電路記憶體裝置的簡化晶片方塊圖。積體電路記憶體裝置100在單個積體電路基底上包含用ECC儲存資料的記憶體陣列160，諸如NAND快閃記憶體陣列。如本文中所描述的記憶體裝置同樣可使用多晶片模組、堆疊晶片以及其他組態而實施。
在積體電路記憶體裝置100上，具有命令解碼器108的邏輯控制110包括邏輯，諸如狀態機，所述邏輯回應於所接收的命令以執行如本文所描述的非依序及依序頁面連續讀取操作，利用如下文更詳細地描述的隨機頁面位址來支援連續讀取。控制邏輯110輸出用圖式上的箭頭表示的控制訊號及匯流排130上的位址。應用於匯流排130上的位址可包含例如控制邏輯110中的位址計數器的輸出或所接收命令中所攜載的位址。
解碼器140耦接至多個字元線145，且沿具有ECC的記憶體陣列160中的列配置，且耦接至頁緩衝器171。頁緩衝器171包含耦接至多個位元線165的多個電路模組，所述多個位元線165沿具有ECC的記憶體陣列160中的行配置以用於自具有ECC的記憶體陣列160讀取資料且將資料寫入所述具有ECC的記憶體陣列。
頁緩衝器171可包含可在讀取期間以管線方式操作的多個層級的緩衝器鎖存器，其在此實例中包含用於頁緩衝器中的各電路模組的第一層級緩衝器鎖存器及第二層級緩衝器鎖存器172。位址解碼器140可選擇陣列160中的特定記憶單元且經由相應位元線將所述特定記憶單元耦接至頁緩衝器171中的電路模組。頁緩衝器171可儲存並行地寫入這些特定記憶單元或自所述特定記憶單元讀取的資料。頁緩衝器171可具有就包含數千個位元、包含相關聯ECC碼的頁面而言等於頁面寬度的電路模組數量，所述位元諸如2K位元或4K位元或大於2K位元或4K位元。一個頁面可包含多個ECC塊，其中ECC塊包含資料區段及相關聯的ECC碼（亦即已在資料區段上針對ECC進行計算）。在實施例中，各頁面包含2個ECC塊，所述ECC塊具有等於頁面的二分之一或四分之一的ECC寬度，加上相關聯ECC碼的大小。在一些實施例中，每個頁面可存在大於2個ECC塊。
頁緩衝器171與介面105之間的資料路徑電路包含此實施例中的第三緩衝器層級，包含此實例中的兩個部分指定的緩衝器3_BUF_A 181及緩衝器3_BUF_B 182，其中第三緩衝器層級的各部分可儲存緩衝器鎖存器頁緩衝器的層級中的一者的內容的部分，諸如二分之一。儲存於第三緩衝器層級的各部分中的頁緩衝器的內容的一部分較佳地包含一或多個ECC塊。此外，第三緩衝器層級的各部分可獨立地讀取及寫入。在一些實施例中，緩衝器3_BUF_A、緩衝器3_BUF_B可使用雙埠記憶體技術或多埠記憶體技術實施，從而允許獨立讀取且寫入不同位址，或可使用多個記憶體庫實施，所述多個記憶體庫具有分離的位址解碼及讀出電路。
頁緩衝器171與記憶體陣列160經由X資料線耦接，其中X為頁面加上ECC碼寬度，且與緩衝器結構的第三層級緩衝器181、第三層級緩衝器182（3_BUF_A、3_BUF_B）各自經由Y位元的匯流排175、匯流排176耦接，其中所述匯流排可具有等於頁緩衝器171的一半寬度的寬度。第三層級緩衝器3_BUF_A、第三層級緩衝器3_BUF_B可各自藉由使用靜態隨機存取記憶體（static random access memory；SRAM）記憶體結構的快取記憶體來實施，例如所述快取記憶體具有一個列乘多個行結構。舉例而言，頁面可包含2048位元+ECC碼且第三層級緩衝器3_BUF_A可具有使用1024（+ECC位元）行或1024 + ECC位元寬度的一個列。可操作緩衝器3_BUF_A及緩衝器3_BUF_B以使得頁緩衝器中的資料頁面可並行地且使用一個緩衝器記憶體週期並行地轉移至緩衝器3_BUF_A及緩衝器3_BUF_B。此外，可操作緩衝器3_BUF_A及緩衝器3_BUF_B使得頁緩衝器中的資料頁面的一個部分可並行地轉移至緩衝器3_BUF_A及緩衝器3_BUF_B中的每一者，從而允許將頁面的第一部分轉移至第三緩衝器層級的第一部分(例如3_BUF_A），且在同一或不同緩衝器記憶體週期中將頁面的第二部分轉移至第三緩衝器層級的第二部分（例如BUF_A）。
其他實施例可包含兩層級緩衝器結構（忽略第三緩衝器層級）或超過三種層級緩衝器結構。
誤差檢查及校正ECC電路190藉由資料匯流排184及資料匯流排185耦接至緩衝器記憶體結構（181、182）。資料匯流排184及資料匯流排185可具有小於ECC塊的匯流排寬度，諸如一個位元組或一個字元，且由ECC電路190使用以經由ECC塊週期來執行誤差檢查及誤差校正的ECC操作（例如校正子計算、密鑰計算、陳氏尋根法（Chien search））。ECC電路藉由資料匯流排191耦接至緩衝器記憶體結構（181、182）以用於視需要來回移動資料。
I/O介面105耦接至ECC電路且藉由資料匯流排191耦接至緩衝器記憶體結構（181、182）。
輸入輸出資料及控制訊號在積體電路記憶體裝置100上的介面105、命令解碼器108以及控制邏輯110以及輸入輸出（I/O）埠195或在積體電路記憶體裝置100內部或外部的其他資料源當中移動。在一些實施例中，埠195可連接至晶片上主機電路，諸如通用處理器或專用應用程式電路，或者是提供由記憶體陣列160支援的晶片上系統功能的模組的組合。
在一個實施例中，介面105為包含一組I/O埠195的串行介面，經由所述串行介面使命令、位址以及資料通信。串行介面可基於串行周邊介面（Serial Peripheral Interface；SPI）匯流排規範，在所述串行周邊介面匯流排規範中命令通道共用由位址及資料使用的I/O接腳。舉例而言，積體電路記憶體裝置100可包含使用接腳以用於接收及傳輸SPI匯流排訊號的輸入輸出埠。一個接腳可連接至輸入資料線，所述輸入資料線攜載同樣可用於命令的串行輸入資料/位址訊號SI。另一接腳或多個其他接腳可連接至一或多個輸出資料線，所述一或多個輸出資料線攜載串行輸出資料訊號SO。另一接腳可連接至時脈線，所述時脈線攜載串行時脈訊號SCLK。又另一接腳可連接至控制線，所述控制線攜載晶片啟用或晶片選擇訊號CS#。亦可使用其他類型的介面，包含並行介面。特定積體電路記憶體裝置100上的I/O埠195可經組態以提供具有I/O資料寬度的輸出資料，對於一些實例，所述I/O資料寬度可為每介面時脈（例如SCLK）週期並行地1個位元、4個位元、8個位元、16個位元、32個位元或大於32個位元。I/O介面105可包含FIFO緩衝器、移位暫存器緩衝器或其他支援電路以及傳輸器，所述傳輸器用於以埠時脈速率（諸如用於SPI介面的SCLK速率）傳輸埠上的介面處所接收的資料。
在圖1中所繪示的實例中，使用偏壓配置狀態機的控制邏輯110控制經由方塊（偏壓配置供應電壓120）中的一或多個電壓供應所產生或所提供的偏壓配置供應電壓（諸如讀取、程式以及擦除電壓）的包含頁面讀取的應用，以將資料自記憶體陣列中的頁面轉移至頁緩衝器，包含用於多層緩衝器結構的管線操作的時序訊號的生成。控制邏輯110耦接至頁緩衝器、包含第三層級緩衝器的資料路徑電路、ECC電路190以及具有ECC的記憶體陣列160。
控制邏輯110及命令解碼器108構成控制器，所述控制器可使用專用邏輯電路實施，所述專用邏輯電路包含狀態機及支援邏輯。在替代實施例中，控制邏輯包括可實施於相同積體電路上的通用處理器，所述通用處理器執行電腦程式來控制裝置的操作。在又其他實施例中，可採用專用邏輯電路與通用處理器的組合來實施控制邏輯。
控制器的命令解碼器108及控制邏輯110可經組態以用於非依序頁面來執行連續讀取操作，使得在連續讀取期間移位至隨機頁面位址。在本文中所描述的實施例中，控制器回應於在輸入輸出介面處所接收的命令來控制記憶體操作以在I/O介面處輸出頁面串流，所述記憶體操作包含連續頁面讀取操作。連續讀取操作的執行包含回應於一系列命令，所述系列包含第一命令及多個串流內命令，其中串流內命令在本文中定義為第一命令之後的命令，並串流中的前述頁面的輸出完成之前經接收。在所描述的實施例中，第一命令包含位址以啟動連續頁面讀取操作，且多個串流內命令中的至少一個串流內命令包含非依序位址以用於頁面串流中的非依序頁面以提供頁面串流中的非依序頁面。
圖2為在讀取操作期間具有可以管線方式操作的多個層級的緩衝器鎖存器的頁緩衝器的電路模組的實例的電路圖，諸如包含圖1的第一層級緩衝器鎖存器及第二層級緩衝器鎖存器172的頁緩衝器171。頁緩衝器可包含類似於圖2的多個電路模組、支援頁面模式讀取以及程式操作。
電路模組經組態以例如藉由直接連接或藉由經由解碼電路的連接來可操作地耦接至位元線200。位元線200應用為具有資料輸出端的感測電路201的輸入端，所述輸出端連接至第一資料輸出節點DATA1。在此實例中感測電路201適合於與NAND快閃記憶體一起使用。
電路模組包含連接至第一資料輸出節點DATA1的第一層級緩衝器鎖存器202。將具有其連接至時序訊號SW的閘極的電晶體204連接為第一資料輸出節點DATA1與第二資料輸出節點DATA2之間的開關。第二層級緩衝器鎖存器203連接至第二資料輸出節點DATA2。將具有其連接至時序訊號DB的閘極的電晶體205連接為第二資料輸出節點DATA2與圖1的實例中的包含第三層級緩衝器的資料路徑電路上的連接DBUS 206之間的開關，連接至裝置的輸入輸出介面。連接DBUS 206可連接至資料匯流排，諸如圖1的匯流排175或匯流排176。由於電晶體204可斷開以分離第一層級緩衝器鎖存器202與第二層級緩衝器鎖存器203，來自第二層級緩衝器鎖存器203的資料可經由DBUS線206轉移至第三層級緩衝器（例如，圖1中的3_BUF_A、3_BUF_B），而來自感測電路201的資料轉移至第一層級緩衝器鎖存器202。
此實例中的感測電路201由電晶體210連接至位元線200，所述電晶體具有其連接至時序及控制訊號BLC的閘極。電晶體210可在讀取操作期間操作為位元線箝位電晶體，且將位元線200連接至節點COM。
包含電晶體231至電晶體234的偏壓電路連接至例如在程式操作期間操作的節點COM。在一些實例中在讀取操作期間可關閉此電路。偏壓電路回應於儲存於第一層級緩衝器鎖存器202中的資料值（在此實例中的1DLB）。P通道電晶體231及P通道電晶體232串聯連接在偏壓電壓VDDI與節點COM之間。N通道電晶體233及n通道電晶體234串聯連接在偏壓電壓VPW與節點COM之間。電晶體232及電晶體233由時序訊號C1及時序訊號C2控制。電晶體231及電晶體234具有其連接至儲存於第一層級緩衝器鎖存器202中的資料值1DLB的閘極。
電晶體211連接於偏壓電壓VDDI與節點COM之間，所述電晶體將具有其連接至訊號B2的閘極，所述訊號控制時序及施加至電晶體211及節點COM的電流的量值。
節點COM由電晶體212連接至節點SEN。電晶體212的閘極連接至訊號B3。訊號B3控制在節點COM上電壓轉移至節點SEN的時序。
節點SEN在此實例中由n通道電晶體213連接至第一資料輸出節點DATA，所述第一資料輸出節點繼而由P通道電晶體217連接至偏壓電壓VDDI。電晶體213具有其連接至訊號PS的閘極，且電晶體217具有其連接至訊號P1的閘極，所述晶體管組合地可操作以控制用於讀取操作的節點SEN的時序及充電。
節點SEN連接至n通道電晶體214的閘極。電晶體214的源連接至經組態以接收時脈訊號PCLK的節點。電晶體214的汲極與n通道電晶體216串聯連接至第一資料輸出節點DATA1。電晶體216具有其連接至訊號STB的閘極。節點SEN經由電容器215連接至接收時脈訊號PCLK的節點。
電晶體220及電晶體221提供用於第一資料輸出節點DATA1與第一層級緩衝器鎖存器202的連接的電路，以鎖存節點DATA1上的資料或將資料自鎖存器202提供至節點DATA1。電晶體220及電晶體221由訊號L1及訊號L1B控制，訊號L1及訊號L1B控制鎖存器與節點DATA1的連接的時序。
電晶體222及電晶體223提供用於第二資料輸出節點DATA2與第二層級緩衝器鎖存器203的連接的電路，以鎖存節點DATA2上的資料或將資料自鎖存器203提供至節點DATA2。電晶體222及電晶體223由訊號L2及訊號L2B控制，訊號L2及訊號L2B控制鎖存器與節點DATA2的連接的時序。
在操作中，所選記憶體單元上的資料經由位元線200自記憶體陣列轉移至感測電路201，所述感測電路產生用於第一資料輸出節點DATA1上的記憶體單元的資料值。基本上，節點SEN回應於控制訊號PS及控制訊號P1而進行預充電。存取所選記憶體單元，且操作電晶體210及電晶體212以將位元線202連接至節點SEN。接著藉由控制電晶體212將節點SEN與位元線分隔，且所述節點保持表示感測資料值的電壓。接著例如將訊號PLCK降至接地，且操作STB訊號以打開電晶體216。電晶體214基於電容器215上的電壓而打開或保持關閉，進而在第一資料輸出節點DATA1處產生電壓。
操作時序訊號L1及時序訊號L1B以使得在第一資料輸出節點DATA1上的資料經鎖存在第一層級緩衝器鎖存器202中，從而完成將資料值自記憶體陣列轉移至第一層級緩衝器鎖存器202。
對於連續讀取，電晶體204與時序訊號L1、時序訊號L1B、時序訊號L2以及時序訊號L2B協作操作，以將資料值自第一層級緩衝器鎖存器202轉移至第二層級緩衝器鎖存器203，且在管線方式中，可開始使用感測電路201感測下一資料值。
在下一管線級中，控制訊號L2及控制訊號L2B與訊號DB協作操作，且所述控制訊號經由線DBUS 206將第二層級緩衝器鎖存器203中的資料值提供至資料匯流排，以例如儲存在第三層級緩衝器中。
用於類似於圖2的多層頁緩衝器中的電路模組中的電晶體的控制及時序的各種訊號由在控制邏輯110及命令解碼器108中的時序及控制電路提供，所述命令解碼器可包括在解碼讀取命令上調用的狀態機，所述讀取命令包含連續頁面讀取命令。
在圖2中所繪示的實施例中，有兩個層級的緩衝器鎖存器支援單個位元每單元操作。在其他實施例中，可使用各電路模組中的多個第一層級緩衝器鎖存器及多個第二層級緩衝器鎖存器來支援多位元每單元操作。
圖3為說明記憶體陣列及資料路徑電路的方塊圖，所述資料路徑電路包含可操作用於如本文所描述的具有三層級緩衝（第一層級緩衝器鎖存器/第二層級緩衝器鎖存器/緩衝器3_BUF_A、緩衝器3_BUF_B）的依序頁面連續讀取及非依序頁面連續讀取的ECC電路。此為可例如在圖1的積體電路記憶體裝置100中採用的電路組織的實例。第三緩衝器層級可使用如上文結合圖1所論述的SRAM及快取記憶體技術來實施。
在圖3中，諸如NAND快閃記憶體陣列的記憶體陣列300耦接至頁緩衝器301。在單個讀取操作期間，資料可自記憶體陣列300並行移動至頁緩衝器301中的第一層級緩衝器鎖存器。頁緩衝器301包含第二層級緩衝器鎖存器，所述第二層級緩衝器鎖存器包含第一集合2_BUF_A（302）及第二集合2_BUF_B（303）。
第一集合2_BUF_A 302藉由資料匯流排304耦接至第三層級緩衝器，即緩衝器3_BUF_A（311），所述資料匯流排可具有與第一集合2_BUF_B相同的寬度（即，頁面的二分之一），從而能夠在單個週期中將資料自緩衝器2_BUF_A轉移至緩衝器3_BUF_A。同樣，第二層級緩衝器鎖存器的集合2_BUF_B藉由資料匯流排305耦接至緩衝器3_BUF_B（312），所述資料匯流排可具有與2_BUF_B相同的寬度（即，頁面的二分之一），從而能夠在一個週期中將資料自第二層級緩衝器鎖存器2_BUF_B的第二部分轉移至緩衝器3_BUF_B。在一些實施例中，第二層級緩衝器鎖存器可經組態於具有與第一層級緩衝器鎖存器相同的寬度的單個集合中，且可包含單個緩衝器結構，而非在第三緩衝器層級的側面上具有分離存取線的結構，如此處所說明。
如所說明，資料路徑電路包含連接至緩衝器3_BUF_A的匯流排320及連接至緩衝器3_BUF_B的匯流排321。匯流排320連接至多工器314且連接至多工器315。同樣，匯流排321連接至多工器314且連接至多工器315。多工器314的輸出由線316連接至ECC電路318。多工器315的輸出端由線317連接至I/O介面319，所述I/O介面向埠325上的定址頁面提供輸出資料。資料可藉由諸如位元組或字元的可定址單元在匯流排320及匯流排321上移動，所述可定址單元可由匯流排320、匯流排321支援，以供ECC電路318使用且以供介面319在I/O埠325上的輸出。ECC電路318可包含第一ECC函數電路及第二ECC函數電路，所述第二ECC函數電路可使用緩衝器2_BUF_A/緩衝器2_BUF_B、緩衝器3_BUF_A/緩衝器3_BUF_B結構替代地採用。在一些實施例中，匯流排320及匯流排321可耦接至頁緩衝器及第三緩衝器層級兩者的輸出端。
在類似於圖3的三層級緩衝系統中，可執行類似於圖4中所繪示的三級非依序頁面連續讀取操作，從而例如能夠在I/O介面上使用較高速輸出時脈。
圖4說明用於三層級緩衝系統的非依序頁面連續讀取操作。圖4包含兩個層級。上部層級說明用於非依序頁面連續讀取的一系列命令。較低層級表示在非依序頁面連續讀取的執行期間的頁緩衝器的第一層級緩衝器鎖存器的操作。
在圖4的實例中，藉由在I/O介面處接收間隔400中的第一命令啟動非依序連續讀取。第一命令C1表示連續讀取，且提供頁面X的起始位址。回應於命令C1的解碼，陣列在間隔401期間操作以讀取頁面X，且頁面X資料在間隔402期間在第一層級緩衝器鎖存器中變得可獲得。在讀取延遲tR之後，在此期間頁面X資料自記憶體陣列加載於第一層級緩衝器鎖存器中，在間隔403期間使用I/O介面接收串流內命令C2。在此實例中，下一頁面位址攜載有指示頁面X+1的串流內命令C2。前述頁面為初始頁面，即頁面X。在間隔403期間接收串流內命令C2之後，操作記憶體以將頁面X+1的資料加載至間隔405中的第一層級緩衝器鎖存器。同時，頁面X的資料經由資料路徑電路（例如第二層級緩衝器鎖存器、緩衝器3_BUF_A、緩衝器3_BUF_B）移動。在第二延遲tR2使資料經由三層級資料路徑電路移動之後，使用I/O電路在間隔404中接收第二串流內命令C3（快取記憶體讀取）。第二串流內命令C3攜載非依序連續頁面操作中的下一頁面位址，所述下一頁面位址在此實例中為頁面X+2且與前述頁面依序。同時，頁面X+1的資料在間隔405中移動至頁緩衝器的第一層級緩衝器鎖存器中。在第二串流內命令C3之後，執行快取記憶體讀取操作，從而在間隔406中提供I/O介面上的頁面X的資料。在間隔406結尾處，在間隔408中在I/O介面上接收下一串流內命令C3（快取記憶體讀取），所述下一串流內命令包含下一位址（頁面Y）且輸出頁面X+1的資料，所述資料用在當前命令之前接收兩個命令的命令來進行定址。
在此實例中，在間隔408的快取記憶體讀取串流內命令中攜載的下一位址為非依序頁面Y。而頁面X+1的資料在介面上輸出，下一頁面X+2的資料在間隔407中加載至頁緩衝器的第一層級緩衝器鎖存器且開始穿過資料路徑電路。頁面Y的資料在間隔409期間加載至第一層級緩衝器鎖存器中。因此，下一命令C3可攜載頁面Y+1的位址，且頁面Y+1的資料可在間隔411期間加載至第一層級緩衝器鎖存器中。
如圖4中所說明，為輸出下一頁面，包含下一頁面位址（例如頁面Y+1）的下一串流內命令（快取記憶體讀取）經連續提供有在頁面（例如頁面X+1）串流中的前述頁面的I/O介面上的輸出。在此實例中，前述頁面具有包含於多個串流內命令中的前述串流內命令中的頁面位址，所述前述串流內命令藉由一系列命令中的兩個命令先於包含非依序位址的所述串流內命令。
此程序持續直至在間隔410中接收到第一終端命令C4為止，在快取記憶體讀取攜載頁面Y+1位址的串流內命令之後在此實例中終止。終端串流內命令C4無需攜載下一位址。在間隔410的時間中，輸出頁面Y，而頁面Y+1保持於資料路徑電路中。在此實例中，在間隔412中提供第二終端串流內命令C4以自緩衝器電路讀取頁面Y+1的資料。
圖4為用於利用具有類似於圖3的三個緩衝器層級的資料路徑電路的非依序頁面連續讀取的又一實施例的管線資料流，其中可使用三個命令層級提高輸送量。在圖式中，水平軸表示時間，每一豎直層級對應於如下的特定資料移動： 0-1：主機發出且控制器接收用於第一頁面的第一頁面讀取命令C1。 0-2：主機發出且控制器接收具有用於第二頁面的位址的串流內連續頁面讀取命令C2 0-3：主機發出且控制器接收具有包含下一後續頁面位址的頁面位址的串流內連續頁面讀取命令C3。 1：將頁資料及ECC自記憶體陣列移動至頁緩衝器中的第一層級緩衝器鎖存器（各一半）。 2：將頁面資料自第一層級緩衝器鎖存器移動至頁緩衝器中的第二層級緩衝器鎖存器BUF_2_A及緩衝器BUF_2_B。 3-1：將資料自第二層級緩衝器鎖存器BUF_2_A中的頁面的第一半移動至緩衝器BUF_3_A。 3-2：將資料自第二層級緩衝器鎖存器BUF_2_B中的頁面的第二半移動至緩衝器BUF_3_B。 4-1：在緩衝器BUF_3_A中應用用於誤差偵測及校正的ECC邏輯。 4-2：在緩衝器BUF_3_B中應用用於誤差偵測及校正的ECC邏輯。 5-1：在I/O介面中將資料自緩衝器BUF_3_A移動至資料路徑。 5-2：在I/O介面中將資料自緩衝器BUF_3_B移動至資料路徑。
在此管線流中，實施為使用狀態機且支援用於裝置的控制器中的邏輯，接收攜載位址X的第一讀取命令C1 400，且接著在延遲tR之後，接收攜載位址X+1的第二連續讀取命令C2 402。以此方式，並未存取用於頁面X + 1的陣列直至接收且解碼命令C2 402。其後，主機等待延遲tR2，且發出用於串流的攜載下一位址的第三連續讀取命令C3 403。命令C3可利用命令之間的間隔tread1由主機在時間404、時間405以及時間406處再次發出，即使對於非依序位址，並獲得用於串流的下一位址直至終止。
圖5說明類似於圖4的實施例的用於三層級緩衝系統的非依序頁面連續讀取操作的實施例的資料流。圖5包含兩個層級。上部層級說明用於非依序頁面連續讀取的一系列命令。較低層級表示頁緩衝器的第一層級緩衝器鎖存器在非依序頁面連續讀取的執行期間的操作。
在圖5的實例中，非依序連續讀取藉由在I/O介面處在間隔500中接收第一命令而啟動。第一命令C1啟動連續讀取，且提供頁面X的起始位址。回應於命令C1的解碼，操作陣列以在間隔501期間讀取頁面X，且頁面X資料在間隔502期間在第一層級緩衝器鎖存器中變得可獲得。在讀取延遲tR之後，在此期間頁面X的資料自記憶體陣列加載至頁緩衝器中的第一層級緩衝器鎖存器中，在間隔503期間使用I/O介面接收串流內命令C2。在此實例中，在存取用於序列中的下一頁面的陣列之前，下一頁面位址攜載有指示頁面X+1的串流內命令C2。在間隔503期間接收串流內命令C2之後，操作記憶體以在間隔505中將頁面X+1的資料加載至第一層級緩衝器鎖存器中。同時，頁面X的資料經由資料路徑電路（例如緩衝器BUF_2_A、緩衝器BUF_2_B、緩衝器BUF_3_A、緩衝器BUF_3_B）移動。在第二延遲tR2使資料經由三層級資料路徑電路移動之後，在間隔504中使用I/O電路接收第二串流內命令C3（快取記憶體讀取）。第二串流內命令C3攜載在連續頁面操作中的下一頁面位址，所述下一頁面位址在此實例中為頁面X+2且與前述頁面依序。同時，頁面X+1的資料在間隔505中移動至第一層級緩衝器鎖存器中。在第二串流內命令C3之後，執行快取記憶體讀取操作，從而在間隔506中提供I/O介面上的頁面X的資料。在間隔506的結尾，在存取用於序列中的下一頁面的陣列之前，在間隔508中在I/O介面上接收下一串流內命令C3（快取記憶體讀取），所述下一串流內命令包含下一位址（頁面Y），且開始輸出頁面X+1的資料，所述頁面X+1的資料用在當前命令之前在間隔503處接收兩個命令的命令來定址。
在此實例中，在間隔508的快取記憶體讀取串流內命令中攜載的下一位址為非依序頁面Y。在介面上輸出頁面X+1的資料時，下一頁面X+2的資料在間隔507中加載至第一層級緩衝器鎖存器中且開始穿過資料路徑電路。頁面Y的資料在間隔509期間加載至第一層級緩衝器鎖存器中。因此，下一命令C3可攜載頁面Y+1的位址，且頁面Y+1的資料可在間隔511期間加載至第一層級緩衝器鎖存器中。
如圖5中所說明，在頁面輸出之間，包含下一頁面位址（例如頁面Y+1）的下一串流內命令C3（快取記憶體讀取）經連續提供有在頁面（例如頁面X+1）串流中的前述頁面（藉由兩個頁面）的I/O介面上的輸出。在此實例中，前述頁面具有包含於多個串流內命令中的前述串流內命令中的頁面位址，所述前述串流內命令藉由一系列命令中的兩個命令先於包含非依序位址的串流內命令。
繼續此程序直至接收到第一終端命令（未繪示）。
圖6為說明記憶體陣列及資料路徑電路的方塊圖，所述資料路徑電路包含可操作用於快速連續讀取操作的ECC電路，所述快速連續讀取操作包含具有三層級緩衝（第一層級緩衝器鎖存器/第二層級緩衝器鎖存器2_BUF_A、緩衝器2_BUF_B/緩衝器3_BUF_A、緩衝器3_BUF_B）的依序讀取及非依序讀取。此為可例如在圖1的積體電路記憶體裝置100中採用的電路組織的另一實例。第三緩衝器層級可使用如上文結合圖1所論述的SRAM及快取記憶體技術來實施。
在圖6中，諸如NAND快閃記憶體陣列的記憶體陣列600耦接至頁緩衝器601。在單個讀取操作期間，資料可自記憶體陣列600並行移動至頁緩衝器601中的第一層級緩衝器鎖存器。資料可在單個並行操作中或在資料轉移的其他組合中自頁緩衝器601的第一層級緩衝器鎖存器移動至第二層級緩衝器鎖存器。第二層級緩衝器鎖存器在此實例中具有第一部分及第二部分，所述第一部分及第二部分包含第二層級緩衝器鎖存器2_BUF_A（606）的第一集合及第二層級緩衝器鎖存器2_BUF_B（607）的第二集合。
第二層級緩衝器鎖存器的第一集合及第二集合耦接至在此實例中包含兩個部分的第三層級緩衝器、緩衝器3_BUF_A、緩衝器3_BUF_B。在此實例中，由資料路徑608連接緩衝器3_BUF_A（611），所述資料路徑608可具有與第二層級緩衝器鎖存器的第一集合相同的寬度（例如，頁面加ECC的一半），使得在單個週期中資料自緩衝器2_BUF_A轉移至緩衝器3_BUF_A。同樣地，第二層級緩衝器鎖存器2_BUF_B的第二集合由資料路徑609耦接至緩衝器3_BUF_B（612），所述資料路徑609可具有相同寬度（例如，頁面加ECC的一半），使得在一個週期中能夠將資料自緩衝器2_BUF_B轉移至緩衝器3_BUF_B。此外，第三緩衝器層級的實施例可包含大於兩個部分。
如所說明，資料路徑電路包含連接至緩衝器3_BUF_A的匯流排620及連接至緩衝器3_BUF_B的匯流排621。匯流排620連接至多工器614且連接至多工器615。同樣，匯流排621連接至多工器614且連接至多工器615。資料可藉由諸如位元組或字元的匯流排寬度Z可定址單元而在匯流排620及匯流排621上移動，所述可定址單元可由匯流排620、匯流排621支援，以供ECC電路618及ECC電路630使用，以供在I/O埠625上由介面619輸出。
多工器614的輸出端由線616連接至包含電路618的ECC電路，所述電路618用於諸如伴隨式（syndrome）計算及密鑰計算的第一ECC函數ECC1及用於諸如陳氏尋根法的第二ECC函數ECC2。
緩衝器資料匯流排系統在此實例中含有具有匯流排寬度Z的匯流排系統，所述緩衝器資料匯流排系統可操作以將所述ECC電路連接至第三緩衝器層級的第一部分及第二部分中的每一者以執行第一ECC函數，且可操作以將用於第二ECC函數的第三緩衝器層級（經由組合邏輯）的第一部分及第二部分中的每一者連接至的輸入輸出介面。第一ECC函數包含在第三緩衝器層級的第一部分及第二部分中的所選一者中依序對資料上具有寬度Z的資料進行操作，且第二ECC函數包含修改自第三緩衝器層級的第一部分及第二部分中的所選一者傳輸至所說明實例中的輸入輸出介面的具有寬度Z的資料。
多工器615的輸出端由線629連接至組合邏輯631，所述組合邏輯具有由線632連接至I/O介面619的輸出端。組合邏輯631的第二輸入包含來自電路630中的第二ECC函數ECC2的誤差校正資料。組合邏輯可包括邏輯閘，所述邏輯閘將匯流排621上的資料與誤差校正資料組合以提供線632上的誤差經校正資料。
圖7為說明記憶體陣列及資料路徑電路的方塊圖，所述資料路徑電路包含可操作用於快速連續讀取操作的ECC電路，所述快速連續讀取操作包含具有三層級緩衝（第一層級緩衝器鎖存器/第二層級緩衝器鎖存器2_BUF_A、緩衝器2_BUF_B/緩衝器3_BUF_A、緩衝器3_BUF_B）的依序讀取及非依序讀取。此為可例如在圖1的積體電路記憶體裝置100中採用的電路組織的另一實例，所述實例具有用於提供對第二層級緩衝器鎖存器的存取的替代配置，所述替代配置可靈活性使用除本文所描述的拆分（split）ECC設定之外的許多設定。第三緩衝器層級可使用如上文結合圖1所論述的SRAM及快取記憶體技術來實施。
在圖7中，諸如NAND快閃記憶體陣列的記憶體陣列700耦接至頁緩衝器701。在單個讀取操作期間，資料可自記憶體陣列700並行移動至頁緩衝器701中的第一層級緩衝器鎖存器。資料可在單個並列操作中或在資料轉移的其他組合中自頁緩衝器701的第一層級緩衝器鎖存器移動至第二層級緩衝器鎖存器。第二層級緩衝器鎖存器在此實例中具有第一部分及第二部分，所述第一部分及第二部分包含第二層級緩衝器鎖存器2_BUF_A（706）的第一集合及第二層級緩衝器鎖存器2_BUF_B（707）的第二集合。
在圖10中所繪示的實施例中，第二層級緩衝器鎖存器2_BUF_A/緩衝器2_BUF_B 706、緩衝器2_BUF_B 707的第一集合及第二集合連接至多工器801，所述多工器801的輸出端由線802連接至第一ECC函數電路803。此外，第三層級緩衝器3_BUF_A/緩衝器3_BUF_B的第一部分711及第二部分712分別藉由線810及線811連接至多工器815，所述多工器的輸出在線816上提供至組合邏輯820，所述組合邏輯的輸出端由線821連接至介面719。
ECC電路包含第一ECC函數電路803及第二ECC函數電路804。第一ECC函數電路803可在裝置上的控制器中的狀態機或其他控制邏輯的控制下使用第二層級緩衝器鎖存器2_BUF_A/緩衝器2_BUF_B替代地採用以產生校正資料。第二ECC函數電路804耦接至組合邏輯820以提供自第三層級緩衝器的對應部分傳輸至介面的用於與相應頁面組合的校正資料。使用類似於如圖7的結構，可針對操作的第一部分使用第二層級緩衝器且針對操作的最終部分使用第三層級緩衝器來拆分ECC操作。
儘管參考上文詳述的較佳實施例及實例揭露本發明，但應理解，這些實例意欲為說明性而非限制性意義。預期在所屬技術領域中具有通常知識者將容易地想到在本發明的精神及申請專利範圍的範疇內的各種修改及組合。
100：積體電路記憶體裝置 105、319、619、719：I/O介面 108：命令解碼器 110：邏輯控制 120：偏壓配置供應電壓 130、175、176、184、185、191、320、321、620、621：匯流排 140：解碼器 145：字元線 160、300、600、700：記憶體陣列 165：位元線 171、301、601、701：頁緩衝器 172、202：第一層級緩衝器鎖存器及第二層級緩衝器鎖存器 181：緩衝器3_BUF_A 182：緩衝器3_BUF_B 190：誤差檢查及校正ECC電路 195、325、625：輸入輸出埠（埠） 200：位元線 201：感測電路 203：第二層級緩衝器鎖存器 204、205、210、211、212、213、214、216、217、220、220、221、222、223、231、232、233、234：電晶體 206：連接DBUS 215：電容器 302：第一集合2_BUF_A 303：第二集合2_BUF_B 304:資料匯流排 314、315、614、615、801、815：多工器 316、317、616、629、632、802、810、811、816、821：線 318、618、630：ECC電路 400、401、402、403、404、405、406、408、409、410、411、412、500、501、502、503、504、505、506、507、508、509、511：間隔 606、706：第二層級緩衝器鎖存器2_BUF_A 607、707：第二層級緩衝器鎖存器2_BUF_B 608、609：路徑資料 611：緩衝器3_BUF_A 612：緩衝器3_BUF_B 631、820：組合邏輯 711：第一部分 712：第二部分 803：第一ECC函數電路 804：第二ECC函數電路 1DLB、2DLB：資料值 B2、B3、L1、L1B、L2、L2B、STB：訊號 BLC：時序及控制訊號 C1、C2、DB、SW：時序訊號 C4：終端串流內命令 COM、SEN：節點 CS#：晶片啟用/晶片選擇訊號 DATA1：第一資料輸出節點 ECC1：第一ECC函數 ECC2：第二ECC函數 L1、L1B、L2、L2B：時序訊號 P1、PS：控制訊號 PCLK：時脈訊號 SCLK：串行時脈訊號 SI：串行輸入資料/位址訊號 SO：串行輸出資料訊號 tR：讀取延遲 tR2：延遲 VDDI、VPW：偏壓電壓 X：頁面寬度 Y：緩衝器寬度 Z：匯流排寬度
圖1為如本文中所描述的支援非依序連續頁面讀取的積體電路記憶體裝置的簡化方塊圖。 圖2為具有可在讀取期間以管線方式操作的多個層級的緩衝器鎖存器的頁緩衝器的電路圖。 圖3為繪示用於利用ECC來支援如本文所描述的快速連續讀取及非依序頁面連續讀取的裝置的三層級緩衝的方塊圖。 圖4為用於利用三層級緩衝進行如本文中所描述的非依序頁面連續讀取的一個實施例的管線資料流圖。 圖5為用於如本文中所描述的非依序頁面連續讀取的命令序列的圖式。 圖6為繪示用於利用經劃分ECC函數來支援快速頁面連續讀取操作的裝置的三層級緩衝的方塊圖。 圖7為繪示用於利用經劃分ECC函數來支援快速頁面連續讀取操作的裝置的三層級緩衝的方塊圖。
100：積體電路記憶體裝置 105：I/O介面 108：命令解碼器 110：邏輯控制 120：偏壓配置供應電壓 130、175、176、184、185、191：匯流排 140：解碼器 145：字元線 160：記憶體陣列 165：位元線 171：頁緩衝器 172：第一層級緩衝器鎖存器及第二層級緩衝器鎖存器 181：緩衝器3_BUF_A 182：緩衝器3_BUF_B 190：誤差檢查及校正ECC電路（ECC電路） 195：輸入輸出埠

Claims (10)

  1. 一種記憶體裝置，包括：記憶體陣列，包含多個位元線；頁緩衝器，包含經組態以用於連接所述多個位元線的多個電路模組；輸入輸出介面；以及資料路徑電路，連接於所述頁緩衝器與所述輸入輸出介面之間；其中所述多個電路模組中的電路模組包括感測電路，經組態以連接至所述多個位元線中的位元線，且具有第一資料輸出節點；第一層級緩衝器鎖存器，經由電路連接以鎖存來自所述第一層級緩衝器鎖存器中的所述第一資料輸出節點的資料，且回應於控制第一鎖存時序的訊號而將資料自所述第一層級鎖存器輸出至所述第一資料輸出節點；資料轉移開關，回應於控制轉移時序的訊號而連接於所述第一資料輸出節點與第二資料輸出節點之間；第二層級緩衝器鎖存器，經由電路連接以鎖存來自所述第二層級緩衝器鎖存器中的所述第二資料輸出節點的資料，且回應於控制第二鎖存時序的訊號而將資料自所述第二層級緩衝器鎖存器輸出至所述第二資料輸出節點；以及資料輸出開關，連接於所述第二資料輸出節點與頁緩衝器輸出端之間，所述頁緩衝器輸出端能夠操作以將資料自所述第二資料輸出節點轉移至所述資料路徑電路。
  2. 如申請專利範圍第1項所述的記憶體裝置，所述資料路 徑電路包含第三緩衝器層級，且包含連接至所述資料路徑電路的ECC電路，所述資料路徑電路對保持於所述第三緩衝器層級中之頁面執行ECC操作，所述記憶體裝置，包含：控制器，回應於在所述輸入輸出介面處所接收的命令而控制包含連續頁面讀取操作的記憶體操作以在所述輸入輸出介面處輸出頁面串流，所述連續讀取操作包含在頁面讀取間隔中將具有頁面寬度X的資料頁面自所述記憶體陣列轉移至所述頁緩衝器中的所述第一層級緩衝器鎖存器，將所述資料頁面自所述第一層級緩衝器鎖存器轉移至所述頁緩衝器中的所述第二層級緩衝器鎖存器，且將所述資料頁面自所述第二層級緩衝器鎖存器轉移至所述資料路徑電路上的所述輸入輸出介面。
  3. 如申請專利範圍第1項所述的記憶體裝置，所述資料路徑電路包含第三緩衝器層級，且所述記憶體裝置包含：控制器，回應於在所述輸入輸出介面處所接收的命令而控制包含連續頁面讀取操作的記憶體操作以在所述輸入輸出介面處輸出頁面串流，所述連續讀取操作包含在頁面讀取間隔中將具有頁面寬度X的資料頁面自所述記憶體陣列轉移至所述第一層級緩衝器鎖存器，將所述資料頁面自所述第一層級緩衝器鎖存器轉移至所述第二層級緩衝器鎖存器，將所述資料頁面自所述第二層級緩衝器鎖存器轉移至所述第三緩衝器層級，且將所述資料頁面自所述第三層級轉移至具有匯流排寬度Z的資料路徑上的所述輸入輸出介面，其中Z小於X。
  4. 一種記憶體裝置，包括： 記憶體陣列，包含多個位元線；頁緩衝器，耦接至具有頁面寬度X的所述多個位元線，所述頁緩衝器包含多個電路模組、第一層級緩衝器鎖存器及第二層級緩衝器鎖存器以及電路，所述電路將來自資料輸出端的資料自所述電路模組鎖存至所述第一層級緩衝器鎖存器，且將資料自所述第一層級緩衝器鎖存器轉移至所述第二層級緩衝器鎖存器，且自所述第一層級緩衝器鎖存器及所述第二層級緩衝器鎖存器中的所選一者輸出資料；輸入輸出介面，用於具有小於所述頁面寬度X的I/O寬度Z的I/O資料單元；資料路徑電路，連接於所述頁緩衝器與所述輸入輸出介面之間；以及控制器，回應於在所述輸入輸出介面處所接收的命令而控制包含連續頁面讀取操作的記憶體操作以在所述輸入輸出介面處輸出頁面串流，所述連續讀取操作包含在頁面讀取間隔中將具有頁面寬度X的資料頁面自所述記憶體陣列轉移至所述頁緩衝器中的所述第一層級緩衝器鎖存器，將所述資料頁面自所述第一層級緩衝器鎖存器轉移至所述頁緩衝器中的所述第二層級緩衝器鎖存器，且將所述資料頁面自所述第二層級緩衝器鎖存器轉移至所述資料路徑電路上的所述輸入輸出介面。
  5. 如申請專利範圍第4項所述的記憶體裝置，所述資料路徑電路包含第三緩衝器層級，且包含連接至所述資料路徑電路的ECC電路，所述資料路徑電路對保持於所述第三緩衝器層級中的頁面執行ECC操作， 所述第三緩衝器層級包含藉由具有緩衝器寬度Y的第一緩衝器間資料路徑耦接至所述頁緩衝器的第一部分及第二部分，其中對於在一個記憶體週期中藉由具有緩衝器寬度Y的第二緩衝器間資料路徑將頁面及ECC位元的第一部分自所述第二層級緩衝器鎖存器轉移至所述第一部分，Y小於X且大於Z，其中對於將頁面及ECC位元的第二部分自所述第二層級緩衝器鎖存器轉移至所述第三緩衝器層級的所述第二部分，Y小於X且大於Z，緩衝器資料匯流排系統能夠操作以將所述ECC電路連接至用於所述ECC操作的執行的所述第三緩衝器層級的所述第一部分及所述第二部分中的每一者，所述ECC操作包含依次對所述第三緩衝器層級的所述第一部分及所述第二部分中的所選一者中的資料內的寬度為Z的資料進行操作。
  6. 如申請專利範圍第4項所述的記憶體裝置，所述資料路徑電路包含第三緩衝器層級，且包含連接至所述資料路徑電路的ECC電路，所述資料路徑電路對保持於所述第三緩衝器層級中的頁面執行ECC操作，所述ECC電路對保持於所述第三緩衝器層級中的頁面執行第一ECC函數且在資料自所述第三緩衝器層級轉移至所述輸入輸出介面期間執行第二ECC函數；所述第三緩衝器層級包含藉由具有緩衝器寬度Y的第一緩衝器間資料路徑耦接至所述頁緩衝器的第一部分及第二部分，其中對於在一個記憶體週期中藉由具有緩衝器寬度Y的第二緩衝器間資料路徑將頁面及ECC位元的第一部分自所述第二緩衝器層級轉 移至所述第一部分，Y小於X且大於Z，其中對於將頁面及ECC位元的第二部分自所述第二緩衝器層級轉移至所述第三緩衝器層級的所述第二部分，Y小於X且大於Z；以及緩衝器資料匯流排系統能夠操作以將所述ECC電路連接至所述第三緩衝器層級的所述第一部分及所述第二部分中的每一者以執行所述第一ECC函數，且將用於所述第二ECC函數的所述第三緩衝器層級(經由組合邏輯)的所述第一部分及所述第二部分中的每一者連接至所述輸入輸出介面，所述匯流排系統具有所述匯流排寬度Z。
  7. 如申請專利範圍第4項所述的記憶體裝置，其中：所述控制器回應於第一命令而啟動連續頁面讀取操作，將在所述串流中的第一定址頁面自所述記憶體陣列轉移至所述第一層級緩衝器鎖存器，接著將所述第一定址頁面自所述第一層級緩衝器鎖存器移動至所述第二層級緩衝器鎖存器，且經由所述資料路徑電路將所述第一定址頁面自所述第二層級緩衝器鎖存器移動至所述輸入輸出介面；以及所述控制器在包含下一頁面位址的讀取延遲之後回應於第一串流內命令而將下一定址頁面自記憶體陣列轉移至所述第一層級緩衝器鎖存器，且將所述第一定址頁面輸出至所述輸入輸出介面。
  8. 如申請專利範圍第4項所述的記憶體裝置，其中：所述控制器回應於第一命令而啟動連續頁面讀取操作，將所述串流中的第一定址頁面自所述記憶體陣列轉移至所述第一層級緩衝器鎖存器，接著將所述第一定址頁面自所述第一層級緩衝器鎖存器移動至所述第二層級緩衝器鎖存器，且經由所述資料路徑 電路將所述第一定址頁面自所述第二層級緩衝器鎖存器移動至所述輸入輸出介面；所述控制器在包含下一頁面位址的第一讀取延遲之後回應於第一串流內命令而將所述串流中的下一定址頁面自所述記憶體陣列轉移至所述第一層級緩衝器鎖存器，且經由所述資料路徑電路將所述下一定址頁面自所述第二層級緩衝器鎖存器移動至所述輸入輸出介面；以及所述控制器在包含第二下一頁面位址的第二讀取延遲之後回應於第二串流內命令而將所述第一定址頁面輸出至所述輸入輸出介面。
  9. 一種用於操作記憶體裝置以讀取頁面串流的方法，所述裝置包含具有第一層級鎖存器及第二層級鎖存器的頁緩衝器、第三緩衝器層級以及輸入輸出介面，所述方法包括：在第一階段中，將前述頁面的資料自所述頁緩衝器中的所述第一層級緩衝器鎖存器移動至所述第二層級緩衝器鎖存器，且將當前頁面自記憶體陣列轉移至所述第一層級緩衝器鎖存器；在第二階段中，將所述前述頁面的資料自所述第二層級緩衝器鎖存器移動至所述第三緩衝器層級，且將所述當前頁面自所述第一層級緩衝器鎖存器轉移至所述第二層級緩衝器鎖存器；以及在第三階段中：將來自所述前述頁面的第一部分的資料自所述第三緩衝器層級轉移至所述輸入輸出介面，且接著將來自所述前述頁面的第二部分的資料自所述第三緩衝器層級轉移至所述輸入輸出介面，將所述當前頁面轉移至所述第三緩衝器層級且對所述第三緩衝器層 級中的所述前述頁面的所述第一部分中的資料執行ECC操作，與將所述前述頁面的所述第二部分轉移至所述輸入輸出介面在時間上重疊，且將所述當前頁面的第二部分轉移至所述第三緩衝器層級且對所述第三緩衝器層級中的所述當前頁面的所述第二部分中的資料執行所述ECC操作；以及將所述當前頁面的所述第一部分轉移至所述輸入輸出介面，與對所述第三緩衝器層級中的所述當前頁面的所述第二部分中的資料執行所述ECC操作在時間上重疊，且接著將所述當前頁面的所述第二部分轉移至所述輸入輸出介面。
  10. 如申請專利範圍第9項所述的用於操作記憶體裝置以讀取頁面串流的方法，包含回應於一系列命令，所述系列包含第一命令及多個串流內命令、在完成所述串流中的所述前述頁面的輸出之前接收的所述多個串流內命令中的當前串流內命令，且其中所述第一命令包含位址以啟動連續頁面讀取操作，且所述多個串流內命令中的至少一個串流內命令包含用於所述頁面串流中的所述當前頁面的位址。
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