TW201403605A - 用於讀取nand快閃記憶體的方法和設備 - Google Patents
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Abstract
一種用於NAND記憶體陣列的頁緩衝器具有資料暫存器和快取暫存器,資料暫存器和快取暫存器經適當地組成和操作以在連續頁讀取期間消除輸出資料中的間隙和不連續。快取暫存器可以兩個部分組成,且快取記憶體中的頁資料可交替地從快取記憶體部分輸出。可透過在正輸出一個快取記憶體部分的同時,對另一快取記憶體部分執行ECC計算來從輸出消除ECC延遲。資料暫存器也可以對應於快取記憶體部分的兩個部分組成,使得可在正輸出一個快取記憶體部分的同時,將資料轉移到另一快取記憶體部分。
Description
本發明涉及快閃記憶體(flash memory),且更特定來說涉及用於讀取NAND快閃記憶體的方法和設備。
NAND快閃記憶體由於其顯著的成本優點,已經變得越來越流行。快閃記憶體的成本的一個指標是記憶體單元面積,其中記憶體單元面積通常以F*2來表達。F通常稱為特徵尺寸(feature size),其通常是製程世代。換句話說,對於58 nm製程世代,F是58 nm,且對於46 nm製程世代,F是46 nm。4F*2的NAND快閃記憶體單元尺寸顯著小於其他競爭的技術,例如NOR快閃記憶體,NOR快閃記憶體的單元尺寸在約12F*2到15F*2的範圍中。
快閃記憶體的另一發展良好的部分是串列週邊介面(Serial Peripheral Interface,“SPI”)部分。具有SPI的串列NOR快閃記憶體之所以流行的一個原因是接腳數目較少(例如,用於單個位元SPI的接腳/CS、CLK、DI、DO)。由於具有SPI的串列NOR快閃可裝在例如8接腳封裝等體積小且便宜的封裝中,能夠顯著節省電路板空間。而且,在NOR快閃技術已設計具有SPI的串列NOR快閃產品,以適應需要從隨機位址快速獲取資料的應用。由於單元電流較大,NOR快閃必然會提供快速的隨機讀取速度。相比之下,NAND快閃的初始等待時間較長,因此
NAND快閃更好地適用於循序存取資料的應用,包含(不限於)代碼遮蔽(code shadowing)。NAND快閃的隨機讀取速度很慢,這是由於NAND快閃中固有的極小單元電流,單元電流極小是因為NAND串中串聯連接著多個單元(例如,32個單元)。
隨著NOR快閃技術的升級已減慢,具有SPI的串列NAND快閃產品由於記憶體單元面積優點而推向市場。圖1在單個平面架構中說明NAND記憶體陣列19和相關聯的頁緩衝器10。頁緩衝器10具有兩個暫存器:資料暫存器(data register,“DR”)16和快取暫存器(cache register,“CR”)14。使用快取暫存器14以及資料暫存器16可實現快取儲存操作,其以如下方式增加讀取流通量(thru-put)。
在發出頁讀取(page read,“PR”)命令時,頁0資料通常在約20 μs內從繪示為頁18的規定頁轉移到資料暫存器16。雖然可用連續的PR命令從記憶體讀取順序頁,但每一頁讀取帶來20 μs延遲。這些連續的20 μs延遲可透過使用頁讀取快取模式(page read cache mode,“PRCM”)命令來掩蔽。在PR命令之後發出PRCM命令時,資料暫存器16中的頁0資料通常在最多3 μs的時間中極快地轉移到快取暫存器14,頁0資料從快取暫存器14被讀出到資料匯流排11。PRCM命令的發出還開始頁1資料從下一順序頁(未繪示)到資料暫存器16的轉移,與頁0資料從快取暫存器14的輸出同時進行。在已從快取暫
存器14讀出頁0資料之後,可發出另一PRCM命令。此第二PRCM命令通常在最多3 μs的時間中將頁1資料從資料暫存器16轉移到快取暫存器14,頁1資料從快取暫存器14被讀出到資料匯流排11上。第二PRCM命令還將頁2資料從下一順序頁(未繪示)轉移到資料暫存器16,與頁1資料從快取暫存器14的輸出同時進行。以此方式,透過發出多個PRCM命令來讀出順序頁。雖然在從連續頁的資料讀取之間存在高達3 μs的間隙,但透過快取記憶體讀取操作仍大大改善流通量。
然而,快取記憶體讀取操作與錯誤校正碼(Error Correction Code,“ECC”)的晶片內(on-chip)實現相互衝突。ECC通常在NAND快閃中使用,因為NAND快閃的固有循環(耐久性)不如NOR快閃那樣好。ECC可在晶片內執行或由主機控制器在外部執行。主機控制器的外部ECC對於掩蔽NAND快閃中的隨機單個(或少數)位元錯誤來說相當有效。可校正的位元的數目取決於主機控制器使用的ECC演算法(例如,漢明(Hamming)、BCH、裏德-所羅門(Reed-Solomon)或另一適當ECC演算法)的選擇。然而,主機控制器提供的外部ECC是對主機的負擔。一些新近的NAND快閃裝置在NAND快閃晶片自身上包含ECC,本文稱為“晶片內ECC(on-chip ECC)”。晶片內ECC執行ECC計算,並提供對錯誤位元的校正。然而,在NAND快閃記憶體的使用快取暫存器用於ECC計算的那些實施方案中,從快取暫存器讀出頁資料無法在
ECC計算的處理中的同時完成。雖然可使用標準PR命令讀取此些ECC NAND快閃記憶體裝置,但帶來了較長的等待,包含用以將頁資料轉移到頁緩衝器的時間和用以執行ECC的時間。雖然ECC計算時間取決於演算法和實施方案而變化,但20 μs的計算時間很常見。在此情況下,即使對於順序頁,每個PR命令都帶來在可讀出頁資料之前的約40 μs的等待時間,具體來說,20 μs用於到頁緩衝器的頁資料轉移且20 μs用於ECC計算。此延遲是由於晶片內ECC所致的讀取流通量的顯著損失。
本發明的一個實施例是一種用於將多個資料頁從NAND記憶體陣列透過與所述NAND記憶體陣列相關聯的資料暫存器和快取暫存器輸出到資料匯流排的方法,其包括:將NAND記憶體陣列資料儲存在所述資料暫存器中,所述資料暫存器是以多個部分組成,且所述快取暫存器是以對應於所述資料暫存器的所述部分的多個部分組成;連續地且交替地從所述快取暫存器部分輸出資料;在從所述快取暫存器部分中的第一者輸出資料的同時,將資料從所述資料暫存器的對應部分提供到所述快取暫存器部分中除所述第一者外的一部分且對所述資料執行ECC計算;以及在從所述快取暫存器部分中的第二者輸出資料的同時,將資料從所述資料暫存器的對應部分提供到所述快取暫存器部分中除所述第二者外的一部分且對所述資料執
行ECC計算。
本發明的另一實施例是一種用於將從NAND記憶體陣列輸出的連續資料透過頁緩衝器輸出到資料匯流排的方法,所述頁緩衝器具有資料暫存器和快取暫存器,所述方法包括:將NAND記憶體陣列資料儲存在所述資料暫存器中;將第一資料部分從所述資料暫存器的第一部分轉移到所述快取暫存器的第一部分;對所述快取暫存器的第一部分中的資料執行第一ECC計算;將資料從所述快取暫存器的第一部分輸出到所述資料匯流排;將第二資料部分從所述資料暫存器的第二部分轉移到所述快取暫存器的第二部分;對所述快取暫存器的第二部分中的資料執行第二ECC計算;將資料從所述快取暫存器的第二部分輸出到所述資料匯流排。所述快取暫存器的第一部分輸出步驟和所述第二快取暫存器的第二部分輸出步驟是連續地且交替地執行;所述第一ECC計算執行步驟是在所述快取暫存器的第二部分輸出步驟期間執行;且所述第二ECC計算執行步驟是在所述快取暫存器的第一部分輸出步驟期間執行。
本發明的另一實施例是一種快閃記憶體,其包括:NAND快閃記憶體陣列,其具有字元線和位元線;列解碼器,其耦合到所述NAND快閃記憶體陣列;資料暫存器,其耦合到所述NAND快閃記憶體陣列;快取暫存器,其耦合到所述資料暫存器;ECC電路,其耦合到所述快取暫存器;行解碼器,其耦合到所述快取暫存器;以及控制電路,其耦合到所述列解碼器、所述行解碼器、所述資料暫存器、
所述快取暫存器以及所述ECC電路。所述快取暫存器以多個部分組成,且所述資料暫存器以分別對應於所述快取暫存器部分的多個部分組成。所述邏輯電路包括用於執行以下功能的邏輯和記憶體元件:將資料從所述NAND快閃記憶體陣列讀取到所述資料暫存器;交替地將資料從所述資料暫存器部分轉移到相應快取暫存器部分;以所述ECC電路對所述快取暫存器部分中的資料交替地執行錯誤校正,以在所述快取暫存器部分中提供經ECC處理的資料;以及連續地且交替地將所述經ECC處理的資料從所述快取暫存器部分輸出到所述控制電路;其中針對所述快取暫存器部分中的特定一部分的所述資料轉移功能和所述經ECC處理的資料輸出功能的執行適用於在不同時間執行;且其中針對所述快取暫存器部分中的特定一部分的所述錯誤校正執行功能和所述經ECC處理的資料輸出功能的執行適用於在不同時間執行。
本發明的另一實施例是一種NAND快閃記憶體,其包括:NAND快閃記憶體陣列;列解碼器,其耦合到所述NAND快閃記憶體陣列;一頁資料暫存器,其耦合到所述NAND快閃記憶體陣列;傳輸閘的頁;一頁快取暫存器,其透過所述傳輸閘耦合到所述資料暫存器;行解碼器,其耦合到所述快取暫存器;以及控制電路,其耦合到所述列解碼器、所述行解碼器、所述資料暫存器、所述快取暫存器以及所述傳輸閘。所述傳輸閘的第一群組和所述傳輸閘的第二群組可單獨且獨立地控制,而所述傳輸閘的第二群
組不同於所述傳輸閘的第一群組。在一種變化形式中,所述NAND快閃記憶體進一步包括耦合到所述快取暫存器的ECC電路。
用於NAND記憶體陣列的頁緩衝器經適當地組成和操作以在初始頁讀取之後的連續頁讀取期間消除輸出資料中的間隙和不連續。頁緩衝器包含用於接收從NAND記憶體陣列轉移的頁資料的資料暫存器,和用於接收從資料暫存器轉移的頁資料的快取暫存器,所述接收從資料暫存器轉移的頁資料的操作進而會釋放資料暫存器以從NAND記憶體陣列接收後續資料頁,而不會造成從快取暫存器輸出的資料中有任何間隙或不連續。如本文使用,術語“轉移”指資料從源頭處傳輸到目的地,且不涉及在源頭處安置資料,所述資料可保持不受干擾、刪除、刷新、重寫、修改或其他處理。快取暫存器可以兩個或兩個以上部分來組成,且快取暫存器中的頁資料可交替地從快取記憶體部分連續輸出。在兩部分實施方案中,例如可輸出部分A,隨後B,隨後A,隨後B等等。在三部分實施方案中,例如可輸出A,隨後B,隨後C,隨後A,隨後B,隨後C等等。可透過在一個快取記憶體部分正在輸出同時,對另一快取記憶體部分執行ECC計算而從輸出中消除ECC計算延遲。資料暫存器也可以對應於快取記憶體部分的兩個或兩個以上部分來組成。可在資料暫存器部分與快取暫存
器部分之間交替地轉移頁資料,使得在一個頁部分正在輸出同時轉移另一頁資料部分,用此方法從輸出中消除從資料暫存器到快取暫存器的頁資料轉移延遲。以此方式,可透過ECC執行連續頁讀取,且在頁資料的相應部分之間或在頁和區塊上的頁資料之間的輸出中沒有任何間隙或不連續性。
雖然在連續頁讀取期間,NAND記憶體裝置晶片內執行ECC是尤其有利的,輸出中沒有任何間隙或不連續,但其他變化也可為有用的。在此種變化中,不進行晶片內ECC,但保持資料暫存器和快取暫存器分別以兩個或兩個以上部分形式的組成,這樣可在輸出中沒有任何間隙或不連續的情況下執行連續頁讀取。
圖2是包含NAND陣列40和相關聯的頁緩衝器38的NAND記憶體裝置20的示意性功能方塊圖。NAND陣列40包含字元(列(row))線和位元(行(column))線,且任一所需NAND技術均可用於NAND陣列40的記憶體單元。頁緩衝器38包含一頁資料暫存器、一頁快取暫存器,和用於將資料從資料暫存器複製到快取暫存器的一頁傳輸閘。任一適當的鎖存器或記憶體技術均可用於資料暫存器和快取暫存器;鎖存器例如可為背靠背連接反向器(back-to-back connected inverter)。任一適當的選通技術均可用於傳輸閘;傳輸閘例如可為CMOS傳輸閘。可透過例如其中傳輸閘經連線和操作以控制資料傳輸的方式來以任一所需數目的相應部分來組成資料暫存器和快取暫存器。
例如,可透過使用由相應控制線控制的相應傳輸閘群組而以相應部分組成且交替地運算資料暫存器和快取暫存器。頁緩衝器38的資料暫存器和快取暫存器可透過將同一控制信號施加到兩個傳輸閘控制線而以傳統方式操作,或可透過將經適當時序的控制信號施加到傳輸閘控制線來交替地操作。例如,在其中一頁為2K位元組的兩部分實施方案中,半頁(1K)傳輸閘可由一個控制線控制,且另外半頁(1K)傳輸閘可由另一控制線控制,進而以兩個半頁(1K)部分組成資料暫存器和快取暫存器。由於兩個部分的交替操作,頁緩衝器38的兩部分實施方案可稱為“乒乓(ping pong)”緩衝器。舉例說明,此方式將資料暫存器和快取暫存器組成為若干部分,在需要時可使用其他技術。
如圖2中還繪示,NAND記憶體裝置20可包含用以支援記憶體編程、抹除和讀取的各種其他電路,例如列解碼器34、行解碼器36、I/O控制22、狀態暫存器24、命令暫存器26、位址暫存器28、邏輯控制30和高電壓產生器32。雖然NAND記憶體裝置20可以任一所需方式封裝且可具有任一類型的介面,包含傳統的NAND記憶體裝置介面,但舉例說明,邏輯控制30以SPI和QPI協定來實施,包含多IO SPI介面。關於QPI和SPI介面以及與記憶體陣列相關的電路的額外細節可參見2009年7月7日頒與Jigour等人的第7,558,900號美國專利,和2011年1月13日中華民國臺灣新竹市華邦電子股份有限公司的公開案W25Q64DW:“SpiFlash1.8V 64M-Bit Serial Flash Memory
with Dual/Quad SPI& QPI”初步修正案C,以上專利以全文引用方式併入本文。
雖然NAND記憶體裝置20經組成和操作以在單個平面NAND架構中執行連續的讀取操作和晶片內ECC,此架構是用來舉例說明的,且可變化架構形式。雖然本文檔全文中使用2KB頁大小的實例,但可瞭解頁和區塊大小是用來舉例說明的,且在需要時可不同。NAND快閃中的頁指定編程的粒度(例如,2K位元組),且NAND快閃中的區塊指定抹除的粒度(例如,128K位元組)。頁還指定讀取標準NAND快閃中的資料的粒度。而且,不限於字面上所提到的具體大小,因為實際的頁大小可取決於設計因素而變化;例如,所述術語可包含2048位元組主要區域加上額外的64位元組備用區域,其中備用區域用於儲存ECC和其他資訊,例如用戶元資料。同樣,術語1KB可指1024位元組主要區域和32位元組備用區域。雖然為了清楚,本文的描述是基於單個平面架構,但也同樣適用於多平面架構。平面是以並行方式服務I/O請求的最小單位。當使用多個物理平面時,其可共用一個或一個以上字元線,使得記憶體系統可同時服務多個I/O請求。每一平面提供一頁資料且包含一頁大小的對應資料暫存器和一頁大小的對應快取暫存器。本文描述的技術可單獨應用於每一平面,使得每一資料暫存器和快取暫存器以多個部分組成,或可應用於多個平面,使得每一資料暫存器和快取暫存器自身是多頁資料暫存器和快取暫存器的一個部分。
雖然可以不同方式表達連續讀取命令,但所述術語大體上指的是讀完記憶體陣列的整個或所需部分的一類命令。在例如圖2所示的具有SPI的串列NAND快閃裝置20的情況下,裝置20可透過/CS高到低轉變、隨後在適當時脈循環期間發出包含開始位址的連續讀取命令來啟用。在經指派數目的虛擬時脈循環之後,從具有SPI的串列NAND快閃裝置20讀出資料。可跨越頁和區塊邊界讀取資料而沒有任何間隙或不連續,其中位址由晶片內位址計數器(未繪示)自動遞增。
圖2繪示用於SPI介面的控制信號/CS、CLK、DI、DO、/WP、/HOLD。標準SPI快閃介面提供/CS(晶片選擇-反向)、CLK(時脈)、DI(串列資料登錄串列資料輸入)和DO(串列資料輸出)信號,以及任選的信號/WP(寫入保護-反向)和/HOLD(保持-反向)。反向信號的意義僅是極性的反轉,例如/CS低狀態啟用SPI快閃晶片。雖然標準SPI介面中的1位元串列資料匯流排(透過DI的資料輸入登錄和透過DO的資料輸出)提供簡單介面,但其限於實現較高的讀取流通量。因此多位元SPI介面演進以另外支援雙重流量(2位元介面)和/或四重流量(4位元介面)以用於增加讀取流通量。圖2還繪示透過選擇性地重新定義四個接腳的功能而用於雙重流量SPI和四重流量SPI操作的額外資料匯流排信號,即,I/O(0)、I/O(1)、I/O(2)和I/O(3)。在四重流量SPI讀取操作中,可透過I/O(0)用1位元標準SPI介面給出適當的讀取命令,但用於位址
和資料輸出的後續介面是基於四重流量的(即,4位元資料匯流排)。在四重流量SPI的另一版本中,可透過I/O(0)用1位元標準SPI介面給出讀取命令和位址,但用於資料輸出的後續介面是基於四重流量的(即,4位元資料匯流排)。在提供位址與讀出資料之間可使用任選的虛擬時脈循環。與在標準SPI讀取操作中輸出1位元資料相比,四重流量SPI讀取操作可在一時脈循環中輸出4位元資料,且因此四重流量SPI讀取操作可提供四倍高的讀取流通量。雖然本文使用四重流量SPI讀取操作進行解釋,但也同樣適用於其他操作模式,包含(但不限於)標準SPI、雙重流量SPI、四重流量週邊介面(Quad Peripheral Interface,“QPI”)和雙倍轉移速率(Double Transfer Rate,“DTR”)讀取模式。在QPI協定中,完整的介面(命令、位址和資料輸出)是基於4位而完成。在DTR協定中,在下降和上升CLK邊緣上提供輸出資料,而非如同單倍轉移速率(Single Transfer Rate,“STR”)讀取模式操作中那樣僅在下降CLK邊緣上提供輸出資料。
圖3到圖6繪示資料匯流排51和NAND陣列62,以及頁緩衝器50的實施方案。頁緩衝器50包含以兩個部分56和57組成的資料暫存器-0(“DR-0”)和資料暫存器-1(“DR-1”)。頁緩衝器50還包含以兩個部分54和55組成的快取暫存器-0(“CR-0”)和快取暫存器-1(“CR-1”)。因此,頁緩衝器50可視為具有包含CR-0 54和DR-0 56的第一部分,和包含CR-1 55和DR-1 57的第
二部分。在實例中,頁緩衝器可具有4K位元組的容量,其劃分為各自為2K位元組容量的兩個相等部分。由此,DR-0 56、DR-1 57、CR-0 54和CR-1 55中的每一者的儲存容量為1K位元組。DR可用來指完整2K位元組資料暫存器(即,DR-0 56加DR-1 57),且CR可用來指完整2K位元組快取暫存器(CR-0 54加CR-1 55)。可使用不同尺寸的頁緩衝器,且/或在需要的情況下可完成將頁緩衝器劃分為兩個不相等部分。與未經劃分頁緩衝器所需的一組控制信號不同的是,頁緩衝器50的兩個部分可能需要兩組控制信號。此外,邏輯與物理NAND陣列之間的差異並不影響本文的敘述。舉例來說,物理陣列可在一條字元線上具有兩頁(偶數2KB頁和奇數2KB頁),使得字元線可為4KB的NAND位元單元。為了清楚,本文的描述和圖式是基於邏輯NAND陣列。此外,雖然頁緩衝器50經組成為2個部分以支援連續讀取操作,但變化對用戶是顯而易見的。可針對2KB的標準頁大小完成編程操作,且也可針對2KB的標準頁大小完成標準讀取操作,例如,用以在完成頁讀取操作之後從快取記憶體讀取頁資料的命令。由此,頁緩衝器50分為兩個部分主要是用於連續讀取操作,即使這樣也使得其內部劃分對用戶是顯而易見的。
圖3到圖6還繪示錯誤校正電路52(“ECC-0”),其提供對快取暫存器部分54的內容的錯誤校正,和錯誤校正電路53(“ECC-1”),其提供對快取暫存器部分55的內容的錯誤校正。錯誤校正電路52和53可基於任一所需類
型的錯誤校正演算法。
圖7繪示用於以ECC操作頁緩衝器50以實現連續頁讀取操作的流程圖。圖7中所示的各種方塊與圖3到圖6中所示的各種連續操作相關。針對圖3到圖6中所示,舉例說明各種操作指定的持續時間,且取決於各種設計可選擇使用不同的持續時間。
如圖3所示,將連續頁讀取命令中指定的初始頁60(頁-0)從NAND陣列62轉移到DR-0和DR-1,資料暫存器部分56和57(方塊702)。此轉移中涉及的功能塊是用點加上陰影標示。舉例來說,2KB的資料從作為序列的頁-0的頁60轉移到DR-0和DR-1中。舉例來說,轉移可在一個2KB轉移中繼續,但可適當地修改讀取傳輸閘的控制,使得讀取可在進入DR-0和DR-1的1KB每次轉移中完成,其可能是或可能不是同步的。頁讀取操作的時間(即,將頁資料從NAND陣列轉移到資料暫存器的時間)例如為20 μs,但確切時間可取決於例如感測電路、記憶胞類型(單元化記憶胞或多元化記憶胞)和製程世代(例如50 nm或35 nm)等設計因素而變化。
接著如圖4所示,將頁資料的一部分從資料暫存器部分56(DR-0)轉移到快取暫存器部分54(CR-0),且對快取暫存器部分54(CR-0)中的頁資料部分執行ECC計算(方塊704)。從DR-0到CR-0的轉移的時間取決於設計選擇而變化,但通常範圍是從約1 μs到約3 μs。錯誤校正電路52(ECC-0)完成所需的時間取決於ECC演算法的選
擇、內部資料匯流排、晶片內時序振盪器週期以及其他設計因素。舉例來說,錯誤校正電路52可在約12 μs中完成。然而,假定圖4的時間預算是20 μs且DR-0到CR0轉移的時間為2 μs,則錯誤校正電路52和53可經設計以在18 μs或更短時間內完成。
在ECC計算檢測到ECC錯誤的情況下,ECC-0區塊可在ECC計算期間用經校正之資料覆寫到CR-0中的錯誤資料。在一些情況下,ECC計算檢測到的錯誤資訊可在ECC計算期間儲存在ECC-0中,且在ECC計算期間可不用經校正之資料覆寫到CR-0中的錯誤資料。或者,ECC計算檢測到的錯誤資訊可在ECC計算期間儲存在ECC-0中,且在ECC計算期間也可用經校正之資料覆寫到CR-0中的錯誤資料。儲存在ECC-0中的錯誤資訊可包含錯誤資料的位址,和錯誤資料以及預期(正確)資料。各種ECC演算法皆適合使用,包含例如漢明ECC演算法、BCH ECC演算法、裏德-所羅門ECC演算法和其他演算法。雖然為了解釋清楚,圖3到圖6中繪示兩個不同ECC區塊ECC-0和ECC-1用於分別與CR-0和CR-1介接,但可使用單個ECC區塊與CR-0和CR-1兩者介接。使用單個ECC區塊由於裸片尺寸減少而在某些設計中可較為有利。另一方面,如果ECC電路的閘數目較少,例如大約幾百個閘,使得ECC區塊的面積較小(例如,從約0.1 mm2到約0.2 mm2),那麼使用兩個不同ECC區塊(例如,ECC-0和ECC-1)可為適當的設計選擇。
接著如圖5所示,可發生各種基本上同時操作。在一個此類操作(圖7,方塊706)中,發送快取暫存器部分54(CR-0)中的已經經過ECC計算的頁-0資料以透過資料匯流排51輸出。雖然圖5中未繪示從資料匯流排51到輸出埠的路徑,但此些路徑是所屬領域的技術人員眾所周知的。圖3和圖4中所示的操作可視為初始等待時間,因為直到圖4所示的ECC計算已完成為止資料才準備好發送到輸出。但在圖5中CR-0中的資料準備好發送到輸出,因為CR-0中的資料已經完成ECC計算。在例如四重流量SPI連續讀取操作的情況下,在每個時脈循環中可發送4位元資料輸出。4位元資料寬度有時稱為半位元組(nibble)。假定時脈頻率為100 MHz,則可在約20 μs(等式(1))中發送出CR-0資料(1KB),其與圖5的操作假定的20 μs一致。
讀出CR-0(1KB)的時間:1KB×8-位元/B×1-半位元組/4-位元×1/100MHZ=20 μs (1)
雖然每一步驟的20 μs簡化了說明,但根據等式(2),基於104 MHz時脈和1024B的CR-0資料將用以讀出CR-0的更實際時間計算為19.69 μs。然而,20 μs的指數是合理的近似。
讀出CR-0(1024B)的時間:1024B×8-位元/B×1-半位元組/4-位元×1/104MHZ=19.69 μs (2)
雖然從快取暫存器部分54發送出的圖5所示的輸出是在初始等待時間之後的第一輸出,但如透過比較圖5與圖
6可見資料以連續乒乓方式從CR-0和CR-1持續發送出,而在發送出資料的過程中沒有任何間隙或不連續。換句話說,在初始等待時間之後在四重流量SPI連續讀取操作的每個時脈循環中發送出四位元資料,直到當用戶已接收到所需量的資料時用戶停止發出時脈為止。針對每一頁可讀出的資料不僅包含2048位元組的主要頁區域,而且包含64位元組的備用區域。
如圖5進一步繪示,基本上同時操作中的另一者涉及將資料暫存器部分57(DR-1)中的部分頁資料轉移到快取暫存器部分55(CR-1),且對快取暫存器部分55(CR-1)中的部分頁資料執行ECC計算(圖7,方塊708)。從DR-1到CR-1的轉移時間取決於設計選擇而變化,但通常範圍是從約1 μs到約3 μs。錯誤校正電路53(ECC-1)完成所需的時間取決於ECC演算法的選擇、內部資料匯流排、晶片內時序振盪器週期以及其他設計因素。舉例來說,錯誤校正電路52可在約12 μs中完成。然而,假定發送出CR-0資料的時間是20 μs且DR-1到CR-1轉移的時間為2 μs,則錯誤校正電路52和53可經設計以在18 μs或更短時間內完成。
如圖5中進一步繪示,基本上同時操作中的另一者涉及將下一順序2KB資料頁61(頁1)從NAND陣列62轉移到資料暫存器部分56和57(DR-0和DR-1)(圖7,方塊710)。雖然此轉移的大部分與方塊708中所示的操作同時,但其在DR-1到CR-1轉移之後開始。舉例來說,轉移
可在一個2KB轉移中進行,但可適當地修改讀取傳輸閘的控制,使得讀取可在進入DR-0和DR-1的1KB每次轉移中完成,這些轉移可能是同步的,也可能不是同步的。頁讀取操作的時間例如為20 μs,但確切時間可取決於例如感測電路、單元類型和製程世代等設計因素而變化。
雖然圖5繪示各種操作基本同時進行,但並非所有操作都需要同時進行,只要根據本文陳述的教導設定避免輸出資料中的間隙和其他不連續即可。
接著如圖6所示,可發生各種基本上同時操作。在一個此類操作(圖7,方塊712)中,發送快取暫存器部分55(CR-1)中的已經經過ECC計算的頁-0資料以透過資料匯流排51輸出。假定時脈頻率為100 MHz,可在約20 μs中發送出CR-1資料(1KB)。
如圖6中進一步繪示,基本同時操作中的另一者涉及將資料暫存器部分56(DR-0)中的部分頁資料轉移到快取暫存器部分54(CR-0),且對快取暫存器部分54(CR-0)中的部分頁資料執行ECC計算(圖7,方塊714)。這些操作基本上如同圖4相關聯的文字中已描述。
雖然圖6繪示各種操作基本上同時進行以便消除間隙和其他不連續,但如果操作的時序是禁止的且輸出中的一些不連續是可接受的,那麼此些操作無需同時進行。
連續頁讀取操作透過迴路回到方塊706而繼續,且可透過停止時脈來停止。或者,可改變連續頁讀取命令以在預定數目的頁讀取之後或以設計者所需的任一其他方式停
止。
有利的做法是,連續頁讀取命令可為單個命令,其致使讀完NAND記憶體陣列的整個或所需部分,在頁或區塊邊界處沒有間隙或其他不連續。這是透過以“乒乓”方式讀出資料來實現的,即,交替地從CR-0和CR-1讀取。基本上重複圖5和圖6中所示的操作,直到已讀取NAND記憶體陣列的整個或所需部分為止。在初始等待時間之後,將來自CR-0的1KB資料發送到輸出,接著以連續方式將來自CR-1的1KB資料發送到輸出,接著以連續方式將來自CR-0的1KB資料發送到輸出,接著以連續方式將來自CR-1的1KB資料發送到輸出,且以乒乓方式如此進行,直到用戶已接收到所需資料且停止時脈為止。
頁位址由NAND快閃記憶體裝置中的位址計數器自動遞增。圖3和圖4中所示的操作構成初始等待時間,其與所描述的其他時序一致,可為約40 μs。在初始等待時間之後,在四重流量SPI讀取的實例中在每一時脈循環期間發送出4位元資料,直到用戶停止時脈為止。乒乓操作發生在第一頁緩衝器部分與第二頁緩衝器部分之間,其中當正在對第二頁緩衝器部分執行ECC計算的同時,第一頁緩衝器部分將資料發送到輸出,且當正在對第一頁緩衝器部分執行ECC計算的同時,第二頁緩衝器部分將資料發送到輸出。
圖8是透過ECC的連續頁讀取操作的時序波形圖。頁讀取(PR)時間以及用於將資料從第一快取暫存器部分發
送到資料匯流排(CR-0)和用於將資料從第二快取暫存器部分發送到資料匯流排(CR-1)的時間各自為約20 μs。假定ECC計算時間為12 μs,DR到CR轉移時間為2 μs,即使當頁讀取操作需高達26 μs,也可維持連續的讀取操作。透過添加虛線波形來展示頁讀取時間的潛在增加(從20 μs到26 μs)。因此,在ECC計算時間與頁讀取時間之間存在折中機會,即,如果ECC計算需要較多時間,那麼可將頁讀取時間設計為較短,同時如果頁讀取需要較多時間,那麼可將ECC計算時間設計為較短。
如本文使用的“連續讀取”操作不同於涉及發出PRCM命令的典型的“順序讀取”操作。PRCM命令不支援晶片內ECC,且在頁邊界處在輸出資料中引入約3 μs的等待週期。有利的做法是,如本文使用,連續讀取支援晶片內ECC且消除了輸出資料中的所有此些間隙和不連續。
然而,如果相容性或其他原因需要,則可根據本文陳述的教導設定實施使用經修改PRCM命令支援晶片內ECC的一類順序讀取操作。現在針對例如乒乓頁緩衝器38(圖2)等兩部分頁緩衝器來描述經修改PRCM命令,但所述教導設定也適用於具有兩個以上部分的頁緩衝器。在一個實現中,經修改PRCM命令假定快取暫存器的一個部分(例如,CR-0)含有經ECC處理的資料,而快取暫存器的另一部分(例如,CR-1)可以含有經ECC處理的資料或可不含有經ECC處理的資料。經修改PRCM命令還假定
資料暫存器具有對應部分DR-0和DR-1,且至少DR-1含有有效頁資料。經修改PRCM命令致使CR-0中的資料輸出,在此時間期間來自DR-1的資料複製到CR-1中且隨後對CR-1中的資料執行ECC。在對CR-1中的資料執行ECC的同時,從NAND記憶體陣列讀取下一資料頁且將其儲存在DR-0和DR-1中。當從CR-0的資料輸出完成時,隨後在有任何間隙或不連續的情況下從CR-1輸出資料。在CR-1中的資料正輸出時且在頁讀取已完成之後,將來自DR-0的資料複製到CR-0中且對CR-0中的資料執行ECC。對CR-0中的資料的ECC的完成不晚於從CR-1的輸出的完成。此時,CR-0含有經ECC處理的資料且DR-1含有有效頁資料,其為下一經修改PRCM命令的初始條件。
可使用各種技術來針對經修改PRCM命令初始化頁緩衝器。此些技術也可與經修改連續讀取命令一起使用,透過假定整個快取暫存器含有經ECC處理的資料,或如經修改PRCM命令的情況下假定CR-0含有經ECC處理的資料且DR-1含有有效頁資料,可修改所述連續讀取命令以避免任何初始等待時間。此經修改連續讀取命令可在用戶提供命令、位址和任選的虛擬時脈之後立即輸出資料而無任何初始等待時間。在一個初始化技術中,完全的初始化命令導致對資料暫存器中的頁讀取、從資料暫存器到快取暫存器的資料轉移,以及整個快取暫存器的ECC校正。根據ECC處理所需時間,透過這技術引入的延遲可接近約60 μs。在替代說明性技術中,部分初始化命令導致對資料暫
存器中的頁讀取、從資料暫存器到快取暫存器的資料轉移,以及快取暫存器的僅一個部分的ECC校正。根據ECC處理所需時間,透過這技術引入的延遲可接近約40 μs。
在又一變化中,可用兩個以上部分組成快取暫存器和資料暫存器,例如,三個、四個或四個以上部分。可交替實施各種操作。
包含如本文陳述的其應用和優點的是舉例說明,且不限制其申請專利範圍中。本文揭示的實施例的變化和修改是可能的,且所屬領域的技術人員在研究本專利文檔後將瞭解實施例的各種元件的實際替代和等效物。而且,本文給出的特定值是舉例說明,且可在需要時變化。在不脫離本發明的範圍和精神(包含所附申請專利範圍中陳述的本發明)的情況下可做出本文揭示的實施例和其他變化和修改,包含實施例的各種元件的替代和等效物。
10‧‧‧頁緩衝器
11‧‧‧資料匯流排
14‧‧‧快取暫存器
16‧‧‧資料暫存器
18‧‧‧2K位元組頁
19‧‧‧1G位元NAND陣列
20‧‧‧NAND記憶體裝置
22‧‧‧I/O控制
24‧‧‧狀態暫存器
26‧‧‧命令暫存器
28‧‧‧位址暫存器
30‧‧‧邏輯控制
32‧‧‧高電壓產生器
34‧‧‧列解碼器
36‧‧‧行解碼器
38‧‧‧乒乓頁緩衝器
40、62‧‧‧NAND陣列
50‧‧‧頁緩衝器
51‧‧‧資料匯流排
52、53‧‧‧錯誤校正電路
54、55‧‧‧快取暫存器部分
56、57‧‧‧資料暫存器
60、61‧‧‧頁
700~714‧‧‧本發明一實施例之連續頁讀取操作的流程圖的各方塊
圖1是現有技術的NAND記憶體陣列和頁緩衝器的實施方案的示意性功能方塊圖。
圖2是NAND記憶體裝置的示意性功能方塊圖。
圖3是處於特定操作條件的NAND記憶體陣列和頁緩衝器的實施方案的示意性功能方塊圖。
圖4是處於另一操作條件的圖3的NAND記憶體陣列和頁緩衝器實施方案的示意性功能方塊圖。
圖5是處於又一操作條件的圖3的NAND記憶體陣列
和頁緩衝器實施方案的示意性功能方塊圖。
圖6是處於又一操作條件的圖3的NAND記憶體陣列和頁緩衝器實施方案的示意性功能方塊圖。
圖7是具有ECC的連續頁讀取操作的流程圖。
圖8是具有ECC的連續頁讀取操作的時序波形圖。
700~714‧‧‧本發明一實施例之連續頁讀取操作的流程圖的各方塊
Claims (18)
- 一種用於將多個資料頁從NAND記憶體陣列透過與所述NAND記憶體陣列相關聯的資料暫存器和快取暫存器輸出到資料匯流排的方法,其包括:將NAND記憶體陣列資料儲存在所述資料暫存器中,所述資料暫存器是以多個部分組成,且所述快取暫存器是以對應於所述資料暫存器的所述部分的多個部分組成;連續地且交替地從所述快取暫存器部分輸出資料;在從所述快取暫存器部分中的第一者輸出資料的同時,將資料從所述資料暫存器的對應部分提供到所述快取暫存器部分中除所述第一者外的一部分且對所述資料執行錯誤校正碼計算;以及在從所述快取暫存器部分中的第二者輸出資料的同時,將資料從所述資料暫存器的對應部分提供到所述快取暫存器部分中除所述第二者外的一部分且對所述資料執行錯誤校正碼計算。
- 如申請專利範圍第1項所述之方法,其進一步包括在從所述快取暫存器部分中的第三者輸出資料的同時,將資料從所述資料暫存器的對應部分提供到所述快取暫存器部分中除所述第三者外的一部分且對所述資料執行錯誤校正碼計算。
- 一種用於將從NAND記憶體陣列輸出的連續資料透過頁緩衝器輸出到資料匯流排的方法,所述頁緩衝器具 有資料暫存器和快取暫存器,所述方法包括:將NAND記憶體陣列資料儲存在所述資料暫存器中;將第一資料部分從所述資料暫存器的第一部分轉移到所述快取暫存器的第一部分;對所述快取暫存器的第一部分中的資料執行第一錯誤校正碼計算;將資料從所述快取暫存器的第一部分輸出到所述資料匯流排;將第二資料部分從所述資料暫存器的第二部分轉移到所述快取暫存器的第二部分;對所述快取暫存器的第二部分中的資料執行第二錯誤校正碼計算;以及將資料從所述快取暫存器的第二部分輸出到所述資料匯流排;其中所述快取暫存器的第一部分輸出步驟和所述快取暫存器的第二部分輸出步驟是連續地且交替地執行;其中所述第一錯誤校正碼計算執行步驟是在所述快取暫存器的第二部分輸出步驟期間執行;且其中所述第二錯誤校正碼計算執行步驟是在所述快取暫存器的第一部分輸出步驟期間執行。
- 如申請專利範圍第3項所述之方法,其中:所述第一資料部分轉移步驟和所述第一錯誤校正碼計算執行步驟是在所述快取暫存器的第二部分資料輸出步驟期間執行;且 所述第二資料部分轉移步驟和所述第二錯誤校正碼計算執行步驟是在所述快取暫存器的第一部分資料輸出步驟期間執行。
- 如申請專利範圍第4項所述之方法,其進一步包括在所述第一資料部分轉移步驟和所述第二資料部分轉移步驟期間除外的期間將資料頁從所述NAND記憶體陣列讀取到所述資料暫存器。
- 如申請專利範圍第4項所述之方法,其中所述快取暫存器的第一和第二部分輸出步驟是回應於用戶發出的連續讀取命令而由用戶發出的時脈循環計時,所述方法進一步包括在所述用戶發出的時脈循環中的每個連續時脈循環中根據所述快取暫存器的第一和第二部分輸出步驟來連續地輸出資料。
- 如申請專利範圍第6項所述之方法,其中所述連續地輸出資料步驟在從所述用戶發出的連續讀取命令的初始等待時間週期之後開始,所述初始等待時間週期包括用以將資料頁從所述NAND記憶體陣列讀取到所述資料暫存器的時間和錯誤校正碼計算時間。
- 如申請專利範圍第4項所述之方法,其中所述快取暫存器的第一部分輸出步驟和所述快取暫存器的第二部分輸出步驟以交錯方式重複。
- 如申請專利範圍第8項所述之方法,其中所述快取暫存器的第一和第二部分輸出步驟是回應於用戶發出的連續讀取命令而由用戶發出的時脈循環計時, 且所述方法進一步包括在所述用戶發出的時脈循環中的每個連續時脈循環中根據所述快取暫存器的第一和第二部分輸出步驟以交錯方式連續地輸出資料。
- 如申請專利範圍第9項所述之方法,其中所述連續地輸出資料步驟在從所述用戶發出的連續讀取命令的初始等待時間週期之後開始,所述初始等待時間週期包括用以將資料頁從所述NAND記憶體陣列讀取到所述資料暫存器的時間和錯誤校正碼計算時間。
- 如申請專利範圍第3項所述之方法,其中所述第一和第二錯誤校正碼計算執行步驟中的至少一者包括以經校正之資料覆寫到錯誤資料。
- 如申請專利範圍第4項所述之方法,其中所述第一和第二錯誤校正碼計算執行步驟中的至少一者包括以經校正之資料覆寫到錯誤資料。
- 如申請專利範圍第5項所述之方法,其中將所述頁讀取步驟、所述第一錯誤校正碼計算執行步驟以及所述第二錯誤校正碼計算執行步驟的時間為小於所述快取暫存器的第一和第二部分輸出步驟的時間。
- 一種快閃記憶體,其包括:NAND快閃記憶體陣列;列解碼器,其耦合到所述NAND快閃記憶體陣列;資料暫存器,其耦合到所述NAND快閃記憶體陣列;快取暫存器,其耦合到所述資料暫存器; 錯誤校正電路,其耦合到所述快取暫存器;行解碼器,其耦合到所述快取暫存器;控制電路,其耦合到所述列解碼器、所述行解碼器、所述資料暫存器、所述快取暫存器以及所述錯誤校正電路;其中所述快取暫存器以多個部分組成,且所述資料暫存器以分別對應於所述快取暫存器部分的多個部分組成;且其中所述邏輯電路包括用於執行以下功能的邏輯和暫存器元件:將資料從所述NAND快閃記憶體陣列讀取到所述資料暫存器;交替地將資料從所述資料暫存器部分轉移到相應快取暫存器部分;以所述錯誤校正電路對所述快取暫存器部分中的資料交替地執行錯誤校正,以在所述快取暫存器部分中提供經錯誤校正碼處理的資料;以及連續地且交替地將所述經錯誤校正碼處理的資料從所述快取暫存器部分輸出到所述控制電路;其中針對所述快取暫存器部分中的特定一部分的所述資料轉移功能和所述經錯誤校正碼處理的資料輸出功能的執行適用於在不同時間執行;且其中針對所述快取暫存器部分中的特定一部分的所述錯誤校正執行功能和所述經錯誤校正碼處理的資料輸出功能的執行適用於在不同時間執行。
- 一種NAND快閃記憶體,其包括:NAND快閃記憶體陣列;列解碼器,其耦合到所述NAND快閃記憶體陣列;一頁資料暫存器,其耦合到所述NAND快閃記憶體陣列;傳輸閘的頁;一頁快取暫存器,其透過所述傳輸閘耦合到所述資料暫存器;行解碼器,其耦合到所述快取暫存器;以及控制電路,其耦合到所述列解碼器、所述行解碼器、所述資料暫存器、所述快取暫存器以及所述傳輸閘,其中所述傳輸閘的第一群組和所述傳輸閘的第二群組可單獨且獨立地控制,而所述傳輸閘的第二群組不同於所述傳輸閘的第一群組。
- 如申請專利範圍第15項所述之NAND快閃記憶體,其進一步包括耦合到所述快取暫存器的錯誤校正電路,所述控制電路進一步耦合到所述錯誤校正電路。
- 如申請專利範圍第16項所述之NAND快閃記憶體,其所述傳輸閘的頁基本上一半安置於所述第一群組中,且所述傳輸閘的頁基本上一半安置於所述第二群組中。
- 如申請專利範圍第17項所述之NAND快閃記憶體,其所述邏輯電路包括用於執行以下功能的邏輯和暫存器元件:將資料從所述NAND快閃記憶體陣列讀取到所述資料 暫存器;交替地將資料從所述資料暫存器轉移到所述快取暫存器處於對應於所述傳輸閘的第一群組和所述傳輸閘的第二群組的相應第一和第二部分中;以所述錯誤校正電路對所述快取暫存器中的資料的所述第一和第二部分交替地執行錯誤校正,以在所述快取暫存器中提供經錯誤校正碼處理的資料的相應第一和第二部分;以及連續地且交替地將所述經錯誤校正碼處理的資料的所述第一和第二部分從所述快取暫存器輸出到所述控制電路;其中針對所述快取暫存器中的資料的所述第一部分的所述資料轉移功能和所述錯誤校正執行功能的執行適用於在針對所述快取暫存器中的經錯誤校正碼處理的資料的所述第二部分的所述經錯誤校正碼處理的資料輸出功能的期間執行;且其中針對所述快取暫存器中的資料的所述第二部分的所述資料轉移功能和所述錯誤校正執行功能的執行適用於在針對所述快取暫存器中的經錯誤校正碼處理的資料的所述第一部分的所述經錯誤校正碼處理的資料輸出功能的期間執行。
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