JP2022137391A - 半導体記憶装置および誤り検出訂正方法 - Google Patents

半導体記憶装置および誤り検出訂正方法 Download PDF

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Abstract

【課題】 誤り検出訂正能力と書込みや読出しのパフォーマンスの両立を図る。【解決手段】 本発明のフラッシュメモリの誤り検出訂正方法は、１ビットの誤り検出訂正を行う第１の誤り検出訂正機能または複数ビットの誤り検出訂正を行う第２の誤り検出訂正機能を選択するための選択情報を設定するステップと、読出し動作または書込み動作時に、設定された選択情報に基づき第１の誤り検出訂正機能または第２の誤り検出訂正機能を実行させるステップとを有する。【選択図】 図６

Description

本発明は、ＮＡＮＤ型フラッシュメモリ等の半導体記憶装置に関し、特に誤り検出訂正機能の切替えに関する。
ＮＡＮＤ型のフラッシュメモリでは、データのプログラムや消去が繰り返されることで、トンネル絶縁膜の劣化等により電荷保持特性が悪化したり、トンネル絶縁膜にトラップされた電荷によりしきい値変動が生じ、ビットエラーを引き起こすことがある。このようなビットエラー対策として、フラシュメモリには誤り検出訂正回路（以下、ＥＣＣ回路という）が搭載されている（例えば、特許文献１、２）。
特許６７４４９５０号公報 特許６７４４９５１号公報
近年、フラッシュメモリ等の不揮発性メモリでは、セルの微細化、書き換え回数の増大、車載機器への用途拡大などに伴い、ＥＣＣ回路を搭載した製品が一般化している。多くの誤り検出訂正は、データ書換え回数やデータ保持特性などの経年劣化を伴うケースで生じる。言い換えれば、大部分の誤り検出訂正は、製品ライフサイクルの後半で生じる。また、ＥＣＣ回路は、データの書込み時のパリティビットの生成や、読出し時のシンドローム計算等の誤りビットの特定と訂正処理を必要とするため、書込みや読出し時のパフォーマンスに悪影響を及ぼす。
図１に、従来のオンチップＥＣＣ機能を搭載したＮＡＮＤ型フラッシュメモリの概略構成を示す。フラッシュメモリ１０は、メモリセルアレイ２０と、ページバッファ／センス回路３０と、ＥＣＣ回路４０と、入出力回路５０とを含む。ＥＣＣ回路４０は、転送回路４２、ＥＣＣコア４４、エラーレジスタ４６および書込み回路４８を含む。
読出し動作では、メモリセルアレイ２０の選択ページから読み出されたデータがページバッファ／センス回路３０に保持され、ページバッファ／センス回路３０に保持されたデータが転送回路４２を介してＥＣＣコア４４へ転送される。ＥＣＣコア４４は、転送されたデータをＥＣＣ演算し、その演算から得られたエラー情報がエラーレジスタ４６に保持される。書込み回路４８は、エラーレジスタ４６に保持されたエラー情報に基づき、訂正されたデータをページバッファ／センス回路３０に書き戻す。こうして、１ページのＥＣＣ処理の終了後、ページバッファ／センス回路３０に保持されたデータが列アドレスに従いデータバス６０に読み出され、読み出されたデータが入出力回路５０に提供される。入出力回路５０は、図示しない入出力端子から読出しデータを外部に出力する。
書込み動作では、外部から入力されたプログラムすべきデータがページバッファ／センス回路３０に保持され、ＥＣＣコア４４は、ページバッファ／センス回路３０から転送されたデータの符号（パリティビット）を生成し、書込み回路４８は、生成された符号をページバッファ／センス回路３０のスペア領域に対応する位置に書込む。ＥＣＣ処理後、ページバッファ／センス回路３０に保持されたデータがメモリセルアレイ２０にプログラムされる。
ＥＣＣ回路４０が１ビットのエラー検出訂正を行う場合にはハミングコードを用いることができ、この処理時間は比較的短い。これに対し、複数ビット（例えば、２ビット、４ビット、８ビットなど）のエラー検出・訂正を行う場合には、ＢＣＨコードを使用した誤り訂正が一般的であり、ＢＣＨコードの処理には、ハミングコードの処理よりも長い時間を必要とする。特に、１ページのデータサイズが大きくなれば、ページの読出しや書込み時間、あるいはＳＰＩ(Serial Peripheral Interface)による外部クロック信号に同期して複数ページの連続読出しを行うときの動作周波数に多大な影響を及ぼしてしまう。また、パイプライン処理によって高速化が図られているが、チップサイズの増大にも繋がり、誤り検出訂正能力と読出しパフォーマンスの両立は困難である。
本発明は、このような従来の課題に着目し、誤り検出訂正能力と書込みや読出しのパフォーマンスの両立を図る半導体記憶装置および誤り検出訂正方法を提供することを目的とする。
本発明に係る半導体記憶装置の誤り検出訂正方法は、ｍビットの誤り検出訂正を行う第１の誤り検出訂正機能またはｎビットの誤り検出訂正を行う第２の誤り検出訂正機能を選択するための選択情報を設定するステップと（ｍ、ｎは自然数であり、ｍ＜ｎ）、読出し動作または書込み動作時に、前記選択情報に基づき前記第１の誤り検出訂正機能または前記第２の誤り検出訂正機能を実行させるステップとを有する。
ある実施態様では、前記設定するステップは、外部からコマンドにより前記選択情報を変更可能である。ある実施態様では、前記選択情報は、前記第１の誤り検出訂正機能を選択するためのメモリセルアレイの第１のアドレス空間および前記第２の誤り検出訂正機能を選択するためのメモリセルアレイの第２のアドレス空間を規定し、前記実行させるステップは、読出し動作または書込み動作のアドレスに対応する第１または第２のアドレス空間に基づき前記第１の誤り検出訂正機能または前記第２の誤り検出訂正機能を実行させる。ある実施態様では、誤り検出訂正方法はさらに、前記第１の誤り検出訂正機能から前記第２の誤り検出訂正機能への動作が切替えられたとき、メモリセルアレイに書込まれた前記第１の誤り検出訂正機能に関連する第１のデータを前記第２の誤り検出訂正機能に関連する第２のデータに変換するステップを含む。ある実施態様では、前記変換するステップは、メモリセルアレイから前記第１のデータをページバッファ／センス回路に読出し、読出した第１のデータを前記第２の誤り検出訂正機能を動作させて第２のデータに変換し、変換した第２のデータをメモリセルアレイの元の位置に書込む。ある実施態様では、前記第１の誤り検出訂正機能は、ハミングコードにより１ビットの誤り検出訂正を行い、前記第２の誤り検出訂正機能は、ＢＣＨコードにより２ビット、４ビットまたは８ビットの誤り検出訂正を行う。ある実施態様では、前記メモリセルアレイは、レギュラー領域とスペア領域とを含むＮＡＮＤ型のメモリセルアレイであり、前記スペア領域には、前記第１または第２の誤り検出訂正機能により生成されたパリティビットが記憶される。
本発明に係る半導体記憶装置は、メモリセルアレイと、ｍビットの誤り検出訂正を行う第１の誤り検出訂正機能およびｎビットの誤り検出訂正を行う第２の誤り検出訂正機能を含む誤り検出訂正手段と（ｍ、ｎは自然数であり、ｍ＜ｎ）、前記第１の誤り検出訂正機能または前記第２の誤り検出訂正機能を選択するための選択情報を設定する設定手段と、読出し動作または書込み動作時に、前記選択情報に基づき前記第１の誤り検出訂正機能または前記第２の誤り検出訂正機能を実行させる実行手段とを有する。
ある実施態様では、前記設定手段は、外部からコマンドにより前記選択情報を変更可能である。ある実施態様では、前記選択情報は、前記第１の誤り検出訂正機能を選択するためのメモリセルアレイの第１のアドレス空間および前記第２の誤り検出訂正機能を選択するためのメモリセルアレイの第２のアドレス空間を規定し、前記実行手段は、読出し動作または書込み動作のアドレスに対応する第１または第２のアドレス空間に基づき前記第１の誤り検出訂正機能または前記第２の誤り検出訂正機能を実行させる。ある実施態様では、前記実行手段は、前記第１の誤り検出訂正機能から前記第２の誤り検出訂正機能への動作が切替えられたとき、メモリセルアレイに書込まれた前記第１の誤り検出訂正機能に関連する第１のデータを前記第２の誤り検出訂正機能に関連する第２のデータに変換する変換手段を含む。ある実施態様では、前記変換手段は、メモリセルアレイから第１のデータをページバッファ／センス回路に読出し、読出した第１のデータを第２の誤り検出訂正機能を動作させて第２のデータに変換し、変換した第２のデータをメモリセルアレイの元の位置に書込む。ある実施態様では、前記第１の誤り検出訂正機能は、ハミングコードにより１ビットの誤り検出訂正を行い、前記第２の誤り検出訂正機能は、ＢＣＨコードにより２ビット、４ビットまたは８ビットの誤り検出訂正を行う。ある実施態様では、前記メモリセルアレイは、レギュラー領域とスペア領域とを含むＮＡＮＤ型のメモリセルアレイであり、前記スペア領域には、前記第１または第２の誤り検出訂正機能により生成されたパリティビットが記憶される。
本発明によれば、第１の誤り検出訂正機能または第２の誤り検出訂正機能を選択できるようにしたので、例えば、製品ライフサイクル等に応じて誤り検出訂正能力を切替えることで、読出しや書込み動作のパフォーマンスと両立を図ることができる。
従来のオンチップＥＣＣ機能を搭載するＮＡＮＤ型フラッシュメモリの概略構成を示す図である。 本発明の実施例に係るＮＡＮＤ型フラッシュメモリの構成を示すブロック図である。 本発明の実施例に係るＥＣＣ回路の内部構成を示す図である。 本発明の第１の実施例に係る設定レジスタの一例を示す図である。 本発明の第１の実施例に係るＥＣＣ回路の動作を説明する図である。 本発明の第１の実施例に係るＥＣＣ回路の誤り検出訂正能力の切替え動作を説明するフローである。 本発明の第３の実施例に係る設定レジスタの一例を示す図である。 本発明の第３の実施例に係るＥＣＣ回路の誤り検出訂正能力の切替え動作を説明するフローである。 本発明の実施例に係るＥＣＣ回路のデコーダの構成を示すブロック図である。
次に、本発明の実施の形態について図面を参照して詳細に説明する。本発明に係る半導体記憶装置は、例えば、ＮＡＮＤ型フラッシュメモリ、あるいはこのようなフラッシュメモリを埋め込むマイクロプロセッサ、マイクロコントローラ、ロジック、ＡＳＩＣ、画像や音声を処理するプロセッサ、無線信号等の信号を処理するプロセッサなどである。
次に、本発明の実施例について図面を参照して詳細に説明する。図２は、本発明の実施例に係るＮＡＮＤ型フラッシュメモリの内部構成を示す図である。フラッシュメモリ１００は、複数のメモリセルが行列状に配列されたメモリアレイ１１０と、外部入出力端子に接続され、かつ読出しデータを外部に出力したりあるいは外部から入力されるデータを取り込む入出力回路１２０と、プログラムすべきデータの誤り訂正符号の生成や当該誤り訂正符号に基づき読み出されたデータの誤り検出訂正を行うＥＣＣ回路１３０と、入出力回路１２０を介してアドレスデータを受け取るアドレスレジスタ１４０と、入出力回路１２０を介して受け取った命令（コマンド）や制御端子に印加された制御信号に基づき各部を制御するコントローラ１５０と、アドレスレジスタ１４０から行アドレス情報Ａｘのデコード結果に基づきブロックの選択やワード線の選択等を行うワード線選択回路１６０と、メモリセルアレイ１１０の選択ページから読み出されたデータを保持したり、選択ページへプログラムするデータを保持するページバッファ／センス回路１７０と、アドレスレジスタ１４０から列アドレス情報Ａｙのデコード結果に基づき列の選択等を行う列選択回路１８０と、複数の誤り検出訂正機能についての選択情報を設定する設定レジスタ１９０とを含む。ここには図示しないがフラッシュメモリ１００は、データの読出し、プログラム（書き込み）および消去等のために必要な電圧（プログラム電圧Vpgm、パス電圧Vpass、読出し電圧Vread、消去電圧Vers等を生成する内部電圧発生回路を含む。また、ＮＡＮＤ型フラッシュメモリ１００は、ＮＯＲ型フラッシュメモリとの動作の互換性を図るためＳＰＩを搭載するものであってもよい。
メモリアレイ１１０は、例えば、列方向に配置されたｍ個のメモリブロックBLK(0)、BLK(1)、・・・、BLK(m-1)を有する。１つのメモリブロックには、複数のＮＡＮＤストリングが形成され、１つのＮＡＮＤストリングは、直列に接続された複数のメモリセルとビット線側選択トランジスタとソース線側選択トランジスタとを含む。ビット線側選択トランジスタのドレインは対応する１つのグローバルビット線に接続され、ソース線側選択トランジスタのソースは共通のソース線に接続される。メモリセルのゲートは、対応するワード線に接続され、ビット線側選択トランジスタおよびソース線側選択トランジスタの各ゲートは、選択ゲート線ＳＧＤ、ＳＧＳにそれぞれ接続される。ワード線選択回路１６０は、行アドレスＡｘに基づき選択ゲート線ＳＧＤ、ＳＧＳを介してビット線側選択トランジスタ、ソース線側選択トランジスタを駆動し、ブロックやワード線を選択する。
ＮＡＮＤストリングは、基板表面上に２次元的に形成されてもよいし、基板表面上に３次元的に形成されてもよい。また、メモリセルは、１ビット（２値データ）を記憶するＳＬＣタイプでもよいし、多ビットを記憶するタイプであってもよい。
読出し動作では、ビット線に或る正の電圧を印加し、選択ワード線に或る電圧（例えば０Ｖ）を印加し、非選択ワード線にパス電圧Vpass（例えば４．５Ｖ）を印加し、選択ゲート線ＳＧＤ、ＳＧＳに正の電圧（例えば４．５Ｖ）を印加し、ビット線側選択トランジスタ、ソース線側選択トランジスタをオンし、共通ソース線SLを０Ｖにする。プログラム動作では、選択ワード線に高電圧のプログラム電圧Vpgm（例えば１５～２０Ｖ）を印加し、非選択のワード線に中間電位（例えば１０Ｖ）を印加し、ビット線側選択トランジスタをオンさせ、ソース線側選択トランジスタをオフさせ、データ「０」または「１」に応じた電位をビット線に供給する。消去動作では、ブロック内の選択ワード線に０Ｖを印加し、Ｐウエルに高電圧（例えば２０Ｖ）を印加する。
ＥＣＣ回路１３０は、ある態様では、図３に示すように１ビットの誤り検出訂正機能を有する第１のＥＣＣ部１３２と、８ビットの誤り検出訂正機能を有する第２のＥＣＣ部１３４とを含む。第1のＥＣＣ部１３２は、ハミングコードを用いてデータの符号化／復号化を行い、第２のＥＣＣ部１３４は、ＢＣＨコードを用いてデータの符号化／復号化を行う。第１のＥＣＣ部１３２および第２のＥＣＣ部１３４には、コントローラ１５０から第１イネーブル信号ＥＮ＿１および第２のイネーブル信号ＥＮ＿２がそれぞれ供給される。第１のＥＣＣ部１３２は、第１のイネーブル信号ＥＮ＿１が第１の論理状態のときイネーブルされ、第２の論理状態のときディスエーブルされる。第２のＥＣＣ部１３４は、第２のイネーブル信号ＥＮ＿２が第１の論理状態のときイネーブルされ、第２の論理状態のときディスエーブルされる。第１のＥＣＣ部１３２および第２のＥＣＣ部１３４は、供給される内部クロック信号ＣＬＫ＿ＥＣＣに同期してＥＣＣ処理を行う。
設定レジスタ１９０は、第１のＥＣＣ部１３２または第２のＥＣＣ部１３４の動作を選択するための選択情報を設定し、これを保持する。選択情報は、例えば、図４に示すような１ビットのフラグを含み、フラグ「０」は、第１のＥＣＣ部１３２の選択を規定し、フラグ「１」は、第２のＥＣＣ部１３４の選択を規定する。ある態様では、選択情報は、フラッシュメモリ１００のパワーオンシーケンスが実行されるときにフューズＲＯＭ（フューズメモリセル）からロードされる。デフォルト状態または出荷時、フューズＲＯＭには、選択情報としてフラグ「０」が格納される。ライフサイクルが初期または前半のとき、メモリセルの経年劣化が比較的少ないため誤りの発生頻度が少ないと予測される。このため、初期設定として第１のＥＣＣ部１３２が選択されるようにする。それ故、ライフサイクルの前半では、ＥＣＣ処理時間が短く、ＥＣＣ処理により読出しや書込み時間が長くなるのが抑制される。
設定レジスタ１９０は、外部からアクセス可能であり、ユーザーは、所定のコマンドを用いて設定レジスタ１９０に設定された選択情報を書き換えることができる。コントローラ１５０は、入出力回路１２０を介してホストコンピューターから設定レジスタの書込みコマンドおよび書込みデータを受け取ると、当該書込みデータを設定レジスタ１９０に書込む。これにより、選択情報の書き換えが行われる。ライフサイクルが後半になり、メモリセルの経年劣化が生じると、それが原因で誤りの発生頻度の増加が予測される。これに対処するため、第２のＥＣＣ部１３４を選択することでシングルビットの誤り検出訂正機能から多ビットの誤り検出訂正機能への切替えが行われる。これにより、ライフサイクルの後半では、ＥＣＣ処理により読出しや書込みの時間が長くなるが、その反面、誤り検出訂正能力が増加し、信頼性の低下が抑制される。
コントローラ１５０は、マイクロコントローラまたはステートマシン等を含み、外部から受け取るコマンドや制御信号等に基づきフラッシュメモリ１００の読出し、プログラム、消去、誤り検出訂正機能の切替え等の全体の動作を制御する。
次に、ＥＣＣ回路１３０の動作について説明する。プログラム動作時、入出力回路１２０から入力されたデータがページバッファ／センス回路１７０へ保持され、次に、保持されたデータがＥＣＣ回路１３０へ転送される。ＥＣＣ回路１３０は、転送されたデータについてＥＣＣ演算を行い、誤り訂正符号（例えば、パリティビット）を生成し、生成した誤り訂正符号をページバッファ／センス回路１７０のスペア領域に書き戻す。その後、入力されたデータおよび誤り訂正符号は、メモリセルアレイ１１０の選択されたページにプログラムされる。
読出し動作時、メモリセルアレイ１１０の選択ページから読み出されたデータがページバッファ／センス回路１７０に転送され、そこに保持される。次に、保持されたデータがＥＣＣ回路１３０へ転送され、ＥＣＣ回路１３０は、誤り訂正符号に基づき誤りの有無を検出し、誤りが検出された場合には、データの誤りを訂正する。誤りの訂正は、例えば、ページバッファ／センス回路１７０に保持されたデータを書き換えることによって行われる。その後、ページバッファ／センス回路１７０に保持されたデータは入出力回路１２０を介して外部に出力される。
図５に、ページバッファ／センス回路１７０のデータ構成例を示す。ページバッファ／センス回路１７０は、例えば、セクタ０～セクタ７の８つのセクタに分割されたレギュラー領域２００と、スペア０、スペア１、スペア２、スペア３の４つのセクタに分割されたスペア領域２１０とを有する。レギュラー領域は、データの記憶に利用され、レギュラー領域２００の１つのセクタは、例えば、２５６バイトから構成され、レギュラー領域２００の８つのセクタは、全体で約２Ｋバイトのデータを保持する。
スペア領域２１０の１つのセクタは、例えば１６バイトから構成され、４つのセクタ（スペア０～スペア３）は全体で６４バイトのデータを保持する。スペア０には、レギュラー領域２００のセクタ０、セクタ１の誤り訂正符号が記憶され、スペア１には、レギュラー領域２００のセクタ２、セクタ３の誤り訂正符号が記憶され、スペア２には、レギュラー領域２００のセクタ４、セクタ５の誤り訂正符号が記憶され、スペア３には、レギュラー領域２００のセクタ６、セクタ７の誤り訂正符号が記憶される。
ＥＣＣ回路１３０は、セクタ単位で転送されたデータを受け取り、これをＥＣＣ処理部１３５へ転送する転送回路１３６と、１ビットの誤り検出訂正機能を有する第１のＥＣＣ部１３２および８ビットの誤り検出訂正機能を有する第２のＥＣＣ回路１３４を含むＥＣＣ処理部１３５と、誤り訂正符号をスペア領域２１０に書込んだり、訂正されたデータをレギュラー領域２００に書込む書込み回路１３８とを含む。
コントローラ１５０は、設定レジスタ１９０に設定された選択情報（フラグ）に基づきイネーブル信号ＥＮ＿１、ＥＮ＿２をＥＣＣ回路１３０へ出力し、第１のＥＣＣ部１３２または第２のＥＣＣ部１３４を選択的に動作させる。第１のＥＣＣ部１３２は、ハミングコードを用いてシングルビットの誤り検出訂正を行い、第２のＥＣＣ部１３４は、ＢＣＨコードを用いて８ビットの誤り検出訂正を行う。第１のＥＣＣ部１３２が要する時間は、第２のＥＣＣ部１３４が要する時間よりも短く、それ故、第１のＥＣＣ部１３２が選択されたとき、第２のＥＣＣ部１３４が選択されたときよりも読出しや書込みに要する時間を短くすることができ、反面、第２のＥＣＣ部１３４が選択されたとき、第１のＥＣＣ部１３２が選択されたときよりも多くの誤りビットの検出訂正を行うことができる。
図６は、本発明の第１の実施例によるＥＣＣ回路の誤り検出訂正能力の切替え動作を説明するフローである。メモリセルアレイ１１０のユーザー使用領域と異なるフューズＲＯＭ（例えば、ユーザーによってアクセスすることができない領域）に、ＥＣＣ回路１３０の第１のＥＣＣ部１３２または第２のＥＣＣ部１３４の選択情報の初期値が格納される。選択情報の初期値は、製品出荷時の情報として第１のＥＣＣ部１３２の選択を設定する。パワーアップシーケンスの実行時、フューズＲＯＭに格納された選択情報が設定レジスタ１９０にロードされる（Ｓ１００）。
コントローラ１５０は、設定レジスタ１９０の選択情報を参照し、イネーブル信号ＥＮ＿１を介して第１のＥＣＣ部１３２をイネーブルし、イネーブル信号ＥＮ＿２を介して第２のＥＣＣ部１３４をディスエーブルする。これにより、読出しや書込み動作の際、選択された第１のＥＣＣ部１３２が動作され、第２のＥＣＣ部１３４は非動作となる（Ｓ１１０）。
その後、フラッシュメモリの使用状況等に応じて、ユーザーは、設定レジスタ１９０の選択情報を書換え、第２のＥＣＣ部１３４が選択されるようにする（Ｓ１２０）。選択情報の書き換えが行われると、コントローラ１５０は、イネーブル信号ＥＮ＿１を介して第１のＥＣＣ部１３２をディスエーブルし、イネーブル信号ＥＮ＿２を介して第２のＥＣＣ部１３４をイネーブルする。これにより、読出しや書込み動作の際、選択された第２のＥＣＣ部１３４が動作され、第１のＥＣＣ部１３２は非動作となる（Ｓ１３０）。
このように本実施例によれば、設定レジスタの選択情報に応じて第１のＥＣＣ部１３２または第２のＥＣＣ部１３４を動作させるようにしたので、製品ライフサイクルに応じて誤り検出訂正能力を選択的に切替えることができ、誤り検出訂正の処理時間を最適に管理し、ページリード時間や連続読み出しの動作周波数の低下を抑制することができる。つまり、メモリセルの経年劣化が少ない期間では、ＥＣＣ処理に要する時間を短くして読出しや書込みの高速化を可能にし、その一方で、メモリセルの経年劣化が多くなる期間では、誤り訂正能力を増強して信頼性の向上を図ることができる。
なお、上記実施例では、設定レジスタ１９０は、フューズＲＯＭから初期値をロードするようにしたが、これは一例であり、本実施例は、必ずしもこのような態様に限定されるものではない。例えば、設定レジスタ１９０は、メモリセルアレイ１１０のユーザーが使用可能な領域の一部のメモリ空間を利用するものであってもよく、そのメモリ空間のデフォルト値（消去状態）が第１のＥＣＣ部１３２の選択を示すようにしてもよい。この場合、コントローラ１５０は、当該メモリ空間のデフォルト値を読出し、第１のＥＣＣ部１３２をイネーブルさせ、第２のＥＣＣ部１３４をディスエーブルする。第２のＥＣＣ部１３４を選択する場合には、ユーザーは、当該メモリ空間のデフォルト値をプログラムし、選択情報を書き換える。
次に、本発明の第２の実施例について説明する。第１の実施例において第１のＥＣＣ部１３２から第２のＥＣＣ部１３４へ動作を切替えた場合、第１のＥＣＣ部１３２で符号化されたデータを第２のＥＣＣ部１３４で復号化することはできない。つまり、メモリセルアレイ１１０に格納されている第１のＥＣＣ部１３２で生成された誤り訂正符号は、第２のＥＣＣ部１３４で解読することができないため、第２のＥＣＣ部１３４に切替えた場合には、第１のＥＣＣ部１３２で生成された誤り訂正符号を第２のＥＣＣ部１３２で生成された誤り訂正符号に変換しなければならない。
そこで、第２の実施例は、フラッシュメモリのコピーバック機能を利用して、第１のＥＣＣ部１３２で処理されたページをメモリセルアレイからページバッファ／センス回路１７０に読出し、読み出したデータを第１のＥＣＣ部１３２で復号化し（つまり、誤り検出訂正を行い）、さらに復号化されたデータを第２のＥＣＣ部１３４で再び符号化して誤り訂正符号を生成し、生成した誤り訂正符号を含むデータをメモリセルアレイの元のページにプログラムする。
このようなデータ変換は、メモリセルアレイ１１０に格納された第１のＥＣＣ部１３２についての全てのデータについて実施される。コントローラ１５０は、コピーバック機能を利用したデータ変換を、フラッシュメモリ１００の動作に干渉しないようにバックグランドで自動的に実施したり、あるいは読出しや書込み等の動作が行われていない期間中に自動的に実施する。また、ある態様では、データ変換または未変換を表すフラグをスペア領域に格納し、コントローラ１５０は、当該フラグを参照してデータ変換を行い、変換後にフラグを書き換えるようにしてもよい。
このように本実施例によれば、コピーバック機能を利用してデータ変換を自動的に行うようにしたので、第１のＥＣＣ部１３２から第２のＥＣＣ部１３４への誤り訂正機能の切替えを円滑に実施することができる。
次に、本発明の第３の実施例について説明する。本実施例では、アドレス空間に応じて誤り検出訂正能力を切替えるものである。図７は、本実施例の設定レジスタ１９０の設定例を示す図である。設定レジスタ１９０には、アドレス空間とそれに対応するフラグとの関係が予め設定される。アドレス空間は、メモリセルアレイ１１０の行アドレスの範囲を規定し、例えば、アドレス空間１にはフラグ「０」、アドレス空間２にはフラグ「１」、アドレス空間３にはフラグ「０」が割り当てられる。フラグ「０」は、第１のＥＣＣ部１３２の選択を示し、フラグ「１」は、第２のＥＣＣ部１３４の選択を示し、従って、アドレス空間１への読出しや書込みが行われる場合には第1のＥＣＣ部１３２が選択され、第２のアドレス空間２への読出しや書込みが行われる場合には第２のＥＣＣ部１３２が選択される。
図８は、第３の実施例によるＥＣＣ回路の誤り検出訂正能力の切替え動作を説明するフローである。読出しまたは書込み動作が行われるとき、外部から入出力回路１２０を介して読出しまたは書込みのためのコマンドやアドレスが入力される（Ｓ２００）。
コントローラ１５０は、設定レジスタ１９０を参照し、入力されたアドレスの行アドレスに該当するアドレス空間のフラグを識別し（Ｓ２１０）、識別したフラグに従い第１のＥＣＣ部１３２または第２のＥＣＣ部１３４を選択するため、イネーブル信号ＥＮ＿１、ＩＮ＿２を介して第１のＥＣＣ部１３２または第２のＥＣＣ部１３４をイネーブルする（Ｓ２２０）。こうして、読出し動作または書込み動作時に、アドレスに応じて選択された第１のＥＣＣ部１３２または第２のＥＣＣ部１３４により誤り検出訂正が実施される（Ｓ２３０）。
このように本実施例によれば、アドレス空間に応じて誤り検出訂正能力を変更することができる。例えば、ホスト側コンピュータがメモリセルアレイのデータ書換え回数または消去回数をブロック単位で管理しているような場合、アドレス空間をブロック単位で設定し、データ書換え回数または消去回数が一定以上になったとき、そのアドレス空間のフラグを「０」から「１」に書換えるようにしてもよい。これにより、アドレス空間のメモリセルの経年劣化に応じて誤り検出訂正能力を変更することができる。
次に、第２のＥＣＣ部１３４の具体例について説明する。第２のＥＣＣ部１３４は、ＢＣＨ符号を用いてデータを符号化するエンコーダと、ＢＣＨ符号化されたデータを復号化するデコーダとを含む。図９（Ａ）は、ＢＣＨデコーダの内部構成を示すブロック図である。ＢＣＨデコーダ３００は、データのシンドロームを評価するシンドローム計算部３１０と、エラー位置多項式（ＥＬＰ）を計算するユークリッド互除計算部３２０と、エラー位置多項式の根を計算し、誤り位置を探索する誤り位置探索部３３０と、探索された誤り位置に基づきページバッファ／センス回路１７０に訂正されたデータを書き戻す誤りビット訂正部３４０とを含む。
ＢＣＨデコーダ３００には、リセット信号ＲＳＴ＿ＩＮ、ＥＣＣ演算用のクロック信号ＣＬＫ、イネーブル信号ＥＮＡＢＬＥ＿ＩＮ、バリッド信号ＶＡＬＩＤ＿ＩＮ、データＤＡＴＡ＿ＩＮなどを受け取るための入力端子が設けられている。シンドローム計算部３１０は、その評価結果およびユークリッド互除の計算開始を示す開始信号ＥＵＣ＿Ｓをユークリッド互除計算部３２０に出力する。ユークリッド互除計算部３２０は、エラー位置多項式の計算結果と計算終了を示す終了信号ＥＵＣ＿Ｅを誤り位置探索部３３０へ出力する。
図９（Ｂ）は、ＢＣＨデコーダの各部の処理例を示すタイミングチャートである。ｔ１は、シンドローム計算部３１０の処理期間、ｔ２は、ユークリッド互除計算部３２０の処理期間、ｔ３は、誤り位置探索部３３０の処理期間、ｔ４は、誤りビット訂正部３４０の処理期間を示している。
ＢＣＨデコーダ３００は、入力されたクロック信号ＣＬＫに同期して処理を行い、イネーブル信号ＥＮＡＢＬＥ＿ＩＮがＨレベルに遷移することで動作可能になる。バリッド信号ＶＡＬＩＤ＿ＩＮのＨレベルの期間中、ページバッファ／センス回路に保持されたデータがＤＡＴＡ＿ＩＮからシンドローム計算部３１０に取り込まれる。シンドローム計算部３１０は、シンドロームの計算が終了すると、ユークリッドの互除の開始を表すパルス信号ＥＵＣ＿Ｓを出力し、これに応答して、ユークリッド互除計算部３２０がエラー位置多項式を計算する。ユークリッド互除計算部３２０は、エラー位置多項式の計算が終了すると、その終了を表すパルス信号ＥＵＣ＿Ｅを出力し、これに応答して、誤り位置探索部３２０が誤り位置を探索する。誤りビット訂正部３４０は、出力端子ＤＡＴＡ＿ＯＵＴを介してページバッファ／センス回路１７０のデータを書き換える。
例えば、ＢＣＨ符号を用いて、５２８バイト当たり、８ビットの誤り検出訂正を行う場合、シンドローム計算に１４９クロックサイクル、ユークリッド互除計算に８２クロックサイクル、誤り位置探索に１４３クロックサイクル、誤り訂正に４８クロックサイクルが必要になり、全体で４２２クロックサイクルが必要になる。クロック信号ＣＬＫの周波数が５０ＭＨｚのとき、クロックの１サイクル時間は２０ｎｓであり、ＢＣＨ符号のデコード処理には、８．４４ｕｓを消費する。ページバッファ／センス回路１７０の１ページのサイズが２Ｋバイトであれば、約３４ｕｓ（１６８８サイクル＝４２２＊４）が必要となる。
一方、ハミング符号を用いた１ビットの誤り検出訂正を行う場合、シンドローム計算と誤り訂正の構成が簡易になるため、２Ｋバイトの誤り検出訂正に必要なクロックサイクル数は３３０程度である。クロックの１サイクル時間が２０ｎｓであれば、約６．７ｕｓで処理が完了する。単純に８ビットのＢＣＨ符号と比較すると、約１／６の処理時間で済むことになる。４Ｋバイトのページ長で、アレイリード時間が２０ｎｓの場合、８ビットのＢＣＨ符号では、ｔＲＤ２＝（２０ｕｓ＋３４ｕｓ＊２）＝８８ｕｓに対して、１ビットのハミング符号では、ｔＲＤ２＝（２０ｕｓ＋（６．７ｕｓ＊２）＝３４ｕｓとなり、両者の差は非常に大きくなる。従って、ＢＣＨ符号を用いた場合、ページリード時間（ｔＲＤ２）や連続読出し動作のためのクロック周波数の上限に影響を及ぼす。
上記実施例では、１ビットの誤り検出訂正機能（第１のＥＣＣ部１３２）と８ビットの誤り検出訂正機能（第２のＥＣＣ部１３４）とを二重に実装することになるが、回路規模は８ビットの誤り検出訂正回路が支配的であり、誤りビット訂正部３４０は重複して利用できるため、ＥＣＣ回路１３０は、８ビットの誤り訂正機能に１ビットの誤り検出訂正回路のシンドローム計算部を追加するだけで実現可能である。このためチップサイズへのインパクトはさほど影響はない。
上記実施例では、ハミングコードを用いた誤り検出訂正とＢＣＨコードを用いた誤り検出訂正とを例示したが、これは一例であり、本発明は、他のコードを用いた誤り検出訂正にも適用することができる。
さらに上記実施例では、第２のＥＣＣ部１３４のＢＣＨ符号において８ビットの誤り検出訂正を行うようにしたが、これは一例であり、第２のＥＣＣ部１３４のＢＣＨ符号は、２ビット、４ビット、あるいは１６ビットの誤り検出訂正を行うものであってもよい。さらに上記実施例では、第１のＥＣＣ部１３２が１ビットの誤り検出訂正を行うようにしたが、これは一例であり、第１のＥＣＣ部１３２による誤り検出訂正機能＜第２のＥＣＣ部１３４による誤り検出訂正機能の関係があれば、第１のＥＣＣ部１３２は、２ビット以上の誤り検出訂正を行うようにしてもよい。
本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
１００：フラッシュメモリ
１１０：メモリセルアレイ
１２０：入出力回路
１３０：ＥＣＣ回路
１３２：第１のＥＣＣ部
１３４：第２のＥＣＣ部
１４０：アドレスレジスタ
１５０：コントローラ
１６０：ワード線選択回路
１７０：ページバッファ／センス回路
１８０：列選択回路
１９０：設定レジスタ

Claims (14)

  1. 半導体記憶装置の誤り検出訂正方法であって、
    ｍビットの誤り検出訂正を行う第１の誤り検出訂正機能またはｎビットの誤り検出訂正を行う第２の誤り検出訂正機能を選択するための選択情報を設定するステップと（ｍ、ｎは自然数であり、ｍ＜ｎ）、
    読出し動作または書込み動作時に、前記選択情報に基づき前記第１の誤り検出訂正機能または前記第２の誤り検出訂正機能を実行させるステップと、
    を有する誤り検出訂正方法。
  2. 前記設定するステップは、外部からコマンドにより前記選択情報を変更可能である、請求項１に記載の誤り検出訂正方法。
  3. 前記選択情報は、前記第１の誤り検出訂正機能を選択するためのメモリセルアレイの第１のアドレス空間および前記第２の誤り検出訂正機能を選択するためのメモリセルアレイの第２のアドレス空間を規定し、
    前記実行させるステップは、読出し動作または書込み動作のアドレスに対応する第１または第２のアドレス空間に基づき前記第１の誤り検出訂正機能または前記第２の誤り検出訂正機能を実行させる、請求項１に記載の誤り検出訂正方法。
  4. 誤り検出訂正方法はさらに、前記第１の誤り検出訂正機能から前記第２の誤り検出訂正機能への動作が切替えられたとき、メモリセルアレイに書込まれた前記第１の誤り検出訂正機能に関連する第１のデータを前記第２の誤り検出訂正機能に関連する第２のデータに変換するステップを含む、請求項１に記載の誤り検出訂正方法。
  5. 前記変換するステップは、メモリセルアレイから前記第１のデータをページバッファ／センス回路に読出し、読出した第１のデータを前記第２の誤り検出訂正機能を動作させて第２のデータに変換し、変換した第２のデータをメモリセルアレイの元の位置に書込む、請求項４に記載の誤り検出訂正方法。
  6. 前記第１の誤り検出訂正機能は、ハミングコードにより１ビットの誤り検出訂正を行い、前記第２の誤り検出訂正機能は、ＢＣＨコードにより２ビット、４ビットまたは８ビットの誤り検出訂正を行う、請求項１ないし５いずれか１つに記載の誤り検出訂正方法。
  7. 前記メモリセルアレイは、レギュラー領域とスペア領域とを含むＮＡＮＤ型のメモリセルアレイであり、前記スペア領域には、前記第１または第２の誤り検出訂正機能により生成されたパリティビットが記憶される、請求項１ないし６いずれか１つに記載の誤り検出訂正方法。
  8. メモリセルアレイと、
    ｍビットの誤り検出訂正を行う第１の誤り検出訂正機能およびｎビットの誤り検出訂正を行う第２の誤り検出訂正機能を含む誤り検出訂正手段と（ｍ、ｎは自然数であり、ｍ＜ｎ）、
    前記第１の誤り検出訂正機能または前記第２の誤り検出訂正機能を選択するための選択情報を設定する設定手段と、
    読出し動作または書込み動作時に、前記選択情報に基づき前記第１の誤り検出訂正機能または前記第２の誤り検出訂正機能を実行させる実行手段と、
    を有する半導体記憶装置。
  9. 前記設定手段は、外部からコマンドにより前記選択情報を変更可能である、請求項８に記載の半導体記憶装置。
  10. 前記選択情報は、前記第１の誤り検出訂正機能を選択するためのメモリセルアレイの第１のアドレス空間および前記第２の誤り検出訂正機能を選択するためのメモリセルアレイの第２のアドレス空間を規定し、
    前記実行手段は、読出し動作または書込み動作のアドレスに対応する第１または第２のアドレス空間に基づき前記第１の誤り検出訂正機能または前記第２の誤り検出訂正機能を実行させる、請求項８に記載の半導体記憶装置。
  11. 前記実行手段は、前記第１の誤り検出訂正機能から前記第２の誤り検出訂正機能への動作が切替えられたとき、メモリセルアレイに書込まれた前記第１の誤り検出訂正機能に関連する第１のデータを前記第２の誤り検出訂正機能に関連する第２のデータに変換する変換手段を含む、請求項８に記載の半導体記憶装置。
  12. 前記変換手段は、メモリセルアレイから第１のデータをページバッファ／センス回路に読出し、読出した第１のデータを第２の誤り検出訂正機能を動作させて第２のデータに変換し、変換した第２のデータをメモリセルアレイの元の位置に書込む、請求項１１に記載の半導体記憶装置。
  13. 前記第１の誤り検出訂正機能は、ハミングコードにより１ビットの誤り検出訂正を行い、前記第２の誤り検出訂正機能は、ＢＣＨコードにより２ビット、４ビットまたは８ビットの誤り検出訂正を行う、請求項８ないし１２いずれか１つに記載の半導体記憶装置。
  14. 前記メモリセルアレイは、レギュラー領域とスペア領域とを含むＮＡＮＤ型のメモリセルアレイであり、前記スペア領域には、前記第１または第２の誤り検出訂正機能により生成されたパリティビットが記憶される、請求項８ないし１３いずれか１つに記載の半導体記憶装置。
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