TWI391820B - 序列介面反及閘 - Google Patents

Description

序列介面反及閘

本發明之實施例大體係關於記憶體裝置之領域，且更特定言之係關於反及閘記憶體裝置之序列周邊介面(SPI)。

序列周邊介面(SPI)為在兩個裝置之間提供相對簡單連接之通信介面。SPI包括使主裝置能夠與一或多個從屬裝置進行通信之4導線序列匯流排。資料經由SPI同時傳輸及接收，從而使其成為全雙工協定。協定在處理器及其他裝置當中提供低/中等頻寬(1百萬鮑(megabaud))網路連接。

SPI大體具有包括兩條控制線及兩條資料線之四根導線。控制線包括序列時脈(SCLK)線及晶片選擇(CS)線。SCLK線用數位時脈信號而驅動以調節位元在裝置之間的流動。CS用致能或去能由主裝置控制之從屬裝置的信號而驅動。資料線包括主輸出/從輸入(MOSI)線及主輸入/從輸出(MISO)線。MOSI線用以自主裝置之輸出至從屬裝置之輸入轉移資料。MISO線用以自從屬裝置之輸出至主裝置之輸入轉移資料。

SPI之控制線及資料線之簡單組態使SPI能夠在低成本下具有相對高之板密度。換言之，四個控制線在組件之間進行導引係簡單的且可能不會佔據印刷電路板(PCB)上之顯著量的表面面積。因此，SPI介面使用於諸如電腦之要求緊密及簡單布局之應用中可能係有益的。

電腦系統及其他電力系統大體包括一或多個記憶體裝置。舉例而言，電腦常常使用反或快閃記憶體及反及閘快閃記憶體。反或快閃記憶體及反及閘快閃記憶體各自具有超越其他快閃記憶體之某些優點。舉例而言，反或快閃記憶體通常具有比反及閘快閃記憶體慢之寫入及抹除速度。此外，反及閘快閃記憶體通常比反或快閃記憶體具有更大耐久性。然而，反或快閃記憶體通常致能對儲存於記憶體裝置內之資料之隨機存取，而，反及閘快閃記憶體大體要求以較大群組存取及寫入資料。舉例而言，反及閘快閃記憶體通常包括各自包括複數個頁之複數個區塊，其中每一頁包括大量位元組之資料。在操作中，每次一個區塊地抹除資料，且每次一個頁地寫入資料。

大體而言，藉由並行介面實現諸如處理器之裝置與反及閘記憶體裝置之間的通信。換言之，在裝置與反及閘記憶體裝置之間製造複數個連接以在裝置與反及閘記憶體之間致能資料的與序列轉移相對之同時(並行)轉移。不幸地，額外數目之連接可能增大介面之複雜性，增大印刷電路板上使用之表面面積之量，且增大線之間的雜訊(串音)。

本發明之實施例可能針對上文闡述的問題中之一或多者。

圖1包括描繪如大體由參考數字10指定之反及閘記憶體系統之方塊圖。反及閘記憶體系統10可為多種類型中之任一者，諸如使用於電腦、傳呼器、蜂巢式電話、個人行事曆、控制電路等中之彼等。系統10包括主裝置12及從屬裝置14。在一實施例中，主裝置12可包括微控制器且從屬裝置14可包括反及閘記憶體裝置。

主裝置12經由各種傳輸線與從屬裝置14進行通信。在所說明之實施例中，主裝置12及從屬裝置14經由序列周邊介面(SPI)發送且接收信號。在所說明之實施例中，SPI包括SPI匯流排16。SPI匯流排16為以全雙工模式進行操作之同步序列資料鏈路標準。SPI匯流排16上之裝置以使主裝置12能夠起始至一或多個從屬裝置14的資料訊框之主/從模式進行操作。主裝置12及從屬裝置14大體包括使其能夠交換且儲存資料值之移位暫存器。在操作中，主裝置12及從屬裝置14可對儲存於暫存器中之資料進行各種操作，諸如將資料保存至記憶體。SPI匯流排16包括主輸出/從輸入(MOSI)線、主輸入/從輸出(MISO)線、序列時脈(SCLK)線及晶片選擇(CS)線。

MOSI線包括用以自主裝置12之輸出向從屬裝置14之輸入轉移資料的第一通信線。MISO線包括用以自從屬裝置14之輸出向主裝置12之輸入轉移資料的第二通信線。

SCLK線包括用數位時脈信號驅動以調節位元在裝置之間的流動之第一控制線。在所說明之實施例中，SCLK線由主裝置12驅動。實施例亦可包括外部提供之調節主裝置12以及系統10中的其他裝置之SCLK信號。舉例而言，輸出線上之資料可在SCLK線上的信號之下降邊緣上發生改變，且輸入線處之資料可鎖存於SCLK線上的信號之上升邊緣上。換言之，線之狀態可能在下降邊緣處發生改變且在SCLK線上之時脈信號的上升邊緣上經讀取。

CS信號包括致能或去能從屬裝置14之第二控制線。致能及去能從屬裝置14可判定從屬裝置何時與主裝置12進行通信(例如，由其控制)。換言之，CS線可用以致能從屬裝置14與主裝置12進行通信。CS線通常為低態有效信號(active low signal)。因此，主裝置12可將CS線驅動為低位準以致能從屬裝置14。

在一實施例中，系統10可包括複數個從屬裝置14。舉例而言，系統10可包括連接至複數個從屬裝置14中之每一者之單條SCLK線、單條MOSI線及單條MISO線。主裝置12亦可包括各自連接至複數個從屬裝置14中之一者的複數個SC線。在操作中，主裝置12可輸出至SCLK線、MOSI線及MISO線，且個別地雙態觸發各別CS線之狀態以啟動複數個從屬裝置14中之特定一者。

在所說明之實施例中，從屬裝置(反及閘記憶體裝置)14包括SPI控制器18、快取記憶體20、反及閘記憶體陣列22及ECC24狀態暫存器。SPI控制器18經由SPI匯流排16接收且傳輸資料。傳輸越過SPI匯流排16之資料由SPI控制器18之輸入接收。SPI控制器18亦經由在反及閘記憶體裝置14內部之資料轉移輸入/輸出線(DT I/O)及控制線26、28及30傳輸且接收信號。DT I/O線致能與快取記憶體20之通信。控制線26使SPI控制器18能夠向快取記憶體20傳輸控制信號且自快取記憶體20接收控制信號。控制線28使SPI控制器能夠向反及閘記憶體陣列22傳輸控制信號且自反及閘記憶體陣列22接收控制信號。控制線30使SPI控制器能夠向錯誤校正碼(ECC)狀態暫存器24傳輸控制信號且自錯誤校正碼(ECC)狀態暫存器24接收控制信號。

在操作中，SPI控制器18接收經由SPI匯流排16傳輸之資料，且同步資料(DT I/O)及控制信號在反及閘記憶體14之其他組件之間的流動。舉例而言，SPI控制器18經由MOSI線以序列化格式接收資料及命令，且剖析資料及命令之所傳入序列化信號。SPI控制器18可包括提供由SPI控制器18傳輸及接收之信號之適當時序的移位暫存器。此外，SPI控制器18可包括機載執行之演算法，以解譯包括命令、位址、資料及其類似者之所傳入信號。演算法亦可包括常式以判定SPI控制器18之適當輸出，其包括位址方案、錯誤校正、資料在反及閘記憶體陣列22內之移動，及其類似者。同樣地，SPI控制器18可包括電路以同步資料經由MISO線自SPI控制器18至主裝置12之傳輸。在一實施例中，SPI控制器18將所接收之資料傳輸至快取記憶體20、反及閘記憶體陣列22及/或ECC狀態暫存器24，而不將控制信號及資料轉譯為反及閘格式。

在操作中，經由快取記憶體20逐位元組地向反及閘記憶體陣列22轉移資料(DT I/O)，或自反及閘記憶體陣列22轉移資料(DT I/O)。快取記憶體20充當用於自SPI控制器18轉移至反及閘記憶體陣列22之資料的資料緩衝器。資料可寫入於快取記憶體20中，且隨後寫入於反及閘記憶體22中。同樣地，資料可自反及閘記憶體陣列22讀取至快取記憶體20中，且隨後經由SPI控制器18及MISO線自快取記憶體20傳輸至主裝置12。快取記憶體20可為各種尺寸。舉例而言，快取記憶體20可包括2048個位元組、4096個位元組、8192個位元組或其倍數。快取記憶體20亦可為諸如256個位元組或512個位元組之較小尺寸。應注意，在某一實施例中，資料暫存器可駐留於快取記憶體20或反及閘記憶體陣列22中，以提供供資料在快取記憶體20與反及閘記憶體陣列22之間轉移的路徑。換言之，複數個資料位元可在經寫入至反及閘記憶體陣列22之位址之前移位至資料暫存器中。

反及閘記憶體陣列22包括經分割為區塊之記憶體單元陣列。區塊包括固定數目之頁。反及閘記憶體陣列22在基於頁之操作(例如，每次一個頁)中經程式化及讀取，且在基於區塊之操作(例如，每次一個區塊)中經抹除。因為反及閘記憶體陣列22順序地存取為一頁，位元組之隨機資料存取可能是不可能的。換言之，因為讀取及寫入功能每次多個位元組(例如，位元組之頁)地完成，不可自反及閘記憶體陣列22讀取單一位元組。

反及閘記憶體陣列22可包括任何數目及尺寸之區塊及頁。在反及閘記憶體裝置14具有4十億位元組(Gb)容量之一實施例中，反及閘記憶體陣列22可包括2048個區塊，其中每一區塊包括各自為2112個位元組之64個頁。其他實施例可包括具有8192個區塊及8Gb容量、16384個區塊及16Gb容量以及其類似者之反及閘記憶體裝置14。

反及閘記憶體單元具有有限數目之寫入/抹除循環(例如，100,000個程式/抹除循環)。為延長反及閘記憶體裝置14之壽命，可應用"耗損平均"以將資料散布於記憶體之各種實體位置上。耗損平均大體包括將資料寫入至各種位置以確保單元之均勻使用以防止反及閘記憶體陣列22之某些部分過早失效。耗損平均可包括最初將資料寫入至反及閘記憶體陣列22中各種位置中之一者，或可包括自反及閘記憶體陣列22內之一實體位置(例如，一位址)移動資料及將該相同資料寫入至反及閘記憶體陣列22中之另一實體位置。SPI控制器18可管理用以判定向何處寫入資料之耗損平均常式。舉例而言，SPI控制器18上之演算法及/或電路可監視記憶體使用且判定適當位址以在反及閘記憶體陣列22內寫入資料。

ECC狀態暫存器24用以偵測及/或校正可在正常操作期間發生之位元錯誤，以及歸因於隨時間逐漸出現之電荷損失/增益而發生之位元錯誤。舉例而言，ECC狀態暫存器24可包括用以在自反及閘記憶體陣列22讀回資料時偵測及校正錯誤之電路。ECC狀態暫存器24可補充使用於SPI控制器18上之演算法。ECC狀態暫存器24亦可包括一群子暫存器。此等子暫存器可包括針對記憶體裝置資料致能可選ECC之ECC致能/去能暫存器，儲存總數目之所發現錯誤之ECC類型暫存器，儲存任何不可校正錯誤之位置的ECC位置暫存器，儲存關於反及閘記憶體陣列22上任何錯誤校正過程之結果的資訊之ECC反及閘記憶體結果暫存器，或儲存關於快取記憶體20上任何錯誤校正過程之結果的資訊之ECC快取記憶體結果暫存器。ECC狀態暫存器24可包括所有先前ECC子暫存器或前述子暫存器之任何組合。儘管將ECC狀態暫存器24展示為在SPI控制器18外部，但ECC狀態暫存器24可與SPI控制器18成一體式。

現轉向圖2，說明瞭經由SPI介面將資料快取載入於反及閘記憶體陣列22中之過程26的方塊圖。過程26大體包括將SPI輸入28載入至快取記憶體20及反及閘記憶體陣列22。SPI輸入28包括越過SPI匯流排16傳輸且傳遞通過SPI控制器18之序列化資料。一旦快取記憶體20經填充及/或所要量之資料經載入至快取記憶體20中，則資料經寫入(執行)至反及閘記憶體陣列22。

圖3為進一步說明經由SPI介面將資料快取載入於反及閘記憶體陣列22中之方法30的流程圖。大體而言，方法30包括將資料載入於快取記憶體中(32)，將資料執行於反及閘記憶體陣列22中(34)，及讀取執行之狀態(36)。

在步驟32處，方法30包括將資料載入於快取記憶體中。將資料載入於快取記憶體中(步驟32)可包括經由SPI匯流排16提供序列化輸入信號，其中序列化信號指示命令、位址、資料及其類似者。舉例而言，載入資料序列可包括提供程式載入命令，繼之以行位址及一系列資料。在一實施例中，程式載入序列包括1位元組命令，繼之以用於載入快取記憶體之開始行位址(2位元組)，繼之以載入於快取記憶體中之資料。

圖4中說明程式載入序列之一實施例之時序圖。在所說明之實施例中，CS線在通信38之週期期間經驅動為低。換言之，在主裝置12向從屬裝置14發送序列化資料或自從屬裝置14接收序列化資料之同時，CS線經驅動為低。在前八個時脈循環期間，傳輸1位元組命令40。在一實施例中，SPI控制器18可起始一序列以基於命令40及預期傳入之資料而將快取記憶體20之所有位元初始化為1或0。在所說明之實施例中，1位元組命令40直接繼之以在下一四個時脈循環期間傳輸之四個虛設位元42。虛設位元42可能或可能不用以使命令及/或12位元行位址44與位元組格式對準。換言之，在期望序列化載入命令及/或行位址44以八個位元之增量傳輸之情形下，虛設位元可用以使傳入之序列化資料與八個之增量對準。舉例而言，四個虛設位元42用以在與12位元行位址組合時提供十六個位元，八之倍數。虛設位元42可包括於序列化資料中之各種位置處，或可能根本不包括。在虛設位元42之後，在下一十二個時脈循環期間傳輸十二位元行位址44。如先前所論述，行位址44可指示在快取記憶體20中何處儲存隨後之資料。行位址44可基於快取記憶體20之尺寸變化。最高有效位元(MSB)格式之第一資料位元組46在下一八個時脈循環期間經傳輸。在所說明之實施例中，序列化信號包括2048個位元組。總數目之資料位元組46可基於快取記憶體2之頁尺寸或尺寸而變化。舉例而言，在一實施例中，頁尺寸可包括用於ECC之額外64個位元組(備用面積)，且序列化信號包括3012個位元組(2048個位元組+64個位元組)。在最後之資料位元組之後，CS線經驅動為高以放棄從屬裝置14之控制。在CS線為高之週期期間，SPI控制器可執行各種演算法，將位址映射至給定位置，執行錯誤校正碼，等等。

現轉向圖3，在步驟34處，方法30包括執行資料。執行資料(步驟34)可包括經由SPI匯流排16提供序列化輸入信號，其中序列化信號指示命令、位址、資料及其類似者。舉例而言，程式執行序列可包括提供程式執行命令，繼之以列位址。在一實施例中，程式執行序列包括1位元組命令，繼之以反及閘記憶體陣列22之區塊及頁位址(3個位元組)以將資料載入於其中。

圖4中亦說明程式執行序列之一實施例的時序圖。如時序圖中所說明，程式執行序列可與先前論述之程式載入序列連續地執行。在所說明之實施例中，CS線在通信48之週期期間經驅動為低。換言之，在主裝置12向從屬裝置14發送序列化資料或自從屬裝置14接收序列化資料之同時，CS線經驅動為低。在前八個時脈循環期間，傳輸1位元組命令50。在所說明之實施例中，1位元組命令50直接繼之以在下一七個時脈循環期間傳輸之七個虛設位元52。七個虛設位元52用以在與十七位元列位址54組合時提供二十四個位元(八之倍數)。在虛設位元52之後，在下一十七個時脈循環期間傳輸十七位元列位址54。如先前所論述，列位址54可指示區塊及頁位址，其中資料將儲存於反及閘記憶體陣列22中。在列位址54中之最後的資料位元之後，CS線經驅動為高以放棄從屬裝置14之控制。在此週期期間，SPI控制器18可執行各種演算法，將位址映射至給定位置，執行程式碼，等等。此外，快取記憶體20可使用錯誤校正碼及/或將資料移動於反及閘記憶體陣列22中。

再次返回至圖3，在步驟36處，方法30包括讀取一狀態。讀取一狀態可包括主裝置12接收指示執行序列(步驟34)之結果的序列化信號。換言之，主裝置12可經由SPI匯流排16發出命令以查詢與執行命令50相關聯之演算法是否已完成及/或成功。舉例而言，讀取狀態序列可包括在MOSI線上提供讀取狀態暫存器命令，繼之以MISO線上提供之狀態暫存器資料輸出。在一實施例中，讀取狀態序列包括1位元組命令，繼之以狀態暫存器資料輸出(1位元組)。

圖4中亦說明讀取狀態序列之一實施例的時序圖。如時序圖中所說明，讀取狀態序列可與先前論述之程式載入序列及程式執行序列連續地執行。在所說明之實施例中，在通信56之週期期間，CS線經驅動為低。換言之，在主裝置12向從屬裝置14發送序列化資料且自從屬裝置14接收序列化資料之同時期間，CS線經驅動為低。在前八個時脈循環期間，傳輸1位元組命令58。在所說明之實施例中，1位元組命令58直接繼之以在下一八個時脈循環期間在MISO線上傳輸之狀態暫存器資料輸出60。如先前所論述，狀態暫存器資料輸出60可指示與執行命令50相關聯之演算法是否已完成及/或成功。因此，主裝置12可接收且解譯狀態暫存器資料輸出60以判定操作是否成功及/或完成，且主裝置12採用之隨後之命令及動作基於該判定。應注意，ECC可在CS線經驅動為高(失能)時之任何時間執行。

現轉向圖5，說明瞭使隨機資料位元組能夠經由SPI介面載入於快取記憶體20之所選擇行位址64中的過程62之方塊圖。過程62大體包括將SPI輸入28載入至快取記憶體20之特定位址64而不初始化快取記憶體20中之所有位元。換言之，過程62致能在位址64處修改快取記憶體20之單一位元組或更多而不改變儲存於快取記憶體20中的其他位元組之值。SPI輸入28可包括越過SPI匯流排16傳輸且傳遞通過SPI控制器18之序列化資料。類似於先前論述之實施例，一旦將特定資料載入於快取記憶體20中，則資料經寫入(執行)至反及閘記憶體陣列22。

圖6為進一步說明經由SPI介面將隨機資料載入於快取記憶體20中及將來自快取記憶體之資料執行至反及閘記憶體陣列22的方法66之流程圖。大體而言，方法66包括將資料載入於快取記憶體中(步驟68)，將隨機資料輸入載入於快取記憶體中(步驟70)，將資料執行於反及閘記憶體陣列22中(步驟72)，及讀取執行之狀態(步驟74)。

在步驟68處，方法66包括將資料載入於快取記憶體中。類似於先前論述之實施例，將資料載入於快取記憶體中可包括經由SPI匯流排16提供序列化輸入信號，其中序列化信號指示命令、位址、資料，及其類似者。舉例而言，載入資料可包括提供程式載入命令，繼之以行位址，及一系列資料。在一實施例中，程式載入序列可包括1位元組命令，繼之以用於載入快取記憶體之開始行位址(2個位元組)，繼之以將載入於快取記憶體中之資料。先前就圖4論述程式載入序列之一實施例之時序圖。

在步驟70處，方法66包括將隨機資料載入於快取記憶體中。將隨機資料載入於快取記憶體20中可包括將資料載入至快取記憶體20之特定位址。資料可為一個位元組或更多。舉例而言，位元組之數目可能僅受快取記憶體20之尺寸(例如，2048個位元組、4096個位元組、8192個位元組或更多)限制。與程式載入命令不同，將隨機資料載入於快取記憶體20中不初始化快取記憶體20之位元中之每一者，而替代地僅在目標位址64處覆寫資料。在一實施例中，具有隨機資料輸入序列的程式負載包括具有隨機資料輸入命令之1位元組程式負載，繼之以用於載入快取記憶體之開始行位址(2個位元組)，繼之以將載入於快取記憶體20中之資料。

圖7中說明具有隨機資料輸入序列之程式負載之一實施例之時序圖。類似於就圖4論述之程式載入序列之實施例，在所說明之實施例中，於通信76之週期期間，CS線經驅動為低。在前八個時脈循環期間，傳輸1位元組命令78(例如，具有隨機資料輸入命令之程式負載)。在一實施例中，SPI控制器18不起始一序列，以基於命令且預期傳入之資料，將快取記憶體20之所有位元初始化為1或0。在所說明之實施例中，1位元組命令78直接繼之以在下一四個時脈循環期間傳輸之四個虛設位元80。可能或可能不使用虛設位元80以使命令及/或行位址82與位元組格式對準。虛設位元80可能包括於序列化資料中各種位置處，或可能根本不包括。在虛設位元80之後，於下一十二個時脈循環期間傳輸十二位元行位址84。如先前所論述，行位址84可指示在快取記憶體20中何處儲存隨後之資料。行位址84可基於快取記憶體20之尺寸及將資料寫入於快取記憶體20中之理想位置而變化。在下一八個時脈循環期間，傳輸第一資料位元組84。在所說明之實施例中，序列化信號包括2048個位元組。資料位元組84之總數目可基於快取記憶體20之尺寸變化。在最後之資料位元組之後，CS線係驅動為高，以放棄從屬裝置14之控制。在CS線為高之週期期間，SPI控制器18可執行各種演算法，將位址映射至給定位置，執行錯誤校正碼，等等。

現轉向圖6，在步驟72處，方法66包括執行資料。執行資料可包括經由SPI匯流排16提供序列化輸入信號，其中序列化信號指示命令、位址、資料，及其類似者。舉例而言，執行資料序列可包括提供執行命令，繼之以列位址。在一實施例中，程式執行序列包括1位元組命令，繼之以反及閘記憶體陣列22之將資料載入於其中之區塊及頁位址(3個位元組)。已關於圖4在上文論述了程式執行序列之一實施例的時序圖。

再次返回至圖6，在步驟74處，方法66包括讀取一狀態。讀取一狀態可包括主裝置12接收指示執行序列之結果的序列化信號(步驟72)。換言之，主裝置12可經由SPI匯流排16發出命令以查詢與執行命令相關聯之演算法是否已完成及/或成功。舉例而言，讀取狀態序列可包括在MOSI線上提供命令，繼之以在MISO線上提供之狀態暫存器資料輸出。在一實施例中，讀取狀態命令包括1位元組命令，繼之以狀態暫存器資料輸出(1位元組)。先前已關於圖4論述了程式讀取序列之一實施例的時序圖。

現轉向圖8，方塊圖說明包括經由SPI介面在反及閘記憶體陣列22內移動資料(例如，內部資料移動)之過程86。換言之，可根據SPI序列/命令將儲存於反及閘記憶體陣列22中之資料移動至第二位置。過程大體包括將資料自反及閘記憶體陣列22中之第一位址88載入於快取記憶體20中。現載入於快取記憶體20中之資料隨後經執行至反及閘記憶體陣列22中之第二位址90。此技術可能在包括在反及閘記憶體陣列22內將資料自一實體位置移動至另一實體位置之耗損平均常式中為特別有用的。此外，技術可能對於將資料自反及閘記憶體陣列22中的具有不良單元之第一位置移動至反及閘記憶體陣列22中的具有良好單元之第二位置係有用的。

現轉向圖9，方塊圖說明包括經由SPI介面在反及閘記憶體陣列22內移動及修改資料(例如，修改內部資料移動)之過程92。換言之，可根據SPI命令/序列將儲存於反及閘記憶體陣列22中之資料移動至第二位置，且資料可在移動期間經修改。過程大體包括將資料自反及閘記憶體陣列22中之第一位址88載入於快取記憶體20中。現載入於快取記憶體20中之資料(例如，原始資料)隨後經修改。舉例而言，快取記憶體20之單一位元組或更多可用新資料94替換。舉例而言，新資料94可包括作為序列化資料自SPI輸入28接收之資料。包括新資料94之快取記憶體資料(例如，經修改之快取記憶體資料)可接著執行至反及閘記憶體陣列22中之第二位址90。類似於關於圖8論述之技術，此技術在耗損平均常式中，及對於將資料自反及閘記憶體陣列22中之第一位置移動及修改至反及閘記憶體陣列22之第二位置可能係特別有用的。應注意，錯誤校正碼可在CS線經驅動為高(失能)時的任何時間執行。因此，在資料經載入於快取記憶體20中，經修改且接著經執行回於反及閘記憶體陣列22中之情形下，可在將資料載入於快取記憶體20中、修改資料之後第一次執行ECC，且在將資料執行於反及閘記憶體陣列22中之前第二次執行ECC。

圖10為進一步說明內部資料移動及/或經由SPI介面命令之修改內部資料移動的方法96之流程圖。大體而言，方法96包括將資料自反及閘記憶體陣列22中之第一位置讀取於快取記憶體中(98)，將隨機資料輸入載入於快取記憶體中(若方法包括修改內部資料移動)(100)，將資料執行至反及閘記憶體陣列22中之第二位置(102)，及讀取執行之狀態(104)。

在步驟98處，方法96包括將資料自第一位置讀取於快取記憶體中。類似於先前論述之實施例，將資料讀取於快取記憶體20中可包括經由SPI匯流排16提供序列化輸入信號，其中序列化信號指示命令、位址、資料，及其類似者。舉例而言，將資料讀取於快取記憶體中可包括提供頁讀取序列，其包括頁讀取命令，繼之以資料將自反及閘記憶體陣列22擷取之區塊及頁位址。舉例而言，區塊及頁位址可對應於第一位址88。將規定區塊及位址處之資料轉移至快取記憶體20。

方法96可能或可能不包括將隨機資料載入於快取記憶體中之步驟100。舉例而言，若方法之實施例包括在資料駐留於快取記憶體20中時對其進行修改，則可執行將隨機資料載入於快取記憶體中之步驟100。否則，方法96之實施例可能不包括將隨機資料載入於快取記憶體中之步驟100。將隨機資料載入於快取記憶體中(100)包括將資料載入至快取記憶體20之特定位址。隨機資料可能包括一個位元組或更多。舉例而言，位元組之數目可能僅受快取記憶體20之尺寸(例如，2048個位元組、4096個位元組、8192個位元組或更多)限制。與程式載入命令不同，程式載入隨機資料輸入命令不初始化快取記憶體20中之位元中的每一者，而替代地僅在目標位址64處覆寫資料。在一實施例中，具有隨機資料輸入序列之程式負載包括1位元組命令，繼之以用於載入快取記憶體之開始行位址(2個位元組)，且繼之以將載入於快取記憶體20中之資料。先前已關於圖7論述了程式載入隨機資料輸入序列之一實施例的時序圖。

在圖10之步驟102處，方法96亦包括執行資料。類似於先前論述實施例，執行資料可包括經由SPI匯流排16提供序列化輸入信號，其中序列化信號指示命令、位址、資料，及其類似者。舉例而言，執行資料序列可包括提供程式執行命令，繼之以列位址。在一實施例中，程式執行序列包括1位元組命令，繼之以反及閘記憶體陣列22之將資料載入於其中之區塊及頁位址(3個位元組)。先前已關於圖4論述了程式執行命令之一實施例的時序圖。

在步驟104處，方法96包括讀取一狀態。讀取一狀態可包括主裝置12接收指示執行命令之結果的序列化信號(步驟102)。換言之，主裝置12可經由SPI匯流排16發出命令以查詢與執行命令相關聯之演算法是否已完成及/或成功。舉例而言，讀取狀態序列可包括在MOSI線上提供讀取狀態命令，繼之以在MISO線上提供之狀態暫存器資料輸出。在一實施例中，讀取狀態序列包括1位元組讀取狀態命令，繼之以狀態暫存器資料輸出(1位元組)。在上文關於圖4論述了程式讀取命令之一實施例的時序圖。

因此，方法96可用以將資料自反及閘記憶體陣列22之第一位址88讀取於快取記憶體20中且將資料移動至反及閘記憶體陣列22中之第二位址90(參見圖8)。在替代實施例中，方法96可用以將資料自反及閘記憶體陣列22之第一位址88讀取於快取記憶體20中，修改儲存於快取記憶體20中之資料的至少一部分，且將資料移動至反及閘記憶體陣列22中之第二位址90(參見圖9)。

現轉向圖11，說明瞭用於同時載入及卸載快取記憶體20(例如，快取記憶體程式化特徵)之方法106的流程圖。方法106使快取記憶體20能夠經釋放，以使得在來自快取記憶體20或資料暫存器之頁程式化(例如，執行)發生之同時，可將新資料載入於快取記憶體20中。此提供在與未使用快取記憶體程式化特徵之頁程式化相比時更快之資料輸送量。舉例而言，對於2KB頁而言，SPI反及閘之典型頁程式化時間可為約200微秒至300微秒(μs)，且快取載入時間使用25ns之週期SCLK信號為約410μs。在快取載入之第一方法中，快取載入及頁程式化可能連續地完成。換言之，一旦完成了快取載入，則頁經程式化，且快取載入之下一循環直至頁經程式化之後才開始。此可能給定載入快取記憶體及程式化頁之610μs至710μs之近似總時間。使用快取記憶體程式特徵及方法106，資料輸送量通常僅受快取載入時間限制。換言之，頁程式化及快取載入可並行地完成，以使得頁在快取記憶體經載入之410μs期間經程式化。快取記憶體20可經載入第二組資料，同時完成頁程式化，且因此，載入快取記憶體且程式化頁之總時間為大約410μs。

在用以使用方法106之系統10中，可使用兩個額外狀態位元。第一狀態位元可用以提供快取記憶體為忙碌或就緒之指示。第二狀態位元可用以提供裝置(例如，資料暫存器及/或反及閘記憶體陣列22)是否為忙碌或就緒之指示。舉例而言，回應於讀取狀態命令產生之狀態暫存器位元組可包括指示快取記憶體及/或資料暫存器的狀態之第一位元及/或第二位元。

在操作中，系統10可將資料載入於快取記憶體20中，開始將資料頁程式化(例如，執行)至反及閘記憶體陣列22，輪詢快取記憶體20及資料暫存器/反及閘記憶體陣列22之狀態直至快取記憶體20就緒為止，將新資料載入於快取記憶體中，輪詢快取記憶體20及資料暫存器/反及閘記憶體陣列22之狀態直至快取記憶體20及資料暫存器/反及閘記憶體陣列22就緒為止，且接著，將新資料執行於反及閘記憶體陣列22中。

在圖11中，第一步驟包括將第一資料載入於快取記憶體20中，如步驟108處所說明。類似於先前論述，將資料載入於快取記憶體中(步驟108)大體包括發出程式載入序列(例如，程式載入命令、行位址及資料，經由SPI匯流排16自主裝置12至從屬裝置14)。

接著執行第一資料，如步驟110處所說明。如關於圖4中執行命令之時序圖所論述，資料之執行開始將資料自快取記憶體20載入至資料暫存器及反及閘記憶體陣列22之序列。類似於先前論述，將資料自快取記憶體20執行至反及閘記憶體陣列22大體包括發出程式執行序列(例如，程式執行命令、列位址，經由SPI匯流排16自主裝置12至從屬裝置14)。

在發出程式執行序列(步驟110)之後，方法106包括讀取狀態，如步驟112處所說明。類似於先前論述，讀取狀態大體包括從屬裝置14在MISO線上輸出狀態暫存器位元組，及主裝置12讀取狀態暫存器位元組以判定執行序列或其他命令之狀態。在方法106中，讀取狀態(步驟112)用以判定快取記憶體是否就緒，如步驟114處所說明。若狀態暫存器位元組中之快取記憶體狀態位元指示快取記憶體20未就緒，則主裝置12繼續輪詢狀態暫存器。

若或一旦在讀取狀態步驟(步驟112)處讀取之狀態暫存器指示快取記憶體就緒(步驟114)，則方法前進至將第二(新)資料載入於快取記憶體中，如步驟118處所說明。將第二資料載入於快取記憶體中(步驟116)可與將第一資料之至少一部分執行於資料暫存器/反及閘記憶體陣列22中並行(例如，同時)實現。換言之，若快取記憶體20在執行發生之同時變為就緒，則第二資料可開始載入於快取記憶體20中，同時資料仍經執行於反及閘記憶體陣列22中。

方法106接著包括讀取狀態，如步驟118處所說明。類似於步驟112處之過程，讀取狀態(118)大體包括從屬裝置14在MISO線上輸出狀態暫存器位元組，及主裝置12讀取狀態暫存器位元組以判定執行序列或其他命令之狀態。在方法106中，讀取狀態(步驟112)用以判定快取記憶體是否就緒，如步驟120處所說明，且判定裝置(例如，資料暫存器/反及閘記憶體陣列22)是否就緒，如步驟122處所說明。若狀態暫存器位元組中之快取記憶體狀態位元及裝置狀態位元指示快取記憶體20及資料暫存器/反及閘記憶體陣列22未就緒，則主裝置12繼續輪詢狀態暫存器位元組。

若或一旦在讀取狀態步驟(步驟118)處讀取之狀態暫存器位元組指示快取記憶體20就緒(步驟120)且資料暫存器/反及閘記憶體陣列22就緒(步驟122)，則方法106前進至將第二(新)資料執行於快取記憶體中，如步驟124處所說明。

在方法106之所說明之實施例中，若存在待載入於快取記憶體20中之額外資料，則方法106可判定存在待載入之更多資料(例如，第三組資料)，且返回至步驟112處之讀取狀態以重複上文論述之方法。換言之，方法106在快取記憶體20就緒時重複輪詢狀態暫存器及將第三組資料載入於快取記憶體20中，且隨後在快取記憶體20及資料暫存器/反及閘記憶體陣列兩者就緒時執行第三組資料。然而，若不存在待載入之額外組之資料，則方法106可前進至讀取狀態，如步驟128處所說明。基於該狀態，方法106可終止、重複或起始主裝置12以繼續進行其他功能及命令。應注意，方法106中之各種步驟可以變化之次序完成、跳過或重複以提供類似功能性。舉例而言，可在步驟128處之讀取狀態之後執行對步驟126處更多資料之檢查。

應注意，如先前所論述之快取載入及執行具有程式執行命令的資料之序列的一個優點包括能夠按順序規定每一程式執行命令之特定位址的靈活性。舉例而言，在執行命令中之每一者中提供特定位址使每一程式能夠執行以規定在何處儲存每一組資料。對比而言，在每一命令中不包括位址之方法可能僅將資料置放於下一可用位址中(例如，序列頁+1定址)。以另一方式陳述，與僅按順序將每一組資料指派至下一序列位址之方法相對，程式執行命令致能規定每一組資料按順序定址於何處之靈活性。

儘管本發明可容許各種修改及替代形式，但特定實施例已藉由實例展示於圖式中且將在本文進行詳細描述。然而，應理解，本發明不欲限於所揭示之特定形式。相反，本發明將涵蓋屬於如由以下所附申請專利範圍界定之本發明之精神及範疇的所有修改、等效物及替代物。

10．．．反及閘記憶體系統

12．．．主裝置

14．．．從屬裝置

16．．．SPI匯流排

18．．．SPI控制器

20．．．快取記憶體

22．．．反及閘記憶體陣列

24．．．錯誤校正碼(ECC)狀態暫存器

26．．．資料轉移輸入/輸出線(DT I/O)及控制線//過程

28．．．資料轉移輸入/輸出線(DT I/O)及控制線//SPI輸入

30．．．資料轉移輸入/輸出線(DT I/O)及控制線

38．．．通信

40．．．1位元組命令

42．．．虛設位元

44．．．行位址

46．．．第一資料位元組

48．．．通信

50．．．1位元組命令

52．．．虛設位元

54．．．十七位元列位址

56．．．通信

58．．．1位元組命令

60．．．狀態暫存器資料輸出

62．．．過程

64．．．行位址/目標位址

76．．．通信

78．．．1位元組命令

80．．．虛設位元

82．．．命令及/或行位址

84．．．十二位元行位址/第一資料位元組

86．．．過程

88．．．第一位址

90．．．第二位址

94．．．新資料

CS．．．晶片選擇

MISO．．．主輸入/從輸出

MOSI．．．主輸出/從輸入

MSB．．．最高有效位元

SCLK．．．序列時脈

DT I/O．．．資料轉移輸入/輸出線

圖1為說明根據本發明之一或多個實施例的記憶體裝置之一實施例的方塊圖；

圖2為說明根據本發明之一或多個實施例快取載入反及閘記憶體陣列的方法之方塊圖；

圖3為進一步說明根據本發明之一或多個實施例快取載入反及閘記憶體陣列的方法之流程圖；

圖4為說明根據本發明之一或多個實施例的SPI信號之時序圖；

圖5為說明根據本發明之一或多個實施例將隨機資料載入於反及閘記憶體裝置的快取記憶體中之方法的方塊圖；

圖6為進一步說明根據本發明之一或多個實施例將隨機資料載入於反及閘記憶體裝置的快取記憶體中之方法的流程圖；

圖7為說明根據本發明之一或多個實施例的與將隨機資料載入於反及閘記憶體裝置之快取記憶體中相關聯的SPI信號之時序圖；

圖8為說明根據本發明之一或多個實施例在反及閘記憶體裝置內移動資料的方法之方塊圖；

圖9為說明根據本發明之一或多個實施例在反及閘記憶體裝置內移動及修改資料的方法之方塊圖；

圖10為進一步說明根據本發明之一或多個實施例在反及閘記憶體裝置內移動及修改資料的方法之流程圖；及

圖11為說明根據本發明之一或多個實施例在反及閘記憶體裝置內同時快取載入及執行資料的方法之流程圖。

(無元件符號說明)

Claims (23)

1. 一種經由一SPI介面快取載入一反及閘記憶體裝置之方法，其包含：將資料載入於該反及閘記憶體裝置之一快取記憶體之一特定位址中，其中該反及閘記憶體裝置之該快取記憶體之該特定位址係由自該反及閘記憶體裝置外部之一主機發送至該SPI介面之一第一程式序列所特定；將資料自該反及閘記憶體裝置之該快取記憶體之該特定位址寫入至該反及閘記憶體裝置之一記憶體陣列之一特定位址，其中該反及閘記憶體裝置之該記憶體陣列之該特定位址係由自該主機發送至該SPI介面之一第二程式序列所特定；及輪詢以判定該經寫入資料之狀態。
2. 如請求項1之方法，其中將資料載入於該反及閘記憶體裝置之該快取記憶體之該位址中包含發出該第一程式序列，其中該第一程式序列包含至該SPI介面之一程式載入序列，以將資料載入於該快取記憶體中。
3. 如請求項2之方法，其中該程式載入序列包含一1位元組命令、對應於該快取記憶體之該位址之一2位元組行位址及至少1資料位元組。
4. 如請求項1之方法，其中將資料自該反及閘記憶體裝置之該快取記憶體寫入至該反及閘記憶體裝置之該記憶體陣列之一位址包含發出該第二程式序列，其中該第二程式序列包含至該SPI介面之一程式執行序列，以將資料 寫入至該反及閘記憶體裝置之該位址。
5. 如請求項1之方法，其包含在一晶片選擇信號被驅動至一失能狀態時執行錯誤校正碼。
6. 如請求項1之方法，其中輪詢以判定該經寫入資料之該狀態包含將一讀取狀態命令發出至該SPI介面，以輪詢經寫入至該反及閘記憶體裝置之該位址之該資料的狀態。
7. 一種將資料輸入至一反及閘記憶體裝置之方法，其包含：將一程式載入隨機資料輸入序列發出至一SPI控制器，以將新資料載入於一反及閘記憶體裝置之一快取記憶體之複數個行位址中之一者中而不啟始儲存於該快取記憶體之附近的行位址之資料，其中該程式載入隨機資料輸入序列特定該快取記憶體之該複數個行位址中之該者；及將一程式執行序列自該主機發出至該SPI控制器，以將儲存於該快取記憶體之該複數個行位址中之該者處或附近之該快取記憶體中之資料載入至該反及閘記憶體裝置之一反及閘記憶體陣列之一特定位址，其中該程式執行序列特定該反及閘記憶體陣列之該特定位址，其中儲存於該快取記憶體之該複數個行位址中之該者處或附近之該快取記憶體中之資料包含新資料。
8. 如請求項7之方法，其中該程式載入隨機資料輸入序列包含一1位元組命令、一12位元行位址及至少1資料位元 組。
9. 如請求項7之方法，其中該程式載入隨機資料輸入序列包含一虛設位元，以使該位址與一位元組格式對準。
10. 一種在一反及閘記憶體裝置內移動資料之方法，其包含：經由一SPI匯流排自一主機與一SPI控制器進行通信，其中通信包含產生一第一序列，以自該反及閘記憶體裝置之一反及閘記憶體陣列之一第一位址讀取資料至該反及閘記憶體裝置之一特定快取記憶體位址，其中該第一序列特定該特定快取記憶體位址，及產生一第二序列，以將該資料自該反及閘記憶體裝置之該特定快取記憶體位址寫入至該反及閘記憶體裝置之該反及閘記憶體陣列之一第二位址，其中該第二序列特定該反及閘記憶體陣列之該第二位址。
11. 如請求項10之方法，其中該第一序列包含一頁讀取命令，且該第二序列包含一程式執行命令。
12. 如請求項10之方法，其包含輪詢寫入至該反及閘記憶體裝置之該反及閘記憶體陣列之該資料之一狀態。
13. 如請求項10之方法，其包含產生一讀取狀態命令以輪詢寫入至該反及閘記憶體裝置之該反及閘記憶體陣列之該第二位址之該資料之一狀態。
14. 如請求項10之方法，其中在該反及閘記憶體裝置內移動該資料係基於一耗損平均演算法而使用。
15. 一種在一反及閘記憶體裝置中修改內部資料之方法，其 包含：將一頁讀取序列自一主機發出至一SPI控制器，以自該反及閘記憶體裝置之一記憶體陣列之一第一位址讀取資料，且將該資料載入於該反及閘記憶體裝置之一特定快取記憶體位址中，其中該頁讀取序列特定該反及閘記憶體裝置之該特定快取記憶體位址；將一程式載入隨機資料輸入序列自該主機發出至該SPI控制器，以將新資料載入於與該反及閘記憶體裝置之該特定快取記憶體位址相關聯之複數個行位址中之一者中，其中該程式載入隨機資料輸入序列特定該複數個行位址之該者；及將一程式執行序列自該主機發出至該SPI控制器，以將資料自該反及閘記憶體裝置之該特定快取記憶體位址寫入至該反及閘記憶體裝置之該記憶體陣列之一第二位址，其中該程式執行序列特定該反及閘記憶體裝置之該記憶體陣列之該第二位址。
16. 如請求項15之方法，其包含在發出該程式載入隨機資料輸入序列之前及之後，執行錯誤校正碼。
17. 如請求項之15方法，其中該程式載入隨機資料輸入序列僅修改由該新資料覆寫之資料。
18. 如請求項15之方法，其包含基於一耗損平均演算法，在該反及閘記憶體裝置之該記憶體陣列之該第一位址與該第二位址之間移動該資料。
19. 一種經由一SPI介面在一反及閘記憶體裝置中高速存取 資料之方法，其包含：藉由將特定一特定快取記憶體位址之一第一程式載入序列自一主機發送至一SPI控制器，將第一資料載入至該反及閘記憶體裝置之該特定快取記憶體位址；藉由將特定該反及閘記憶體裝置之一第一位址之一第一程式執行序列自該主機發送至該SPI控制器，將該第一資料自該特定快取記憶體位址寫入至該反及閘記憶體裝置之一反及閘記憶體陣列之該第一位址；藉由將一第一讀取狀態序列發送至該SPI控制器，輪詢該快取記憶體之一狀態；若輪詢指示該快取記憶體就緒，則藉由將特定該特定快取記憶體位址之至少一部份之一第二程式載入序列自該主機發送至該SPI控制器，將第二資料載入該特定快取記憶體位址之該部分；藉由將一第二讀取狀態序列發送至該SPI控制器，輪詢該快取記憶體及該反及閘記憶體裝置之狀態；及若輪詢指示該快取記憶體就緒且該裝置就緒，則藉由將特定該反及閘記憶體裝置之一第二位址之一第二程式執行序列自該主機發送至該SPI控制器，將該第二資料自該特定快取記憶體位址寫入至該反及閘記憶體裝置之該反及閘記憶體陣列之該第二位址。
20. 如請求項19之方法，其中針對待寫入至該反及閘記憶體裝置之該記憶體陣列之額外組的資料重複該方法。
21. 如請求項19之方法，其中輪詢該反及閘記憶體裝置之該 快取記憶體之該狀態包含該SPI控制器輸出一包含一快取記憶體狀態位元之狀態暫存器位元組。
22. 如請求項19之方法，其中輪詢該反及閘記憶體裝置之該狀態包含該SPI控制器輸出一包含一裝置狀態位元的狀態暫存器位元組。
23. 如請求項19之方法，其包含輪詢該快取記憶體及該反及閘記憶體裝置之該狀態，以判定是否已完成將該第二資料寫入至該反及閘記憶體裝置之該反及閘記憶體陣列之一第二位址。