TWI687815B - 資料發送方法、具有序列周邊介面之從屬裝置及資訊處理裝置 - Google Patents

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Abstract

一種資料發送方法，用以使具有一序列周邊介面之一從屬裝置在一致能期間，依一主控裝置輸出的一第一串列時鐘的控制，以經由一串行輸出端傳送串列資料，該方法包含：利用一第一邏輯單元依一系統時鐘進行一並行轉串列操作及暫存一第一位元資料；利用一第二邏輯單元依一第二串列時鐘對該並行轉串列操作所產生的位元資料進行一位元緩衝操作以產生一第二位元資料，該第二串列時鐘係該第一串列時鐘的同相或反相信號；以及利用一多工器在該致能期間內，依一模式信號的控制選擇將所述第一位資料輸出至該串行輸出端，或將所述第二位元資料輸出至該串行輸出端。

Description

資料發送方法、具有序列周邊介面之從屬裝置及資訊處理裝 置
本發明係關於一種資料發送方法，特別是關於具有序列周邊介面之從屬裝置發送資料的方法。
SPI(serial peripheral interface；序列周邊介面)為一種主從式同步串列通訊介面，其具有傳送速率快、結構簡單、可全雙工通訊等優點，因此被廣泛應用於諸多領域上。現有序列周邊介面從屬裝置在資料傳輸上可使用主入從出(master input slave output；MISO)、主出從入(master output slave input；MOSI)等不同方式。
另外，SPI的工作模式可分為第一模式(包含模式0和模式2)和第二模式(包含模式1和模式3)。在第一模式中，由於需要在第一個SPI串列時鐘發送沿之前發送出第一位元資料，因此須鎖存好第一位元資料；及在第二模式中，由於第一位元資料是由第一個發送沿推送輸出，因此不須鎖存第一位元資料。
以下以表1說明SPI模式0-3區別：
Figure 107144342-A0305-02-0002-1
其中，SPI模式0的推送時鐘與SPI串列時鐘反相；SPI模式1的推送時鐘與SPI串列時鐘同相；SPI模式2的推送時鐘與SPI串列時鐘同相； 以及SPI模式3的推送時鐘與SPI串列時鐘反相。
以傳統的MISO傳輸方式為例，其結構圖如圖1所示，其中，一從屬裝置100內含一發送沿檢測模組110、一資料儲存模組120及一傳送邏輯模組130；而圖2繪示圖1從屬裝置100之一工作波形圖。
從屬裝置100內部使用一個比SPI之串列時鐘SCLK頻率高數倍的系統時鐘SYSCLK，發送沿檢測模組110檢測串列時鐘SCLK的發送沿(drive edge)跳變以得到一發送沿信號SIG1。發送沿信號SIG1只維持系統時鐘SYSCLK的一個時鐘週期高電平有效，以驅動傳送邏輯模組130，從而將資料儲存模組120的輸出資料DATAOUT移位元然後輸出一個位元(bit)的資料到輸出端上。
圖2是SPI模式0的工作時序圖。串列時鐘SCLK通常只有SPI傳輸資料時(即接腳選擇CS有效期間)工作，其他時間通常保持固定電平不變化(即使有變化也可以用接腳選擇CS禁能)。另外，SPI需要在第一個串列時鐘SCLK到來的時候準備好資料DATAOUT，其無法以串列時鐘SCLK從資料儲存模組120讀出資料DATAOUT以進行資料發送的程式。
然而，由圖2可看出，由於MISO延遲時間是發生在發送沿之後，因此，在發送沿和採樣沿之間的時間須分配給MISO延遲時間、信號傳播延遲時間(由導電墊片(PAD)及電路板(board)造成)及MISO建立時間，也就是說，MISO建立時間會被壓縮，而使得在串列時鐘SCLK頻率固定的情況下，系統時鐘SYSCLK需要較高的頻率，或在系統時鐘SYSCLK固定的情況下，串列時鐘SCLK只能支援較低的頻率，也就是說，此情況會使得系統時鐘/串列時鐘的頻率比例較高。
為解決上述問題，本領域亟需一種新穎的用於序列周邊介面從屬裝置的資料發送方法。
本發明之一目的在於提供一種用於序列周邊介面之從屬裝置之資料發送方法，其可藉由一緩衝機制緩衝欲發送至一主控裝置或另一從屬裝置 的位元資料，以放寬該從屬裝置內的相關邏輯電路的時序要求，從而可在降低系統時鐘頻率的情形下正確完成串列資料的傳送。
本發明之另一目的在於提供一種具有序列周邊介面之從屬裝置，其可藉由一緩衝機制緩衝欲發送至一主控裝置或另一從屬裝置的位元資料，以放寬該從屬裝置內的相關邏輯電路的時序要求，從而可在降低系統時鐘頻率的情形下正確完成串列資料的傳送。
本發明之又一目的在於提供一種資訊處理裝置，其可藉由前述的從屬裝置實現其內部之至少一周邊裝置，且所述周邊裝置可為一記憶體模組或一顯示器。
為達上述目的，一種資料發送方法乃被提出，其係利用具有一序列周邊介面(Serial Peripheral Interface；SPI)之一從屬裝置(slave device)實現，該從屬裝置係在一致能期間，依一主控裝置輸出的一第一串列時鐘的控制以經由一串行輸出端傳送串列資料，該資料發送方法包含下列步驟：利用一第一邏輯單元依一系統時鐘進行一並行轉串列操作，該並行轉串列操作包括：檢測該第一串列時鐘之各發送沿以獲得一發送沿信號，所述發送沿係一上升沿或一下降沿；依該發送沿信號的控制對複數個位元組資料依序進行一串列移位元操作，並以一移位輸出端依序提供一個輸出位元資料；以及利用一第一緩衝單元與該移位輸出端耦接，以暫存一個所述輸出位元資料並經由一第一緩衝輸出端以提供一第一緩衝位元資料；利用一第二邏輯單元依一第二串列時鐘對該移位輸出端進行一位元緩衝操作，並經由一第二緩衝輸出端依序提供一第二緩衝位元資料，其中，該第二串列時鐘係該第一串列時鐘的同相或反相信號；以及利用一多工器在該致能期間內依一模式信號的控制，選擇將該第一緩衝輸出端耦接至所述串行輸出端，或將該第二緩衝輸出端耦接至所述串行輸出端。
在一實施例中，當該模式信號呈現一第一模式時，該多工器係在該致能期間內的一初始時間之前選擇將該第一緩衝輸出端耦接至所述串行輸出 端，及在該初始時間之後選擇將該第二緩衝輸出端耦接至所述串行輸出端。
在一實施例中，當該模式信號呈現一第二模式時，該多工器係在該致能期間內選擇將該第二緩衝輸出端耦接至所述串行輸出端。
為達上述目的，本發明進一步提出一種具有一序列周邊介面之從屬裝置，以實現一資料發送方法，該從屬裝置具有一串行輸出端、一第一邏輯單元、一第二邏輯單元及與該第一邏輯單元及該第二邏輯單元耦接之一多工器，以在一致能期間依一主控裝置輸出的一第一串列時鐘的控制，經由該串行輸出端傳送串列資料，該資料發送方法包含下列步驟：利用一第一邏輯單元依一系統時鐘進行一並行轉串列操作，該並行轉串列操作包括：檢測該第一串列時鐘之各發送沿以獲得一發送沿信號，所述發送沿係一上升沿或一下降沿；依該發送沿信號的控制對複數個位元組資料依序進行一串列移位元操作，並以一移位輸出端依序提供一個輸出位元資料；以及利用一第一緩衝單元與該移位輸出端耦接，以暫存一個所述輸出位元資料並經由一第一緩衝輸出端以提供一第一緩衝位元資料；利用一第二邏輯單元依一第二串列時鐘對該移位輸出端進行一位元緩衝操作，並經由一第二緩衝輸出端依序提供一第二緩衝位元資料，其中，該第二串列時鐘係該第一串列時鐘的同相或反相信號；以及利用一多工器在該致能期間內依一模式信號的控制，選擇將該第一緩衝輸出端耦接至所述串行輸出端，或將該第二緩衝輸出端耦接至所述串行輸出端。
在一實施例中，當該模式信號呈現一第一模式時，該多工器係在該致能期間內的一初始時間之前選擇將該第一緩衝輸出端耦接至所述串行輸出端，及在該初始時間之後選擇將該第二緩衝輸出端耦接至所述串行輸出端。
在一實施例中，當該模式信號呈現一第二模式時，該多工器係在該致能期間內選擇將該第二緩衝輸出端耦接至所述串行輸出端。
此外，本發明更揭露一種資訊處理裝置，其具有至少一個如前述之具有一序列周邊介面之從屬裝置。
為使 貴審查委員能進一步瞭解本發明之結構、特徵及其目的，茲附以圖式及較佳具體實施例之詳細說明如後。
100:從屬裝置
110:發送沿檢測模組
120:資料儲存模組
130:傳送邏輯模組
200:從屬裝置
210:發送沿檢測模組
220:資料儲存模組
230:傳送邏輯模組
240:第一緩衝單元
250:第二緩衝單元
260:資料輸出選擇模組
270:控制閘
280:多工器
步驟S302:利用一第一邏輯單元依一系統時鐘進行一並行轉串列操作，該並行轉串列操作包括：檢測該第一串列時鐘之各發送沿以獲得一發送沿信號，所述發送沿係一上升沿或一下降沿；依該發送沿信號的控制對複數個位元組資料依序進行一串列移位元操作，並以一移位輸出端依序提供一個輸出位元資料；以及利用一第一緩衝單元與該移位輸出端耦接，以暫存一個所述輸出位元資料並經由一第一緩衝輸出端以提供一第一緩衝位元資料
步驟S304:利用一第二邏輯單元依一第二串列時鐘對該移位輸出端進行一位元緩衝操作，並經由一第二緩衝輸出端依序提供一第二緩衝位元資料，其中，該第二串列時鐘係該第一串列時鐘的同相或反相信號
步驟S306:利用一多工器在該致能期間內依一模式信號的控制，選擇將該第一 緩衝輸出端耦接至所述串列輸出端，或將該第二緩衝輸出端耦接至所述串列輸出端
圖1繪示現有技術之從屬裝置之示意圖；圖2繪示圖1之從屬裝置之一工作時序圖；圖3繪示本發明之資料發送方法之一實施例流程圖；圖4繪示本發明之從屬裝置之一實施例方塊圖；以及圖5繪示圖4之從屬裝置之一工作時序圖。
請參照圖3，其繪示本發明之資料發送方法之一實施例流程圖，其中，該資料發送方法係利用具有一序列周邊介面之一從屬裝置實現；該從屬裝置具有一系統時鐘SYSCLK；且該從屬裝置係在一致能期間，依一主控裝置輸出的一第一串列時鐘的控制以經由一串行輸出端傳送串列資料。
如圖3所示，該實施例包括以下步驟：利用一第一邏輯單元依一系統時鐘進行一並行轉串列操作，並以一移位輸出端依序提供一個輸出位元資料，及利用一第一緩衝單元與該移位輸出端耦接，以暫存一個所述輸出位元資料並經由一第一緩衝輸出端以提供一第一緩衝位元資料(步驟S302)；利用一第二邏輯單元依一第二串列時鐘對該移位輸出端進行一位元緩衝操作，並經由一第二緩衝輸出端依序提供一第二緩衝位元資料，其中，該第二串列時鐘係該第一串列時鐘的同相或反相信號(步驟S304)；以及利用一多工器在該致能期間內依一模式信號的控制，選擇將該第一緩衝輸出端耦接至所述串行輸出端，或將該第二緩衝輸出端耦接至所述串行輸出端(步驟S306)。
於步驟S302中，該並行轉串列操作包括：檢測該第一串列時鐘之各發送沿以獲得一發送沿信號，所述發送沿係一上升沿或一下降沿；依該發送沿信號的控制對複數個位元組資料依序進行一串列移位元操作，並以所述移位輸出端依序提供一個輸出位元資料；以及利用所述第一緩衝單元與該移位輸 出端耦接，以暫存一個所述輸出位元資料，並經由所述第一緩衝輸出端提供所述第一緩衝位元資料。
另外，於步驟S306中，當該模式信號呈現一第一模式時，該多工器係在該致能期間內的一初始時間之前選擇將該第一緩衝輸出端耦接至所述串行輸出端，及在該初始時間之後選擇將該第二緩衝輸出端耦接至所述串行輸出端；以及當該模式信號呈現一第二模式時，該多工器係在該致能期間內選擇將該第二緩衝輸出端耦接至所述串行輸出端。
詳細而言，請同時參考圖4及圖5，其中，圖4繪示本發明之從屬裝置之一實施例方塊圖；以及圖5繪示圖4之從屬裝置之一工作時序圖。
如圖4所示，一從屬裝置200包含：由一發送沿檢測模組210、一資料儲存模組220、一傳送邏輯模組230及一第一緩衝單元240所組成之一第一邏輯單元；由一第二緩衝單元250及一資料輸出選擇模組260所組成之一第二邏輯單元；一控制閘270；及一多工器280。
在所述第一邏輯單元中，發送沿檢測模組210係用以自具有序列周邊介面之一主控裝置接收一串列時鐘SCLK，並檢測串列時鐘SCLK中的發送沿以獲得一發送沿信號SIG1，其中，所述發送沿可為一上升沿或一下降沿；傳送邏輯模組230係用以依發送沿信號SIG1的控制將資料儲存模組220所提供的位元組資料DATAOUT進行一串列移位元操作以在一移位輸出端依序提供一個輸出位元資料BITDATA；以及第一緩衝單元240係與該移位輸出端耦接，以暫存一個所述輸出位元資料BITDATA，並經由一第一緩衝輸出端提供一第一緩衝位元資料。
在所述第二邏輯單元中，第二緩衝單元250係依一第二串列時鐘GSCLK對該移位輸出端輸出的位元資料進行一位元緩衝操作，並經由一第二緩衝輸出端依序提供一第二緩衝位元資料，其中，第二串列時鐘GSCLK係第一串列時鐘SCLK經控制閘270處理後的一時鐘信號，其係第一串列時鐘SCLK的同相或反相信號(由一模式信號MODE決定)，且可由一致能信號CS致能或禁能；資料輸出選擇模組260係用以提供一選擇信號SEL以驅動多工器280，其 中，當該模式信號MODE呈現一第一模式(模式0或2)時，該多工器280係在一致能期間(致能信號CS的作用期間)內的一初始時間之前選擇將該第一緩衝輸出端耦接至所述串行輸出端，及在該初始時間之後選擇將該第二緩衝輸出端耦接至所述串行輸出端，從而提供一串列資料信號MISO；當該模式信號MODE呈現一第二模式(模式1或3)時，該多工器280係在該致能期間內選擇將該第二緩衝輸出端耦接至所述串行輸出端，從而提供一串列資料信號MISO。
另外，由圖5的模式0工作時序圖可看出，由於本發明將BITDATA設立時間移到發送沿之前，因此，與圖2的習知技術方案相比，本發明的技術方案乃可在發送沿和採樣沿之間提供較寬裕的時間比例給MISO建立時間，從而大幅降低系統時鐘/串列時鐘的頻率比例。
另外，請參照表2及表3，其記錄了本發明與原方案(現有技術)的兩個比較結果。
Figure 107144342-A0305-02-0008-2
由表2可看出，同樣SYSCLK為50MHz，原方案支援SPI SCLK的最高頻率為6.25MHz，而本發明支援SPI SCLK的最高頻率可到16.6MHz。
Figure 107144342-A0305-02-0008-3
同樣SPI SCLK為10MHz，原方案要求SYSCLK最低頻率為100MHz，本發明要求SYSCLK最低頻率為33MHz。
依上述的說明，本發明進一步提出一資訊處理裝置，其可藉由前述的從屬裝置實現其內部之至少一周邊裝置。
藉由前述所揭露的設計，本發明乃具有以下的優點：
1.可藉由內部高頻系統時鐘，根據檢測到的SPI串列時鐘發送沿，預先移位元準備好待發資料位元，以在SPI串列時鐘發送沿到來時即用該時鐘沿作用於推送觸發器，鎖存推送出該待發資料，並經選擇器選擇輸出。也就是說，藉由將發送資料的準備延遲轉移到了發送沿到來之前，發送資料在到達接收端的過程中只會有傳輸延遲(PAD/board delay)，依此即可得到最寬鬆的發送資料建立時間，從而降低了高頻系統時鐘/SPI串列時鐘的頻率比例。
2.預先移位元準備待發資料是根據內部高頻系統時鐘檢測到的SPI串列時鐘發送沿進行的，其最大延遲時間為3個內部高頻系統時鐘週期，只要SPI串列時鐘的兩個發送沿間隔(即週期)大於3個內部高頻系統時鐘週期，用SPI串列時鐘的發送沿(按模式變換為推送時鐘)直接鎖存推送內部高頻系統時鐘預先移位元準備好的待發資料，就足以滿足推送觸發器的建立時間和保持時間要求，而可確保資料的正確發送。
3.用內部高頻系統時鐘操作存儲模組，解決了SPI傳輸開始前無SPI串列時鐘情況下第一位元資料讀取、準備、發送的問題，以及記憶體模組在無SPI串列時鐘期間的操控問題(如清空、同步等)。
4.增加第一位元資料鎖存模組，解決了SPI模式0/2第一位資料在第一個SPI串列時鐘發送沿之前發送的問題，且第一位元資料鎖存模組只用一個觸發器，開銷極小。
5.增加移位元中繼資料鎖存推送模組，確保了每位元發送資料在每個SPI串列時鐘發送沿之後才發送出該發送資料位元，保證了發送資料在接收端的保持時間(hold time)，確保了資料發送不至於錯位，且移位中繼資料鎖存推送模組只用一個觸發器，開銷極小。
6.增加了選擇信號生成模組和資料選擇模組，確保了SPI模式0/2第一位元資料與移位元中繼資料位元的正確輸出，以及SPI模式1/3選擇移位中繼資料位元輸出。
本案所揭示者，乃較佳實施例，舉凡局部之變更或修飾而源於本案之技術思想而為熟習該項技藝之人所易於推知者，俱不脫本案之專利權範疇。
綜上所陳，本案無論目的、手段與功效，皆顯示其迥異于習知技 術，且其首先發明合於實用，確實符合發明之專利要件，懇請 貴審查委員明察，並早日賜予專利俾嘉惠社會，是為至禱。
步驟S302:利用一第一邏輯單元依一系統時鐘進行一並行轉串列操作，該並行轉串列操作包括:檢測該第一串列時鐘之各發送沿以獲得一發送沿信號，所述發送沿係一上升沿或一下降沿；依該發送沿信號的控制對複數個位元組資料依序進行一串列移位元操作，並以一移位輸出端依序提供一個輸出位元資料；以及利用一第一緩衝單元與該移位輸出端耦接，以暫存一個所述輸出位元資料並經由一第一緩衝輸出端以提供一第一緩衝位元資料
步驟S304:利用一第二邏輯單元依一第二串列時鐘對該移位輸出端進行一位元緩衝操作，並經由一第二緩衝輸出端依序提供一第二緩衝位元資料，其中，該第二串列時鐘係該第一串列時鐘的同相或反相信號
步驟S306:利用一多工器在該致能期間內依一模式信號的控制，選擇將該第一緩衝輸出端耦接至所述串列輸出端，或將該第二緩衝輸出端耦接至所述串列輸出端

Claims (7)

  1. 一種資料發送方法，其係利用具有一序列周邊介面之一從屬裝置實現，該從屬裝置係在一致能期間，依一主控裝置輸出的一第一串列時鐘的控制以經由一串行輸出端傳送串列資料，該致能期間係指用以致能該從屬裝置之一致能信號的作用期間，該資料發送方法包含下列步驟：利用一第一邏輯單元依一系統時鐘進行一並行轉串列操作，該並行轉串列操作包括：檢測該第一串列時鐘之各發送沿以獲得一發送沿信號，所述發送沿係一上升沿或一下降沿；依該發送沿信號的控制對複數個位元組資料依序進行一串列移位元操作，並以一移位輸出端依序提供一個輸出位元資料；以及利用一第一緩衝單元與該移位輸出端耦接，以暫存一個所述輸出位元資料並經由一第一緩衝輸出端以提供一第一緩衝位元資料；利用一第二邏輯單元依一第二串列時鐘對該移位輸出端進行一位元緩衝操作，並經由一第二緩衝輸出端依序提供一第二緩衝位元資料，其中，該第二串列時鐘係該第一串列時鐘的同相或反相信號；以及利用一多工器在該致能期間內依一模式信號的控制，選擇將該第一緩衝輸出端耦接至所述串行輸出端，或將該第二緩衝輸出端耦接至所述串行輸出端。
  2. 如請求項1所述之資料發送方法，其中，當該模式信號呈現一第一模式時，該多工器係在該致能期間內的一初始時間之前選擇將該第一緩衝輸出端耦接至所述串行輸出端，及在該初始時間之後選擇將該第二緩衝輸出端耦接至所述串行輸出端。
  3. 如請求項1所述之資料發送方法，其中，當該模式信號呈現一第二模式時，該多工器係在該致能期間內選擇將該第二緩衝輸出端耦接至所述串行輸出端。
  4. 一種具有一序列周邊介面之從屬裝置，用以實現一資料發送方法，該從屬裝置具有一串行輸出端、一第一邏輯單元、一第二邏輯單元及與該第一邏輯單元及該第二邏輯單元耦接之一多工器，以在一致 能期間依一主控裝置輸出的一第一串列時鐘的控制，經由該串行輸出端傳送串列資料，該致能期間係指用以致能該從屬裝置之一致能信號的作用期間，該資料發送方法包含下列步驟：利用一第一邏輯單元依一系統時鐘進行一並行轉串列操作，該並行轉串列操作包括：檢測該第一串列時鐘之各發送沿以獲得一發送沿信號，所述發送沿係一上升沿或一下降沿；依該發送沿信號的控制對複數個位元組資料依序進行一串列移位元操作，並以一移位輸出端依序提供一個輸出位元資料；以及利用一第一緩衝單元與該移位輸出端耦接，以暫存一個所述輸出位元資料並經由一第一緩衝輸出端以提供一第一緩衝位元資料；利用一第二邏輯單元依一第二串列時鐘對該移位輸出端進行一位元緩衝操作，並經由一第二緩衝輸出端依序提供一第二緩衝位元資料，其中，該第二串列時鐘係該第一串列時鐘的同相或反相信號；以及利用一多工器在該致能期間內依一模式信號的控制，選擇將該第一緩衝輸出端耦接至所述串行輸出端，或將該第二緩衝輸出端耦接至所述串行輸出端。
  5. 如請求項4所述之具有一序列周邊介面之從屬裝置，其中，當該模式信號呈現一第一模式時，該多工器係在該致能期間內的一初始時間之前選擇將該第一緩衝輸出端耦接至所述串行輸出端，及在該初始時間之後選擇將該第二緩衝輸出端耦接至所述串行輸出端。
  6. 如請求項4所述之具有一序列周邊介面之從屬裝置，其中，當該模式信號呈現一第二模式時，該多工器係在該致能期間內選擇將該第二緩衝輸出端耦接至所述串行輸出端。
  7. 一種資訊處理裝置，其具有至少一個如申請專利範圍第4-6項中任一項所述之具有一序列周邊介面之從屬裝置。
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