JP5126981B2 - データ伝達方法およびシステム - Google Patents

Description

本発明は、送信側モジュールから受信側モジュールにデータを伝達する際に、両モジュールが本来的に備えるＦＩＦＯをそのまま利用して、データ伝達を正しく実施するデータ伝達方法およびシステムに関するものである。

同期設計手法で構築されたディジタル処理装置において、送信側モジュールから受信側モジュールにデータを伝達するとき、内部の処理の影響で、送信側モジュールがデータを提示するクロックサイクルと受信側モジュールがデータを取り込むクロックサイクルが一致していない場合、従来では、両モジュールでのクロックサイクルの不一致を、両モジュール間にＦＩＦＯを挿入することで解決していた。これは、両モジュール間をＦＩＦＯで接続して、送信側モジュールの出力の制御と受信側モジュールの入力制御を、そのＦＩＦＯを使うように変更するものであった。

すなわち、図８(a)に示すように、送信側モジュール１００から受信側モジュール２００にデータを伝達するとき、図８(b)に示すように、受信側モジュール２００におけるサンプル時刻が、受信するデータに同期していないとき、サンプルされないデータや重複サンプルされるデータが生じてしまう。

そこで、従来では、図９(a)に示すように、送信側モジュール１００と受信側モジュール２００の間にＦＩＦＯ３００を介在させ、このＦＩＦＯ３００を介して、送信側モジュール１００から出力したデータを、図９(b)に示すように、順序通り、受信側モジュール２００に取り込んでいる。このような例は、非特許文献１〜５に記載がある。

「SystemCを用いた複数の抽象レベルでの設計／検証を可能にするCoCentric System Studio」、[平成２０年１２月２日検索]、インターネット＜http://www.synopsys.co.jp/marketing_pdf/cocentric_systems_tb.pdf＞ 「ＨＤＬ設計入門」、[平成２０年１０月２０日検索]、インターネット＜http://homepage3.nifty.com/hdl_design/hdl1.htm＞ 「Ctapult C Synhesis、Electronic System Level Design DATA SHEET」、[平成２０年１２月２日検索]、インターネット＜http://www.mentorg.co.jp/products/esl/high_level_synthesis/upload/catapult_ds_05212008.pdf＞ 「トランザクションの考え方とＦＩＦＯ、SystmC TLM 活用入門 第１回」、Dsign Wave Magazine 103-112頁、2008年７月 SystemC BCA/Verilog RTL/ファームウエア（ANSI-C）混在デザイン（44頁）」、[平成２０年１２月２日検索]、インターネット＜http://www.techno-repo.com/doc/EDSF2007.pdf＞

ところが、このように送信側モジュール１００と受信側モジュール２００の間をＦＩＦＯで接続する構成は、使用するＦＩＦＯの数が非常に多くなる問題がある。

本発明の目的は、送信側モジュールおよび受信側モジュールに本来的に備わっているＦＩＦＯを協調的に制御し、両モジュールのクロックサイクルが一致しなくても、特別のＦＩＦＯを使用することなく、送信側モジュールから受信側モジュールに正しくデータを伝達できるようにしたデータ伝達方法およびシステムを提供することである。

請求項１にかかる発明は、第１のＦＩＦＯを備えメインクロックに同期した第１の内部クロックで動作する送信側モジュールから、第２のＦＩＦＯを備え前記メインクロックに同期した第２の内部クロックで動作する受信側モジュールに対してデータを伝達するデータ伝達方法において、前記送信側モジュールは、前記送信側モジュールの内部状態を示す第１の表示信号と前記受信側モジュールの内部状態を示す第２の表示信号に応じて前記第１の内部クロックに同期して、所定の遷移関数に基づき前記第１の表示信号を変化させるとともに、前記第１および第２の表示信号が一致するときに前記第１のＦＩＦＯのデータを出力し、前記受信側モジュールは、前記第１および第２の表示信号に応じて前記第２の内部クロックに同期して、前記遷移関数に基づき前記第２の表示信号を変化させるとともに、前記第１および第２の表示信号が一致するときに前記第２のＦＩＦＯがデータを取り込むようにした、ことを特徴とする。
請求項２にかかる発明は、請求項１に記載のデータ伝達方法において、前記送信側モジュールは、前記第１のＦＩＦＯが出力すべきデータが空のときは、前記遷移関数に基づく前記第１の表示信号の変化を停止させることを特徴とする。
請求項３にかかる発明は、請求項１に記載のデータ伝達方法において、前記受信側モジュールは、前記第２のＦＩＦＯが満杯又は満杯に近いときは、前記遷移関数に基づく前記第２の表示信号の変化を停止させることを特徴とする。
請求項４にかかる発明は、第１のＦＩＦＯを備えメインクロックに同期した第１の内部クロックで動作する送信側モジュールから、第２のＦＩＦＯを備え前記メインクロックに同期した第２の内部クロックで動作する受信側モジュールに対してデータを伝達するデータ伝達システムにおいて、前記送信側モジュールは、前記送信側モジュールの内部状態を示す第１の表示信号と前記受信側モジュールの内部状態を示す第２の表示信号に応じて前記第１の内部クロックに同期して、所定の遷移関数に基づき前記第１の表示信号を変化させるとともに、前記第１および第２の表示信号が一致するときに前記第１のＦＩＦＯのデータを出力し、前記受信側モジュールは、前記第１および第２の表示信号に応じて前記第２の内部クロックに同期して、前記遷移関数に基づき前記第２の表示信号を変化させるとともに、前記第１および第２の表示信号が一致するときに前記第２のＦＩＦＯがデータを取り込むようにした、ことを特徴とする。
請求項５にかかる発明は、請求項４に記載のデータ伝達システムにおいて、前記送信側モジュールは、前記第１のＦＩＦＯが出力すべきデータが空のときは、前記遷移関数に基づく前記第１の表示信号の変化を停止させることを特徴とする。
請求項６にかかる発明は、請求項５に記載のデータ伝達システムにおいて、前記受信側モジュールは、前記第２のＦＩＦＯが満杯又は満杯に近いときは、前記遷移関数に基づく前記第２の表示信号の変化を停止させることを特徴とする。

本発明によれば、送信側モジュールも受信側モジュールも相手側のクロックが停止しているか否かを知ることができるので、所定の処理を選択判断して調整可能となり、伝達経路に新たなＦＩＦＯを装備しなくても、送信側モジュールおよび受信側モジュールが本来的に有するＦＩＦＯの機能によって、送信側モジュールから受信側モジュールへのデータ伝達を正しく行うことができる。操作は、すべてメインクロックに同期して実行されるので、設計検証では、同期設計の基準を適用できる。また、設計上は、送信側モジュールと受信側モジュール間のインターフェースをトランザクションベースではなく、物理信号ベースに展開できるので、装置レベルでの設計および仮想化運用を行う上で、分かりやすくなる。

本発明では、送信側モジュールおよび受信側モジュールが本来の処理に用いるために備えているそれぞれのＦＩＦＯの機能を協調的に制御し、両モジュール間のデータ伝達のＦＩＦＯ機能を実現させるものである。概略としては、送信側モジュールからみて受信側モジュールの入力側と、受信側モジュールからみて送信側モジュールの出力側（以下、「対向」と呼ぶこともある。）との間で表示信号を比較することで、対向する処理を調節し、図１０に示すように、受信側モジュール２００では、例えば、データを細切れに受信側モジュール２００のサンプルリングタイミングに合わせて取り込むものである。

本発明のデータ伝達システムでは、図１(a)に示すように、送信側モジュール１００から受信側モジュール２００にデータを伝達するとき、送信側モジュール１００からその状態を示す表示信号Ｃｓを受信側モジュール２００に送り、受信側モジュール２００からその状態を示す表示信号Ｃｄを送信側モジュール１００に送り、両モジュール１００，２００でその表示信号Ｃｓ，Ｃｄを計算して、それぞれの内蔵ＦＩＦＯを制御する。表示信号ＣＳ，Ｃｄは、両モジュール１００，２００で同じ遷移規則に従って遷移する。なお、送信側モジュール１００から出力するデータと表示信号Ｃｓは、送信側モジュール１００の内部クロックＣＬＫ＿Ｓに同期しており、受信側モジュール２００から出力する表示信号Ｃｄは受信側モジュール２００の内部クロックＣＬＫ＿Ｄに同期している。図１(b)はメインクロックに対する内部クロックＣＬＫ＿Ｓ，ＣＬＫ＿Ｄを示すものである。内部クロックＣＬＫ＿Ｓ，ＣＬＫ＿Ｄは一部欠落している例を示した。

＜実施例＞
図２に本発明の１つの実施例のデータ伝達システムの構成を示す。送信側モジュール１００において、１０１は内蔵するＦＩＦＯ、１０２はＤＦＦからなるラッチ、１０３は表示信号Ｃｓ用のレジスタ、１０４はセレクタ、１０５はｆ関数器、１０６はｇ関数器、１０７〜１０９は端子である。この送信側モジュール１００の全体は、内部クロックＣＬＫ＿Ｓで動作する。ＦＩＦＯ１０１は「更新」のフラグが「１」のとき、出力されるデータが更新される。「出力あり」のフラグは、ＦＩＦＯ１０１の中が空でないとき「１」となり、セレクタ１０４が１側に切り替わる。空になると「０」となり、セレクタ１０４が０側に切り替わる。

また、送信側モジュール２００において、２０１は内蔵するＦＩＦＯ、２０２はＤＦＦからなるラッチ、２０３は表示信号Ｃｄ用のレジスタ、２０４はセレクタ、２０５はｆ関数器、２０６はｇ関数器、２０７〜２０９は端子、２１０はＤＦＦからなる入力ラッチである。この受信側モジュール２００の全体は、内部クロックＣＬＫ＿Ｄで動作する。ＦＩＦＯ２０１は「受理」のフラグが「１」のとき、ラッチ２１０の出力データを取り込む。「入力可能」のフラグは、ＦＩＦＯ２０１中が満杯までに２回以上格納できるとき「１」となり、セレクタ２０４が１側に切り替わる。満杯までにあと１回しか格納できないときは「０」となり、セレクタ２０４が０側に切り替わる。

図３(a)は、ラッチ１０２，２０２，２１０が１ビット用のときの真理値を示す図である。QoはＳＴＲＢが「１」から「０」に変化した時点でのＱの値を維持する。図３(b)は、ラッチ１０２，２０２，２１０がＮビット用のときの真理値を示す図である。図４は、セレクタ１０４，２０４の真理値を示す図である。

図５は、ｆ関数器１０５，２０５の遷移の表形式表現を示す。ここでは表示信号Ｃｓ，Ｃｄの種類を３種（＝１，２，３）とする。図５(a)のａ，ｂ，ｃの値の取り方によって、２^３から８組のｆ関数を得ることができ、そのいずれか１つを選び、送信側、受信側の双方のモジュール１００，２００で共通に用い、得られた値をＣｓ，Ｃｄとする。図５(b)は８種類の内の１つの関数の例である。レジスタ１０３に格納される表示信号Ｃｓ、レジスタ２０３に格納される表示信号Ｃｄは、
Ｃｓ（ｎ）＝ｆ（Ｃｓ（ｎ−１），Ｃｄ（ｎ−１）） (1)
Ｃｄ（ｎ）＝ｆ（Ｃｄ（ｎ−１），Ｃｓ（ｎ−１）） (2)
である。たとえば、ｆ（ｘ、ｙ）＝ｆ（Ｃｓ（ｎ−１），Ｃｄ（ｎ−１））である。Ｃｓ（ｎ−１）は１つ前のクロックサイクルでのＣｓの値、Ｃｄ（ｎ−１）は１つ前のクロックサイクルでのＣｄの値を示す。

図６はｇ関数器１０６，２０６の表形式表現を示す。その出力であるｇ関数の値は、
Ｄｓ（ｎ）＝ｇ（Ｃｓ（ｎ），Ｃｄ（ｎ），Ｃｓ（ｎ−１）） (3)
Ｄｄ（ｎ）＝ｇ（Ｃｄ（ｎ），Ｃｓ（ｎ），Ｃｄ（ｎ−１）） (4)
である。たとえば、ｇ（ｘ、ｙ、ｚ）＝ｇ（Ｃｓ（ｎ），Ｃｄ（ｎ），Ｃｓ（ｎ−１））である。Ｃｓ（ｎ）は当該クロックサイクルでのＣｓの値を示し、Ｃｄ（ｎ）は当該クロックサイクルでのＣｄの値を示す。Ｄｓ（ｎ）は、Ｃｓ（ｎ）とＣｄ（ｎ）が一致し、且つＣｓ（ｎ）とＣｓ（ｎ−１）が不一致のとき「１」となる。Ｃｓ（ｎ）とＣｄ（ｎ）が不一致、又はＣｓ（ｎ）とＣｓ（ｎ−１）が一致のときは「０」となる。また、Ｄｄ（ｎ）は、Ｃｓ（ｎ）とＣｄ（ｎ）が一致し、且つＣｄ（ｎ）とＣｄ（ｎ−１）が不一致のとき「１」となる。Ｃｓ（ｎ）とＣｄ（ｎ）が不一致、又はＣｄ（ｎ）とＣｄ（ｎ−１）が一致のときは「０」となる。

送信側モジュール１００では、ｇ関数器１０６の出力値Ｄｓを内部クロックＣＬＫ＿Ｓによってラッチ１０２でラッチし、その出力値を同内部クロックＣＬＫ＿Ｓの次のエッジで評価して、「更新」のフラグを決める。「更新」のフラグが「１」のときは、ＦＩＦＯ１０１がそこから出力するデータを次のデータに変更する。受信側モジュール２００では、ｇ関数器２０６の出力値Ｄｄを内部クロックＣＬＫ＿Ｄによってラッチ２０２でラッチし、その出力値を同内部クロックＣＬＫ＿Ｄの次のエッジで評価して、「受理」のフラグを決める。「受理」のフラグが「１」のときは、ＦＩＦＯ２０１がそこに入力データを格納する。なお、受信側モジュール２００のラッチ２１０は、ｇ関数器２０６の出力値Ｄｄが「１」になったとき端子２０７から入力するデータをラッチする。

さて、受信側モジュール２００では、表示信号Ｃｓ，Ｃｄが一致しているときには、図６(a)に基づき、ｇ関数器２０６の出力値Ｄｄが「１」となり、受信しているデータをラッチ２１０が取り込む。そして、内部クロックＣＬＫ＿Ｄの次のエッジで、ラッチ２０２の出力が「１」、つまり「受理」のフラグが「１」になり、ＦＩＦＯ２０１にデータの取り込みを指示する。ただし、内部クロックＣＬＫ＿Ｄの停止あるいはｆ関数器２０５の計算結果等により、表示信号Ｃｄが前のクロックサイクルのときと同じ値であったときは、その表示信号Ｃｓ，Ｃｄが一致していても、図６(b)に基づき、ｇ関数器２０６の出力値Ｄｄは「０」となり、ラッチ２１０がデータを取り込むことはない。

また、受信側モジュール２００では、「受理」のフラグが「１」になってＦＩＦＯ２０１にデータ取り込みが繰り返された結果として、そのＦＩＦＯ２０１にあと１回しか格納する空きがなくなったときには、ＦＩＦＯ２０１が「入力可能」のフラグを「０」にする。これにより、セレクタ２０４はｆ関数器２０５の値を選択せず、レジスタ２０３の値である表示信号Ｃｄを選択するので、内部クロックＣＬＫ＿Ｄが変化しても、その表示信号Ｃｄの値は変わらない。つまり、内部クロックＣＬＫ＿Ｄによって表示信号Ｃｄの値をｆ関数器２０５で計算し変化させるためには、「入力可能」のフラグが「１」であることが条件である。

さらに、ｇ関数器２０６の値Ｄｄは、クロックＣＬＫ＿Ｄの１クロックサイクル内で、送信側モジュール１００の表示信号Ｃｓの変化のために、「１」から「０」に変化することがある（逆はない）。この場合は「受理」のフラグを「１」にする必要がある。この点につき、当該の現象によりｇ関数器２０６の値Ｄｄが「１」である期間は、メインクロックの１サイクル分あること、またｇ関数器２０６で計算にかかる時間は、内部クロックＣＬＫ＿Ｄのクロックサイクルの「１」の期間より十分短いと考えれることから、その内部クロックＣＬＫ＿Ｄで「受理」のフラグを「１」にすることができ、このクロックサイクル間は「受理」のフラグを「１」に保持する。

次に、送信側モジュール１００では、表示信号Ｃｓ，Ｃｄが一致しているときには、図６(a)に基づき、ｇ関数器１０６の出力値Ｄｓが「１」となり、内部クロックＣＬＫ＿Ｓの次のエッジで、ラッチ１０２の出力が「１」、つまり「更新」のフラグが「１」になり、ＦＩＦＯ１０１の出力データが更新される。ただし、内部クロックＣＬＫ＿Ｓの停止あるいはｆ関数器１０５の計算結果等により、表示信号Ｃｓが前のクロックサイクルのときと同じ値であったときは、その表示信号Ｃｓ，Ｃｄが一致していても、図６(b)に基づき、ｇ関数器１０６の出力値Ｄｓは「０」となり、ＦＩＦＯ１０１の出力データが更新されることはない。

また、送信側モジュール１００では、「更新」のフラグが「１」になってＦＩＦＯ１０１がデータを出力した結果として、そのＦＩＦＯ１０１が空になったときには、ＦＩＦＯ１０１が「出力あり」のフラグを「０」にする。これにより、セレクタ１０４はｆ関数器１０５の値を選択せず、レジスタ１０３の値である表示信号Ｃｓを選択するので、内部クロックＣＬＫ＿Ｓが変化しても、その表示信号Ｃｓの値は変わらない。つまり、内部クロックＣＬＫ＿Ｓによって表示信号Ｃｓの値をｆ関数器１０５で計算し変化させるためには、「出力あり」のフラグが「１」であることが条件である。

さらに、ｇ関数器１０６の値Ｄｓは、クロックＣＬＫ＿Ｓの１クロックサイクル内で、受信側モジュール２００の表示信号Ｃｄの変化のためにに、「１」から「０」に変化することがある（逆はない）。この場合は「更新」のフラグを「１」にする必要がある。この点につき、当該の現象によりｇ関数器１０６の値Ｄｓが「１」である期間は、メインクロックの１サイクル分あること、またｇ関数器１０６で計算にかかる時間は、内部クロックＣＬＫ＿Ｓのクロックサイクルの「１」の期間より十分短いと考えれることから、その内部クロックＣＬＫ＿Ｓで「更新」のフラグを「１」にすることができ、このクロックサイクル間は「更新」のフラグを「１」に保持する。

以上のように、本実施例では、送信側モジュール１００の内部クロックＣＬＫ＿Ｓ、受信側モジュール２００の内部クロックＣＬＫ＿Ｄに欠落が発生したとしても、内部に備えるにＦＩＦＯ１０１，２０１が分担協調して、送信側モジュール１００から受信側モジュール２００へのデータ伝達の機能を達成する。図７に動作のタイムチャートを示した。

なお、本実施例において、送信側モジュール１００と受信側モジュール２００でｇ関数器１０６，２０６はいずれも表示信号Ｃｓ，Ｃｄの一致／不一致を判定するので、常に同じ値をとる。そこで、それぞれ送信側モジュール１００と受信側モジュール２００に備えるのではなく、共通の部分から値をとることも可能である。ここでは、配線本数の削減と、送信側モジュール１００と受信側モジュール２００との間のインターフェースのわかりやすさのために、それぞれのモジュールでｇ関数器を備えることとした。

以上により、送信側モジュール１００も受信側モジュール２００も、相手側のクロックが停止しているか否かを知ることができるので、それぞれのモジュールにおいて、所定の処理を選択判断して調節できる。よって、伝達経路に新たなＦＩＦＯを装備しなくても、それぞれのモジュールが備えるＦＩＦＯによって、データの伝達を正しく行うことができる。また、操作は、全てメインクロックに同期して実施されるため、設計検証では同期設計の基準を適用できる。また、設計上は、モジュール間のインターフェースをトランザクションベースではなく、物理信号ベースに展開できるため、装置レベルでの設計および仮想化運用を行う上で分かりやすくなる。

本発明のデータ伝達システムの原理説明図である。 本発明の１つの実施例のデータ伝達システムのブロック図である。 ラッチの説明図である。 セレクタの説明図である。 ｆ関数器の説明図である。 ｇ関数器の説明図である。 本実施例のデータ伝達システムの動作説明のタイムチャートである。 従来のデータ伝達システムの説明図である。 モジュール間にＦＩＦＯを介在させた従来のデータ伝達システムの説明図である。 本発明によるデータ伝達システムの概略説明図である。

符号の説明

１００：送信側モジュール、１０１：ＦＩＦＯ、１０２：ラッチ、１０３：Ｃｓ用レジスタ、１０４：セレクタ、１０５：ｆ関数器、１０６：ｇ関数器、１０７〜１０９：端子
２００：受信側モジュール、２０１：ＦＩＦＯ、２０２：ラッチ、２０３：Ｃｄ用レジスタ、２０４：セレクタ、２０５：ｆ関数器、２０６：ｇ関数器、２０７〜２０９：端子、２１０：入力ラッチ

Claims (6)

1. 第１のＦＩＦＯを備えメインクロックに同期した第１の内部クロックで動作する送信側モジュールから、第２のＦＩＦＯを備え前記メインクロックに同期した第２の内部クロックで動作する受信側モジュールに対してデータを伝達するデータ伝達方法において、
   前記送信側モジュールは、前記送信側モジュールの内部状態を示す第１の表示信号と前記受信側モジュールの内部状態を示す第２の表示信号に応じて前記第１の内部クロックに同期して、所定の遷移関数に基づき前記第１の表示信号を変化させるとともに、前記第１および第２の表示信号が一致するときに前記第１のＦＩＦＯのデータを出力し、
   前記受信側モジュールは、前記第１および第２の表示信号に応じて前記第２の内部クロックに同期して、前記遷移関数に基づき前記第２の表示信号を変化させるとともに、前記第１および第２の表示信号が一致するときに前記第２のＦＩＦＯがデータを取り込むようにした、
   ことを特徴とするデータ伝達方法。
2. 請求項１に記載のデータ伝達方法において、
   前記送信側モジュールは、前記第１のＦＩＦＯが出力すべきデータが空のときは、前記遷移関数に基づく前記第１の表示信号の変化を停止させることを特徴とするデータ伝達方法。
3. 請求項１に記載のデータ伝達方法において、
   前記受信側モジュールは、前記第２のＦＩＦＯが満杯又は満杯に近いときは、前記遷移関数に基づく前記第２の表示信号の変化を停止させることを特徴とするデータ伝達方法。
4. 第１のＦＩＦＯを備えメインクロックに同期した第１の内部クロックで動作する送信側モジュールから、第２のＦＩＦＯを備え前記メインクロックに同期した第２の内部クロックで動作する受信側モジュールに対してデータを伝達するデータ伝達システムにおいて、
   前記送信側モジュールは、前記送信側モジュールの内部状態を示す第１の表示信号と前記受信側モジュールの内部状態を示す第２の表示信号に応じて前記第１の内部クロックに同期して、所定の遷移関数に基づき前記第１の表示信号を変化させるとともに、前記第１および第２の表示信号が一致するときに前記第１のＦＩＦＯのデータを出力し、
   前記受信側モジュールは、前記第１および第２の表示信号に応じて前記第２の内部クロックに同期して、前記遷移関数に基づき前記第２の表示信号を変化させるとともに、前記第１および第２の表示信号が一致するときに前記第２のＦＩＦＯがデータを取り込むようにした、
   ことを特徴とするデータ伝達システム。
5. 請求項４に記載のデータ伝達システムにおいて、
   前記送信側モジュールは、前記第１のＦＩＦＯが出力すべきデータが空のときは、前記遷移関数に基づく前記第１の表示信号の変化を停止させることを特徴とするデータ伝達システム。
6. 請求項４に記載のデータ伝達システムにおいて、
   前記受信側モジュールは、前記第２のＦＩＦＯが満杯又は満杯に近いときは、前記遷移関数に基づく前記第２の表示信号の変化を停止させることを特徴とするデータ伝達システム。
   

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